CN110943722A - 驱动电路 - Google Patents

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Abstract

本发明提供驱动电路，根据高电压电源系统的电压的高低来切换用于将输出级晶体管的栅极下拉的电阻的电阻值，由此能够将向输出级晶体管施加的电压抑制为耐压以下。驱动电路具备：栅极电容放电电路，在NMOSFET(4)导通的时刻使用于将输出级的PMOSFET(2)的栅极下拉的电阻的电阻值降低并将该降低后的电阻值保持规定期间；下拉电阻切换电路，基于对高电压电源系统的电压VCC进行分压所得到的分压电压来切换栅极电容放电电路的下拉电阻，在分压电压高于基准电压时，下拉电阻切换电路将规定期间的下拉电阻切换为电阻(9)，在分压电压为基准电压以下时，下拉电阻切换电路将下拉电阻切换为高于电阻(9)的电阻(7’)。

Description

驱动电路
技术领域
本发明涉及一种驱动电路，基于低电压的控制信号来生成用于驱动晶体管、MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)、IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)等开关器件的高电压的信号。
背景技术
在电视机、个人计算机等电子设备中，需要进行AC电源向DC电源的变换、DC电源的电压电平的变换等、将输入电压变换为对于在设备中使用的部件而言最适合的输出电压的电源装置。因此，以往以来广泛使用变换效率高的开关电源。
开关电源由MOSFET、IGBT等开关器件、变压器、电容器等构成，通过对开关器件进行导通截止控制来进行电压的变换。
对开关器件进行导通截止控制的控制电路通常被IC(集成电路)化。控制电路为了减少功耗而以低电压(例如1.8[V]～5.0[V])进行运算处理，但是为了驱动与控制电路的输出连接的开关器件而需要高电压。因此，开关器件的驱动电路具有用于将控制电路的低电源电压变换为开关器件驱动用的高电源电压(例如10[V]～60[V])的电平移位电路(levelshift circuit)。另外，该驱动用的高电源电压(下面称为“VCC”)根据用途而变化，因此期望驱动电路能够应对宽范围的电源电压。
在此，图5是示出以往的具有电平移位电路的驱动电路的一例的图(例如参照专利文献1的图1)。另外，图6是示出升压转换器(boost converter)的一例的图，图7是从图5的电路中摘出了一部分的电路部的图，图8和图9是示出图7所示的电路部的开关动作的时间图。
如图5所示，驱动电路200具备电平移位电路130和输出缓冲电路50。另外，该驱动电路200与作为驱动对象的一例的升压转换器60连接。
如图6所示，升压转换器60具备输入电源61、升压电感器62、N沟道型的MOSFET 63、升压二极管64以及稳定化电容器65。下面，将N沟道型的MOSFET简称为“NMOSFET”。
在该升压转换器60中，在NMOSFET 63导通的期间，在升压电感器62中蓄积能量，在NMOSFET 63截止的期间，将所蓄积的该能量通过升压二极管64供给到稳定化电容器65。由此，通过稳定化电容器65向负载66供给能量。
即，驱动电路200其输出端子被连接于升压转换器60的NMOSFET 63的栅极，驱动电路200成为驱动作为上述的开关器件的NMOSFET 63的电路。
返回到图5，电平移位电路130具备低功耗型的狭义的触发电路FF、可变电阻电路(漏极电流可变电路)32、33、电压钳位用的齐纳二极管34、35以及CMOS反相器36。除此以外，还具备单触发电路(单稳态多谐振荡器)23、24。狭义的触发电路FF和可变电阻电路(漏极电流可变电路)32、33构成将NMOSFET 19、26的栅极端子作为置位端子或复位端子的广义的触发电路。
触发电路FF具备：P沟道型的MOSFET 18，其通过高电压电源系统(下面称作“高压系统”)的信号S3被进行导通截止控制；以及P沟道型的MOSFET 25，其通过高压系统的信号S11被与MOSFET 3以排他方式进行导通截止控制。下面，将P沟道型的MOSFET简称为“PMOSFET”。
PMOSFET 18、25借助漏极节点(存储节点)N1、N2彼此构成反馈环。具体地说，PMOSFET 18的漏极节点N1连接于PMOSFET 25的栅极，PMOSFET 25的漏极节点N2连接于PMOSFET 18的栅极。另外，PMOSFET 18、25的源极直接电连接于高压系统的VCC电源的高电位侧的输出端子，PMOSFET 18、25的栅极(漏极节点N1、N2)经由齐纳二极管34、35电连接于VCC电源的高电位侧的输出端子。通过将这些齐纳二极管34、35的齐纳电压Vz设定为PMOSFET 18、25的耐压值以下，即使NMOSFET 19导通，通过齐纳二极管35的电压钳位，漏极节点N1也不会下降到“VCC-Vz”以下。同样地，即使NMOSFET 26导通，通过齐纳二极管34的电压钳位，漏极节点N2也不会下降到“VCC-Vz”以下。
可变电阻电路32具备高耐压的NMOSFET 19、与在非饱和区域动作的NMOSFET 19一同构成源极跟随电路的串联的电阻21、22、以及用于使作为电阻21、22中的一方的电阻22短路的源极电阻值切换用的NMOSFET 20。并且，NMOSFET 20的栅极与单触发电路23的输出端子连接。在此，单触发电路23是在基于低电压电源系统(下面称作“低压系统”)的5[V]电源的低压系统(例如0[V]～5[V])的逻辑输入信号S4上升的时间点t1输出规定脉冲宽度ΔT1的切换时限脉冲信号S5的电路。因而，在逻辑输入信号S4上升的时间点t1，向NMOSFET 20的栅极施加切换时限脉冲信号S5。
通过上述的结构，在从控制电路300输入的低压系统的逻辑输入信号S4上升的、触发电路FF的状态迁移过程的时间点t1，NMOSFET 19导通，并且由于切换时限脉冲信号S5的产生而使NMOSFET 20在ΔT1期间维持为导通状态。因此，NMOSFET 19的源极电阻仅为电阻21，因此流过NMOSFET 19的漏极电流ID1变为大的值。但是，当过了该ΔT1期间时，NMOSFET20截止，从而电阻22与电阻21串联连接，因此流过NMOSFET 19的漏极电流ID1骤减，变为用于维持齐纳二极管35的导通的微小电流。
可变电阻电路33具备高耐压的NMOSFET 26、与在非饱和区域动作的NMOSFET 26一同构成源极跟随电路的串联的电阻28、29、以及用于使作为电阻28、29中的一方的电阻29短路的源极电阻值切换用的NMOSFET 27。并且，NMOSFET 27的栅极与单触发电路24的输出端子连接。在此，单触发电路24是在逻辑输入信号S4下降的时间点t2输出规定脉冲宽度ΔT2的切换时限脉冲信号S10的电路。因而，在逻辑输入信号S4下降的时间点t2，向NMOSFET 27的栅极施加切换时限脉冲信号S10。
通过上述的结构，在逻辑输入信号S4下降的另一状态迁移过程的时间点t2，NMOSFET 26导通，并且由于切换时限脉冲信号S10的产生而使NMOSFET 27在ΔT2期间维持为导通状态。因此，NMOSFET 26的源极电阻仅为电阻28，因此流过NMOSFET 26的漏极电流ID2变为大的值。但是，当过了该ΔT2期间时，NMOSFET 27截止，从而电阻29与电阻28串联连接，因此流过NMOSFET 26的漏极电流ID2骤减，变为用于维持齐纳二极管34的导通的微小电流。
像这样，NMOSFET 19的漏极电流ID1和NMOSFET 26的漏极电流ID2在触发电路FF的迁移过程中骤增，在稳定状态时变为微小电流，因此有助于实现可靠的状态迁移以及降低功耗。下面，将骤增时的漏极电流称作“骤增电流”。
CMOS反相器36生成相对于逻辑输入信号S4反相的低压系统(例如5[V])的反转信号S2，并将所生成的信号S2分别施加到NMOSFET 1的栅极、NMOSFET 26的栅极以及单触发电路24的输入端子。
输出缓冲电路50具备：输出级的NMOSFET 1及PMOSFET 2、齐纳二极管6、在向触发电路FF的一个状态迁移时使输出级的PMOSFET 2的栅极电容C3迅速放电的栅极电容放电电路51、以及在向触发电路FF的另一个状态迁移时对输出级的PMOSFET 2的栅极电容C3迅速充电的栅极电容充电电路52。
NMOSFET 1的源极被接地，NMOSFET 1的漏极连接于PMOSFET 2的漏极，NMOSFET 1的栅极电连接于CMOS反相器36的输出端子。PMOSFET 2的源极电连接于VCC电源的高电位侧的输出端子，PMOSFET 2的栅极连接于PMOSFET 3的漏极。并且在PMOSFET 2的栅极与VCC电源的高电位侧的输出端子之间连接有电压钳位用的齐纳二极管6。
栅极电容放电电路51是通过从PMOSFET 2的栅极电容C3的栅极抽取电荷并将该电荷供给到地来使栅极的电压下降的电路。栅极电容放电电路51具备：通过逻辑输入信号S4被以与NMOSFET 19同步的方式进行导通截止控制的高耐压的NMOSFET 4；与在非饱和区域动作的NMOSFET 4一同构成源极跟随电路(恒流电路)的串联的源极电阻7、8；以及用于使作为源极电阻7、8中的一方的源极电阻8短路的源极电阻值切换用的NMOSFET 5。NMOSFET 5通过由栅极接受来自单触发电路23的切换时限脉冲信号S5而被进行导通截止控制。
此外，关于栅极电容放电电路51，虽然作用上的名称不同，但是具有与可变电阻电路32、33同样的电路结构，因此也能够称作可变电阻电路。
栅极电容充电电路52具备PMOSFET 3，PMOSFET 3是比较大的元件，连接于栅极电容C3的两端，通过漏极节点N2的节点电压(信号S3)被进行导通截止控制。在该PMOSFET 3的栅极与VCC电源的高电位侧的输出端子之间连接有电压钳位用的齐纳二极管34。
另一方面，从上述结构的驱动电路200中摘出的图7所示的电路部构成为包括NMOSFET 1、4、5、PMOSFET 2、3、电阻7、8以及齐纳二极管6。图7中的VOUT(逻辑输出信号)是经由输出级的PMOSFET 2输出的驱动电路200的输出，如上所述，在图5及图6的电路例中，VOUT连接于升压转换器60的NMOSFET 63的栅极。
下面，对图7所示的电路部的动作进行说明。
该电路部如图8的时间图所示的那样，当信号S2变为高电平(5[V])而NMOSFET 1导通、且信号S1变为高电平(VCC)而PMOSFET 2截止时，输出低电平(0[V])来作为VOUT。另外，当信号S2变为低电平(0[V])而NMOSFET 1截止、且信号S1变为低电平(VCC-5[V])而PMOSFET2导通时，输出高电平(VCC)来作为VOUT。
此外，NMOSFET 1及PMOSFET 2的漏极-源极间电压(下面称作“Vds”)的耐压高到10[V]以上，但是栅极-源极间电压(下面称作“Vgs”)的耐压低到5[V]。因此，信号S1为VCC～VCC-5[V]的驱动信号，信号S2为0[V]～5[V]的驱动信号。用于驱动PMOSFET 2的信号S1是按图9的时间图生成的。即，信号S1在信号S3和S4为低电平时变为高电平。另外，图9中的信号S5为单触发脉冲信号，是根据信号S4的上升而在ΔT1期间上升的信号。
当PMOSFET 2从截止变为导通时，仅在信号S1从高电平(VCC)变为低电平(VCC-5[V])的短的迁移期间(ΔT1期间)，将NMOSFET 4和NMOSFET 5同时导通，来利用电阻7将PMOSFET 2的栅极下拉。
具体地说，在信号S1从高电平向低电平迁移时，将信号S4设为高电平，并且仅在迁移期间将信号S5设为高电平(5[V])。之后，当信号S5变为低电平时，NMOSFET 5截止，仅NMOSFET 4持续导通状态，从而利用电阻7与电阻8的串联连接的阻抗来维持PMOSFET 2的导通状态。此时，为了在短时间内抽取PMOSFET 2的栅极中蓄积的电荷而选择低电阻作为电阻7，为了削减消耗电流而选择高电阻作为电阻8。由此，能够以少的功耗来驱动开关器件(NMOSFET 63)。另外，利用齐纳二极管6将源极-栅极间进行了钳位，以避免在将PMOSFET 2的栅极下拉时Vgs超过栅极耐压。
专利文献1：日本特开平9-214317号公报
发明内容
发明要解决的问题
本发明的发明人们发现，在宽范围的VCC下使用包括上述图7所示的电路部的结构的以往的驱动电路时存在以下情况：在VCC比较低的区域，PMOSFET 2的栅极电容的放电电流过大，导致在放电时PMOSFET 2的Vgs超过耐压，从而发生PMOSFET 2的击穿(breakdown)。
在此，图10是用于说明在VCC比较低的区域中PMOSFET 2的Vgs超过耐压的机理的局部电路图。另外，图11是示出VCC高时及VCC低时的信号S1与齐纳二极管6的齐纳电压Vz(耐压)之间的关系的图。
如图10的局部电路所示，在NMOSFET 4的源极与地之间连接有电阻R(电阻7)，并且在NMOSFET 4的源极与电阻R之间的连接部同地之间连接有寄生电容C1。此外，在图10中，将信号S4从0[V]上升到5[V]时流过NMOSFET4的漏极的电流设为i0，将流过电阻7的电流设为i1，将流过寄生电容C1的电流设为i2。在该结构中，下式(1)～(3)成立。
i0＝K(5-Vs-VT)2(1+λVds)···(1)
Vs＝R·i1＝(1/C1)∫i2dt···(2)
i0＝i1+i2···(3)
在上式(1)中，K是常数，VT是NMOSFET 4的阈值电压，λ是NMOSFET4的沟道长度调制系数。
当假定电流i0固定时，根据上式(2)、(3)，下式(4)成立。
Vs＝R·i0(1-exp(-t/(C1·R)))···(4)
在上式(4)中，t＝0的时刻为信号S4从0[V]变为5[V]的瞬间的时刻。
下面，以即使向齐纳二极管6施加过度的电压也会在直到被钳位为止需要虽然短但不为零的某种程度的时间为前提，来说明上述机理。
(1)在VCC非常高时
在VCC非常高的情况下，信号S4变为5[V]的瞬间的电流i0变得非常大，因此寄生电容C1瞬间被充电，从而NMOSFET 4的Vgs变小。由于Vgs变小，因此NMOSFET 4的导通电阻变大，电流i0减小。在电流i0减小之前被释放出的PMOSFET 2的栅极电荷与积存在寄生电容C1中的电荷几乎相等，因此PMOSFET 2的Vgs止于耐压以下。此后的Vgs的降低速度受到控制，因此齐纳二极管6的响应来得及。因而，如图11的高VCC侧的波形所示，能够将Vgs钳位为耐压以下。
(2)在VCC不够高时
在VCC不够高的情况下，信号S4变为5[V]的瞬间的电流i0在某种程度上大，但是小于上述(1)时的电流i0，因此对寄生电容C1的充电耗费时间。在寄生电容C1的充电电压上升到使上述(1)的电流i0减小的电压为止的期间，由电阻R耗散的电荷增多，因此电流i0减小时的PMOSFET 2的Vgs与上述(1)相比降低，如图11的低VCC侧的波形所示，在齐纳二极管6响应之前，PMOSFET 2的Vgs超过耐压。其结果，发生栅极击穿。
即，为了高速地抽取PMOSFET 2的栅极中蓄积的电荷而减小了电阻R的电阻值，因此在VCC比较低的区域，由电阻R耗散的电荷增多，从而产生了发生栅极击穿之类的问题。
此外，如果齐纳二极管6为具有理想的特性的二极管，则在PMOSFET 2的Vgs超过耐压之间施加钳位，因此能够阻止击穿。然而，在现状下，实际制造的二极管具有内部阻抗和延迟时间，因此在宽的VCC的范围无法将Vgs瞬间地钳位为耐压以下。
另外，如果增大电阻R的电阻值，则能够在低的VCC时使Vgs为耐压以下，但是在VCC高时，无法将信号S1充分地下拉，从而产生PMOSFET 2无法导通之类的不良状况。
因此，本发明的目的在于提供一种驱动电路，该驱动电路根据高电压电源系统的电压的高低来切换用于将输出级晶体管的栅极下拉的电阻的电阻值，由此能够将向输出级晶体管施加的电压抑制为耐压以下。
用于解决问题的方案
为了实现上述目的，本发明的第一方式所涉及的驱动电路将从在低电压电源系统下动作的第一电路输入的逻辑输入信号变换为用于驱动在高电压电源系统下动作的第二电路的逻辑输出信号。该驱动电路具备：第一晶体管，其是第一导电型的晶体管，通过所述逻辑输入信号被进行导通截止控制；第二晶体管，其是第二导电型的晶体管，与所述第一晶体管串联连接于所述高电压电源系统的高电位侧与低电位侧之间，所述第二晶体管与所述第一晶体管被以排他方式进行导通截止控制；输出级晶体管，其是输出级的第二导电型的晶体管，通过所述第一晶体管与所述第二晶体管之间的连接部的电压被进行导通截止控制。除此以外，所述驱动电路还具备可变电阻电路，该可变电阻电路经由所述第一晶体管连接于所述输出级晶体管的栅极与所述高电压电源系统的低电位侧之间。并且，所述驱动电路还具备电阻切换电路，该电阻切换电路在所述第一晶体管导通的时刻使所述可变电阻电路的电阻值降低并将该降低后的电阻值保持规定期间，并且在所述高电压电源系统的电压高于预先设定的基准电压时，所述电阻切换电路将所述规定期间的所述可变电阻电路的电阻值切换为第一电阻值，在所述高电压电源系统的电压为所述基准电压以下时，所述电阻切换电路将所述规定期间的所述可变电阻电路的电阻值切换为大于所述第一电阻值的第二电阻值。
另外，为了实现上述目的，本发明的第二方式所涉及的驱动电路将从在低电压电源系统下动作的第一电路输入的逻辑输入信号变换为用于驱动在高电压电源系统下动作的第二电路的逻辑输出信号。该驱动电路具备：第一晶体管，其是第一导电型的晶体管；第二晶体管，其是第二导电型的晶体管，与所述第一晶体管串联连接于所述高电压电源系统的高电位侧与低电位侧之间；输出级晶体管，其是输出级的第二导电型的晶体管，通过所述第一晶体管与所述第二晶体管之间的连接部的电压被进行导通截止控制；可变电阻电路，其经由所述第一晶体管连接于所述输出级晶体管的栅极与所述高电压电源系统的低电位侧之间；以及触发电路，其具有：第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管是第一导电型的晶体管，通过所述逻辑输入信号被以彼此互补的方式进行导通截止控制；第五晶体管，其是第二导电型的晶体管，与所述第三晶体管串联连接于所述高电压电源系统的高电位侧与低电位侧之间；以及第六晶体管，其是第二导电型的晶体管，与所述第四晶体管串联连接于所述高电压电源系统的高电位侧与低电位侧之间，其中，作为所述第三晶体管与所述第五晶体管之间的连接点的第一存储节点连接于所述第六晶体管的栅极，并且作为所述第四晶体管与所述第六晶体管之间的连接点的第二存储节点连接于所述第五晶体管的栅极，所述第三晶体管的栅极和所述第四晶体管的栅极成为触发电路的输入端子。除此以外，所述第一存储节点连接于所述第二晶体管的栅极，并且所述第二存储节点连接于所述第一晶体管的栅极。并且，所述驱动电路还具备电阻切换电路，该电阻切换电路在所述第一晶体管导通的时刻使所述可变电阻电路的电阻值降低并将该降低后的电阻值保持规定期间，并且在所述高电压电源系统的电压高于预先设定的基准电压时，所述电阻切换电路将所述规定期间的所述可变电阻电路的电阻值切换为第一电阻值，在所述高电压电源系统的电压为所述基准电压以下时，所述电阻切换电路将所述规定期间的所述可变电阻电路的电阻值切换为大于所述第一电阻值的第二电阻值。
发明的效果
如以上说明的那样，在高电压电源系统的电压高于预先设定的基准电压时，将规定期间的可变电阻电路的电阻值切换为第一电阻值，在高电压电源系统的电压为基准电压以下时，将规定期间的可变电阻电路的电阻值切换为大于第一电阻值的第二电阻值。由此，在高电压电源系统的电压为基准电压以下时(变为不够高的电压时)，能够通过比较高的第二电阻值将输出级晶体管的栅极下拉，从而能够抑制来自输出级晶体管的栅极电容的放电电流。其结果，能够防止向输出级晶体管施加超过耐压的电压，能够针对在高电压电源系统的宽电压范围内的对开关器件的驱动提高可靠性。
附图说明
图1是示出本发明的实施方式所涉及的驱动电路的一例的图。
图2是示出从图1的驱动电路中摘出了本发明的特征部所涉及的电路部分的电路部的图。
图3是示出使VCC可变时的电阻切换电路的动作的时间图。
图4是示出实施方式的结构中的VCC高时及VCC低时的信号S1与齐纳二极管6的齐纳电压Vz之间的关系的图。
图5是示出具有现有技术的电平移位电路的驱动电路的一例的图。
图6是示出作为通过驱动电路驱动的开关器件的一例的升压转换器的一例的电路图。
图7是示出从图5的电路中摘出了一部分的电路部的图。
图8是示出图7所示的电路部的开关动作的时间图。
图9是示出图7所示的电路部的开关动作的时间图。
图10是用于说明在VCC比较低的区域中PMOSFET 2的Vgs超过耐压的机理的局部电路图。
图11是示出以往结构中的VCC高时及VCC低时的信号S1与齐纳二极管6的齐纳电压Vz之间的关系的图。
附图标记说明
1、5、10、20、27：NMOSFET；2：PMOSFET(输出级晶体管)；3：PMOSFET(第二晶体管)；4：NMOSFET(第一晶体管)；6、34、35：齐纳二极管；7、7’、8、9、16、17、21、22、28、29：电阻；11、12：与电路；13：反相器电路；14：比较器；15：基准电压源；18：PMOSFET(第五晶体管)；19：NMOSFET(第三晶体管)；23、24：单触发电路；25：PMOSFET(第六晶体管)；26：NMOSFET(第四晶体管)；30、130：电平移位电路；31：下拉电阻切换电路；31a：电压检测电路；31b：切换电路；32、33：可变电阻电路；36：CMOS反相器；50：输出缓冲电路；51：栅极电容放电电路；52：栅极电容充电电路；60：升压转换器(第二电路)；63：NMOSFET；100、200：驱动电路；300：控制电路(第一电路)；FF：触发电路；N1、N2：漏极节点(存储节点)；C1～C3：寄生电容；S4：狭义逻辑振幅的逻辑输入信号；VOUT：广义逻辑振幅的逻辑输出信号。
具体实施方式
接下来，参照附图来说明本发明的实施方式。在下面的附图的记载中，对相同或类似的部分标注相同或类似的附图标记。但是，应留意的是，附图还包括示意性的附图，有时构件或部分的纵横的尺寸、比例尺与实际的不同。因而，有时应参酌下面的说明来判断具体的尺寸、比例尺。另外，附图相互之间也包括彼此的尺寸关系、比率不同的部分，这是不言而喻的。
另外，下面所示的实施方式是例示用于将本发明的技术思想具体化的装置、方法的实施方式，本发明的技术思想不将构成部件的材质、形状、构造、配置等特定为下述的材质、形状、构造、配置等。本发明的技术思想能够在权利要求书中记载的权利要求所规定的技术范围内加以各种变更。
〔实施方式〕
〔结构〕
首先，对本发明的实施方式所涉及的驱动电路100的结构进行说明。
下面，对与上述说明的图5所示的驱动电路200同样的构成部标注相同的附图标记并适当地省略说明，详细地说明不同的部分。
如图1所示，驱动电路100具备电平移位电路30和输出缓冲电路50。驱动电路100的输出缓冲电路50中的PMOSFET 2与NMOSFET 1之间的连接部(VOUT的输出端子)连接于升压转换器60的NMOSFET 63的栅极。
电平移位电路30具备触发电路FF、下拉电阻切换电路31、可变电阻电路32、33、齐纳二极管34、35、CMOS反相器36以及单触发电路23、24。即，成为对图5所示的电平移位电路130追加了下拉电阻切换电路31的结构。
并且，构成栅极电容放电电路51的电阻7被变更为电阻比其高的电阻7’。即，被变更为电阻值高于以往的在低的VCC下引起PMOSFET 2的栅极击穿的电阻值的电阻7’。
下拉电阻切换电路31具备电压检测电路31a、切换电路31b、电阻9、NMOSFET 10、比较器14以及基准电压源15。
电压检测电路31a是检测对高压系统的VCC电源的电压VCC(例如10[V]～60[V])进行分压所得到的分压电压S6的电路，电压检测电路31a具备电阻16、17。
电阻16、17是用于如下式(5)所示那样将VCC分压为比VCC低的电压的电阻。电阻16的一端部电连接于VCC电源的高电位侧的输出端子，电阻16的另一端部电连接于电阻17的一端部。另一方面，电阻17的另一端部被接地。电阻16与电阻17之间的连接部电连接于比较器14所具有的两个输入端子中的一个输入端子。即，由电阻16和电阻17进行分压所得到的分压电压S6被输入到比较器14的一个输入端子。
S6＝VCC·电阻17/(电阻16+电阻17)···(5)
例如，通过将电阻16、17设为相同的电阻值，来使分压电压S6为“VCC/2”。
基准电压源15是供给基准电压Vref的电源，基准电压源15的高电位侧的输出端子电连接于比较器14的另一个输入端子。即，向比较器14的另一个输入端子输入基准电压Vref。在此，基准电压Vref是以在用于将PMOSFET 2的栅极下拉的下拉电阻为电阻9时PMOSFET 2的栅极被击穿的最大电压与PMOSFET 2的栅极不被击穿的最低电压之间的边界的电压为基准来设定的。具体地说，在本实施方式中，由于对VCC进行了分压，因此考虑由于该分压引起的降低量和安全余量来进行设定。
比较器14将所输入的分压电压S6与基准电压Vref进行比较，并输出表示该比较的结果的信号S7。具体地说，当分压电压S6高于基准电压Vref时，输出高电平的信号S7，在分压电压S6为基准电压Vref以下时，输出低电平的信号S7。
切换电路31b是生成用于切换将PMOSFET 2的栅极下拉的电阻的信号S8、S9的电路，切换电路31b具备与电路(AND circuit)11、12以及反相器13。
反相器13是用于将从比较器14输出的信号S7进行反转的电路，反相器13的输入端子电连接于比较器14的输出端子，反相器13的输出端子电连接于与电路11所具有的两个输入端子中的一个输入端子。即，向反相器13的输入端子输入信号S7，向与电路11的一个输入端子输入将信号S7进行反转所得到的信号xS7。
与电路11的另一个输入端子电连接于单触发电路23的输出端子，与电路11的输出端子电连接于NMOSFET 5的栅极。与电路11运算从反相器13输出的信号xS7与从单触发电路23输出的信号S5的逻辑积，并输出表示其运算结果的信号S8。具体地说，在输入信号双方均为高电平时输出高电平的信号S8，在输入信号中的至少一方为低电平时输出低电平的信号S8。
与电路12所具有的两个输入端子中的一个输入端子电连接于比较器14的输出端子，另一个输入端子电连接于单触发电路23的输出端子。即，向与电路12的一个输入端子输入信号S7，向与电路12的另一个输入端子输入信号S5。与电路12运算所输入的信号S7与信号S5的逻辑积，并输出表示其运算结果的信号S9。具体地说，在输入信号双方均为高电平时，与电路12输出高电平的信号S9，在输入信号中的至少一方为低电平时，与电路12输出低电平的信号S9。
NMOSFET 10的源极被接地，NMOSFET 10的栅极电连接于与电路12的输出端子。即，向NMOSFET 10的栅极输入信号S9，NMOSFET 10通过该信号S9被进行导通截止控制。
电阻9是用于在NMOSFET 4、10一起导通时将PMOSFET 2的栅极下拉的电阻，电阻9的一端部电连接于NMOSFET 4的源极，电阻9的另一端部电连接于NMOSFET 10的漏极。此外，在本实施方式中，电阻值的大小关系为“电阻9＜电阻7’”的关系。另外，电阻9的电阻值被设定为在高于基准电压Vref的VCC下PMOSFET 2的Vgs不超过耐压而正常地动作的电阻值的范围。例如，被设定为与以往的电阻7的电阻值相同的电阻值。
另一方面，本实施方式的NMOSFET 5通过从与电路11输出的信号S8被进行导通截止控制。即，在信号S8为高电平时NMOSFET 5导通，来将用于将PMOSFET 2的栅极下拉的下拉电阻切换为只有电阻7’，在信号S8为低电平时NMOSFET 5截止，来将下拉电阻切换为电阻7’与电阻8的串联电阻。
此外，图1中的附图标记C1是连接于NMOSFET 4的源极的寄生电容，附图标记C2是连接于PMOSFET 3的源极-栅极间的寄生电容(栅极电容)，附图标记C3是连接于PMOSFET 2的源极-栅极间的寄生电容(栅极电容)。
〔动作〕
接下来，基于图1～图4来说明本发明所涉及的驱动电路100的动作。
首先，基于图2～图4来详细地说明作为本发明的特征部的下拉电阻切换电路31的动作。图2所示的电路部是从图1所示的驱动电路100中摘出了下拉电阻切换电路31和图6所示的电路部的图。但是，图6的电阻7被变更为电阻7’。
即，图2所示的电路部构成为包括下拉电阻切换电路31、NMOSFET 1、4、5、PMOSFET2、3、电阻7’、8以及齐纳二极管6。
下面，说明使分压电压S6从低于基准电压Vref的电压以线性方式变化为高于基准电压Vref的电压时的动作。
如图3所示，在时间点t0以前，分压电压S6为基准电压Vref以下，因此比较器14的输出信号S7维持低电平。在信号S7为低电平的情况下，即使信号S5变为高电平，与电路12的输出信号S9也维持低电平，因此NMOSFET 10维持截止状态。
另外，信号S7被反相器13进行反转，从而作为高电平的信号xS7被输入到与电路11。因此，当信号S5变为高电平时，与电路11的输出信号S8也变为高电平，从而NMOSFET 5导通。此时，从控制电路300输入的信号S4(逻辑输入信号)变为高电平，从而NMOSFET 4也导通，PMOSFET 2的栅极被电阻7’下拉。
像这样，在电压低的情况下(S6≤Vref)，利用电阻7’进行下拉，因此与以往利用电阻7下拉时相比，能够降低放电电流。由此，与利用电阻7下拉时相比，能够提高PMOSFET 2从截止向导通转变时的电压。其结果，如图4的低VCC侧的波形所示，Vgs止于耐压以下，齐纳二极管6对Vgs的钳位来得及，从而Vgs不会超过耐压。
另一方面，当过了时间点t0时，分压电压S6大于基准电压Vref，因此比较器14的输出信号S7从低电平反转为高电平。信号S7被反相器13进行反转，从而作为低电平的信号xS7输入到与电路11。因此，当信号S5变为高电平时，与电路11的输出信号S8变为低电平，从而NMOSFET 5截止。另一方面，当信号S7变为高电平时，在信号S5变为高电平的时刻，与电路12的输出信号S9变为高电平，从而NMOSFET 10导通。此时，信号S4变为高电平，从而NMOSFET 4也导通，来利用电阻9将PMOSFET 2的栅极下拉。即，在VCC高时(S6＞Vref)，PMOSFET 2的栅极被电阻值小于电阻7’的电阻值的电阻9下拉。在该情况下，与以往同样地，齐纳二极管6对Vgs的钳位来得及，因此如图4的高VCC侧的波形所示，Vgs不会超过耐压。
接下来，说明驱动电路100的整体的动作。
设为当前VCC低、且VCC的分压电压S6低于基准电压Vref。在该情况下，从比较器14输出低电平的信号S7，从而从反相器13输出使信号S7反转所得到的高电平的信号xS7。
在该状态下，当输入信号S4变为高电平时，从单触发电路23输出脉冲宽度为ΔT1的脉冲信号S5，输入信号S4将NMOSFET 4、19导通。另一方面，脉冲信号S5将NMOSFET 20导通，并且经由与电路11将NMOSFET 5导通。通过将NMOSFET 4、5导通，来利用电阻7’将PMOSFET 2的栅极下拉。
此时，由CMOS反相器36使输入信号S4反转所得到的信号S2变为低电平，从而来自单触发电路24的输出(宽度为ΔT2的脉冲信号S10)也维持低电平。因此，NMOSFET 1、27、26为截止状态。
当在NMOSFET 26、27为截止的状态下NMOSFET 19、20导通时，PMOSFET 25的栅极电压经由电阻21被下拉，从而PMOSFET 25导通。
当PMOSFET 25变为导通状态时，向PMOSFET 3的栅极输入的信号S3被上拉到VCC，从而PMOSFET 3截止，由此用于从VCC向PMOSFET 2的栅极进行供给的路径被切断。
另一方面，如上所述，NMOSFET 4、5为导通状态，因此向PMOSFET 2的栅极输入的信号S1变为低电平，从而PMOSFET 2导通。
如上所述，NMOSFET 1为截止状态，因此VOUT变为高电平，从而升压转换器60的NMOSFET 63导通。
之后，当经过ΔT1时，脉冲信号S5变为低电平，从而NMOSFET 5、20截止。
由于输入信号S4维持高电平，因此NMOSFET 4、19维持导通状态，PMOSFET 2的栅极被电阻7’与电阻8的串联电阻下拉，并且PMOSFET 25的栅极被电阻21与电阻22的串联电阻下拉，从而PMOSFET 2、25维持导通状态。
此时，与脉冲信号S5为高电平的期间相比，电阻值增加，因此能够以小的功耗将VOUT维持为导通的状态。
另一方面，在VCC高且分压电压S6高于基准电压Vref时，比较器14的输出信号S7变为高电平，从而由反相器13进行反转所得到的信号xS7变为低电平。
由此，相对于上述的分压电压S6为基准电压Vref以下的情况而言，在脉冲信号S5为高电平的期间导通的MOSFET从NMOSFET 5变化为NMOSFET 10。即，在脉冲信号S5为高电平的期间，NMOSFET 4、10一起导通，从而PMOSFET 2的栅极被电阻9下拉。
在此，电阻9小于电阻7’。因此，在VCC低时将PMOSFET 2的栅极下拉的电流值小于在VCC高时将PMOSFET 2的栅极下拉的电流值，从而防止在VCC低时栅极电压超过耐压而对PMOSFET 2的栅极造成损伤。
此外，在NMOSFET 4的栅极导通的期间将PMOSFET 2的栅极下拉的动作与将NMOSFET 19、26导通时相同，针对PMOSFET 18、25也考虑在VCC低时栅极电压超过耐压而对栅极造成损伤的可能性。但是，一般来说，PMOSFET 18、25的器件尺寸小于PMOSFET 2的器件尺寸，因此NMOSFET 19、26的器件尺寸也在大多数情况下小于NMOSFET 4的器件尺寸。因此，NMOSFET 19、26的寄生电容值(省略图示)远远小于NMOSFET 4的寄生电容C1。由此，在本实施方式中，为了简化电路而省略了根据VCC来切换用于将PMOSFET 18、25下拉的电阻的电路(下拉电阻切换电路)。
在上述说明的动作和判定中，在输入信号S4变为低电平时，反转信号S2变为高电平，从而NMOSFET 1导通。另外，NMOSFET 4截止，从而用于将PMOSFET 3的栅极下拉的路径被切断，并且单触发电路24输出的脉冲信号S10变为高电平，从而NMOSFET 26、27导通。
由此，PMOSFET 3的栅极信号被电阻28下拉，从而PMOSFET 3导通，PMOSFET 2的栅极信号被上拉至VCC，从而PMOSFET 2截止。因此，从VCC向VOUT的电流供给被切断，从而VOUT变为低电平，NMOSFET 63截止。
通过以上的动作，能够通过信号S4的高低来对NMOSFET 63进行导通截止控制。
在实施方式中，控制电路300与第一电路对应，升压转换器60与第二电路对应，下拉电阻切换电路31与电阻切换电路对应。
另外，在实施方式中，电阻7’的电阻值对应于第二电阻值，电阻9的电阻值对应于第一电阻值，电阻7’与电阻8的串联电阻的电阻值对应于第三电阻值，PMOSFET 2对应于输出级晶体管。
另外，在实施方式中，NMOSFET 4对应于第一晶体管，PMOSFET 3对应于第二晶体管，NMOSFET 19对应于第三晶体管。
另外，在实施方式中，NMOSFET 26对应于第四晶体管，PMOSFET 18对应于第五晶体管，PMOSFET 25对应于第六晶体管，分压电压S6对应于高压系统电压。
〔实施方式的作用和效果〕
实施方式所涉及的驱动电路100具备电平移位电路30和输出缓冲电路50。输出缓冲电路50具备：NMOSFET 4，其通过低压系统(5[V]电源)的逻辑输入信号S4被进行导通截止控制；PMOSFET 3，其与NMOSFET 4串联连接于高压系统(VCC电源)的高电位侧与低电位侧之间；输出级的PMOSFET 2，其通过NMOSFET 4与PMOSFET 3之间的连接部的电压被进行导通截止控制；以及栅极电容放电电路(可变电阻电路)51，其经由NMOSFET 4连接于PMOSFET 2的栅极与VCC电源的低电位侧之间。并且，电平移位电路30具备广义的触发电路，该触发电路具有：通过逻辑输入信号S4被以彼此互补的方式进行导通截止控制的NMOSFET 19、26；PMOSFET 18，其与NMOSFET 19串联连接于VCC电源的高电位侧与低电位侧之间；以及PMOSFET 25，其与NMOSFET 26串联连接于VCC电源的高电位侧与低电位侧之间，其中，作为NMOSFET 19与PMOSFET 18之间的连接点的第一存储节点N1连接于PMOSFET 25的栅极，并且作为NMOSFET 26与PMOSFET 25之间的连接点的第二存储节点N2连接于PMOSFET 18的栅极，NMOSFET 19、26的栅极成为触发电路的输入端子。另外，第一存储节点N2连接于PMOSFET 3的栅极。并且，电平移位电路30具备电阻切换电路31，该电阻切换电路31在NMOSFET 4导通的时刻使栅极电容放电电路(可变电阻电路)51的电阻值降低并将该降低后的电阻值保持规定期间(ΔT1期间)，并且在VCC电源的电压(在实施方式中为与VCC相当的分压电压S6)高于预先设定的基准电压Vref时，该电阻切换电路31将ΔT1期间的栅极电容放电电路51的下拉电阻切换为第一电阻值的电阻9，在分压电压S6低于基准电压Vref时，该电阻切换电路31将ΔT1期间的下拉电阻切换为大于第一电阻值的第二电阻值的电阻7’。
如果是上述的结构，在表示VCC电源的电压VCC的分压电压S6高于基准电压Vref时，能够将ΔT1期间的下拉电阻切换为电阻9，在分压电压S6为基准电压Vref以下时，能够将下拉电阻切换为电阻值大于电阻9的电阻值的电阻7’。由此，能够在VCC低的区域(在变为不够高的电压值的区域)通过比较高的电阻7’进行下拉，因此能够抑制来自PMOSFET 2的栅极的放电电流。其结果，能够防止向PMOSFET 2施加超过耐压的电压，能够针对在高压系统的宽电压范围内的对开关器件的驱动提高可靠性。
另外，在实施方式所涉及的驱动电路100中，进一步地，电阻切换电路31具备：电压检测电路31a，其检测由电阻16和电阻17对VCC电源的电压VCC进行分压所得到的分压电压S6来作为高压系统电压(表示VCC的电压)；以及比较器14，其将由电压检测电路31a检测到的分压电压S6与作为基准电压源15的电压的基准电压Vref进行比较。电阻切换电路31还具备切换电路31b，在比较器14的输出信号S7的电平为表示分压电压S6高于基准电压Vref的高电平时，该切换电路31b将ΔT1期间的下拉电阻切换为电阻9，在输出信号S7的电平为表示分压电压S6为基准电压Vref以下的低电平时，该切换电路31b将ΔT1期间的下拉电阻切换为电阻7’。
如果是上述的结构，则能够对作为高电压电源的VCC电源的电压VCC进行分压来降为低的电压，从而能够在后级的比较器14中的比较处理中降低动作电压和基准电压源15的电压。由此，能够降低比较器14的耐压，从而能够降低部件成本。
另外，实施方式所涉及的驱动电路100还具备连接于第一存储节点N1与VCC电源的高电位侧之间的电压钳位用的齐纳二极管35、连接于第二存储节点N2与VCC电源的高电位侧之间的电压钳位用的齐纳二极管34、以及连接于PMOSFET 2的栅极与VCC电源的高电位侧之间的电压钳位用的齐纳二极管6。
如果是上述的结构，则能够使PMOSFET 2、10、25的耐压为低耐压。
另外，在实施方式所涉及的驱动电路100中，进一步地，在经过ΔT1期间之后，栅极电容放电电路(可变电阻电路)51将PMOSFET 2的栅极的下拉电阻切换为电阻值大于电阻7’的电阻值的电阻(电阻7’与电阻8的串联电阻)。
如果是上述的结构，则作为NMOSFET 4的漏极电流ID3，能够在ΔT1期间流过骤增电流来使PMOSFET 2的状态转变高速化之后，恢复为微小电流。由此，能够减少功耗。
〔变形例〕
此外，在上述实施方式中，构成为电压检测电路31a检测对VCC进行分压所得到的分压电压S6，但不限于该结构，也可以构成为检测VCC本身。在该情况下，在比较器14中将VCC与基准电压Vref进行比较，因此需要将基准电压Vref设定为与VCC对应的电压。
另外，在上述实施方式中，作为由驱动电路100驱动的开关器件，例举出图6所示的升压转换器60的NMOSFET 63，但不限于该结构。例如，也可以驱动其它结构的升压转换器的开关器件，还可以不限于升压，而构成为驱动降压转换器、升降压转换器、反转转换器等其它转换器的开关器件。
另外，在上述实施方式中，由MOSFET等单极型晶体管构成各晶体管，但不限于该结构，也可以使用双极型晶体管等其它晶体管来构成驱动电路。
另外，在上述实施方式中，将逻辑输入信号S4的低电平电压设为VSS，将逻辑输入信号S4的高电平电压设为VDD，将VSS设为0[V]，将VDD设为5[V]，将逻辑输出信号VOUT的低电平电压设为VEE，将逻辑输出信号VOUT的高电平电压设为VCC，将VEE设为0[V]，将VCC设为10[V]～60[V]，但是不限于该结构。只要满足低电压电源(VDD-VSS)＜高电压电源(VCC-VEE)的关系，则也可以设为其它电压。
另外，在上述实施方式中，将上述VSS、VDD、VEE以及VCC之间的关系设为VSS＝VEE＜VDD＜VCC，但不限于该结构。例如，也可以设为VEE＜VCC≤VSS＜VDD、VEE＜VSS＜VCC≤VDD、VSS≤VEE＜VDD≤VCC、VSS＜VDD≤VEE＜VCC等其它结构。

Claims (9)

1.一种驱动电路，将从在低电压电源系统下动作的第一电路输入的逻辑输入信号变换为用于驱动在高电压电源系统下动作的第二电路的逻辑输出信号，所述驱动电路具备：
第一晶体管，其是第一导电型的晶体管，通过所述逻辑输入信号被进行导通截止控制；
第二晶体管，其是第二导电型的晶体管，与所述第一晶体管串联连接于所述高电压电源系统的高电位侧与低电位侧之间，所述第二晶体管与所述第一晶体管被以排他方式进行导通截止控制；
输出级晶体管，其是输出级的第二导电型的晶体管，通过所述第一晶体管与所述第二晶体管之间的连接部的电压被进行导通截止控制；
可变电阻电路，其经由所述第一晶体管连接于所述输出级晶体管的栅极与所述高电压电源系统的低电位侧之间；以及
电阻切换电路，其在所述第一晶体管导通的时刻使所述可变电阻电路的电阻值降低并将该降低后的电阻值保持规定期间，并且在所述高电压电源系统的电压高于预先设定的基准电压时，所述电阻切换电路将所述规定期间的所述可变电阻电路的电阻值切换为第一电阻值，在所述高电压电源系统的电压为所述基准电压以下时，所述电阻切换电路将所述规定期间的所述可变电阻电路的电阻值切换为大于所述第一电阻值的第二电阻值。
2.根据权利要求1所述的驱动电路，其特征在于，
所述第一导电型的晶体管为N沟道型的金属氧化物半导体场效应晶体管即MOSFET，所述第二导电型的晶体管为P沟道型的MOSFET。
3.根据权利要求1或2所述的驱动电路，其特征在于，
还具备连接于所述输出级晶体管的栅极与所述高电压电源系统的高电位侧之间的齐纳二极管。
4.一种驱动电路，将从在低电压电源系统下动作的第一电路输入的逻辑输入信号变换为用于驱动在高电压电源系统下动作的第二电路的逻辑输出信号，所述驱动电路具备：
第一晶体管，其是第一导电型的晶体管，通过所述逻辑输入信号被进行导通截止控制；
第二晶体管，其是第二导电型的晶体管，与所述第一晶体管串联连接于所述高电压电源系统的高电位侧与低电位侧之间；
输出级晶体管，其是输出级的第二导电型的晶体管，通过所述第一晶体管与所述第二晶体管之间的连接部的电压被进行导通截止控制；
可变电阻电路，其经由所述第一晶体管连接于所述输出级晶体管的栅极与所述高电压电源系统的低电位侧之间；以及
触发电路，其具有：第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管是第一导电型的晶体管，所述第三晶体管和所述第四晶体管通过所述逻辑输入信号被以彼此互补的方式进行导通截止控制；第五晶体管，其是第二导电型的晶体管，与所述第三晶体管串联连接于所述高电压电源系统的高电位侧与低电位侧之间；以及第六晶体管，其是第二导电型的晶体管，与所述第四晶体管串联连接于所述高电压电源系统的高电位侧与低电位侧之间，其中，作为所述第三晶体管与所述第五晶体管之间的连接点的第一存储节点连接于所述第六晶体管的栅极，并且作为所述第四晶体管与所述第六晶体管之间的连接点的第二存储节点连接于所述第五晶体管的栅极，所述第三晶体管的栅极和所述第四晶体管的栅极成为所述触发电路的输入端子，
其中，所述第一存储节点或所述第二存储节点连接于所述第二晶体管的栅极，
所述驱动电路还具备电阻切换电路，该电阻切换电路在所述第一晶体管导通的时刻使所述可变电阻电路的电阻值降低并将该降低后的电阻值保持规定期间，并且在所述高电压电源系统的电压高于预先设定的基准电压时，所述电阻切换电路将所述规定期间的所述可变电阻电路的电阻值切换为第一电阻值，在所述高电压电源系统的电压为所述基准电压以下时，所述电阻切换电路将所述规定期间的所述可变电阻电路的电阻值切换为大于所述第一电阻值的第二电阻值。
5.根据权利要求4所述的驱动电路，其特征在于，
所述第一导电型的晶体管为N沟道型的金属氧化物半导体场效应晶体管即MOSFET，所述第二导电型的晶体管为P沟道型的MOSFET。
6.根据权利要求4或5所述的驱动电路，其特征在于，
所述电阻切换电路具备：
电压检测电路，其检测所述高电压电源系统的电压即高压系统电压；
比较器，其将由所述电压检测电路检测出的所述高压系统电压的检测值与基准电压源的电压即基准电压进行比较；以及
切换电路，在所述比较器的输出信号的电平为表示所述高压系统电压高于所述基准电压的电平时，所述切换电路将所述规定期间的所述可变电阻电路的电阻值切换为所述第一电阻值，在所述输出信号的电平为表示所述高压系统电压为所述基准电压以下的电平时，所述切换电路将所述规定期间的所述可变电阻电路的电阻值切换为所述第二电阻值。
7.根据权利要求6所述的驱动电路，其特征在于，
所述电压检测电路将对所述高电压电源系统的电压进行分压所得到的电压作为所述高压系统电压的检测值来进行输出。
8.根据权利要求4～7中任一项所述的驱动电路，其特征在于，
还具备连接于所述第一存储节点与所述高电压电源系统的高电位侧之间的齐纳二极管、连接于所述第二存储节点与所述高电压电源系统的高电位侧之间的齐纳二极管、以及连接于所述输出级晶体管的栅极与所述高电压电源系统的高电位侧之间的齐纳二极管。
9.根据权利要求4～8中任一项所述的驱动电路，其特征在于，
在经过所述规定期间之后，所述电阻切换电路将所述可变电阻电路的电阻值切换为大于所述第二电阻值的第三电阻值。
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