JP3608472B2

JP3608472B2 - 出力回路

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Publication number: JP3608472B2
Application number: JP2000120827A
Authority: JP
Inventors: 昌宏北川; 淳一永田; 浩之川端; 真一前田; 伴　　博行
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2000-04-21
Filing date: 2000-04-21
Publication date: 2005-01-12
Anticipated expiration: 2020-04-21
Also published as: JP2001308688A

Description

【０００１】
【発明の属する技術分野】
本発明は、主スイッチング素子を介して負荷に対し電流を供給するものであって、特には昇圧回路により生成した昇圧電圧を用いて主スイッチング素子を駆動する出力回路に関する。
【０００２】
【従来の技術】
この種の回路として、特許第２６０５８５４号公報に開示されたスイッチ回路がある。このスイッチ回路は、図８に示すように、負荷１と電源線２との間に接続されハイサイドスイッチとして動作するＮチャネル型のＭＯＳＦＥＴ３（主スイッチング素子）を備えている。そして、昇圧回路としてのチャージポンプ回路４は、制御回路５から出力されるオンオフ制御信号を昇圧し、その昇圧により得られたオン駆動電圧またはオフ駆動電圧は、抵抗６を介してＭＯＳＦＥＴ３のゲートに与えられるようになっている。また、抵抗７、定電圧回路８、ＭＯＳＦＥＴ９および定電圧ダイオード１０は、電源線２の電圧ＶＢ（電源電圧ＶＢ）が上昇した場合に、その電圧上昇を抑制するとともにＭＯＳＦＥＴ３をオフさせるために設けられている。
【０００３】
このスイッチ回路において、ＭＯＳＦＥＴ３に対し電源電圧ＶＢよりも十分に高いゲート電圧ＶＧ（オン駆動電圧）を印加すると、ゲート・ソース間電圧ＶＧＳが十分に高くなる。このため、ＭＯＳＦＥＴ３は線形領域で動作し、負荷１に対しドレイン・ソース間電圧ＶＤＳがほぼ０Ｖの状態で電流を流せるようになる。このオン駆動状態（以下、完全オン状態と称す）においては、負荷１に対して電源電圧ＶＢがほぼそのまま出力され、しかもＭＯＳＦＥＴ３のドレイン損失が減って素子の発熱が小さくなる。従って、この完全オン状態は、スイッチ回路において好ましい駆動状態となる。
【０００４】
これに対し、ＭＯＳＦＥＴ３のゲート電圧ＶＧが低下すると、上記完全オン状態とするために必要なゲート・ソース間電圧ＶＧＳが得られなくなり、ＭＯＳＦＥＴ３は線形領域での動作から飽和領域での動作に移行する。これに伴って、ドレイン電流が減少し、ドレイン・ソース間電圧ＶＤＳが増加する。この駆動状態（以下、不完全オン状態と称す）においては、負荷１に出力される電圧は電源電圧ＶＢよりも低下する。また、ＭＯＳＦＥＴ３のドレイン損失が増えて素子の発熱が大きくなる。従って、この不完全オン状態は、スイッチ回路において好ましくない駆動状態となる。
【０００５】
【発明が解決しようとする課題】
ところで、チャージポンプ回路４は、例えばダイオードとコンデンサとが多段に接続された回路構成であり、電源電圧ＶＢに基づいて動作する発振回路からの昇圧制御電圧をこれら各コンデンサに印加することにより、チャージポンプ動作を行うようになっている。
【０００６】
しかしながら、電源電圧ＶＢが低下して下限電源電圧に近付くと、前記昇圧制御電圧の振幅および周波数が低下するため昇圧電圧幅が小さくなる。そして、さらに電源電圧ＶＢが低下すると、発振回路が停止してチャージポンプ回路４の昇圧動作が停止してしまう。こうした現象は、チャージポンプ回路４に限らずチョッパ方式を用いた昇圧回路などにおいても同様にして発生する。
【０００７】
その結果、チャージポンプ回路４は、ＭＯＳＦＥＴ３を完全オン状態に維持するために必要となるオン駆動電圧を出力できなくなり、ＭＯＳＦＥＴ３が不完全オン状態となって上述した不具合が発生する。
【０００８】
これに対処するためは、チャージポンプ回路４の動作用電源として、上記電源電圧ＶＢよりも高い電圧を出力できる別電源を設けることが考えられるが、回路が複雑化しコスト高を招いてしまう。
【０００９】
本発明は、上記事情に鑑みてなされたもので、その目的は、負荷と共通の電源により動作する昇圧回路を設けその昇圧された駆動用電圧で主スイッチング素子を駆動するものにおいて、電源電圧が低下した状態であっても負荷に対する出力電圧を極力高く維持できる出力回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記した目的を達成するために各請求項に記載した手段を採用できる。昇圧回路は、負荷に対して設けられた電源から電圧を入力し、その電源電圧の昇圧動作を行って駆動用電圧を生成している。このため、電源電圧が下限電源電圧よりも低下すると、昇圧回路は、主スイッチング素子を十分にオンするために必要となる駆動用電圧を生成できなくなる。
【００１１】
請求項１に記載した手段によれば、電源電圧が下限電源電圧よりも低い期間、補助駆動回路は、低電圧検出回路から出力される低電圧検出信号に基づいて補助スイッチング素子をオンオフ駆動するので、そのオン駆動時における電源から負荷への電流は、主スイッチング素子ではなくそれをバイパスするように設けられた補助スイッチング素子を介して流れるようになる。この補助駆動回路は、昇圧回路が生成する駆動用電圧ではなく電源電圧に基づいて補助スイッチング素子をオンオフ駆動するので、補助スイッチング素子は、電源電圧低下の影響を受けにくく、電源電圧が下限電源電圧よりも低下した場合であっても十分なオン状態となる。
【００１２】
これにより、電源電圧が下限電源電圧よりも低い場合であっても、オン駆動に際し負荷に対してほぼ電源電圧に等しい電圧を出力することができ、負荷の十分な駆動が可能となる。また、このオン駆動時において、補助スイッチング素子は十分なオン状態となっているためその素子損失も小さくなる。
【００１３】
請求項２に記載した手段によれば、負荷と接続される主端子（例えば、ソースやエミッタ）の電位は、オンオフ駆動状態に応じてほぼ電源電圧だけ変化する。この電位変化の大きい主端子を基準として制御端子（例えばゲートやベース）に駆動信号が印加される回路構成では、昇圧回路は、主スイッチング素子の駆動用電圧として電源電圧よりもさらに十分に高い駆動用電圧を生成する必要があり、従来回路にあっては特に電源電圧低下の影響を受け易かった。
【００１４】
本手段によれば、昇圧回路が停止するなどして駆動用電圧が電源電圧よりも低下したような場合であっても、補助スイッチング素子が動作するので、負荷を十分に駆動することができる。
【００１５】
請求項３に記載した手段によれば、補助スイッチング素子と主スイッチング素子とが並列接続されているので、電源電圧の低下とともに主スイッチング素子のオン状態が不十分になると、主スイッチング素子を介して負荷に流れる電流が減少し、補助スイッチング素子を介して負荷に流れる電流が増加する。
【００１６】
請求項４に記載した手段によれば、低電圧検出回路は、電源電圧が下限電源電圧よりも高く設定された判定電圧以下に低下した場合に、低電圧検出信号を出力して補助スイッチング素子を駆動する。その結果、昇圧回路の昇圧特性や主スイッチング素子の静特性が各出力回路ごとにばらついたり温度により変動したりして下限電源電圧が一定しないような場合であっても、その下限電源電圧付近において負荷の駆動が不十分となる事態を回避できる。この効果を十分に得るために、判定電圧を下限電源電圧の取り得る最大値以上に設定することが好ましい。
【００１７】
請求項５に記載した手段によれば、昇圧回路は、チャージポンプ回路またはチョッパ型電源回路であるため、比較的小規模な回路構成とすることができＩＣ化に適している。
【００１８】
請求項６に記載した手段によれば、主スイッチング素子はＦＥＴであるため、バイポーラトランジスタなどに比べてその駆動に要する電流が小さくて済み、昇圧回路の出力電流が小さくなる。昇圧回路は、比較的高い出力インピーダンスを有するため、昇圧回路の出力電流が小さくなることにより、昇圧回路が出力する駆動用電圧の低下を抑えることができる。また、ＦＥＴは、ＩＣ化する場合、同一定格のバイポーラトランジスタよりもチップ面積を小さく構成できる。
【００１９】
請求項７に記載した手段によれば、補助スイッチング素子はバイポーラトランジスタであるため、ＦＥＴなどに比べてその駆動に必要な電圧（ベース・エミッタ間電圧）が低くて済む。このため、補助駆動回路は、電源電圧が下限電源電圧よりも低下した場合であっても、電源電圧を用いて補助スイッチング素子を十分に駆動することが可能となる。
【００２０】
請求項８に記載した手段によれば、主スイッチング素子はＦＥＴであり、且つ補助スイッチング素子はバイポーラトランジスタであるため、上述した理由により主トランジスタの駆動および電源電圧の低下時における補助スイッチング素子の駆動について特に好ましい構成となる。
【００２１】
請求項９に記載した手段によれば、主スイッチング素子および補助スイッチング素子はハイサイドスイッチとして動作するので、特に自動車などにおいて一端が車体アースされているような負荷を駆動するのに適している。そして、主スイッチング素子は、Ｐチャネル型に比べ低いオン抵抗を実現できるＮチャネル型のＭＯＳＦＥＴを用いているので、素子発熱を低減することができる。また、主スイッチング素子と並列接続される補助スイッチング素子は、ＰＮＰ型のバイポーラトランジスタなので、電源電圧が低電圧検出回路や補助駆動回路の動作限界電圧またはベース・エミッタ間電圧のうち何れか高い電圧以上あればオン駆動が可能となる。
【００２２】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図４を参照しながら説明する。
図１は、自動車用ＩＣに内蔵された出力回路の電気的構成の一例を示している。この図１において、ＩＣ１１内には、出力回路１２および図示しない種々の回路が形成されている。その電源入力端子１１ａ、１１ｂ、１１ｃにはバッテリ１３（電源に相当）の正側端子が接続され、ＩＣ１１内のグランド端子に繋がる電源入力端子１１ｄにはバッテリ１３の負側端子が接続されている。そして、ＩＣ１１は、バッテリ１３から電源供給を受けて動作するようになっている。また、バッテリ１３の負側端子は車体アースされており、ＩＣ１１の出力端子１１ｅと車体アースとの間には、リレーの励磁コイル１４（負荷に相当）が接続されている。
【００２３】
出力回路１２は以下のように構成されている。
すなわち、ＩＣ１１の電源入力端子１１ａと出力端子１１ｅには、それぞれＮチャネル型のＭＯＳＦＥＴ１５（主スイッチング素子に相当）のドレインとソース（何れも主端子に相当）が接続されている。また、これら電源入力端子１１ａと出力端子１１ｅには、それぞれ補助スイッチング素子としてのＰＮＰ型のバイポーラトランジスタ１６（以下、トランジスタ１６と称す）のエミッタとコレクタが接続され、そのベース・エミッタ間には抵抗１７が接続されている。つまり、トランジスタ１６は、ＭＯＳＦＥＴ１５に対して並列接続されており、ＭＯＳＦＥＴ１５の電流バイパス経路を形成している。
【００２４】
ＩＣ１１の電源入力端子１１ｂは、昇圧回路としてのチャージポンプ回路１８の入力線１８ａに接続され、そのチャージポンプ回路１８の出力線１８ｂとＭＯＳＦＥＴ１５のゲート（制御端子に相当）との間には駆動回路１９（主駆動回路に相当）が接続されている。また、電源入力端子１１ｂには制御電源２０が接続されており、この制御電源２０は、チャージポンプ回路１８が昇圧動作を行うために必要となる制御電圧（例えば５Ｖ）を生成するようになっている。
【００２５】
チャージポンプ回路１８は、ダイオード２１〜２５、コンデンサ２６〜２９および制御回路３０を備えて構成されている。入力線１８ａと出力線１８ｂとの間には、入力線１８ａ側をアノードとしてダイオード２１が接続され、さらに入力線１８ａ側をアノードとしてダイオード２２〜２５が直列に接続されている。制御電源２０から制御電圧の供給を受けて動作する制御回路３０は、その内部に発振回路を備えており、繰り返しパルス波形を持つ２つの昇圧制御電圧Ｅａ、Ｅｂ（図３参照）を出力するようになっている。
【００２６】
ダイオード２２のカソードとダイオード２３のアノードとの共通接続点およびダイオード２４のカソードとダイオード２５のアノードとの共通接続点には、それぞれコンデンサ２６および２８の各一端子が接続され、これらコンデンサ２６および２８の各他端子には上記昇圧制御電圧Ｅａが与えられるようになっている。同様に、ダイオード２３のカソードとダイオード２４のアノードとの共通接続点およびダイオード２５のカソードには、それぞれコンデンサ２７および２９の各一端子が接続され、これらコンデンサ２７および２９の各他端子には上記昇圧制御電圧Ｅｂが与えられるようになっている。
【００２７】
駆動回路１９は、具体的に図２（ａ）に示す回路構成となっている。すなわち、チャージポンプ回路１８の出力線１８ｂは、ＭＯＳＦＥＴ１５のゲートに接続されるとともに、ＮＰＮ型のトランジスタ３１のコレクタ・エミッタ間を介してグランド端子に接続されている。トランジスタ３１のベースは、抵抗３２を介してＣＰＵ（図示せず）の出力端子に接続されている。このＣＰＵは、ＭＯＳＦＥＴ１５のオン駆動またはオフ駆動に対応して、それぞれＬレベルまたはＨレベルのオンオフ制御信号を出力するようになっている。
【００２８】
また、駆動回路１９は、上記構成に替えて図２（ｂ）に示す回路構成としても良い。この場合には、チャージポンプ回路１８の出力線１８ｂは、ＰＮＰ型のトランジスタ３３のエミッタ・コレクタ間を介してＭＯＳＦＥＴ１５のゲートに接続されている。そして、トランジスタ３３のベースには、ＣＰＵから抵抗３４を介して上述したオンオフ制御信号が与えられるようになっている。
【００２９】
さて、出力回路１２は、図１に示すように上記各構成要素に加え、トランジスタ１６を駆動するための駆動回路３５とバッテリ１３の電圧ＶＢ（以下、バッテリ電圧ＶＢと称す）の電圧低下を検出するための低電圧検出回路３６とを備えている。
【００３０】
低電圧検出回路３６は、電源入力端子１１ｃとグランド端子との間に直列接続されてバッテリ電圧ＶＢを分圧する抵抗３７と３８、基準電圧Ｖｒｅｆを生成する基準電源３９、およびバッテリ電圧ＶＢにより動作し非反転入力端子と反転入力端子にそれぞれ前記分圧電圧と基準電圧Ｖｒｅｆが入力されるコンパレータ４０により構成されている。このコンパレータ４０の出力端子は、駆動回路３５と抵抗４１とを直列に介してトランジスタ１６のベースに接続されている。
【００３１】
駆動回路３５（補助駆動回路に相当）は、ＣＰＵからのオンオフ制御信号が与えられており、コンパレータ４０の出力信号がＬレベルの期間すなわち低電圧検出信号が出力されている期間、トランジスタ１６をオンオフ駆動するようになっている。
【００３２】
次に、本実施形態の作用について図３および図４も参照しながら説明する。まず、チャージポンプ回路１８の昇圧動作について説明する。バッテリ電圧ＶＢがほぼ５Ｖ以上ある場合には、制御電源２０はバッテリ電圧ＶＢに基づいて５Ｖ一定の制御電圧を生成する。この場合、チャージポンプ回路１８の制御回路３０は、その電圧供給を受けて発振動作を行い、図３に示すような５０％デューティ、所定周期、所定振幅（Ｖｈ＝５Ｖ）を有し且つ互いに反転した位相関係を持つ２つの昇圧制御電圧Ｅａ、Ｅｂを出力する。
【００３３】
いま、ダイオード２１〜２５の順方向電圧をＶｆとすると、昇圧制御電圧Ｅａ＝０Ｖ、Ｅｂ＝Ｖｈとなる期間Ｔ１において、コンデンサ２６は、バッテリ１３から電源入力端子１１ｂとダイオード２２とを介して充電され、コンデンサ２６の両端電圧およびノード１８ｃの電圧は（ＶＢ−Ｖｆ）となる。この場合、ダイオード２３は逆バイアスされている。
【００３４】
続いて、昇圧制御電圧Ｅａ＝Ｖｈ、Ｅｂ＝０Ｖとなる期間Ｔ２に移行すると、昇圧制御電圧ＥａがＶｈだけ持ち上げられることにより、ノード１８ｃの電圧が（ＶＢ−Ｖｆ＋Ｖｈ）に持ち上げられる。一方、昇圧制御電圧ＥｂはＶｈだけ下げられるので、ノード１８ｄの電圧がその分だけ低下する。その結果、ダイオード２３がオンとなり、コンデンサ２６の充電電荷がコンデンサ２７に移動する。この場合、ダイオード２２は逆バイアスされている。チャージポンプ回路１８の出力電流が０の場合、コンデンサ２７の両端電圧は（ＶＢ＋Ｖｈ−２・Ｖｆ）となる。
【００３５】
以降、期間Ｔ３、Ｔ４、…と移行するごとに、コンデンサ２６の充電とコンデンサ２６からコンデンサ２７への電荷移動とが繰り返して行われる。ここでは、コンデンサ２６と２７とに着目して説明したが、コンデンサ２７と２８との間およびコンデンサ２８と２９との間の充電および電荷移動についても同様となる。また、上述した通り、各コンデンサの充電電荷は電圧Ｖｈだけ持ち上げられた状態で次段のコンデンサに移されるので、後段（出力線１８ｂ側）に接続されたコンデンサであるほどその両端電圧が高くなる。その結果、チャージポンプ回路１８は、バッテリ電圧ＶＢをそれよりも十分に高い電圧Ｖｃにまで昇圧して出力することができる。
【００３６】
ところで、オン駆動時におけるＭＯＳＦＥＴ１５のドレイン・ソース間電圧ＶＤＳとドレイン電流ＩＤ（つまり励磁コイル１４に流れる負荷電流）とは、ゲート・ソース間電圧ＶＧＳに対応したＭＯＳＦＥＴ１５の静特性に従って定まる。出力回路１２においては、Ｎチャネル型のＭＯＳＦＥＴ１５をハイサイドスイッチとして用いているため、ＭＯＳＦＥＴ１５がオンするとそのソース電位（出力電圧Ｖｏ）が上昇する。そして、ＭＯＳＦＥＴ１５が線形領域において十分にオンした状態（以下、完全オン状態と称す）にあっては、ドレイン・ソース間電圧ＶＤＳがほぼ０Ｖとなり、ソース電位はバッテリ電圧ＶＢにほぼ等しくなる。
【００３７】
このため、ＭＯＳＦＥＴ１５が完全オン状態となるゲート・ソース間電圧ＶＧＳをＶＴとすると、チャージポンプ回路１８は、常にバッテリ電圧ＶＢよりもＶＴ以上高い電圧Ｖｃを出力することが要求される。
【００３８】
しかしながら、実際のチャージポンプ回路１８は、バッテリ電圧ＶＢが低下するに従って昇圧電圧幅が減少し、やがて昇圧動作を停止してしまうという特性を有している。図４（ａ）に示す実線Ａは、バッテリ電圧ＶＢ（横軸）に対するチャージポンプ回路１８の出力電圧Ｖｃ（縦軸）の変化特性を示している。
【００３９】
すなわち、バッテリ電圧ＶＢがＶ５（例えば５Ｖ）以上ある場合には、チャージポンプ回路１８は正常に昇圧動作を行い、バッテリ電圧ＶＢよりも少なくともＶＴだけ高い電圧Ｖｃを出力する。この場合、バッテリ電圧ＶＢに対する昇圧電圧幅は、バッテリ電圧ＶＢが高い程大きくなる。
【００４０】
バッテリ電圧ＶＢがＶ５よりも低下すると、制御電源２０の出力電圧が低下するので、制御回路３０が出力する昇圧制御電圧Ｅａ、Ｅｂの振幅Ｖｈが低下する。このため、上記各コンデンサ２２、…、２５間における電荷移動時の昇圧電圧が低下する。また、制御回路３０を構成する各素子（図示せず）の動作速度が低下し、昇圧制御電圧Ｅａ、Ｅｂの周波数が低下するので、単位時間当たりに各コンデンサ２２、…、２５に充電・移動する電荷量が減少する。こうした理由により、チャージポンプ回路１８の出力電圧Ｖｃは急激に低下する。
【００４１】
そして、バッテリ電圧ＶＢがＶ３まで低下すると、昇圧動作が停止する。バッテリ電圧ＶＢがＶ３以下の場合には、ダイオード２１がオンとなり、チャージポンプ回路１８の出力電圧Ｖｃは（ＶＢ−Ｖｆ）となる。さらに、バッテリ電圧ＶＢがＶ１（ほぼＶｆ）以下になると、ダイオード２１もオフとなって出力電圧Ｖｃは０Ｖになる。
【００４２】
さて、本実施形態の特徴部分であるトランジスタ１６、低電圧検出回路３６および駆動回路３５についての作用を説明する前に、バッテリ電圧ＶＢの低下がＭＯＳＦＥＴ１５の駆動に及ぼす影響について説明する。図４（ａ）に示す実線Ｂは、トランジスタ１６を非動作とした状態（つまり従来構成と同じ状態）で、ＭＯＳＦＥＴ１５をオン駆動した場合のバッテリ電圧ＶＢに対する出力電圧Ｖｏの変化特性を示している。
【００４３】
この図４（ａ）において、バッテリ電圧ＶＢがＶ４（下限電源電圧に相当）以上の場合には、チャージポンプ回路１８の出力電圧Ｖｃは（ＶＢ＋ＶＴ）以上あるので、ＭＯＳＦＥＴ１５は完全オン状態となり、出力電圧Ｖｏはほぼバッテリ電圧ＶＢとなる。しかし、バッテリ電圧ＶＢがＶ４よりも低い場合、チャージポンプ回路１８の出力電圧Ｖｃが低下して、ＭＯＳＦＥＴ１５のゲート・ソース間電圧ＶＧＳがＶＴよりも低下する。その結果、ＭＯＳＦＥＴ１５は、完全オン状態から不完全オン状態へと移行する。この不完全オン状態にあっては、出力電圧Ｖｏは、前記出力電圧Ｖｃの低下に伴ってバッテリ電圧ＶＢよりも低下するので、励磁コイル１４を十分に駆動できなくなる。
【００４４】
これに対し、図４（ｂ）は、低電圧検出回路３６、駆動回路３５およびトランジスタ１６を動作させた状態で、ＣＰＵからオン制御信号が与えられた場合のバッテリ電圧ＶＢに対する出力電圧Ｖｏの変化特性を示している。この図４（ｂ）について、バッテリ電圧ＶＢを複数の電圧範囲に分け、以下において各電圧範囲ごとの動作説明を行う。
【００４５】
（１）Ｖ６＜ＶＢの場合
低電圧検出回路３６は、バッテリ電圧ＶＢがＶ６（判定電圧に相当）以下に低下したかどうかを検出する回路である。この電圧Ｖ６は、ＭＯＳＦＥＴ１５が完全オン状態から不完全オン状態に移行する電圧Ｖ４よりも高い電圧に設定されている。低電圧検出回路３６の抵抗３７、３８の抵抗値をそれぞれＲａ、Ｒｂとすると、基準電源３９の基準電圧Ｖｒｅｆは、以下の（１）式を満足するように設定されている。
Ｖｒｅｆ＝Ｖ６×Ｒｂ／（Ｒａ＋Ｒｂ） …（１）
【００４６】
バッテリ電圧ＶＢがＶ６よりも高い場合には、コンパレータ４０はバッテリ電圧ＶＢにほぼ等しい電圧を出力するので、駆動回路３５はトランジスタ１６のベース電流をひくことができず、トランジスタ１６はＣＰＵからのオンオフ制御信号にかかわらずオフ状態となる。このとき、ＭＯＳＦＥＴ１５は完全オン状態となるので、出力電圧Ｖｏはバッテリ電圧ＶＢにほぼ等しくなり、バッテリ１３からＭＯＳＦＥＴ１５を介して励磁コイル１４に十分な電流が供給される。
【００４７】
（２）Ｖ４≦ＶＢ≦Ｖ６の場合
コンパレータ４０は０Ｖを出力するので、駆動回路３５は、ＣＰＵからのオン制御信号に従ってトランジスタ１６をオン駆動する。また、ＭＯＳＦＥＴ１５のゲート・ソース間にＶＴ以上の電圧が印加されるので、ＭＯＳＦＥＴ１５はトランジスタ１６とともにオン状態となる。
【００４８】
このように、ＭＯＳＦＥＴ１５とトランジスタ１６とがともにオン状態となる重なり期間を設けたのは、チャージポンプ回路１８の昇圧特性やＭＯＳＦＥＴ１５の静特性が出力回路１２毎にばらついたり温度により変化したりして電圧Ｖ４が一定しないことによる。従って、電圧Ｖ６は、これらばらつきなどにより電圧Ｖ４が取り得る最大電圧値以上に設定されている。
【００４９】
（３）Ｖ２′≦ＶＢ＜Ｖ４の場合
上記（２）と同様に、駆動回路３５は、ＣＰＵからのオン制御信号に従ってトランジスタ１６をオン駆動する。トランジスタ１６は、オン駆動に要する電圧（ベース・エミッタ間電圧Ｖｆ）が小さく、しかもＰＮＰ型を用いたハイサイドスイッチであるため、バッテリ電圧ＶＢがＶ４より低下しても十分にオン駆動できる。この時、トランジスタ１６のコレクタ・エミッタ間電圧は飽和電圧Ｖｓａｔとなるので、出力電圧Ｖｏはバッテリ電圧ＶＢにほぼ等しくなり、バッテリ１３からトランジスタ１６を介して励磁コイル１４に十分な電流が供給される。
【００５０】
一方、駆動回路１９もオン制御信号に従ってＭＯＳＦＥＴ１５をオン駆動するが、チャージポンプ回路１８の出力電圧Ｖｃが（ＶＢ＋ＶＴ）よりも低下することに加え、出力電圧Ｖｏつまりソース電位がほぼバッテリ電圧ＶＢに保持されるので、ゲート・ソース間電圧が急激に低下する。その結果、ＭＯＳＦＥＴ１５はオフ状態となる。
【００５１】
（４）ＶＢ＜Ｖ２′の場合
低電圧検出回路３６が動作できなくなるため、駆動回路３５はトランジスタ１６をオン駆動することができなくなる。従って、ＭＯＳＦＥＴ１５とトランジスタ１６とはともにオフ状態となる。
【００５２】
以上説明したように、バッテリ１３と励磁コイル１４との間に接続されたＭＯＳＦＥＴ１５は、チャージポンプ回路１８により昇圧された電圧Ｖｃを用いてオン駆動されるが、バッテリ電圧ＶＢがＶ４以下に低下すると電圧Ｖｃが低下して不完全オン状態となる。
【００５３】
本実施形態の出力回路１２によれば、ＭＯＳＦＥＴ１５にＰＮＰ型のトランジスタ１６が並列接続されており、バッテリ電圧ＶＢがＶ４よりも高く設定されたＶ６以下に低下している期間、低電圧検出回路３６がこれを検出し、駆動回路３５がトランジスタ１６をオンオフ駆動する。
【００５４】
トランジスタ１６は、ＭＯＳＦＥＴ１５に比べオン駆動に必要な電圧が小さくしかもＰＮＰ型を採用しているため、バッテリ電圧ＶＢがＭＯＳＦＥＴ１５の下限電源電圧Ｖ４よりも低下した場合であっても、十分なオン状態（飽和オン状態）となる。その結果、出力電圧Ｖｏはバッテリ電圧ＶＢにほぼ等しくなり、トランジスタ１６は、ＭＯＳＦＥＴ１５に代わり、励磁コイル１４に対しバッテリ電圧ＶＢに応じた電流を流すことができる。また、トランジスタ１６は、飽和オン状態であるため、その素子損失（コレクタ損失）を低く抑えることができる。
【００５５】
バッテリ電圧ＶＢがＶ４よりも低い場合、ＭＯＳＦＥＴ１５はオフ状態となるので、ＭＯＳＦＥＴ１５が不完全オン状態のまま電流を流し続けることがなくなり、その素子損失（ドレイン損失）の増加を防ぐことができる。
【００５６】
トランジスタ１６が動作を開始する電圧Ｖ６は、ＭＯＳＦＥＴ１５が完全オン状態から不完全オン状態に移行する電圧Ｖ４よりも高い電圧に設定されている。従って、ＩＣ１１内の素子のばらつきや温度変化などにより電圧Ｖ４がばらついたり変化したりする場合であっても、少なくともＭＯＳＦＥＴ１５が不完全オン状態となる場合には常にトランジスタ１６がオン駆動されるようになり、励磁コイル１４の駆動が不十分となる事態の発生を防ぐことができる。
【００５７】
主トランジスタとしてＭＯＳＦＥＴ１５を採用したので、バイポーラトランジスタを採用した場合に比べてチャージポンプ回路１８の出力電流が低減される。チャージポンプ回路１８は出力インピーダンスが高いので、出力電流が減少することにより出力電圧Ｖｏを高めることができる。また、同一定格のバイポーラトランジスタを採用する場合に比べ、ＩＣ化する際のチップ面積を小さくすることができる。さらに、ＭＯＳＦＥＴ１５にはＮチャネル型を採用したので、Ｐチャネル型を用いる場合に比べてオン抵抗を下げることができ、ドレイン損失を一層低減することができる。
【００５８】
（第２の実施形態）
図５は、上述した出力回路１２の低電圧検出回路３６を低電圧検出回路４３に置き替えて構成される出力回路４２の電気的構成を示している。この出力回路４２は、低電圧検出回路４３を除き出力回路１２と同じ構成を有している。
【００５９】
低電圧検出回路４３は、エミッタ接地された２つのトランジスタ４４、４５、電源入力端子１１ｃとグランド端子との間に直列接続されてバッテリ電圧ＶＢを分圧する抵抗４６と４７、および電源入力端子１１ｃとトランジスタ４４のコレクタ間に接続された図示極性の定電流回路４８から構成されている。トランジスタ４４のベースおよびコレクタは。それぞれ抵抗４６と４７との共通接続点およびトランジスタ４５のベースに接続され、トランジスタ４５のコレクタが駆動回路３５に対する出力端子となっている。
【００６０】
この場合、トランジスタ４４のオンに必要なベース・エミッタ間電圧をＶｆ、抵抗４６、４７の抵抗値をそれぞれＲｃ、Ｒｄとすると、これら抵抗値Ｒｃ、Ｒｄは、前述した電圧Ｖ６を用いて以下の（２）式に示す関係式を満足するように設定される。
【００６１】
Ｖｆ＝Ｖ６×Ｒｄ／（Ｒｃ＋Ｒｄ） …（２）
バッテリ電圧ＶＢがＶ６よりも高い場合には、トランジスタ４４がオンとなり、定電流回路４８からの電流は全てトランジスタ４４を介して流れる。この場合、トランジスタ４５はオフとなり、駆動回路３５はトランジスタ１６のベース電流をひくことができず、トランジスタ１６はオフ状態となる。
【００６２】
一方、バッテリ電圧ＶＢがＶ６以下の場合には、トランジスタ４４がオフとなり、定電流回路４８からの電流はトランジスタ４５のベース電流となる。このためトランジスタ４５がオン状態となり、駆動回路３５はＣＰＵからのオンオフ制御信号に従ってトランジスタ１６をオンオフ駆動する。
上記構成の出力回路４２によっても、第１の実施形態で述べた出力回路１２と同じ作用および効果を得ることができる。
【００６３】
（第３の実施形態）
次に、本発明の第３の実施形態について、出力回路の電気的構成を示す図６を参照しながら説明する。
自動車用のＩＣ４９に内蔵された出力回路５０は、第１、第２の実施形態で説明した出力回路１２、４２とは異なり、Ｐチャネル型のＭＯＳＦＥＴ５１（主スイッチング素子に相当）とＮＰＮ型のバイポーラトランジスタ５２（補助スイッチング素子に相当）とが並列接続された上でローサイドスイッチとして用いられている。
【００６４】
ＩＣ４９の電源入力端子４９ａと４９ｂには、それぞれバッテリ１３の正側端子と負側端子が接続され、ＩＣ４９の出力端子４９ｃとバッテリ１３の正側端子との間には、負荷としてのリレーの励磁コイル１４が接続されている。ＩＣ４９の電源入力端子４９ｂと出力端子４９ｃとの間には、ＭＯＳＦＥＴ５１のドレイン・ソース間が接続されている。また、これら電源入力端子４９ｂと出力端子４９ｃとの間には、トランジスタ５２のエミッタ・コレクタ間が接続され、さらにトランジスタ５２のベース・エミッタ間には抵抗５３が接続されている。
【００６５】
昇圧回路としてのチャージポンプ回路５４は、ＭＯＳＦＥＴ５１を十分に駆動するための負のゲート・ソース間電圧ＶＧＳ（電圧ＶＴ）を生成するもので、そのチャージポンプ回路５４の出力端子とＭＯＳＦＥＴ５１のゲートとの間には駆動回路５５（主駆動回路に相当）が接続されている。このチャージポンプ回路５４は、前述したチャージポンプ回路１８と同様にダイオード、コンデンサおよび制御回路から構成されている。従って、バッテリ電圧ＶＢがＶ５以下に低下すると、チャージポンプ回路５４の昇圧電圧幅が低下したり昇圧動作が停止したりする事情が存在する。
【００６６】
低電圧検出回路５６は、前述した低電圧検出回路３６または４３とほぼ同様に構成されており、ＩＣ４９の電源入力端子４９ａを介して入力したバッテリ電圧ＶＢがＶ６以下に低下した場合、バッテリ電圧ＶＢにほぼ等しい電圧（低電圧検出信号に相当）を出力するようになっている。この低電圧検出回路５６の出力端子は、駆動回路５７と抵抗５８とを直列に介してトランジスタ５２のベースに接続されている。
【００６７】
上記構成を有する出力回路５０によっても、バッテリ電圧ＶＢがＶ４よりも高く設定されたＶ６以下に低下している期間、低電圧検出回路５６がこれを検出してトランジスタ５２をオンオフ駆動する。従って、出力回路５０は、出力回路１２、４２と同様に、バッテリ電圧ＶＢがＶ４よりも低下した場合であっても、出力電圧Ｖｏとしてバッテリ電圧ＶＢをほぼそのまま出力することができる。また、ＭＯＳＦＥＴ５１やトランジスタ５２の素子損失の増加を抑えることができるなど、出力回路１２、４２とほぼ同様の作用および効果を得ることができる。
【００６８】
（第４の実施形態）
次に、上述した第１、第２の実施形態の昇圧回路について、チャージポンプ回路１８ではなく昇圧チョッパ型電源回路（以下、チョッパ回路と称す）を採用した第４の実施形態について、そのチョッパ回路の電気的構成を示す図７を参照しながら説明する。
【００６９】
チョッパ回路５９の電源入力端子５９ａにはバッテリ電圧ＶＢが印加され、制御端子５９ｂには図示しない制御回路から所定周波数を有する昇圧制御電圧Ｅｃが印加されるようになっている。また、昇圧した電圧Ｖｃは、出力端子５９ｃから出力されるようになっている。
【００７０】
電源入力端子５９ａとグランド端子との間にはコイル６０とトランジスタ６１のコレクタ・エミッタ間とが直列に接続され、電源入力端子５９ａと制御端子５９ｂとの間には抵抗６２が接続されている。トランジスタ６１のベースは制御端子５９ｂに接続され、コレクタはダイオード６３を順方向に介して出力端子５９ｃに接続されている。出力端子５９ｃとグランド端子との間にはコンデンサ６４が接続されている。
【００７１】
上記構成を有するチョッパ回路５９において、昇圧制御電圧ＥｃがＨレベルになると、トランジスタ６１がオンしてコイル６０に電流が流れる。その後、昇圧制御電圧ＥｃがＬレベルに変化すると、トランジスタ６１がオフしてコイル６０に流れていた電流がダイオード６３を介してコンデンサ６４に流れる。この動作を繰り返すことにより、コンデンサ６４に昇圧された電圧Ｖｃが生成される。
【００７２】
しかし、このチョッパ回路５９についても、バッテリ電圧ＶＢが低下するに従って昇圧電圧幅が低下し、ＭＯＳＦＥＴ１５（図１、図５参照）の駆動に十分な電圧Ｖｃが得られなくなるという特性を有している。
【００７３】
従って、昇圧回路としてチョッパ回路５９を採用した出力回路においても、出力回路１２、４２と同様にトランジスタ１６を備えた構成とすることにより、これら出力回路１２、４２と同様の作用および効果を得ることができる。
【００７４】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
電源はバッテリ１３に限られず直流電源であれば良く、負荷はリレーの励磁コイル１４に限られずその他の誘導性負荷、抵抗負荷または容量性負荷であっても良い。
【００７５】
主スイッチング素子は、ＭＯＳＦＥＴに限られず、例えばバイポーラトランジスタやＩＧＢＴなどのスイッチング素子であっても良い。また、補助スイッチング素子は、バイポーラトランジスタに限られず、例えばＦＥＴやＩＧＢＴなどのスイッチング素子であっても良い。
第３の実施形態において、昇圧回路としてチャージポンプ回路５４に替えてチョッパ型電源回路を採用しても良い。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す出力回路の電気的構成図
【図２】駆動回路の電気的構成図
【図３】チャージポンプ回路で用いる昇圧制御電圧Ｅａ、Ｅｂの波形図
【図４】（ａ）トランジスタ１６が非動作の場合におけるバッテリ電圧ＶＢに対する出力電圧Ｖｃと出力電圧Ｖｏの変化特性を示す図、（ｂ）トランジスタ１６を動作させた場合におけるバッテリ電圧ＶＢに対する出力電圧Ｖｏの変化特性を示す図
【図５】本発明の第２の実施形態を示す図１相当図
【図６】本発明の第３の実施形態を示す図１相当図
【図７】本発明の第４の実施形態を示すチョッパ回路の電気的構成図
【図８】従来技術を示す図１相当図
【符号の説明】
１２、４２、５０は出力回路、１３はバッテリ（電源）、１４は励磁コイル（負荷）、１５、５１はＭＯＳＦＥＴ（主スイッチング素子）、１６、５２はバイポーラトランジスタ（補助スイッチング素子）、１８、５４はチャージポンプ回路（昇圧回路）、１９、５５は駆動回路（主駆動回路）、３５、５７は駆動回路（補助駆動回路）、３６、４３、５６は低電圧検出回路、５９は昇圧チョッパ型電源回路（昇圧回路）である。

Claims

電源と負荷とを接続する電源供給経路に設けられた主スイッチング素子と、前記電源の電圧を入力してその昇圧動作を行い前記主スイッチング素子の駆動に十分な駆動用電圧を生成する昇圧回路と、この生成された駆動用電圧を用いて前記主スイッチング素子を駆動する主駆動回路とを備えた出力回路において、
前記主スイッチング素子に流れる電流をバイパスすべく接続された補助スイッチング素子と、
前記昇圧回路による十分な駆動用電圧の生成が不能となる下限電源電圧よりも前記電源電圧が低い場合に低電圧検出信号を出力する低電圧検出回路と、
この低電圧検出回路が低電圧検出信号を出力している期間、前記補助スイッチング素子を駆動する補助駆動回路とを備えて構成されていることを特徴とする出力回路。
前記主スイッチング素子は２つの主端子と１つの制御端子とを備え、その２つの主端子はそれぞれ前記電源と前記負荷に接続されるとともに、前記負荷と接続される主端子と前記制御端子との間に駆動信号が印加されることを特徴とする請求項１記載の出力回路。
前記補助スイッチング素子は、前記主スイッチング素子に対して並列接続されていることを特徴とする請求項１または２記載の出力回路。
前記低電圧検出回路は、前記電源電圧が前記下限電源電圧よりも高く設定された判定電圧以下に低下した場合に前記低電圧検出信号を出力するように構成されていることを特徴とする請求項１ないし３の何れかに記載の出力回路。
前記昇圧回路は、チャージポンプ回路またはチョッパ型電源回路であることを特徴とする請求項１ないし４の何れかに記載の出力回路。
前記主スイッチング素子はＦＥＴであることを特徴とする請求項１ないし５の何れかに記載の出力回路。
前記補助スイッチング素子はバイポーラトランジスタであることを特徴とする請求項１ないし５の何れかに記載の出力回路。
前記主スイッチング素子はＦＥＴであり、且つ前記補助スイッチング素子はバイポーラトランジスタであることを特徴とする請求項１ないし５の何れかに記載の出力回路。
前記主スイッチング素子および前記補助スイッチング素子は、それぞれＮチャネル型ＭＯＳＦＥＴおよびＰＮＰ型バイポーラトランジスタであって、前記ＭＯＳＦＥＴのドレインと前記バイポーラトランジスタのエミッタとが前記電源に接続され、前記ＭＯＳＦＥＴのソースと前記バイポーラトランジスタのコレクタとが前記負荷に接続されたハイサイドスイッチを形成していることを特徴とする請求項８記載の出力回路。