JP3977332B2 - スプリアス情報のセンスを防止するアクティブインピーダンスを有するパワー制御集積回路 - Google Patents
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Claims (19)
- パワーデバイスに供給されるパワーを制御するパワー制御回路であって、
センス入力信号に応答してセンスリザルト信号を供給するセンシング回路であって、前記センス入力信号は、前記センシング回路と前記パワーデバイスの間に接続されるゲートデバイスを介して受信される情報を含み、前記センスリザルト信号は、前記センス入力信号から取り出した情報であって前記パワーデバイスのオペレーションについての情報を含み、前記センシング回路は、第1入力端子と第2入力端子の信号を比較し、出力端子からセンスリザルト信号を供給するコンパレータを含み、前記第1入力端子は、前記センス入力信号を受信し、前記第2入力端子は、基準信号を受信することと、
前記センス入力信号に前記ゲートデバイスからのスプリアス情報が含まれるのを防止する補正回路であって、前記補正回路は、前記コンパレータの出力端子からの前記センスリザルト信号を受信し、前記センスリザルト信号は、前記センス入力信号が前記基準信号より大きいことを示すとき、前記センス入力信号に負スパイクが含まれるのを防止することと、
前記ゲートデバイスを介して前記パワーデバイスに接続するセンシングノードと、
前記基準信号を前記コンパレータの第2入力端子に供給するように接続した電圧源と、供給電圧と前記センシングノードとの間に設けた第1抵抗と、前記センシングノードと前記コンパレータの第1入力端子との間に設けた第2抵抗と、前記コンパレータの第1入力端子とグランドとの間に設けた第3抵抗とを含み、前記電圧源と、前記第1抵抗、第2抵抗、及び第3抵抗とは、前記ゲートデバイスがターンオンされたとき、前記センス入力信号が前記基準信号未満に降下するような値を有することと
を備え、前記補正回路は、前記第1抵抗と並列に接続したスイッチャブルなインピーダンスを含み、前記スイッチャブルなインピーダンスは、前記センス入力信号が前記基準信号を超えたことを前記センスリザルト信号が示しているときにのみ、ターンオンされることを特徴とするパワー制御回路。 - パワーデバイスに供給されるパワーを制御するパワー制御回路であって、
センス入力信号に応答してセンスリザルト信号を供給するセンシング回路であって、前記センス入力信号は、前記センシング回路と前記パワーデバイスの間に接続されるゲートデバイスを介して受信される情報を含み、前記センスリザルト信号は、前記センス入力信号から取り出した情報であって前記パワーデバイスのオペレーションについての情報を含むことと、
前記ゲートデバイスを介して前記パワーデバイスに接続するためのセンシングノードと、
前記センス入力信号に前記ゲートデバイスからのスプリアス情報が含まれるのを防止する補正回路であって、前記補正回路は、電源と前記センシングノードの間に設けたスイッチャブルなインピーダンスと、前記パワーデバイスがオンかオフかを示すデバイス状態信号に応答して、前記インピーダンスをスイッチオンおよびスイッチオフするスイッチング回路とを含み、前記スイッチャブルなインピーダンスは、前記パワーデバイスがオンであることを前記デバイス状態信号が示すときを除いて、ターンオンされ、前記補正回路は、第1入力端子および第2入力端子で受信した信号を比較し、その出力から前記デバイス状態信号を供給するコンパレータをさらに含み、前記第1入力端子は、前記センシングノードの電圧を受信し、前記第2入力端子は、基準電圧を受信し、前記コンパレータの出力端子は、前記センシングノードの電圧が前記基準電圧を超えたことを前記デバイス状態信号が示しているときにのみ、前記スイッチャブルなインピーダンスをターンオンするように接続したこと
を備えたことを特徴とするパワー制御回路。 - パワーデバイスに供給されるパワーを制御するパワー制御集積回路であって、
ゲートデバイスを介して前記パワーデバイスに接続するためのセンシングノードと、
センス入力信号に応答してセンスリザルト信号を供給するセンシング回路であって、前 記センス入力信号は、前記ゲートデバイスを介して前記センシングノードで受信された情報を含み、前記センスリザルト信号は、前記パワーデバイスのオペレーションについての前記センス入力信号から取り出された情報を含み、前記センシング回路は、第1入力端子および第2入力端子で受信した信号を比較し、前記センスリザルト信号を出力端子から供給するコンパレータを含み、前記第1入力端子は、前記センス入力信号を受信し、前記第2入力端子は、基準信号を受信し、前記補正回路は、前記コンパレータの出力端子からの前記センスリザルト信号を受信し、前記センス入力信号が基準信号を超えたことを前記センスリザルト信号が示しているときにのみ、前記センス入力信号に負スパイクが含まれるのを防止することと、
前記コンパレータの第2入力端子に前記基準信号を供給するように接続した電圧源と、供給電圧と前記センシングノードの間に設けた第1抵抗と、前記センシングノードと前記コンパレータの第1入力端子との間に設けた第2抵抗と、前記コンパレータの第1入力端子とグランドとの間に設けた第3抵抗とをさらに含み、キャパシタと、第1抵抗、第2抵抗、及び第3抵抗とは、前記ゲートデバイスがターンオンした場合に、前記センス入力信号が前記基準信号未満に降下するような値を有することと、
前記ゲートデバイスからの前記センシングノードで受信されたスプリアス情報が、前記センス入力信号に含まれるのを防止する補正回路であって、前記補正回路は、前記第1抵抗と並列にスイッチャブルなインピーダンスパスを含み、前記スイッチャブルなインピーダンスパスは、前記センス入力信号が前記基準信号を超えたことを前記センスリザルト信号が示しているときにのみ、ターンオンされることと
を備えたことを特徴とするパワー制御集積回路。 - パワーデバイスに供給されるパワーを制御するパワー制御集積回路であって、
ゲートデバイスを介して前記パワーデバイスに接続するためのセンシングノードと、
センス入力信号に応答してセンスリザルト信号を供給するセンシング回路であって、前記センス入力信号は、前記ゲートデバイスを介して前記センシングノードで受信された情報を含み、前記センスリザルト信号は、前記パワーデバイスのオペレーションについての前記センス入力信号から取り出された情報を含むことと、
前記ゲートデバイスからの前記センシングノードで受信されたスプリアス情報が、前記センス入力信号に含まれるのを防止する補正回路であって、前記補正回路は、電源と前記センシングノードとの間に設けたスイッチャブルなインピーダンスと、前記パワーデバイスがオンかオフかを示すデバイス状態信号に応答して前記インピーダンスをスイッチオンおよびスイッチオフするスイッチング回路を含み、前記スイッチャブルなインピーダンスは、前記パワーデバイスがオンであることを前記デバイス状態信号が示すときを除いて、ターンオンされ、前記補正回路は、第1入力端子および第2入力端子で受信した信号を比較し、前記デバイス状態信号をその出力から供給するコンパレータをさらに含み、前記第1入力端子は、前記センシングノードの電圧を受信し、前記第2入力端子は、基準電圧を受信し、前記リザルト信号は、前記センシングノード電圧が前記基準電圧を超えたことを前記デバイス状態信号が示しているときにのみ、前記スイッチャブルなインピーダンスがターンオンされるように接続されること
を備えたことを特徴とするパワー制御集積回路。 - ドライブ回路によってパワーデバイスに供給されるパワーを制御するパワー制御集積回路であって、
センス入力信号に応答して前記ドライブ回路を制御するためのセンスリザルト信号を供給するセンシング回路であって、前記センス入力信号は、前記センシング回路と前記パワーデバイスとの間に接続したゲートデバイスを介して受信された情報を含み、前記センスリザルト信号は、前記センス入力信号から取り出された情報であって前記パワーデバイスのオペレーションについての情報を含み、前記センシング回路は、第1入力端子および第2入力端子で受信した信号を比較し、前記センスリザルト信号を出力端子から供給するコンパレータを含み、前記第1入力端子は、前記センス入力信号を受信し、前記第2入力端 子は、基準信号を受信することと、
前記ゲートデバイスを介して前記パワーデバイスに接続するためのセンシングノードと、
前記コンパレータの第2入力端子に前記基準信号を供給するように接続した電圧源と、供給電圧と前記センシングノードとの間に設けた第1抵抗と、前記センシングノードと前記コンパレータの第1入力端子との間に設けた第2抵抗と、前記コンパレータの第1入力端子とグランドとの間に設けた第3抵抗とを含み、前記電圧源と、第1抵抗、第2抵抗、及び第3抵抗とは、前記ゲートデバイスがオンになった場合、前記センス入力信号が前記基準信号未満となるような値を有することと、
前記センス入力信号に前記ゲートデバイスから受信されたスプリアス情報が含まれるのを防止する補正回路であって、前記補正回路は、前記第1抵抗と並列に接続したスイッチャブルなインピーダンスを含み、前記スイッチャブルなインピーダンスは、前記センス入力信号が前記基準信号を超えたことを前記センスリザルト信号が示しているときにのみ、ターンオンされ、前記補正回路は、前記コンパレータの出力端子から前記センスリザルト信号を受信し、前記センス入力信号が前記基準信号を超えたことを前記センスリザルト信号が示しているとき、前記センス入力信号に負スパイクが含まれるのを防止することと
を備えたことを特徴とするパワー制御集積回路。 - ドライブ回路によってパワーデバイスに供給されるパワーを制御するパワー制御集積回路であって、
センス入力信号に応答して前記ドライブ回路を制御するためのセンスリザルト信号を供給するセンシング回路であって、前記センス入力信号は、前記センシング回路と前記パワーデバイスとの間に接続したゲートデバイスを介して受信された情報を含み、前記センスリザルト信号は、前記センス入力信号から取り出された情報であって前記パワーデバイスのオペレーションについての情報を含むことと、
前記ゲートデバイスを介して前記パワーデバイスに接続するためのセンシングノードと、
前記センス入力信号に前記ゲートデバイスから受信されたスプリアス情報が含まれるのを防止する補正回路であって、前記補正回路は、電源と前記センシングノードとの間に設けたスイッチャブルなインピーダンスと、前記パワーデバイスがオンかオフかを示すデバイス状態信号に応答して前記インピーダンスをスイッチオンおよびスイッチオフするスイッチング回路を含み、前記スイッチャブルなインピーダンスは、前記パワーデバイスがオンであることを前記デバイス状態信号が示すときを除いて、ターンオンされ、さらに前記補正回路は、第1入力端子および第2入力端子で受信した信号を比較し、前記デバイス状態信号をその出力端子から供給するコンパレータをさらに含み、前記第1入力端子は、前記センシングノードの電圧を受信し、前記第2入力端子は、基準電圧を受信し、前記コンパレータの出力端子は、前記センシングノード電圧が前記基準電圧を超えたことを前記デバイス状態信号が示しているときにのみ、前記スイッチャブルなインピーダンスをターンオンするように、接続されることと
を備えたことを特徴とするパワー制御集積回路。 - ドライブ回路によってパワーデバイスに供給されるパワーを制御するパワー制御集積回路であって、
ゲートデバイスを介して前記パワーデバイスに接続するためのセンシングノードと、
センス入力信号に応答して前記ドライブ回路を制御するセンスリザルト信号を供給するセンシング回路であって、前記センス入力信号は、前記ゲートデバイスを介して前記センシングノードで受信された情報を含み、前記センスリザルト信号は、前記パワーデバイスのオペレーションについての前記センス入力信号から取り出された情報を含み、前記センシング回路は、第1入力端子および第2入力端子で受信した信号を比較し、前記センスリザルト信号を出力から供給するコンパレータを含み、前記第1入力端子は、前記センス入力信号を受信し、前記第2入力端子は、基準信号を受信することと、
前記ゲートデバイスからの前記センシングノードで受信されたスプリアス情報が、前記 センス入力信号に含まれるのを防止する補正回路であって、前記補正回路は、前記コンパレータの出力から前記センスリザルト信号を受信し、前記センス入力信号が基準信号を超えたことを前記センスリザルト信号が示しているときにのみ、前記センス入力信号に負スパイクが含まれるのを防止することと、
前記コンパレータの第2入力端子に前記基準信号を供給するように接続した電圧源と、供給電圧と前記センシングノードとの間に設けた第1抵抗と、前記センシングノードと前記コンパレータの第1入力端子との間に設けた第2抵抗と、前記コンパレータの第1入力端子とグランドとの間に設けた第3抵抗とをさらに含み、キャパシタと、第1抵抗、第2抵抗、及び第3抵抗とは、前記ゲートデバイスがオンになった場合、前記センス入力信号が前記基準信号未満になるような値を有することと、
を備え、前記補正回路は、前記第1抵抗と並列に接続したスイッチャブルなインピーダンスパスを含み、前記スイッチャブルなインピーダンスパスは、前記センス入力信号が前記基準信号を超えたことを前記センスリザルト信号が示しているときにのみ、ターンオンされることを特徴とするパワー制御集積回路。 - ドライブ回路によってパワーデバイスに供給されるパワーを制御するパワー制御集積回路であって、
ゲートデバイスを介して前記パワーデバイスに接続するためのセンシングノードと、
センス入力信号に応答して前記ドライブ回路を制御するセンスリザルト信号を供給するセンシング回路であって、前記センス入力信号は、前記ゲートデバイスを介して前記センシングノードで受信された情報を含み、前記センスリザルト信号は、前記パワーデバイスのオペレーションについての前記センス入力信号から取り出された情報を含むことと、
前記ゲートデバイスからの前記センシングノードで受信されたスプリアス情報が、前記センス入力信号に含まれるのを防止する補正回路であって、前記補正回路は、電源と前記センシングノードとの間に設けたスイッチャブルなインピーダンスと、前記パワーデバイスがオンかオフかを示すデバイス状態信号に応答して前記インピーダンスをスイッチオンおよびスイッチオフするスイッチング回路を含み、前記スイッチャブルなインピーダンスは、前記パワーデバイスがオンであることを前記デバイス状態信号が示すときを除いて、ターンオンされ、さらに前記補正回路は、第1入力端子および第2入力端子で受信した信号を比較し、前記デバイス状態信号をその出力から供給するコンパレータをさらに含み、前記第1入力端子は、前記センシングノードの電圧を受信し、前記第2入力端子は、基準電圧を受信し、前記リザルト信号は、前記センシングノード電圧が前記基準電圧を超えたことを前記デバイス状態信号が示しているときにのみ、前記スイッチャブルなインピーダンスをターンオンするために接続されること
を備えたことを特徴とするパワー制御集積回路。 - パワーデバイスを駆動する駆動回路を制御する制御回路であって、
センス入力において受信されるセンス入力信号に応答して、前記駆動回路を制御するセンスリザルト信号を供給するセンシング回路であって、前記センス入力信号は、前記パワーデバイスから前記センシング回路への回路パスを越えて、前記パワーデバイスから受信される情報を含み、前記センスリザルト信号は、前記パワーデバイスの動作に関する前記センス入力信号から引き出される情報を含むことと、
前記パワーデバイスから前記センシング回路への前記回路パスに含まれ、前記回路パス上の前記センス入力信号が前記パワーデバイスからのスプリアス情報を含むことを防止する補正回路であって、前記補正回路は、前記パワーデバイスがオンのときは前記センス入力においてハイインピーダンスを示して前記スプリアス情報を前記パワーデバイスを通して伝導させ、前記パワーデバイスがオフのときは前記センス入力においてローインピーダンスを示して前記補正回路を経由した前記スプリアス情報を短絡し、前記センス入力信号が前記スプリアス情報を含むことを防止するアクティブインピーダンス要素を含むことと を備えたことを特徴とする制御回路。 - 前記スプリアス情報は、高周波ノイズおよび負電圧スパイクの少なくとも1つを含むことを特徴とする請求項9に記載の制御回路。
- 前記センシング回路と前記パワーデバイスとの間に接続されたゲートデバイスをさらに備え、前記ゲートデバイスはダイオードであり、および前記パワーデバイスはFETであり、前記FETがオンのとき前記ダイオードはターンオンされ、前記FETがオフのとき前記ダイオードはターンオフされ、前記FETがオンのときを除いて前記補正回路は前記センス入力信号における負スパイクを防止することを特徴とする請求項10に記載の制御回路。
- 前記センシング回路は、第1入力端子および第2入力端子で受信される信号を比較し、および、出力に前記センスリザルト信号を供給するコンパレータを含み、前記第1入力端子は前記センス入力信号を受信し、前記第2入力端子は基準信号を受信し、前記補正回路は、前記コンパレータの出力から前記センスリザルト信号を受信し、前記センスリザルト信号は前記センス入力信号が前記基準信号を超えたことを示しているときに、前記センス入力信号において負スパイクを防止することを特徴とする請求項9に記載の制御回路。
- 前記センシング回路と前記補正回路を含む集積回路を備え、前記集積回路は、
前記パワーデバイスに接続されたセンシングノードをさらに含み、
前記補正回路は、供給電圧と前記センシングノードトの間のスイッチャブルなイピーダンスと、前記パワーデバイスがオンまたはオフかどうかを示すデバイス状態信号に応答して前記スイッチャブルなインピーダンスをオンおよびオフに切り替えるスイッチング回路とを含み、前記スイッチャブルなインピーダンスは、前記デバイス状態信号が前記パワーデバイスのオンであることを示しているときを除いて、ターンオンされることを特徴とする請求項9に記載の制御回路。 - 前記集積回路は、駆動回路をさらに含み、前記駆動回路は入力電圧を受信して、前記パワーデバイスに対する駆動信号を生成することを特徴とする請求項13に記載の制御回路。
- 前記センシングノードは、非飽和/電圧フィードバックピンであり、前記パワーデバイスからの前記情報は前記センシングノードへのスプリアス負スパイクを含み、前記補正回路は、前記センシングノードに接続されて前記センス入力信号の負スパイクを防止することを特徴とする請求項13に記載の制御回路。
- 前記センシング回路は、第1入力端子および第2入力端子で受信される信号を比較し、および、出力に前記センスリザルト信号を供給するコンパレータを含み、前記第1入力端子は前記センス入力信号を受信し、前記第2入力端子は基準信号を受信し、前記補正回路は、前記コンパレータの出力から前記センスリザルト信号を受信し、前記センスリザルト信号は前記センス入力が前記基準信号を超えたことを示しているときに、前記センス入力信号の負スパイクを防止することを特徴とする請求項13に記載の制御回路。
- ハーフブリッジに接続されたハイサイドパワーデバイスとローサイドパワーデバイスをそれぞれ駆動するハイサイド駆動回路とローサイド駆動回路を制御する集積化された制御回路であって、
前記ハイサイド駆動回路は、
前記ハイサイドパワーデバイスに接続された第1のセンシングノードと、
前記第1のセンシングノードにおいて受信される第1のセンス入力信号に応答して、前記ハイサイド駆動回路を制御する第1のセンスリザルト信号を供給する第1のセンシング回路であって、前記第1のセンス入力信号は、前記ハイサイドパワーデバイスから前記第1のセンシング回路への第1の回路パスを越えて、前記ハイサイドパワーデバイスから受信される情報を含み、前記第1のセンスリザルト信号は、前記ハイサイドパワーデバイスの動作に関する前記第1のセンス入力信号から引き引き出される情報を含むことと、
前記ハイサイドパワーデバイスから前記第1のセンシング回路への前記第1の回路パスに含まれ、前記第1の回路パス上の前記第1のセンス入力信号が前記ハイサイドパワーデバイスからのスプリアス情報を含むことを防止する第1の補正回路であって、前記第1の 補正回路は、前記ハイサイドパワーデバイスがオンのときは前記第1のセンシングノードにおいてハイインピーダンスを示して前記スプリアス情報を前記ハイサイドパワーデバイスを通して伝導させ、前記ハイサイドパワーデバイスがオフのときは前記第1のセンシングノードにおいてローインピーダンスを示して前記第1の補正回路を経由した前記スプリアス情報を短絡し、前記第1のセンス入力信号が前記スプリアス情報を含むことを防止するアクティブインピーダンス要素を含むことと、
前記ローサイド駆動回路は、
前記ローサイドパワーデバイスに接続された第2のセンシングノードと、
前記第2のセンシングノードにおいて受信される第2のセンス入力信号に応答して、前記ローサイド駆動回路を制御する第2のセンスリザルト信号を供給する第2のセンシング回路であって、前記第2のセンス入力信号は、前記ローサイドパワーデバイスから前記第2のセンシング回路への第2の回路パスを越えて、前記ローサイドパワーデバイスから受信される情報を含み、前記第2のセンスリザルト信号は、前記ローサイドパワーデバイスの動作に関する前記第2のセンス入力信号から引き引き出される情報を含むことと、
前記ローサイドパワーデバイスから前記第2のセンシング回路への前記第2の回路パスに含まれ、前記第2の回路パス上の前記第2のセンス入力信号が前記ローサイドパワーデバイスからのスプリアス情報を含むことを防止する第2の補正回路であって、前記第2の補正回路は、前記ローサイドパワーデバイスがオンのときは前記第2のセンシングノードにおいてハイインピーダンスを示して前記スプリアス情報を前記ローサイドパワーデバイスを通して伝導させ、前記ローサイドパワーデバイスがオフのときは前記第2のセンシングノードにおいてローインピーダンスを示して前記第2の補正回路を経由した前記スプリアス情報を短絡し、前記第2のセンス入力信号が前記スプリアス情報を含むことを防止するアクティブインピーダンス要素を含むことと
を特徴とする制御回路。 - 前記スプリアス情報は、高周波ノイズおよび負電圧スパイクの少なくとも1つを含むことを特徴とする請求項17に記載の制御回路。
- 前記集積化された制御回路は、前記ハイサイド駆動回路を中に配置しており、前記ハイサイド駆動回路は、入力電圧を受信し、前記ハイサイドパワーデバイスに対する駆動信号を生成することと、
前記集積化された制御回路は、前記ローサイド駆動回路を中に配置しており、前記ローサイド駆動回路は、入力電圧を受信し、前記ローサイドパワーデバイスに対する駆動信号を生成することと
を特徴とする請求項17に記載の制御回路。
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Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8089259B2 (en) * | 2008-10-30 | 2012-01-03 | Freescale Semiconductor, Inc. | Integrated circuit and a method for recovering from a low-power period |
US7760009B2 (en) * | 2008-12-04 | 2010-07-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Power-down circuit with self-biased compensation circuit |
WO2013179087A1 (en) | 2012-05-29 | 2013-12-05 | Freescale Semiconductor, Inc. | Electronic device and method for operating a power switch |
DE102013107088A1 (de) * | 2013-07-05 | 2015-01-08 | Endress + Hauser Gmbh + Co. Kg | Schaltungsanordnung zum Schutz von mindestens einem Bauteil eines Zweidrahtstromkreises |
US11342749B1 (en) | 2019-11-22 | 2022-05-24 | Smart Wires Inc. | Integration of a power flow control unit |
WO2022006385A2 (en) * | 2020-07-01 | 2022-01-06 | Macom Technology Solutions Holdings, Inc. | Active bias circuit |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4321490A (en) * | 1979-04-30 | 1982-03-23 | Fairchild Camera And Instrument Corporation | Transistor logic output for reduced power consumption and increased speed during low to high transition |
US4363068A (en) * | 1980-08-18 | 1982-12-07 | Sundstrand Corporation | Power FET short circuit protection |
DE3104015C2 (de) * | 1981-02-05 | 1984-10-11 | Siemens AG, 1000 Berlin und 8000 München | Überstromschutzanordnung für einen Halbleiterschalter |
US4814638A (en) * | 1987-06-08 | 1989-03-21 | Grumman Aerospace Corporation | High speed digital driver with selectable level shifter |
US4910416A (en) * | 1988-03-04 | 1990-03-20 | Modicon, Inc. | Power switch monitor to improve switching time |
DE68925163T2 (de) * | 1988-08-12 | 1996-08-08 | Hitachi Ltd | Treiberschaltung für Transistor mit isoliertem Gate; und deren Verwendung in einem Schalterkreis, einer Stromschalteinrichtung, und einem Induktionsmotorsystem |
JP2865256B2 (ja) * | 1989-03-02 | 1999-03-08 | 株式会社日立製作所 | バイポーラ・mos論理回路 |
US5055721A (en) * | 1989-04-13 | 1991-10-08 | Mitsubishi Denki Kabushiki Kaisha | Drive circuit for igbt device |
JPH03169273A (ja) * | 1989-11-22 | 1991-07-22 | Mitsubishi Electric Corp | スイッチングデバイス駆動回路 |
TW214020B (ja) * | 1990-10-12 | 1993-10-01 | Raychem Ltd | |
JP2688035B2 (ja) * | 1992-02-14 | 1997-12-08 | テキサス インスツルメンツ インコーポレイテッド | 温度補償回路及び動作方法 |
US5444591A (en) * | 1993-04-01 | 1995-08-22 | International Rectifier Corporation | IGBT fault current limiting circuit |
US5546045A (en) * | 1993-11-05 | 1996-08-13 | National Semiconductor Corp. | Rail to rail operational amplifier output stage |
JP2881755B2 (ja) * | 1994-04-27 | 1999-04-12 | シャープ株式会社 | パワー素子駆動回路 |
US5731729A (en) * | 1995-01-13 | 1998-03-24 | Ixys Corporation | Voltage transient suppression circuit for preventing overvoltages in power transistor systems |
JPH09246932A (ja) * | 1996-03-11 | 1997-09-19 | Toyo Electric Mfg Co Ltd | 絶縁ゲ−ト形バイポ−ラトランジスタの駆動回路 |
JPH11112313A (ja) * | 1997-10-02 | 1999-04-23 | Mitsubishi Electric Corp | 半導体回路及びパワートランジスタ保護回路 |
CN1348626A (zh) * | 2000-02-25 | 2002-05-08 | 三菱电机株式会社 | 电源模块 |
JP3596415B2 (ja) * | 2000-03-16 | 2004-12-02 | 株式会社デンソー | 誘導性負荷駆動回路 |
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