JP2688035B2 - 温度補償回路及び動作方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般に、金属酸化膜半導
体回路の分野、特に、温度補償回路及び動作方法に関す
る。

【０００２】

【従来の技術】金属酸化膜半導体（以下、“ＭＯＳ”）
回路及び相補型金属酸化膜半導体（以下、“ＣＭＯ
Ｓ”）回路は、温度に強く依存する動作特性を有する。
特に、ＭＯＳ電界降下トランジスタ（以下、電界効果ト
ランズシスタを“ＦＥＴ”）又はＣＭＯＳＦＥＴのコン
ダクタンスは、上昇する温度と共に減少する。この変動
の結果、合理的な温度範囲にわたり回路機能を維持する
ために、場合によっては、回路性能を低下させなけらば
ならない。ＦＥＴがその低温領域において過導通しない
ように、そのＦＥＴの性能を、一般に、低下させる。こ
の妥協の結果の低能力回路のために、技術が特定レベル
に押さえられる。ほとんどの場合、広い温度範囲にわた
り動作するように設計された回路は、狭い温度範囲内で
動作するように設計された回路ほど敏速に簡単にスイッ
チスすることはない。

【０００３】

【発明が解決しようとする課題】ＦＥＴ回路内の過剰コ
ンダクタンスは、このＦＥＴがターンオンするとき、こ
のＦＥＴを通る単位時間当たり電流の瞬時的に高い変化
速度を起こす。この変化は、回路の固有インダクタンス
と結合するとき、電流の流れに逆らう誘導起電力（“Ｅ
ＭＦ”）を起こす。この誘導起電力は、電圧源及び接地
面に雑音を生じる。これが、更に、クロックサイクル故
障のような技術的に既知の種々の誤りを起こすことがあ
る。

【０００４】したがって、温度誘導コンダクタンス変動
を補償することのできるＭＯＳ及びＣＭＯＳ応用回路に
対する要望が生じている。

【０００５】

【課題を解決するための手段】本発明によれば、先行技
術のＣＭＯＳ回路及びＭＯＳ回路に関連する欠点及び問
題を実質的に除去し又は減少する温度補償回路が提供さ
れる。

【０００６】第１接続点への正味電流の温度依存性を修
正する温度補償回路が、開示される。この回路は、電源
とこの第１接続点との間に結合されたブリードオフ（ｂ
ｌｅｅｄ−ｏｆｆ）トランジスタを含む。このブリード
オフトランジスタのゲート自体は、第２接続点に結合さ
れている。この第２接続点の電圧、したがって、このブ
リードオフトランジスタのコンダクタンスは、この第２
接続点に結合された感温素子によって制御される。

【０００７】本発明の第１の技術的利点は、温度の関数
としてＭＯＳＦＥＴ及びＣＭＯＳＦＥＴの性能を補償す
るその能力にある。ＦＥＴは、したがって、広い温度範
囲を通して一様な性能で動作する。

【０００８】本発明の第２の技術的利点は、関連する構
成要素の数である。１つのトランジスタ、１組の抵抗器
又はダイオードと云う程度の少数の構成要素が、温度の
影響に対して所与の回路を補償するのに使用される。こ
の結果、回路全体の寸法及びコストが最小化される。

【０００９】本発明の他の技術的利点は、その融通性に
ある。この回路は、温度依存性時間遅延を必要とするシ
ステム内に容易に組み込まれる。例えば、遅延が温度依
存性でありかつ本発明によって制御されるような非対称
遅延回路を構成することがもきる。

【００１０】

【実施例】本発明及びその利点の理解を更に完全にする
ために、次に付図と関連して説明を行う。

【００１１】本発明の好適実施例及びその利点は、付図
の図１〜図５を参照することによって最も良く理解され
る。なお、これらの種々の図を通して、同様の符号は、
同様又は対応する部品に対して使用される。

【００１２】図１は、先行技術において既知のゲート長
さ補償回路を備える全体的に１０で指示された出力バッ
ファ１０の部分を示す。出力バッファ１０は、破線で囲
まれて示されたインバータ１２を含み、このインバータ
は出力トランジスタ１４を駆動する。出力トランジスタ
１４はゲート１６を有し、その電圧はブリードオフトラ
ンジスタ１８によって部分的に制御され、これについて
は下に更に詳細に説明される。インバータ１２は、ｐチ
ャンネルトランジスタ２０及びｎチャネルトランジスタ
２２を含む。トランジスタ２０のゲート２４及びトラン
ジスタ２２のゲート２６は、接続点２８に一括結合さ
れ、この接続点は出力バッファ１０の入力として働く。
トランジスタ２０のドレイン３０及びトランジスタ２２
のドレイン３２は、接続点３４に一括結合されている。
接続点３４は、ゲート１６に接続されている。トランジ
スタ２０のソース３６は電圧源Ｖに結合され、他方、ト
ランジスタ２２のソース３８は接地のような、Ｖより実
質的に低い第２電圧源に接続されている。図に示されて
いるように、ブリードオフトランジスタ１８のソース４
０及び出力トランジスタ１４のソース４２は、それぞ
れ、電圧源Ｖに結合されている。出力トランジスタ１４
のドレイン４４は接続点４６に結合され、この接続点は
バッファ１０の出力として働く。接続点４６は、また、
ブリードオフトランジスタ１８のゲート４８に接続され
ている。ブリードオフトランジスタ１８のドレイン５０
は、接続点３４及び出力トランジスタ１４のゲート１６
に接続されている。バッファ１０のこの特定の実施例に
おいては、ブリードオフトランジスタ１８は、ｐチャネ
ルトランジスタである。

【００１３】定常状態動作においては、出力バッファ１
０は、従来のように動作する。特に、高入力の結果、出
力トランジスタ１４は接続点４６へ電流を供給しるが、
他方、低入力によって出力トランジスタ１４は接続点４
６へ電流を供給しないようにさせられる。

【００１４】しかしながら、トランジスタ１４、２０、
及び２２のコンダクタンスは、これらのトランジスタの
各々のゲート長さの関数として変動する。この製造上の
変動は、同等に設計された出力バファの間で出力バッフ
ァ１０の性能の変動を起こさせる。ゲート長さ変動の１
つの結果は、もしトランジスタ１４及び２０のゲートの
１つ又は２つ共が短過ぎると、トランジスタ１４を過急
にターンオンさせる。上述したように、出力トランジス
タ１４を通る電流の高い変化速度はシステム電圧源Ｖに
雑音を起こすことがある。

【００１５】技術上既知であるように、ゲート１６上の
急速電圧変化を抑制するめにブリードオフトランジスタ
１８が出力バッファ１０に付加される。ブリードオフト
ランジスタ１８は、そのゲートの物理的長さＬ_MIN がト
ランジスタ２０及び２２のゲートの物理的長さより短い
ゲートを備えると云う意図の下に製造される。典型的
に、Ｌ_MIN は、技術的に可能な最小ゲート長さである。
ゲート長さのこの差が、ブリードオフトランジスタ１８
を、無制御な製造上の変動に一層敏感なものにする。特
に、ゲート長さ変動は、典型的には、意図したゲート長
さの百分率と云うよりはむしろ長さ中の一様な少量部分
である。この型式の変動は、より小さいゲート４８に大
きな百分率の変動を起こす。したがって、もし製造の誤
りの結果、全体的に、短いゲートを生じるならば、ブリ
ードオフトランジスタ１８は、トランジスタ２０又は２
２のいずれよりもコンダクタンスに大きい百分率の増大
を来たしているであろう。同様に、もし製造の誤りの結
果、全体的に、長いゲートを生じるならば、ブリードオ
フトランジスタ１８は、トランジスタ２０又は２２のい
ずれよりもコンダクタンスに大きい百分率の減少を来た
しているであろう。したがって、出力バッファ１０への
入力が高から低レベルへスイッチするとき、ブリードオ
フトランジスタ１８はゲート１６へ変動電流量を供給す
る。この電流量は、そのゲート長さの変動に依存する。
このブリードオフ電流は、ゲート１６におけるトランジ
スタ２２の駆動電流の部分に反作用して、トランジスタ
１４を過急にターンオンするのを回避する。このブリー
ドオフ電流量は、製造上の変動に依存する。ブリードオ
フトランジスタ１８は、設計によって、トランジスタ１
４又は２０のいずれよりゲート長さ変動に敏感になって
いるので、補償デバイスとして働くことができる。

【００１６】図１に示されたゲート長さ補償回路は、温
度変動に伴う駆動電流変動の最適補償は与えない。

【００１７】図２は、出力バッファと本発明の２つの温
度補償回路を示す。この図は、まず、データ入力“Ｉ
Ｎ”、出力使用可能入力“ＯＥ”、及び出力“ＯＵＴ”
を有する出力バッファ５２を示す。出力バッファ５２
は、２つの温度補償回路５４及び５６と関連している。
出力バッファ５２、及び温度補償回路５４、５６は、破
線で囲われて示されている。これらの回路は、出力バッ
ファ５２の性能を広い温度範囲にわたり比較的一定であ
るように修正する。

【００１８】出力バッファ５２は、ｐチャネル出力トラ
ンジスタ５８及びｎチャネル出力トランジスタ６０を含
み、これらのトランジスタは接続点６２を通して出力へ
又は出力から電流を供給又はシンクする。出力トランジ
スタ５８は、そのソース６４を電圧源Ｖに結合され、そ
のドレイン６６を接続点６２に結合されている。逆に、
出力トランジスタ６０のドレイン６８は接続点６２に結
合され、他方、そのソース７０を接地のような、Ｖより
充分に低い第２電圧源に接続されている。出力トランジ
スタ５８のゲート７２は、インバータ７６を通してＮＯ
Ｒゲート７４によって駆動される。ＮＯＲゲート７４
は、既知の方法に従って、ＩＮ線路及びＯＥ線路上の論
理レベルを組み合わせる。ＯＥ線路上に存在するデータ
レベルは、ＮＯＲゲート７４に到達する前にインバータ
７８によって反転される。出力トランジスタ６０のゲー
ト８０は、インバータ８４を通してＮＡＮＤゲート８２
の出力によって制御される。ＮＡＮＤゲート８２は、既
知の方法に従って、ＩＮ線路及びＯＥ線路上のデータレ
ベルを組み合わせる。

【００１９】温度補償回路５４は、ｐチャネルブリード
オフトランジスタ８６を含み、このトランジスタはその
ソース８８を電圧源Ｖに結合され、そのドレイン９０を
出力トランジスタ５８のゲート７２に結合されている。
ブリードオフトランジスタ８６のゲート９２は、接続点
９４に結合されている。接続点９４は、全体的に９６で
示された感温素子を通して電圧源Ｖに接続されている。
ここで、感温素子９６は、図に示されているようにバイ
アスされた３つのダイオード９７を含む。温度補償回路
５４は、ｎチャネル制御トランジスタ９８を、また、含
むこともある。制御トランジスタ９８のドレイン１００
は接続点９４に接続され、他方、そのソース１０２は接
続点１０４に接続されている。接続点１０４は接続点６
２に結合され、したがって、出力バッファ５２の出力に
結合されている。制御トランジスタ９８のゲート１０６
は、ＮＯＲゲート７４の出力に結合されている。

【００２０】温度補償回路５６は、また、ブリードオフ
トランジスタ１０８、感温素子１１０、及び、所望なら
ば、制御トランジスタ１１２を含む。図に示されている
ように、ブリードオフトランジスタ１０８のドレイン１
１４は、出力トランジスタ６０のゲート８０に結合さ
れ、他方、そのソース１１６は接地されている。ブリー
ドオフトランジスタ１０８のゲート１１８は、接続点１
２０に結合されている。接続点１２０は、感温素子１１
０を通して接地されている。制御トランジスタ１１２の
ソース１２２は接続点１０４に結合され、他方、そのド
レイン１２４は接続点１２０に結合されている。制御ト
ランジスタ１１２のゲート１２６は、ＮＡＮＤゲート８
２の出力に結合されている。ここに、感温素子１１０
は、図に示されているようにバイアスされた３つのダイ
オード１１１を含む。

【００２１】図２に示されたバッファ５２の出力は、定
常状態において従来のように動作する。特に、出力使用
可能入力ＯＥが論理ゼロのとき、接続点６２は絶縁され
る。そうでない場合は、この出力はこの入力の論理の反
転である。残念ながら、温度補償回路５４及び５６を備
えない出力バッファ５２の性能は、温度に従って変動す
る。上に述べたように、出力トランジスタ５８、６０、
及びインバータ７６、７８は、高温におけるよりも低温
において大きいコンダクタンスを有する。これが、出力
論理レベルが変化するときにこれらの出力トランジスタ
を通る電流の変化速度に影響する。これが、また更に、
この出力バッファの論理状態がその間でスイッチされる
電圧電源Ｖと接地面に影響する。特に、低温において電
圧の大きな擾乱がある。しかしながら、温度補償回路５
４及び５６は、出力バッファ５２を、温度に対して遥か
に一様に動作させる。

【００２２】温度補償回路５４及び５６の各々は、温度
が低いとき、これら２つの出力トランジスタ５８及び６
０が過急にターンオンするのを防止する。温度補償回路
５４は、ｐチャネル出力トランジスタ５８のゲート７２
へ変動電流量を供給する。これが、出力トランジスタ５
８の過急ターンオンを防止する。逆に、温度補償回路５
６はｎチャネル出力トランジスタ６０のゲート８０から
変動量の電流をシンクする。これが、出力トランジスタ
６０を過急にターンオンするのを防止する。各温度補償
回路が供給又はシンクする電流量は、それぞれ、接続点
９４、１２０における電圧に部分的に依存する。これら
の接続点の各１つにおける電圧は、感温素子９６及び１
１０、ここでは、３つのダイオード、の物理的特性に依
存する。所与の電流に対して、ｐｎ接合ダイオードは、
高温におけるよりも低温において方がそれらの２つの端
子間に大きい電圧降下を生じる。その結果、温度が降下
するに従って、感温素子９６及び１１０の両端間の電圧
降下は増大する。

【００２３】温度補償回路５４の場合、接続点９４にお
ける電圧は温度の低下に従って低下する。この低下は、
ブリードオフトランジスタ８６のゲート９２とソース８
８との間の電圧を上昇させる。ブリードオフトランジス
タ８６はｐチャネルＦＥＴであるので、より大きい電流
が出力トランジスタ５８のゲート７２へ供給される。ゲ
ート７２への電流追加は、出力トランジスタ５８に、温
度補償回路５４がない場合よりも、緩慢に電圧を低下さ
せる。この緩慢な低下は、出力トランジスタ５８が過急
にターンオンするのを防止し、その誘導起電力を減少さ
せる。

【００２４】温度補償回路５６の場合、接続点１２０に
おける電圧は温度の降下に従って上昇する。この上昇
は、ブリードオフトランジスタ１０８のゲート１１８と
ソース１１６との間の電圧を上昇させる。ブリードオフ
トランジスタ１０８はｎチャネルＦＥＴであるので、よ
り大きい電流が出力トランジスタ６０のゲート８０から
シンクされる。出力トランジスタ６０のゲート８０から
の電流のこの排出は、出力トランジスタ６０に、より緩
慢に電圧を上昇させる。この緩慢な上昇は、出力トラン
ジスタ６０が過急にターンオンするのを防止し、上述と
同様に誘導起電力を減少させる。

【００２５】制御トランジスタ９８及び１１２のソース
を出力接続点１０４に接続することによって、いったん
定常状態に達すると、ブリードオフトランジスタ８６及
び１０８をターンオフさせる。これらのトランジスタ
は、電力消費がさほど厳しく制約されない場合には固定
電圧に接続されることもある。これに代えて、１対の制
御トランジスタをブリードオフトランジスタ８６、１０
８とこれらのそれぞれ電源との間に、又はこれらのブリ
ードオフトランジスタとこれらのそれぞれの出力トラン
ジスタとの間に直列に追加することもある。例えば、ｐ
チャネル制御トランジスタをブリードオフトランジスタ
８６のソース８８と電圧源Ｖとに直列に接続することも
できる。この制御トランジスタのゲートを接続点１０４
に接続して、その回路の電力消費を減少するようにする
こともできる。

【００２６】感温素子９６及び１１０は、ダイオードと
して図に示されている。関心対象の温度範囲にわたり正
又は負の温度係数のどちらかを持つデバイスでも、感温
素子として使用することができる。正の温度係数を持つ
デバイスは、その抵抗が温度と共に一貫して上昇するも
のである。金属は、このような材料の代表的なものであ
る。負の温度係数を持つデバイスは、その抵抗が温度と
共に一貫して低下するものである。ポリシリコンは、こ
のような材料の代表的なものである。感温素子９６及び
１１０は、バッファ５２を動作させようとしいる温度範
囲内においてのみ、これらの感温素子の抵抗を単調に上
昇又は低下する必要がある。図２は、負の温度係数を持
つ感温デバイスと共に使用されるように設計された温度
補償回路５４及び５６を示す。ポリシリコンで製造され
たダイオード及び抵抗器は、負の温度係数を持つデバイ
スの代表的なものである。もしこれに代わり正の温度係
数を持つデバイスを選択しようとするならば、ブリード
オフトランジスタ８６をｎチャネルトランジスタと置換
しなければならない。同様に、ブリードオフトランジス
タ１０８をｐチャネルトランジスタと置換しなければな
らない。この場合、静止状態でこれらのブリードオフト
ランジスタをターンオフする他の手段が必要である。

【００２７】以上に代えて、ブリードオフトランジスタ
８６のゲートの電圧が高温において高くかつ低温におい
て低いように、回路構成を適合させることもできる。こ
のような回路においては、感温素子９６は、接続点９４
を接続１０４に接続する。制御トランジスタ９８は、接
続点９４を電圧源Ｖに接続する。ＮＯＲゲート７４の反
転出力は、ｐチャネルトランジスタである制御トランジ
スタ９８のコンダクタンスを制御する。同様に、感温素
子１１０は、接続点１０４を接続１２０に接続する。制
御トランジスタ１１２は、接続点１２０を接地として示
される電圧源に接続する。ＮＡＮＤゲート８２の反転出
力は、ｎチャネルトランジスタである制御トランジスタ
１１２のコンダクタンスを制御する。

【００２８】温感素子の数及び寸法は、温度補償回路５
４及び５６の温度に対する感度を増減するように調節さ
れる。例えば、３つのダイオード９７又は１１１は、ど
ちらにおいても単一のダイオード９７又は１１１の生じ
るであろう温度変化当たり電圧変化の約３倍を生じる。
接続点７２及び８０おける電圧遷移が（温度補償されな
い回路と反対に）低温におけるよりも高温においての方
が速くなるようにパラメータを調整することが望まれ
る。これは、低温における出力トランジスタ５８及び６
０の増大したコンダクタンスを補償する。

【００２９】ブリードオフトランジスタ８６及び１０８
の寸法及びそれぞれのゲート電圧は、その関連するイン
バータが出力トランジスタ５８及び６０のゲートに遷移
をやはり起こさせるように、一括して選択されなければ
ならない。

【００３０】図３は、図２に示された出力バッファのよ
うなＭＯＳ回路内に使用される本発明の第２実施例を示
す。出力トランジスタ５８、６０、及びインバータ７６
のみは、先の図を繰り返している。バッファ５２の残り
の部分は、明確のために省略している。ここに、制御ト
ランジスタ９８は、第２制御トランジスタ１２８に接続
されるように再構成されている。制御トランジスタ９８
のソース１０２は、第２制御トランジスタ１２８のドレ
イン１３０に接続されている。第２制御トランジスタ１
２８のソース１３２は接地され、他方、そのゲート１３
４はインバータ１３６を通して出力接続点６２に結合さ
れている。

【００３１】図３に示された回路は、図２の接続におい
て説明された温度補償回路５４のするように遂行する。
しかしながら、この修正回路は、その出力接続点の負荷
を最小化し、したがって、静電力を低減する。ブリード
オフトランジスタ８６は、出力トランジスタ５８がター
ンオンされる直前に制御トランジスタ９８によってター
ンオンされ、かついったん出力電圧が高へ移行すると第
２制御トランジスタ１２８によってターンオフされる。
図３に示された形態は、追加のトランジスタ及び論理ゲ
ートを含むが、出力負荷が厳しく制約される或る種の応
用には好適である。

【００３２】云うまでもなく、アナログ態様において
（図２に示された）温度補償回路５６に第２制御トラン
ジスタを付加することもある。特に、第２ｐチャネルト
ランジスタを制御トランジスタ１１２とこのトランジス
タの正電圧源との間に直列に付加することもある。この
第２制御トランジスタのゲートは、接続点６２からの入
力で以てインバータを通して制御される。この修正は、
出力が低レべルへ遷移した後にブリードオフトランジス
タ１０８をターンオフするように働く。云うまでもな
く、本発明は、出力トランジスタが一層緩慢にスイッチ
オンされる出力バッファの状況関係内で述べらている。
ブリードオフトランジスタのゲート電圧を制御するため
に並びにその素子をオンオフスイッチスするために開示
の感温素子を使用するような他の実現は、技術の熟練者
に明白であろう。また、出力トランジスタを緩慢にオン
オフする開示の回路を使用するような実現も可能であ
る。

【００３３】図４は、全体的に１３８で指示されかつ本
発明を組み込んだ非対称遅延回路を示す。非対称遅延回
路１３８は、低から高レベルへの遷移の場合と高から低
レベルへの遷移の場合とで異なる遅延をとって信号遷移
を伝搬するデバイスの種類の１つである。短い遅延をt₁
で表し、長い遅延をt₂で表す。既知の非対称遅延回路の
遅延t₂は、回路の温度の関数として変動する。回路の温
度が低い程、遅延は短くなる。このような性能は、或る
状況においては好ましくない。しかしながら、回路１３
８は、変動する温度に関連する性能の変化を補償する。

【００３４】温度独立非対称遅延回路は、スタチック随
時読出し書込みメモリ（“ＳＲＡＭ”）アレイのような
応用に望ましい。そこでは、アドレス線及びデータ線
が、使用可能/ 書込み命令の与えられる前に、安定であ
ることが必要である。非対称遅延は、アドレス及びデー
タ安定化のための時間を与えるように書込みを使用可能
するに当たって遅延を導入するのに使用される。こうし
ないと、ソフトメモリ誤りが起こり易い。安定化のため
にアドレス線に指定された時間は、温度に無関係であ
る。これが、図４に示されるような回路を有用なものと
する。使用可能/ 書込み命令は、この回路の温度に無関
係な時間量だけ遅延される。

【００３５】回路１３８は、ＮＡＮＤゲート１４０を含
み、このゲートは入力信号“ＩＮ”及びインバータ１４
２及び１４４によって２回反転された同じ信号を供給さ
れる。接続点１４３は、インバータ１４２の出力を、イ
ンバータ１４４の入力及びブリードオフトランジスタ８
６のドレイン９０に電気的に接続する。ブリードオフト
ランジスタ８６は、電圧源Ｖとインバータ１４４の入力
との間に直列に接続されている。接続点１４３は、イン
バータ１４２の出力を、インバータ１４４の入力及びブ
リードオフトランジスタ８６のドレイン９０に電気的に
接続する。ブリードオフトランジスタ８６のゲート９２
は、接続点９４における電圧によって制御される。接続
９４における電圧は、また更に、上述のように感温素子
９６の両端間の電圧降下に依存する。トランジスタ１４
６は、接続点９４と接続点１４８との間直列に結合され
ている。トランジスタ１４６のゲート１５０及びドレイ
ン１５２は、一括かつ接続点９４に結合されている。ト
ランジスタ１４６のソース１５４は、接続点１４８に結
合されている。トランジスタ１４６は、接続点９４と接
続点１４８と間の非線形抵抗器として働く。図３の接続
に関連して述べられたように、静電力消散を除去する回
路構成を付加することもできる。

【００３６】非対称遅延回路１３８の場合、第２遅延t2
は、その温度補償回路によって影響される。感温素子９
６の温度が高くなる程、その構成素子９７の両端間の電
圧降下は小さくなる。接続点９４における電圧降下が小
さくなる程、ブリードオフトランジスタ８６を通り接続
点１４３へ導通する電流は小さくなる。逆に、温度が低
くなる程、素子９７の両端間の電圧降下は大きくなる。
この結果、接続点９４における電圧が低くなり、これが
ブリードオフトランジスタ８６にますます大きい電流を
接続点１４３へ導通させる。ブリードオフトランジスタ
８６は、これによって、t₂の温度依存性を変化させるこ
とができる。

【００３７】図５は、図４に示された回路の動作のタイ
ミング線図であり、ここで“ＩＮ”と標識された曲線は
入力を示し、“Ｂ”と標識された曲線はインバータ１４
４の出力を示し、及び“Ｃ（ＯＵＴ（バー））”と標識
された曲線はＮＡＮＤゲート１４０の出力を示す。この
最後の曲線は、もとより、出力“ＯＵＴ”の反転であ
る。初期的に、回路１３８への入力ＩＮは高くかつＣは
低い。非反転入力が降下しかつ遅延t₂が経過した後、Ｎ
ＡＮＤゲート１４０の出力は高へスイッチする。遅延t₁
は、ＮＡＮＤゲート１４０のスイッチングに要する時間
である。ＮＡＮＤゲート１４０への遅延入力Ｂは、両イ
ンバータ１４２及び１４４を状態スイッチするのに要す
る時間量だけ高状態を維持する。或る時間後、その入力
はその高状態へスイッチする。ＮＡＮＤゲート１４０の
出力Ｃは、その入力の両方が高状態へスイッチした後、
低状態へスイッチする。時間t₂は、スイッチングインバ
ータ１４２及び１４４内の遅延によって決定され、この
遅延はブリードオフトランジスタ８６及びＮＡＮＤゲー
ト１４０の影響を受ける。ブリードオフトランジスタ８
６は電流を接続点１４３に供給するが、接続点１４３は
このブリードオフ電流の大きさ及びインバータ１４４の
駆動に依存して、より緩慢に低レベルへ遷移する。ブリ
ードオフトランジスタ８６がインバータ１４４へ供給す
るブリードオフ電流の大きさは、上述のように接続点９
４における電圧によって決定される。この回路構成を、
応用に応じて、遅延t₂を温度変動に敏感又は鈍感にする
ように調節することができる。

【００３８】図１〜図５に関連して説明された本発明
は、一般的な正電圧源Ｖを論じているが、Ｖはその度に
一様な電圧レベルであると解釈してはならない。また、
トランジスタ技術において、ゲート、ソース、ドレイン
を、それらのデバイスの双方向性を反映するように制御
電極、第１端子、第２端子で置換してもよい。

【００３９】総括すると、温度依存性能の修正のための
及びその強化のための新規な回路構成が、特定の出力バ
ッファ及び非対称遅延回路との関連において図に示され
かつ説明された。しかしながら、この新規な回路構成
を、以上と異なる形態のバッファ及び遅延回路、及びパ
ルス発生器のような他の回路に応用することもできる。
一般に、温度補償についての調査研究を、低い温度依存
性の遅延が望まれる場合にいかなる回路接続点への正味
電流の温度依存性も修正するように応用することもでき
る。本発明及びその利点が詳細に説明されたが、云うま
でのなく、種々の変形、代入、代替が添付の特許請求の
範囲によって限定された本発明の精神と範囲に反するこ
となくこれに可能である。例えば、技術の熟練者は、そ
のブリードオフトランジスタとその感温素子との間に他
の構成要素を接続しかつ本発明の利点を達成することが
できる。

【００４０】以上の説明に関して更に以下の項を開示す
る。

【００４１】（１） 第１接続点における電圧の遷移速
度の温度依存性を修正する温度補償回路であって、ブリ
ードオフトランジスタを通る電流通路を限定する第１端
子と第２端子と、制御電極とを有する前記ブリードオフ
トランジスタであって、前記ブリードオフトランジスタ
の前記第１端子が前記第１接続点に結合され、前記ブリ
ードオフトランジスタの前記第２端子が第１電圧源に結
合され、前記制御電極が第２接続点に結合される前記ブ
リードオフトランジスタと、感温素子を通る電流通路を
限定する第１端子と第２端子とを有する少なくとも１つ
の前記感温素子であって、前記感温素子の前記第１端子
が前記第２接続点に結合され、前記感温素子の前記第２
端子が第２電圧源に結合され、前記感温素子は該素子の
温度に依存して該素子の前記端子間に電圧降下を発生す
るように動作する前記感温素子とを含む温度補償回路。

【００４２】（２） 第１項記載の温度補償回路におい
て、前記感温素子はダイオードと抵抗器とを含む群の中
から選択される温度補償回路。

【００４３】（３） 第１項記載の温度補償回路におい
て、前記感温素子は負の温度係数を有する温度補償回
路。

【００４４】（４） 第１項記載の温度補償回路であっ
て、制御トランジスタを通る電流通路を限定する第１端
子と第２端子と、制御電極とを有する制御トランジスタ
であって、前記制御トランジスタの前記第１端子が前記
第２接続点に接続されている少なくとも１つの前記制御
トランジスタを、更に含む温度補償回路。

【００４５】（５） 第１項記載の温度補償回路におい
て、前記第１接続点は出力トランジスタのゲートである
温度補償回路。

【００４６】（６） 第１トランジスタが該第１トラン
ジスタを通る電流通路を限定する第１端子と第２端子
と、制御電極とを有し、前記第１端子を第１電圧源に結
合され、前記第１トランジスタの前記制御電極への正味
電流の温度依存性を修正する温度補償回路であって、ブ
リードオフトランジスタを通る電流通路を限定する第１
端子と第２端子と、制御電極とを有する前記ブリードオ
フトランジスタであって、前記ブリードオフトランジス
タの前記第１端子が前記第１トランジスタの前記制御電
極に結合され、前記ブリードオフトランジスタの前記第
２端子が第２電圧源に結合され、前記ブリードオフトラ
ンジスタの前記制御電極が接続点に結合されている前記
ブリードオフトランジスタと、感温素子を通る電流通路
を限定する第１端子と第２端子とを有する少なくとも１
つの前記感温素子であって、前記感温素子の前記第１端
子が前記接続点に結合され、前記感温素子の前記第２端
子が第３電圧源に結合され、前記感温素子は該素子の温
度に依存して該素子の前記端子間に電圧降下を発生する
ように動作する前記感温素子と、制御トランジスタを通
る電流通路を限定する第１端子と第２端子と、制御電極
を有する少なくとも１つの前記制御トランジスタであっ
て、前記制御トランジスタの前記第１端子を前記接続点
に接続され、前記制御トランジスタの前記第２端子を前
記第１トランジスタの前記第２端子に結合されている前
記制御トランジスタとを含む温度補償回路。

【００４７】（７） 第６項記載の温度補償回路におい
て、前記感温素子はダイオードと抵抗器とを含む群の中
から選択される温度補償回路。

【００４８】（８） 第７項記載の温度補償回路におい
て、前記感温素子は少なくとも１つのｐｎ接合ダイオー
ドを含む温度補償回路。

【００４９】（９） 第６項記載の温度補償回路におい
て、前記感温素子は上昇する温度の関数として減少する
電圧降下を有する温度補償回路。

【００５０】（１０） 第６項記載の温度補償回路にお
いて、前記制御トランジスタは前記ブリードオフトラン
ジスタのチャネル導電形と反対のチャネル導電形を有す
る温度補償回路。

【００５１】（１１） 第１トランジスタが該第１トラ
ンジスタを通る電流通路を限定する第１端子と第２端子
と、制御電極とを有し、前記第１トランジスタの前記制
御電極への正味電流の温度依存性を修正する温度補償回
路であって、ブリードオフトランジスタを通る電流通路
を限定する第１端子と第２端子と、制御電極とを有する
前記ブリードオフトランジスタであって、前記ブリード
オフトランジスタの前記第１端子が前記第１トランジス
タの前記制御電極に結合され、前記ブリードオフトラン
ジスタの前記第２端子が第１電圧源に結合され、前記ブ
リードオフトランジスタの前記制御電極が接続点に結合
されている前記ブリードオフトランジスタと、第１制御
トランジスタを通る電流通路を限定する第１端子と第２
端子と、制御電極とを有する前記第１制御トランジスタ
であって、前記第１制御トランジスタの前記第１端子が
前記接続点に接続されている前記第１制御トランジスタ
と、第２制御トランジスタを通る電流通路を限定する第
１端子と第２端子と、制御電極とを有する前記第２制御
トランジスタであって、前記第２制御トランジスタの前
記第１端子が前記第１制御トランジスタの前記第２端子
に結合され、前記第２制御トランジスタの前記第２端子
が第２電圧源に結合され、前記第２制御トランジスタの
前記制御電極が前記出力トランジスタの前記第２端子に
結合されている前記第２制御トランジスタとを含む温度
補償回路。

【００５２】（１２） 第１１項記載の温度補償回路に
おいて、前記感温素子はダイオードと抵抗器とを含む群
の中から選択される温度補償回路。

【００５３】（１３） 第１２項記載の温度補償回路に
おいて、前記感温素子は少なくとも１つのｐｎ接合ダイ
オードを含む温度補償回路。

【００５４】（１４） 第１１項記載の温度補償回路に
おいて、前記感温素子は上昇する温度の関数として減少
する電圧降下を有する温度補償回路。

【００５５】（１５） １対のＣＭＯＳトランジスタが
ｐチャネルトランジスタとｎチャネルトランジスタとを
含み、前記１対のＣＭＯＳトランジスタの各々における
電圧値の温度依存性を修正する温度補償回路であって、
制御電極を有する第１ブリードオフトランジスタであっ
て、前記第１ブリードオフトランジスタの電流通路が第
１電圧源を前記ｐチャネルトランジスタのゲートに結合
する前記第１ブリードオフトランジスタと、第１端子と
対抗第２端子とを有する第１感温デバイスであって、前
記第１感温デバイスの前記第１端子と前記第２端子との
間の電圧降下が温度と共に変動し、前記第１感温デバイ
スの前記第１端子が第２電圧源に結合され、前記第１感
温デバイスの前記第２端子が前記第１ブリードオフトラ
ンジスタの前記ゲートに結合されている前記第１感温デ
バイスと、制御電極を有する第２ブリードオフトランジ
スタであって、前記第２ブリードオフトランジスタの電
流通路が第３電圧源を前記ｎチャネルトランジスタのゲ
ートに結合する前記第２ブリードオフトランジスタと、
第１端子と対抗第２端子とを有する第２感温デバイスで
あって、前記第２感温デバイスの前記第１端子と前記第
２端子との間の電圧降下が温度と共に変動し、前記第２
感温デバイスの前記第１端子が第４電圧源に結合され、
前記第２感温デバイスの前記第２端子が前記第２ブリー
ドオフトランジスタの前記ゲートに結合されている前記
第２感温デバイスとを含む温度補償回路。

【００５６】（１６） 第１５項記載の温度補償回路に
おいて、前記感温デバイスの各々はダイオードと抵抗器
とを含む群の中から選択される少なくとも１つの素子を
含む温度補償回路。

【００５７】（１７） 第１５項記載の温度補償回路に
おいて、前記感温デバイスの少なくとも１つは温度の上
昇の関数として減少する電圧降下を有する温度補償回
路。

【００５８】（１８） 第１５項記載の温度補償回路で
あって、第１対の制御トランジスタの各々が電流通路を
限定する第１端子と第２端子と、制御電極とを有する前
記第１対の制御トランジスタであって、前記各制御トラ
ンジスタの前記第１端子は前記第１感温デバイスの前記
第１端子と前記第２感温デバイスの前記第１端子とに、
それぞれ、結合されている前記第１対の制御トランジス
タを、更に含む温度補償回路。

【００５９】（１９） 第１８項記載の温度補償回路に
おいて、前記第１対の制御トランジスタの前記第２端子
は一括結合されかつ前記ｐチャネルトランジスタの電流
通路の端子と前記ｎチャネルトランジスタの電流通路の
端子とに結合されている温度補償回路。

【００６０】（２０） 第１８項記載の温度補償回路に
おいて、前記感温デバイスの少なくとも１つはダイオー
ドと抵抗器とを含む群の中から選択される少なくとも１
つの素子を含む温度補償回路。

【００６１】（２１） 第１８項記載の温度補償回路で
あって、第２対の制御トランジスタの各々が電流通路を
限定する第１端子と第２端子と、制御電極とを有する前
記第２対の制御トランジスタであって、前記各制御トラ
ンジスタの前記第１端子は前記第１対の各制御トランジ
スタのぞれぞれの前記第２端子に結合されている前記第
２対の制御トランジスタを、更に含む温度補償回路。

【００６２】（２２） 第２１項記載の温度補償回路に
おいて、前記感温デバイスの少なくとも１つはダイオー
ドと抵抗器とを含む群の中から選択される少なくとも１
つの素子を含む温度補償回路。

【００６３】（２３） 第１５項記載の温度補償回路に
おいて、前記第１ブリードオフトランジスタと前記第２
ブリードオフトランジスタは、それぞれ、ｐチャネルト
ランジスタとｎチャネルトランジスタである温度補償回
路。

【００６４】（２４） 温度補償される出力バッファで
あって、制御電極と、ｎチャネルトランジスタを通る電
流通路を限定する第１端子と第２端子とを有する前記ｎ
チャネルトランジスタであって、前記第１端子が第１電
圧源に結合され、前記第２端子が出力接続点に結合され
ている前記ｎチャネルトランジスタと、制御電極と、ｐ
チャネルトランジスタを通る電流通路を限定する第１端
子と第２端子とを有する前記ｐチャネルトランジスタで
あって、前記ｐチャンルトランジスタの前記第１端子が
前記出力接続点に結合され、前記ｐチャンルトランジス
タの前記第２端子が第２電圧源に結合されている前記ｐ
チャネルトランジスタと、第１温度補償回路とを含み、
前記第１補償回路は、第１ブリードオフトランジスタを
通る電流通路を限定する第１端子と第２端子と、制御電
極を有する前記第１ブリードオフトランジスタであっ
て、前記ブリードオフトランジスタの前記第１端子が第
３電圧源に結合され、前記第１ブリードオフトランジス
タの前記第２端子が前記ｎチャネルトランジスタのゲー
トに結合され、前記第１ブリードオフトランジスタの前
記制御電極が第１接続点に結合されている前記第１ブリ
ードオフトランジスタと、第１端子と第２端子とを有す
る第１感温素子であって、前記第１感温素子の前記第１
端子が第４電圧源に結合され、前記第１感温素子の前記
第２端子が前記第１接続点に結合され、前記第１感温素
子は上昇する温度と共に前記第１感温素子の前記端子間
に減少する電圧降下を発生するように動作する前記第１
感温素子と、第１制御トランジスタを通る電流通路を限
定する第１端子と第２端子と、制御電極とを有する前記
第１制御トランジスタであって、前記第１制御トランジ
スタの前記第１端子が前記第１接続点に結合され、前記
第１制御トランジスタの前記第２端子が前記出力接続点
に結合されている前記第１制御トランジスタと、第２ブ
リードオフトランジスタを通る電流通路を限定する第１
端子と第２端子と、制御電極を有する前記第２ブリード
オフトランジスタであって、前記第２ブリードオフトラ
ンジスタの前記第１端子が第５電圧源に結合され、前記
第２ブリードオフトランジスタの前記第２端子が前記ｎ
チャネルトランジスタのゲートに結合され、前記第２ブ
リードオフトランジスタの前記制御電極が第２接続点に
結合されている前記第２ブリードオフトランジスタと、
第１端子と第２端子とを有する第２感温素子であって、
前記第２感温素子の前記第１端子が第６電圧源に結合さ
れ、前記第２感温素子の前記第２端子が前記第２接続点
に結合され、前記第２感温素子は上昇する温度と共に前
記第２感温素子の前記端子間に減少する電圧降下を発生
するように動作する前記第２感温素子と、第２制御トラ
ンジスタを通る電流通路を限定する第１端子と第２端子
と、制御電極とを有する前記第２制御トランジスタであ
って、前記第２制御トランジスタの前記第１端子が前記
第２接続点に結合され、前記第２制御トランジスタの前
記第２端子が前記出力接続点に結合されいる前記第２制
御トランジスタとを含み、及び前記出力バッファは、前
記ｎチャネルトランジスタのゲート又は前記ｐチャネル
トランジスタのゲートの１つへ入力論理レベルをスイッ
チしかつ前記制御トランジスタの１つを導通状態に交互
に置くスイッチング回路構成を、更に含む出力バッフ
ァ。

【００６５】（２５） 第２４項記載の出力バッファに
おいて、前記感温素子の各々は抵抗器とダイオードとを
含む群の中から選択される少なくとも１つの素子を含む
出力バッファ。

【００６６】（２６） 第１接続点と第２接続点に、そ
れぞれ、結合された第１入力と第２入力とを含むＮＡＮ
Ｄゲートと、第１インバータと第２インバータのそれぞ
れを通る電流通路を限定する第１端子と第２端子とを各
々有する前記第１インバータと前記第２インバータであ
って、前記第１インバータの前記第１端子が前記第１接
続点に結合され、前記第１インバータの前記第２端子が
第３接続点に結合され、前記第２インバータの前記第１
端子が前記第３接続点に結合され、前記第２インバータ
の前記第２端子が前記第２接続点に結合されている前記
第１インバータと前記第２インバータと、ブリードオフ
トランジスタを通る電流通路を限定する第１端子と第２
端子と、制御電極とを有する前記ブリードオフトランジ
スタであって、前記ブリードオフトランジスタの前記第
１端子が第１電圧源に結合され、前記ブリードオフトラ
ンジスタの前記第２端子が前記第３接続点に結合され、
前記ブリードオフトランジスタの前記制御電極が第４接
続点に結合されている前記ブリードオフトランジスタ
と、感温素子を通る電流通路を限定する第１端子と第２
端子とを有する前記感温素子であって、前記感温素子の
前記第１端子が前記第２電圧源に結合され、前記感温素
子の前記第２端子が前記第４接続点に結合され、前記感
温素子は温度に依存して該素子の前記端子間に電圧降下
を発生するように動作する前記感温素子とを含む非対称
遅延回路。

【００６７】（２７） 第１トランジスタのコンダクタ
ンスの温度に依存する変動の補償回路であって、感温素
子の両端間に電圧降下を発生する第１回路構成であっ
て、前記電圧降下の大きさは前記感温素子の温度に依存
する前記第１回路構成と、第２トランジスタを通して前
記第１トランジスタの端子へ電流量を導通させる第２回
路であって、前記電流量は前記発生された電圧降下に依
存する前記第２回路と、を含む補償回路。

【００６８】（２８） 第２７項記載の補償回路であっ
て、前記第１トランジスタが状態変化した後に前記感温
素子を通る電流通路を遮断する回路構成を、更に含む補
償回路。

【００６９】（２９） 第２８項記載の補償回路におい
て、前記第１回路構成はダイオードと抵抗器とを含む群
の中から選択される少なくとも１つのデバイスの両端間
に電圧降下を発生する回路構成を含む補償回路。

【００７０】（３０） 第２８項記載の補償回路におい
て、前記第１回路構成は上昇する温度の関数として減少
する電圧降下を発生する回路構成を含む補償回路。

【００７１】（３１） 第１トランジスタのコンダクタ
ンスの温度に依存する変動の補償方法であって、感温素
子の両端間に電圧降下を発生するステップであって、前
記電圧降下の大きさは前記感温素子の温度に依存する前
記発生するステップと、前記第１トランジスタが状態変
化する前に第２トランジスタを通して前記第１トランジ
スタの端子へ電流量を導通させるステップであって、前
記電流量は前記発生された電圧降下に依存する前記導通
させるステップとを含む補償方法。

【００７２】（３２） 第３１項記載の補償方法であっ
て、前記第１トランジスタが状態変化した後に前記感温
素子を通る電流通路を遮断するステップを、更に含む補
償方法。

【００７３】（３３） 第３２項記載の補償回路におい
て、前記発生するステップはダイオードと抵抗器とを含
む群の中から選択される少なくとも１つのデバイスの両
端間に電圧降下を発生する回路構成を含む補償方法。

【００７４】（３４） 第３２項記載の補償方法におい
て、前記発生するステップは上昇する温度の関数として
減少する電圧降下を発生するステップを含む補償方法。

【００７５】（３５） 第１接続点における電圧を維持
する温度補償回路（図２の５４及び５６）が開示され
る。前記第１接続点における電圧を維持する時間量は感
温素子９６の温度に依存する。前記温度補償回路は、ブ
リードオフトランジスタ８６及び少なくとも１つの感温
素子９７を含む。前記ブリードオフトランジスタ８６の
第１端子９０は前記第１接続点に結合され、前記ブリー
ドオフトランジスタ８６の第２端子８８は第１電圧源に
結合されている。前記ブリードオフトランジスタ８６の
制御電極９２は、前記感温素子９６の第１端子９４に結
合されている。前記感温素子９６の他の端子は、第２電
圧源に結合されている。前記感温素子９６は、該感温素
子の温度に依存して該感温素子の前記端子間に電圧降下
を発生するように動作する。

【００７６】本発明は、米国国防総省防衛原子力局によ
って栽定された契約第００１−８６−Ｃ−００９０号に
基づき米国政府支援の下に行われた。米国政府は、本発
明に何分の権利を保有する。

【図面の簡単な説明】

【図１】先行技術において既知のゲート長さ補償回路の
概略電気回路図。

【図２】出力バッファと接続されて使用される場合の、
本発明の第１実施例の温度補償回路の概略電気回路図。

【図３】図２に示された出力バッファ内に使用される場
合の、本発明の第２実施例の温度補償回路の概略電気回
路図。

【図４】本発明を組み込んだ非対称遅延回路の概略電気
回路図。

【図５】図４に示された非対称遅延回路の動作のタイミ
ング線図。

【符号の説明】

５２ 出力バッファ ５４、５６ 温度補償回路 ５８、６０ 出力トランジスタ ８６ リードオフトランジスタ ９６ 感温素子 ９８ 制御トランジスタ １０８ ブリードオフトランジスタ １１０ 感温素子 １１２ 制御トランジスタ １２８ 第２制御トランジスタ １３８ 非対称遅延回路 １４６ （非線形抵抗器として働く）トランジスタ ＩＮ データ入力 ＯＥ 出力使用可能入力 ＯＵＴ 出力

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 第１のトランジスタの制御電極への有効
   電流の温度依存性を修正するための温度補償回路であっ
   て、前記第１のトランジスタはソース、ドレインおよび
   ゲートを有し、 ソース、ドレインおよびゲートを有するブリード・オフ
   ・トランジスタ（Ｂｌｅｅｄ−ｏｆｆ Ｔｒａｎｓｉｓ
   ｔｏｒ）であって、該ブリード・オフ・トランジスタの
   前記ドレインおよびソースのうちの一つを前記第１のト
   ランジスタのゲートに接続し、前記ブリード・オフ・ト
   ランジスタのドレインおよびソースのうちの他の一つを
   第１の電圧レベル供給源に接続し、 第１および第２の端子を有する少なくとも一つの感温素
   子であって、該感温素子を通じて電流通路を定め、前記
   第１の端子を前記ブリード・オフ・トランジスタのゲー
   トに接続し、前記第２の端子を第２の電圧レベル供給源
   に接続し、前記感温素子は該感温素子の温度に依存して
   前記感温素子の前記第１および第２の端子間に電圧降下
   を発生するように動作し、 ソース、ドレインおよびゲートを有する第１の制御トラ
   ンジスタであって、前記第１の制御トランジスタのドレ
   インおよびソースのうちの一つを前記ブリードオフトラ
   ンジスタのゲートに接続し、前記第１の制御トランジス
   タのゲートを第１のインバータを介して前記第１のトラ
   ンジスタのゲートに接続し、 ソース、ドレインおよびゲートを有する第２の制御トラ
   ンジスタであって、前記第２の制御トランジスタのソー
   スおよびドレインのうちの一つを前記第１の制御トラン
   ジスタのソースおよびドレインのうちの他の一つに接続
   し、前記第２の制御トランジスタのドレインおよびソー
   スのうちの他の一つを第３の電圧レベル供給源に接続
   し、かつ、前記第２の制御トランジスタのゲートを第２
   のインバータを介して前記第１のトランジスタのソース
   およびドレインのうちの他の一つに接続して構成した 温
   度補償回路。
2. 【請求項２】 第１のトランジスタのコンダクタンスの
   温度変動の補償方法であって、 感温素子の両端に電圧降下を発生し、前記電圧降下の依
   存度は前記感温素子の温度にあり、 前記第１のトランジスタがその状態を変化する前に、第
   ２のトランジスタから前記第１のトランジスタのゲート
   へ所定値の電流を流し、該電流値は発生した電圧降下に
   依存し、 前記第１のトランジスタがその状態を変化すると、前記
   第２のトランジスタへの前記電流の導通を停止する 補償
   方法。