KR0157956B1 - 출력 버퍼회로 - Google Patents

Abstract

본 발명은 출력 버퍼회로에 관한 것으로, 종래에는 파워 다운이 디스에이블되었을 때 0을 구동하는 버퍼가 존재하면 정전류 패스(path)가 버퍼로 존재하게 되어 전류소모가 증가하게 되는 문제점이 있다. 따라서, 본 발명은 드레쉬홀드 전압이 다른 두 개의 모스 트랜지스터를 이용하여 3상태 버퍼의 출력값이 변할 때는 많은 전류를 패드로 흐르게 하고, 값이 안정될 때는 적은 전류를 흐르도록 하여 정전류의 흐름을 줄이도록 한다.

Description

출력 버퍼회로

제1도는 종래의 출력 버퍼회로도.

제2도는 본 발명의 출력 버퍼회로도.

제3도는 제2도에서, 각 부의 입출력 파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 구동신호 발생부 20 : 전류 구동부

30 : 3상태 버퍼 40 : 패드

111 : 낫게이트 OR : 오아게이트

NR1,NR2 : 노아게이트 AD : 앤드게이트

ND : 낸드게이트 PM1-PM4 : 피모스 트랜지스터

본 발명은 저 소비전력의 구조를 갖는 출력 버퍼회로에 관한 것으로, 특히 2개의 풀-업 저항을 이용하여 값이 변할때는 많은 전류를 흐르게 하고 값이 안정되었을 때는 적은 전류를 흐르도록 하여 정전류의 양을 줄이도록 한 출력 버퍼회로에 관한 것이다.

종래의 출력 버퍼회로는, 제1도에 도시된 바와 같이, 드레인이 전원 전압단(VDD)에 접속되고 게이트가 접지측(GND)에 접속된 풀-업용 피모스 트랜지스터(T1)의 소오스는 전류제어용 피모스 트랜지스터(T2)의 소오스에 연결되고, 게이트로 파워다운 인에이블신호(pden#)를 인가받는 상기 전류제어용 피모스 트랜지스터(T2)의 소오스는 3상태버퍼(100)의 출력측과 패드(200) 사이에 연결되고, 상기 3상태버퍼(100)의 반전단자에는 버퍼 구동신호(oen#)를 인가하도록 구성된다.

이와 같이 구성된 종래의 기술에 대하여 살펴보면 다음과 같다.

풀-업용 피모스 트랜지스터(T1)의 게이트는 접지측(GND)과 접속되어 있어서 항상 온상태가 된다.

가령 파워 다운(power down)이 인에이블(pden#=1) 되면 전류제어용 피모스 트랜지스터(T2)가 턴오프되어 전류가 흐르지 않게되어 풀-업용 피모스 트랜지스터(T1)에서 흐르는 전류는 상기 전류제어용 트랜지스터(T2)에 의해서 차단된다.

그리고, 파워 다운이 디스에이블(pden#=0) 되면 전류제어용 피모스 트랜지스터(T2)가 턴온되어 전류가 흐르게 되고, 이 전류의 흐름에 의해 상기 풀-업용 피모스 트랜지스터(T1)은 풀-업되어 정전류가 흐르게 된다.

이때 버퍼 구동신호가 로우(oen#=0)이고 입력(i)이 로우이면, 그 버퍼 구동신호(oen#)에 의해 3상태 버퍼(100)는 입력에 대하여 버퍼링하여 패드(200)로 전달하여 주고, 전원전압단(VDD)으로부터 접지측(GND)까지의 정전류 패스(path)가 존재하게 되어 전류가 흐르게 되는 것이다.

상기 전원전압단(VDD)으로부터 흐르는 전류는 풀-업용 피모스 트랜지스터(T1), 전류제어용 피모스 트랜지스터(T2)를 통해 패드(200)로 흐르게 된다.

상기에서와 같이 정전류가 패드(200)로 공급되고 3상태 버퍼(100)에서 입력을 전달할 때 버퍼 구동신호가 하이(oen#=1)상태로 변하고 외부에서 0을 구동하게 되면, 3상태 버퍼(100)로 인가되는 입력은 차단되고 전원전압단(VDD)으로부터 흐르는 정전류는 풀-업용 피모스 트랜지스터(T1)와 전류제어용 피모스 트랜지스터(T2)를 통해 외부의 접지(GND)로 흐르게 된다.

그러나, 상기에서와 같은 종래기술에 있어서, 파워 다운이 디스에이블 되었을 때 0을 구동하는 버퍼가 존재하면 정전류 패스(path)가 버퍼로 존재하게 되어 전류소모가 증가하게 되는 문제점이 있다.

따라서, 본 발명의 목적은 드레쉬홀드 전압이 다른 두 개의 모스 트랜지스터를 이용하여 3상태 버퍼의 출력값이 변할때는 많은 전류를 패드로 흐르게 하고, 값이 인정될때는 적은 전류를 흐르도록 하여 정전류의 흐름을 줄이도록 한 출력 버퍼회로를 제공함에 있다.

상기 목적을 달성하기 위한 본 발명의 출력 버퍼회로는, 제2도에 도시한 바와 같이, 버퍼 구동신호에 따라 입력 데이터를 버퍼링하여 출력 또는 차단하는 3상태 버퍼와; 파워다운 인에이블신호와 상기 3상태 버퍼의 출력신호를 논리 조합하여 전류 구동신호를 생성하고 그 생성된 신호를 출력하는 구동신호 발생수단과; 상기 구동신호 발생수단으로부터 발생하는 구동신호에 따라 풀-업되어 정전류를 조절하는 전류 구동수단으로 구성한다.

이하, 첨부한 도면에 의거하여 상세히 살펴보면 다음과 같다.

제2도는 본 발명의 출력 버퍼회로도로서, 이에 도시한 바와 같이 입력되는 파워다운 인에이블신호(pden#)의 값을 반전시켜 출력하는 낫게이트(I10), 상기 낫게이트(I10)의 출력신호와 3상태 버퍼(30)의 출력신호(B)를 제공받아 논리합 연산을 행하는 오아게이트(OR)와, 상기 낫게이트(I10)의 출력신호(A)와 상기 3상태 버퍼(30)의 출력신호(B)를 제공받아 노아링하는 제1노아게이트(NR1)와, 상기 오아게이트(OR)의 출력신호(C)와 제1 노아게이트(NR1)의 출력신호(D)를 각각 입력받아 앤드조합하는 앤드게이트(AD)와, 상기 앤드게이트(AD)의 출력신호(E)와 버퍼 구동신호(oen#)를 입력받아 낸드조합하여 만들어진 전류 구동신호를 출력하는 낸드게이트(ND)와, 상기 낸드게이트(ND)와 낫게이트(I10)의 출력신호를 입력받아 노아링하고 그 노아링하여 얻은 전류 구동신호를 출력하는 제2노아게이트(NR2)로 구성한 구동신호 발생부(10)와; 버퍼 구동신호(oen#)에 따라 입력(i)에 대해 버퍼링하여 출력 또는 차단하는 3상태 버퍼(30)와; 전원전압단(VDD)에 두 개의 피모스 트랜지스터(PM1)(PM2)가 직렬로 연결되고 상기 피모스 트랜지스터(PM1)(PM2)와 동일하게 구성되고 병렬연결된 피모스 트랜지스터(PM3)(PM4)로 이루어져 상기 구동신호 발생부(10)로부터 제공되는 전류 구동신호에 따라 패드(40)로 공급되는 전류의 양을 조절하는 전류 구동부(20)로 구성한다.

이와 같이 구성된 본 발명의 동작 및 작용효과에 대하여 상세히 설명하면 다음과 같다.

파워다운 인에이블신호(pden#)가 디스에이블일 때(pden#=0) 3상태 버퍼(30)에 의해서 데이터가 구동되다가 3상태가 되면 전류 구동부(20)의 1차측 피모스 트랜지스터(PM1)(PM2) 또는 2차측 피모스 트랜지스터(PM3)(PM4)에 의해 피드(40)도 하이로 구성된다.

그런데, 만약 상기 3상태 버퍼(30)가 3상태로 가기전에 하이를 구동하게 되면, 2차측 피모스 트랜지스터(PM3)(PM4)에서 하이를 구동하게 되고, 3상태로 가기전의 값이 로우이면 처음에는 1차측 피모스 트랜지스터(PM1)(PM2)가 구동하다가 로우에서 충분히 높은 하이로 값이 변하면 상기 2차측 피모스 트랜지스터(PM3)(PM4)로 옮겨간다.

상기의 과정에 대하여 파형도를 나타내는 제3도에 의거하여 상세히 설명하면 다음과 같다.

상기 디스에이블 상태의 파워다운 인에이블신호(pden#=1)은 구동신호 발생부(10)의 낫게이트(I10)에 의해 로우상태로 반전되어 오아게이트(OR)와 제1,제2노아게이트(NR1)(NR2)로 각각 공급된다.

이때 3상태 버퍼(30)가 동작하지 않고 그 3상태 버퍼(30)의 출력(B)이 제3도의 (b)에서와 같이 로우상태일 때, 오아게이트(OR)는 (a)에서와 같은 하이상태의 파워다운 인에이블신호(pden#)와 버퍼의 로우상태 출력신호(B)를 받아 논리합을 행하여 얻은(c)에서와 같은 로우신호를 앤드게이트(AD)의 일측으로 공급한다.

또한 제1노아게이트(NR1)는 3상태 버퍼(30)의 로우상태의 출력신호(B)와 낫게이트(I10)의 로우상태의 출력신호(A)를 입력받아 노아링하고 그 노아링한 하이신호를 상기 앤드게이트(AD)의 타측으로 공급한다.

이에 상기 앤드게이트(AD)는 로우신호와 하이신호를 입력받아 논리곱을 행하여 얻은 로우신호를 낸드게이트(ND)의 일측으로 출력하면, 그의 타측으로 공급되는 로우상태의 버퍼 구동신호(oen#)를 입력받아 낸드조합한 하이신호를 전류 구동부(20)의 1차측 피모스 트랜지스터(PM2) 게이트로 출력하고, 제2노아게이트(NR2)가 낫게이트(I10)의 출력신호인 로우신호와 낸드게이트(ND)의 하이신호를 입력받아 노아링한 로우신호를 2차측 피모스 트랜지스터(PM4)의 게이트로 출력한다.

따라서, 상기 1차측 피모스 트랜지스터(PM2)는 턴오프되고, 2차측 피모스 트랜지스터(PM4)는 턴온됨에 따라 2차측 피모스 트랜지스터(PM3)(PM4)를 통해 전원전압단(VDD)으로부터 적은 양의 전류가 패드(40)로 공급된다.

왜냐하면 1차측 피모스 트랜지스터(PM1)의 풀-업 저항이 2차측 피모스 트랜지스터(PM3)의 풀-업저항과 PM1《PM3과 같은 관계식을 갖기 때문이다.

상기에서와 같은 동작을 행하다가 로우상태에서 하이상태로 값이 변하면 전류 구동부(20)의 2차측 피모스 트랜지스터(PM3)(PM4)로 구동 트랜지스터가 옮겨지게 된다.

즉, 3상태버퍼(30)의 구동이 멈추면 전류 구동부(20)의 2차측 피모스 트랜지스터(PM3)(PM4)에 의해서 3상태 버퍼(30)의 출력측인 B점의 값이 제3도의 (b)에서와 같이 로우상태에서 하이상태로 천천히 상승하다가 구동신호 발생부(10)의 오아게이트(OR)의 로직 드레쉬홀드 전압에 대응하는 전압 바로 앞에 도착하게 되면 상기 오아게이트(OR)는 제3도의 (c)에서와 같이 하이로 변하고, 앤드게이트(AD)의 출력(E)도 제3도의 (e)에서와 같이 하이로 변하게 된다.

따라서, 낸드게이트(ND)는 로우신호를 출력하고, 이 로우신호에 의하여 전류 구동부(20)의 1차측 피모스 트랜지스터(PM2)가 열리게 되고, 제2노아게이트(NR2)에 의하여 2차측 피모스 트랜지스터(PM4)는 닫히게 된다.

따라서, 전원전압단(VDD)으로부터의 전류는 1차측 피모스 트랜지스터(PM1)(PM2)를 통해 패드(40)로 공급되는데, 이때 패드(40)에 공급되는 전류의 양은 많다.

제3도의 (b)에서와 같이 계속해서 3상태 버퍼(30)의 출력측의 값(B)이 상승하여 제1노아게이트(NR1)의 로직 드레쉬홀드 전압에 도달하게 되면 그의 출력(D)은, 제3도의 (d)에서와 같이, 로우상태로 변하게 되고 이에 따라 앤드게이트(AD)의 출력은 제3도의 (e)에서와 같이 로우상태로 변하게 된다.

결국 낸드게이트(ND)를 통하여 하이신호를 출력하여 피모스 트랜지스터(PM2)의 게이트로 공급함에 따라 상기 피모스 트랜지스터(PM2)는 턴오프되어 닫히게 되고, 상기 낸드게이트(ND)의 하이신호는 제2노아게이트(NR2)를 통하여 로우신호를 출력하여 전류 구동부(20)의 2차측 피모스 트랜지스터(PM4)의 게이트로 공급함에 따라 상기 피모스 트랜지스터(PM4)가 턴온되어 열리게 된다.

전체적으로 볼 때 전류 구동부(20)의 1차측 피모스 트랜지스터(PM1)(PM2)는 3상태 버퍼(30)의 출력값(B)이 로우상태에서 풀-업에 의한 하이상태로 진행하는 순간에만 구동하게 되고, 다른 경우에는 전류 구동부(20)의 2차측 피모스 트랜지스터(PM3)(PM4)가 구동하게 되어 있다.

보통 전류 구동부(20)의 3차측 피모스 트랜지스터(PM3)의 저항을 1차측 피모스 트랜지스터(PM1)의 저항보다 큰 저항을 갖도록 구현하게 되면 같은 구동능력을 가지면서 패드(40)상에서 로우가 구동될 때 발생하는 정전류의 소모를 줄일 수 있다.

Claims (6)

1. 버퍼 구동신호에 따라 입력에 대하여 구동하는 데이터를 출력 또는 차단하는 3상태 버퍼와; 파워다운 인에이블신호와 상기 3상태 버퍼의 출력신호를 논리 조합하여 전류 구동신호를 생성하고 그 생성된 신호를 출력하는 구동신호 발생수단과; 상기 구동신호 발생수단으로부터 발생하는 구동신호에 따라 풀-업되어 정전류를 조절하여 패드로 출력하는 전류 구동수단으로 구성함을 특징으로 하는 출력 버퍼회로.
2. 제1항에 있어서, 구동신호 발생수단은 입력되는 파워다운 인에이블신호의 값을 반전시켜 출력하는 낫게이트와; 상기 낫게이트의 출력신호와 3상태 버퍼의 출력신호를 제공받아 논리합 연산을 행하는 오아게이트와, 상기 낫게이트의 출력신호와 상기 3상태 버퍼의 출력신호를 제공받아 노아링하는 제1노아게이트와, 상기 오아게이트와 제1노아게이트의 출력신호를 각각 입력받아 앤드조합하는 앤드게이트와, 상기 앤드게이트의 출력신호와 버퍼 구동신호를 입력받아 낸드조합하여 만들어진 전류 구동신호를 출력하는 낸드게이트와, 상기 낸드게이트와 낫게이트의 출력신호를 입력받아 노아링하고 그 노아링하여 얻은 전류 구동신호를 출력하는 제2노아게이트로 구성함을 특징으로 하는 출력 버퍼회로.
3. 제1항에 있어서, 전류 구동수단은 전원전압단에 두 개의 모스 트랜지스터를 직렬연결하고 전류 구동신호에 따라 전류의 양을 조절하는 1차측 모스트랜지스터와; 상기 1차측 모스 트랜지스터와 동일하게 구성하고 그 트랜지스터와 병렬연결된 2차측 모스 트랜지스터로 이루어짐을 특징으로 하는 출력 버퍼회로.
4. 제3항에 있어서, 1차측과 2차측의 모스 트랜지스터는 피모스 트랜지스터임을 특징으로 하는 출력 버퍼회로.
5. 제3항에 있어서, 2차측 모스 트랜지스터는 그의 풀-업저항이 1차측 모스 트랜지스터의 풀-업저항보다 아주 큰 저항을 사용하도록 한 것을 특징으로 하는 출력 버퍼회로.
6. 제3항에 있어서, 3상태 버퍼의 출력값이 변할때는 2차측 모스 트랜지스터가 동작하도록 하고 출력값이 안정될때에는 1차측 모스 트랜지스터가 동작하도록 함을 특징으로 하는 출력 버퍼회로.