KR0170309B1

KR0170309B1 - 반도체 장치의 출력단 버퍼

Info

Publication number: KR0170309B1
Application number: KR1019950047450A
Authority: KR
Inventors: 원장식
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-12-07
Filing date: 1995-12-07
Publication date: 1999-03-30
Also published as: KR970055466A

Abstract

본 발명은 반도체 장치의 출력단 버퍼에 관해 게시한다. 종래의 출력단 버퍼는 전력소모가 많았으나, 본 발명의 출력단 버퍼는 출력버퍼에 N개의 제어신호를 갖는 N개의 제어버퍼가 직렬로 연결하고 상기 제어버퍼에는 제어신호와 지연회로를 부가함으로써 버퍼의 수를 조절할 수 있을 뿐만 아니라 전력소모도 줄일 수가 있다.

Description

반도체 장치의 출력단 버퍼

제1도는 종래의 반도체 장치의 출력단 버퍼 회로도.

제2도는 본 발명에 의한 반도체 장치의 출력단 버퍼 회로도.

본 발명은 반도체 장치의 출력단 버퍼에 관한 것으로서, 특히 반도체 메모리 장치의 출력단 버퍼에 관한 것이다.

출력단 버퍼는 반도체 메모리 장치의 내부에서 생성된 데이터를 외부로 출력하는 것을 제어하기 위하여 사용하는 회로로서 데이터를 얼마나 손실없이 전달하느냐에 따라 버퍼의 성능이 결정된다.

제1도는 종래의 반도체 장치의 출력단 버퍼 회로도이다. 그 구조는 데이터(DATA)와 출력제어신호(OUTPUTEN)가 낸드게이트(NAND GATE)(1)와 노아게이트(NOR GATE)(3)에 각각 연결되고 상기 낸드게이트(1)와 노아게이트(3)의 출력들은 각각 PMOS트랜지스터(7)와 NMOS트랜지스트(9)의 게이트에 연결되며 상기 PMOS트랜지스터(7)의 드레인과 NMOS트랜지스터(9)의 드레인이 접속된 노드를 통해 출력신호(OUT)신호가 출력된다. 상기 출력제어신호(OUTPUTEN)는 인버터(5)에 의해 반전되어 노아게이트(3)로 입력된다. 또한, 데이터(DATA)는 반도체 장치의 내부회로에서 생성되고 출력제어신호(OUTPUTEN)는 버퍼의 출력을 제어하는 신호이다.

상기 버퍼의 동작을 살펴보면, 출력제어신호(OUTPUTEN)가 ‘1’이고 데이터(DATA)가 ‘0’이면 낸드게이트(1)의 출력은 ‘1’이 되어 PMOS트랜지스터(7)는 오프되고, 노아게이트(3)의 출력은 ‘1’이 되어 NMOS트랜지스터(9)는 온이 되므로 출력신호(OUT)는 ’0‘이 된다. 또 출력제어신호(OUTPUTEN)가 ’1‘이고 데이터(DATA)가 ’1‘이면 낸드게이트(1)의 출력은 ’0‘이 되어 PMOS트랜지스터(7)는 온이 되고, 노아게이트(3)의 출력은 ’0‘이 되어 NMOS트랜지스터(9)는 오프되므로 출력신호(OUT)는 ’1‘, 즉 전원전압(Vcc) 레벨로 된다. 이와 같이 출력제어신호(OUTPUTEN)가 ’0‘이면 출력신호(OUT)는 ’0‘이 되고, 출력제어신호(OUTPUTEN)가 ’1‘이면 데이터(DATA)가 그대로 출력된다.

여기서 출력제어신호(OUTPUTEN)가 ‘1’인 상태에서 데이터(DATA)의 값이 ‘1’이 들어오면 PMOS트랜지스터(7)는 온이 되고, NMOS트랜지스터(9)는 오프된다. 그런데, 데이터(DATA)의 값이 ‘1’에서 ‘0’으로 전환되는 순간에, 상기 PMOS트랜지스터(7)는 오프되지만 완전히 오프되지않고, 동시에 상기 NMOS트랜지스터(9)는 온이 되지만 완전히 온이 되지않기 때문에 그로인해 PMOS트랜지스터(7)와 NMOS트랜지스터(9)사이에 순간적으로 많은 전류가 흘러서 전력소모가 많아진다.

상술한 바와 같이 종래의 버퍼회로는 데이터(DATA)의 값이 ‘0’에서 ‘1’로 전환되거나 또는 ‘1’에서 ‘0’로 전환될 때 전류가 많이 흐르게 되어 순간적인 전력소모가 많아지게 된다.

따라서 본 발명의 목적은 전력소모를 감소시킬 수 있는 반도체 장치의 출력단 버퍼를 제공하는데 있다.

본 발명의 다른 목적은 버퍼의 수를 조절할 수 있는 반도체 장치의 출력단 버퍼를 제공하는데 있다.

상기 목적들을 달성하기 위하여 본 발명은, 출력버퍼에 N개의 제어신호를 갖는 N개의 제어버퍼가 직렬로 연결된 출력단 버퍼에 있어서, 상기 제어버퍼는 제어신호와 지연회로를 갖는 것을 특징으로 하는 반도체 장치의 출력단 버퍼를 제공한다.

상기 제어버퍼는 제어신호와 앞단의 제1내부신호를 입력으로 하는 제1낸드게이트와, 제1낸드게이트에 직렬로 연결된 제1지연회로 및 PMOS트랜지스터와, 제어신호와 앞단의 제2내부신호를 입력으로 하는 제2낸드게이트와, 제2낸드게이트에 직렬로 연결된 제2지연회로 및 NMOS트랜지스터와, 상기 NMOS트랜지스터의 드레인과 PMOS트랜지스터의 드레인이 접속된 노드를 통해서 출력되는 출력신호와, 상기 PMOS트랜지스터의 소오스에 접속된 전원전압 및 상기 NMOS트랜지스터의 소오스에 연결된 접지전압이 연결된 버퍼회로로 구성하며 또 상기 지연회로는 두 개이며, 상기 제1내부신호와 제1낸드게이트 사이에 삽입된 인버터를 갖는 것이 바람직하다. 상기 본 발명에 의하여 전력소모를 감소시킬 수 있다.

이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.

제2도는 본 발명에 의한 반도체 장치의 출력단 버퍼 회로도이다. 그 구조는 출력버퍼(21), 제1제어버퍼(31) 및 제2제어버퍼(41)가 직렬로 연결되어 있다. 출력버퍼(21)는 제1낸드게이트(23), 제1인버터(25), 제1노아게이트(27), 제1PMOS트랜지스터(28) 및 제1NMOS트랜지스터(29)로 구성되며, 제1제어버퍼(31) 및 제2제어버퍼(41)는 동일한 구조로서, 각각 두 개의 낸드게이트(33,34 또는 43,44), 두 개의 지연회로(35,36 또는 45,46), PMOS트랜지스터(37 또는 47) 및 NMOS트랜지스터(38 또는 48)로 구성되며 각각 제어신호들(53, 55)이 입력된다. 여기서 상기 출력버퍼(21)는 제1도와 동일하다.

제1낸드게이트(23)는 출력제어신호(OUTPUTEN)와 데이터(DATA)를 입력하고 그 출력은 제2인버터(51)를 통해 제1제어버퍼(31)의 제2낸드게이트(33)와 제2제어버퍼(41)의 제4낸드게이트(43)로 입력된다. 제1노아게이트(27)는 데이터(DATA)와 출력제어신호(OUTPUTEN)가 인버터(25)에 의해 반전된 신호를 입력하고 그 출력은 직접 제1제어버퍼(31)의 제3낸드게이트(34)와 제2제어버퍼(41)의 제5낸드게이트(44)로 입력된다. 그리고 출력버퍼(21)와 제1제어버퍼(31) 및 제2제어버퍼(41)의 출력은 모두 직렬로 연결되어 있다.

제1제어버퍼(31)의 구조는 제2인버터(51)의 출력과 제1제어신호(53)가 제2낸드게이트(33)에 입력되고, 제2낸드게이트(33)의 출력은 제1지연회로(35)를 통해 제2PMOS트랜지스터(37)의 게이트에 연결된다. 또 제1노아게이트(27)의 출력과 제1제어신호(53)가 제3낸드게이트(34)에 입력되며, 제3낸드게이트(34)의 출력은 제2지연회로(36)를 통해 제2NMOS트랜지스터(38)의 게이트에 입력되고 제2PMOS트랜지스터(37)와 제2NMOS트랜지스터(38)의 드레인이 접속된 노드에서 OUT(출력)신호가 출력된다.

제2제어버퍼(41)는 제2인버터(51)의 출력과 제2제어신호(55)가 제4낸드게이트(43)에 입력되고, 제4낸드게이트(43)의 출력은 제3지연회로(45)를 통해 제3PMOS트랜지스터(47)의 게이트에 연결된다. 또 제1노아게이트(27)의 출력과 제2제어신호(55)가 제5낸드게이트(44)에 입력되며, 제5낸드게이트(44)의 출력은 제4지연회로(46)를 통해 제3NMOS트랜지스터(48)의 게이트에 입력되고 제3PMOS트랜지스터(47)와 제3NMOS트랜지스터(48)의 드레인이 접속된 노드에서 OUT신호가 출력된다. 상기 제1지연회로(35), 제2지연회로(36), 제3지연회로(45) 및 제4지연회로(46)는 동일한 구조를 가지며, 직렬로 접속된 여러개의 인버터로 구성된다.

상기 제2도의 동작을 살펴보면, 제1제어신호(53) 또는 제2제어신호(55)가 ‘0’이면 제1제어버퍼(31) 및 제2제어버퍼(41)는 오프되고, ‘1’이면 온이 되어 DATA신호가 그대로 출력된다. 그러므로 제1제어버퍼(31)를 사용하고자 할 때는 제1제어신호(53)에 ‘1’레벨의 전압을 인가하고, 사용하기를 원치 않을 때는 ‘0’을 인가하면 된다. 마찬가지로 제2제어버퍼(41)를 사용하고자 할 때도 제2제어신호(55)에 ‘1’레벨의 전압을 인가하고, 사용하기를 원치 않을 때는 ‘0’을 인가하면 된다. 이와 같이, 출력버퍼(21)의 능력에 맞도록 제1제어버퍼(31)와 제2제어버퍼(41)를 프로그램할 수가 있다. 즉, 출력버퍼(21)의 구동 능력이 클 필요가 있을 때에는 제1 및 제2제어버퍼들(31,41)을 사용하고, 출력버퍼(21)의 구동 능력이 작은 것을 요구할 때는 제1 및 제2제어버퍼들(31,41)을 사용하지 않으면 된다.

그리고, 상기 지연회로들(35,36,45,46)은 DATA신호를 지연시켜서 출력버퍼(21)와 제1제어버퍼(31) 또는 출력버퍼(21)와 제2제어버퍼(41)가 동시에 온이 되어 전류가 많이 흐르는 것을 방지해준다. 예컨대, 제1제어신호(53)와 출력제어신호(OUTPUTEN)가 ‘1’이고, 데이터(DATA)가 ‘0’이면 NMOS 트랜지스터들(29,36)이 턴온(turn-on)된다. 이 상태에서 데이터(DATA)가 ‘1’로 상승되면 NMOS 트랜지스터들(29,36)은 턴오프(turn-off)되고, 낸드게이트들(23,33)의 출력들이 ‘0’으로 된다. 따라서, PMOS 트랜지스터(28)가 턴온된다. 그러나 낸드게이트(33)의 출력은 지연회로(35)에 의해 지연되어 PMOS 트랜지스터(37)의 게이트로 인가된다. 때문에 NMOS 트랜지스터(36)가 완전히 턴오프된 상태에서 PMOS 트랜지스터(37)가 턴온되므로 PMOS 트랜지스터(37)와 NMOS 트랜지스터(36)가 동시에 턴온되어있는 것이 방지된다. 따라서, PMOS 트랜지스터(37)와 NMOS 트랜지스터(36)를 통한 급격한 전류증가가 방지되어 전력 소모가 감소된다. 제2제어버퍼(41)의 동작도 상기 제1제어버퍼(31)의 동작과 동일하므로 중복 설명은 생략하기로 한다.

상술한 바와 같이 본 발명은 여러개의 버퍼회로를 직렬연결시킨 상태에서 제어신호를 통해 버퍼회로를 제어함으로써 버퍼를 효과적으로 사용할 수 있다. 또 버퍼에 지연회로를 삽입하여 전력소모를 감소시킬 수가 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.

Claims

데이터와 출력제어신호를 입력하는 낸드게이트 및 노아게이트와 상기 낸드게이트 및 노아게이트에 의해 제어되는 PMOS 트랜지스터 및 NMOS 트랜지스터를 구비하는 출력단 버퍼에 있어서, 상기 출력단 버퍼의 출력을 입력하는 다수개의 제어버퍼들을 더 구비하고, 상기 제어버퍼는 상기 낸드게이트의 출력을 반전하는 인버터; 상기 인버터의 출력과 입력되는 제어신호를 부정논리곱하는 다른 낸드게이트; 상기 다른 낸드게이트의 출력을 지연시키는 지연회로; 상기 지연회로의 출력에 의해 제어되는 PMOS 트랜지스터; 상기 노아게이트의 출력과 상기 제어신호의 출력을 부정논리곱하는 또다른 낸드게이트; 상기 또다른 낸드게이트의 출력을 지연시키는 다른 지연회로; 및 상기 다른 지연회로의 출력에 의해 제어되는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 출력단 버퍼.