KR0130037B1 - 동작전압의 변동에 대응 가능한 반도체집적회로의 입력버퍼회로 - Google Patents

동작전압의 변동에 대응 가능한 반도체집적회로의 입력버퍼회로

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Abstract

본 발명은 반도체집적회로에서 특히 외부로부터 공급되는 티티엘레벨 또는 이씨엘레벨의 신호를 내부 씨모오스레벨의 신호로 정형하여 출력하는 입력버퍼회로에 관한 것으로, 본 발명에 의한 입력버퍼는 전원전압의 전압레벨을 감지하는 전원전압감지신호 VccDet의 제어에 따라 스위칭동작이 결정되는 구동트랜지스터를 구비하는 기술을 개시하고 있다. 이로부터 동작전압이 변동되어도 별도의 마스크변경이 필요없는 효과가 발생한다. 그리고 단일마스크의 사용으로도 다수개의 동작전압에 대응가능하게 하여 비용의 단축 및 제품의 출하시간을 단축시키는 효과가 발생한다.

Description

동작전압의 변동에 대응 가능한 반도체집적회로의 입력버퍼회로
제1도는 종래기술에 의한 입력버퍼회로를 보여주는 회로도.
제2도는 본 발명에 의한 입력버퍼회로의 제1실시예를 보여주는 회로도.
제3도는 제2도의 전원전압검출신호 VccDet를 발생하는 전원전압감지신호발생회로의 실시예.
제4도는 전원전압 Vcc의 전압레벨에 대응되는 전원전압감지신호 VccDet의 전압레벨을 보여주는 파형도.
제5도는 본 발명에 의한 입력버퍼회로의 제2실시예를 보여주는 회로도.
제6도는 본 발명에 의한 입력버퍼회로의 제3실시예를 보여주는 회로도.
제7도는 본 발명에 의한 입력버퍼회로의 제4실시예를 보여주는 회로도.
제8도는 본 발명에 의한 입력버퍼회로의 제5실시예를 보여주는 회로도.
제9도는 본 발명에 의한 입력버퍼회로의 제6실시예를 보여주는 회로도.
제10도는 본 발명에 의한 입력버퍼회로의 제7실시예를 보여주는 회로도.
제11도는 본 발명에 의한 입력버퍼회로의 제8실시예를 보여주는 회로도.
본 발명은 반도체집적회로(semiconductor integrated circuit)에 관한 것으로, 특히 외부로부터 공급되는 티티엘(TTL : transistor transistor logic)레벨의 신호를 내부 씨모오스(CMOS)레벨의 신호로 정형하여 출력하는 입력버퍼(input buffer)회로에 관한 것이다.
반도체집적회로인 반도체메모리장치에서는 시스템으로부터 공급되는 어드레스 또는 제어신호 또는 데이타 등과 같은 신호들로부터 활성화(active)되고 또한 리드(read) 또는 라이트(write)와 같은 대응동작을 한다. 여기서 시스템으로부터 입력되는 신호들의 레벨은 통상적으로 티티엘레벨로 되며, 이를 칩 내부의 씨모오스회로들이 대응동작을 하기 위해서는 입력버퍼와 같이 티티엘레벨을 씨모오스레벨로 정형하는 회로가 필요해진다. 한편, 이러한 입력버퍼는 동일칩상의 핀(PIN) 또는 패드(PAD)에 연결되며, 이 핀 또는 패드를 통해 입력되는 어드레스 또는 제어신호 또는 데이타 등을 정형하게 된다.
한편, 통상적으로 반도체메모리장치에서는 동작전압을 5V 또는 3.3V로 사용하게 되는데, 이로부터 5V 전용 입력버퍼 또는 3.3V 전용 입력버퍼의 필요성이 발생되는 바, 입력버퍼는 이들 5V 또는 3.3V 채용 시스템에 모두 적응가능하게 설계되어야만 한다. 일반적으로, 입력버퍼는 동작전압에 변동이 발생되어도 입력신호의 정형이라는 고유의 특성을 유지하여야 하며, 또한 안정적으로 구동되어야 한다. 그리고 본 발명은 전술한 두 동작전압 5V 또는 3.3V에만 적용가능한 것이 아니라 전압차가 있는 두 동작전압을 사용하는 반도체 메모리 장치에 적용가능함은 본 분야에서 통상의 지식을 가진자에게는 자명할 것이다.
이와 관련하여 제1도는 동작전압의 변동에 대응 가능한 입력버퍼회로를 도시하고 있다. 제1도에 도시된 입력버퍼의 구성상의 특징은, 외부신호인 Vin을 입력하는 하나의 인버터를 구성하는 피오모스트랜지스터 4와 엔모오스트랜지스터 8에다가, 전원전압이 3.3V로 되는 경우를 대비하기 위한 또다른 인버터를 구성하는 피오모스트랜지스터 10과 엔모오스트랜지스터 12가 구비되는 것이다. 그래서 제1도의 입력버퍼는 5V 와 3.3V 겸용 입력버퍼를 실현한 것이다. 제1도의 구성에서 마스크(mask)라 표식된 점선블럭은 하나의 선택사양(option)을 나타내는 것으로서, 이는 시스템의 동작전압에 따라 마스크의 변경여부가 결정된다. 예컨대 전원전압 Vcc가 5V로 되는 경우에는 출력노드 6에 충전되는 전원전압 Vcc의 전압레벨이 충분히 높기 때문에 입력버퍼는, 피오모스트랜지스터 4와 엔모오스트랜지스터 8만으로도 동작가능하게 된다. 그러나 전원전압 Vcc가 3.3V로 되는 경우에는 출력노드 6에 충전되는 전원전압 Vcc의 전압레벨이 피오모스트랜지스터 4만으로 충전하기에는 많은 시간이 소요되어 입력 로우(Low)특성인 VIL가 나빠지고 고속의 액세스동작을 어렵게 한다. 따라서 피오모스트랜지스터 10과 엔모오스트랜지스터 12가 구비되어야 한다. 결과적으로 제1도에 도시된 입력버퍼가 3.3V용 시스템에 채용될 시에는 점선블럭의 마스크를 이용하여 트랜지스터의 사이즈를 적절히 조절하여야 하고 5V용 시스템에 채용될 시에는 별도의 마스크 사용없이 사용되어지도록 하여야 한다. 따라서 시스템의 동작전압에 따라 칩 제조회사의 입장에서는 설계변경을 하여야 하며, 또한 마스크의 추가라는 커다란 부담이 발생한다. 이 기술분야의 통상의 지식을 가진자에게는 자명하게 인정될 수 있는 바와 같이, 칩의 제조시에 마스크를 하나 더 사용한다는 것은 그에 따른 제조공정의 증가외에도 비용 및 제품의 출하시간에 막대한 영향을 미친다는 것은 명백한 사실이다. 따라서 제1도의 회로는 5V용과 3.3V용에 모두 적응 가능하기 위해서는 별도의 마스크를 2단으로 사용하여야만 하는 불편함이 수반된다.
따라서 본 발명의 목적은 동작전압의 변동에 대응가능한 입력버퍼회로를 제공함에 있다.
본 발명의 다른 목적은 동작전압이 변동되어도 마스크의 변경이 불필요한 입력버퍼회로를 제공함에 있다.
이러한 본 발명의 목적들을 달성하기 위한 본 발명은 5V 동작전압을 가지는 시스템과 3.3V 동작전압을 가지는 시스템에 모두 대응가능한 입력버퍼회로를 가지는 반도체집적회로를 향한 것이다.
상기 본 발명에 의한 입력버퍼회로는, 전원전압의 전압레벨에 따라 스위칭동작이 결정되는 구동트랜지스터를 구비한다.
상기 본 발명에 의한 구동트랜지스터는, 전원전압의 전압레벨을 감지하는 전원전압감지신호의 제어를 받는다.
상기 전원전압감지신호는, 소정의 기준전압의 전압레벨에 대응되는 전원전압의 전압레벨에 따라 그 출력신호의 논리를 결정하는 전원전압감지신호발생회로로부터 출력된다.
이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들중 동일한 부품들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
하기 설명에서 본 발명에 의한 입력버퍼회로의 실시예가 본 발명에 대한 보다 전반적인 이해를 제공하기 위해 다수개로 나타나 있다. 이들 다수개의 입력버퍼회로들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진자에게 자명할 것이다.
후술되는 제2도 내지 제8도에 도시된 입력버퍼회로의 실시예들은 전원전압 Vcc와 전지전압 Vss와의 사이에 형성된 입력버퍼에 제어신호로서 전원전압감지신호만 공급되는 회로구성으로서, 그 논리동작을 살펴보면 입력신호에 대한 반전논리회로 즉, 인버터회로구성을 실현한 것임을 밝혀둔다.
제2도는 본 발명에 의한 입력버퍼회로의 제1실시예를 보여주는 회로도이다. 제2도의 구성에서 피오모스트랜지스터 16과 엔모오스트랜지스터 20의 구성은 제1도의 그것과 동일한 구성으로 된다. 제2도의 구성을 살펴보면 다음과 같다. 즉, 본 발명에 의한 입력버퍼회로는, 외부로부터 공급되는 입력신호 Vin을 제어입력하고 전원전압 Vcc단자와 출력노드 18과의 사이에 전류경로가 형성되는 제1풀엎트랜지스터로서의 피오모스트랜지스터 16과, 입력신호 Vin을 제어입력하고 접지전압 Vss단자와 출력노드 18과의 사이에 전류경로가 형성되는 풀다운트랜지스터로서의 엔모오스트랜지스터 20과, 동작전압의 종류에 따라 논리레벨이 결정되는 전원전압감지신호 VccDet를 제어입력하고 상기 전원전압 Vcc단자와 출력노드 18과의 사이에 전류경로가 형성된 제2풀엎트랜지스터로서의 피오모스트랜지스터 22를 구성된다. 이와 같은 제2도의 구성에서 본 발명의 요지로 되는 그리고 신규한 구성은 전원전압감지신호 VccDet를 게이트 입력하는 피오모스트랜지스터 22이며, 이것이 전술한 바 있는 전원전압의 전압레벨에 따라 스위칭동작이 결정되는 구동트랜지스터임을 밝혀둔다. 제2도의 구성에서 전원전압 감지신호 VccDet는 전원전압의 전압레벨을 검출하는 신호로서, 전원전압 Vcc가 3.3V일 때에는 논리 로우(low)로 되고 전원전압 Vcc가 5V일 때에는 논리 하이(high)로 되는 신호이다. 그래서 전원전압 Vcc 3.3V일 때에는 피오모스트랜지스터 22가 도통(turn-on)되어 출력노드 18에 충전되는 전원전압 Vcc의 레벨을 고속으로 충전되게 하고, 전원전압 Vcc가 5V일 때에는 피오모스트랜지스터 22가 비도통(turn-off)되어 출력노드 18에 충전되는 전원전압 Vcc의 레벨을 피오모스트랜지스터 16만에 의해 이루어지도록 조절하여 준다. 한편 제2도의 구성은 외부신호로서의 입력신호 Vin의 입력에 대응하여 그 반전신호를 출력하도록 하는 구성으로 되며, 이는 출력노드 18에 인버터를 구비하거나 또는 Vout신호를 공급받는 회로의 논리에 따라 그 논리를 결정할 수 있다. 제2도와 같은 입력버퍼회로의 구성에 따르면 종래와 같이 동작전압의 종류에 따라 각각 마스크를 별도로 사용하여야 하는 부담이 제거됨은 당연한 사실이다.
제3도는 제2도의 전원전압감지신호 VccDet를 출력하는 전원전압감지신호발생회로의 실시예를 보여주는 회로도이다. 그 구성상 특징은 다음과 같다. 도면번호 24로 나타난 피오모스트랜지스터는 접속노드 38의 전압레벨에 따라 스위칭동작이 결정되는 풀엎(pull-up)트랜지스터이다. 도면번호 26과 28로 나타나고 게이트단자와 드레인단자가 각각 공통접속된 피오모스트랜지스터들은 각각 저항으로 사용된다. 도면번호 32로 나타나고 게이트단자와 드레인단자가 접지전압 Vss에 공통으로 접속된 피오모스트랜지스터는 풀다운(pull-down)트랜지스터이다. 도면번호 34 내지 46으로 나타난 회로는 공지의 차동증폭회로(34, 36, 38, 40, 42, 44, 46)의 출력노드로 되는 접속노드 38은 피오모스트랜지스터 24의 스위칭동작을 제어한다. 이 접속노드 38에는 서로 직렬연결된 2개의 씨모오스인버터 48,50이 접속되며, 씨모오스인버터 50을 통해 전원전압감지신호 VccDet가 출력된다. 여기서 2개의 씨모오스인버터 48,50은 드라이버(driver)회로로 동작하게 된다. 제3도에 도시된 전원전압감지신호발생회로는 기준신호 Vref와 접속노드 30에 걸리는 전압을 서로 비교하고 그 결과에 대응하여 의해 VccDet의 논리를 결정하여 제2도에 도시된 입력버퍼로 공급한다. 기준전압 Vref는 신호로서, 이는 논문 1992 Symposium on VLSI Circuits Digest of Technical Papers의 페이지 p110~111(논문제목 : Variable Vcc Design Techniques for Battery Operated DRAMs) 사이에 개시된 기준전압발생회로의 출력신호와 같은 것으로 사용할 수 있다. 이 Verf신호는 전원전압 Vcc변화에 무관하게 일정하게 트랜지스터들의 Vgs를 유지시키며, 필요이상의 전력소모를 제한하고 또한 노이즈를 최소화시키게 된다. 또한 외부전원 및 온도변화에 일정한 갭을 유지시키는 특성이 있다.
제4도는 제3도의 구성에 따라 전원전압 Vcc의 전압레벨에 대응되는 전원전압감지신호 VccDet의 전압레벨을 나타내는 파형도이다. 도시된 바와 같이 전원전압 Vcc의 전압레벨의 특정전압레벨로 되는 Vp로 되는 지점에서 전원전압감지신호 VccDet는 논리 하이로 상승하게 된다. 이 특정전압레벨로 되는 Vp의 위치는 트랜지스터의 크기 등을 조절함에 의해 설계자가 다소 변경할 수 있을 것이다.
제3도의 구성에 따라 전원전압이 5V인 경우와 3.3V인 경우의 동작특성 그리고 이에 따른 제2도의 입력버퍼의 동작특성을 살펴보면 다음과 같다. 먼저 전원전압이 5V인 경우의 동작특성은 다음과 같다. 이때에는 전원전압 Vcc로부터 접속노드 30으로 공급되는 즉, 접속노드 30에 충전되는 전압레벨이 기준신호 Vref보다 높은 상태로 된다. 이로부터 엔모오스트랜지스터 42의 채널에 흐르는 전류량보다 엔모오스트랜지스터 44의 채널에 흐르는 전류량이 더 많게 됨은 당연한 사실이다. 따라서 접속노드 40은 논리 로우로 된다. 그리고 피오모스트랜지스터 34 및 36이 각각 도통하게 되고, 이로부터 접속노드 38은 하이로 충전하게 된다. 따라서 인버터 48,50을 통해서 논리 하이의 전원전압감지신호 VccDet가 출력된다. 이 논리 하이의 전원전압감지신호 VccDet를 받는 제2도의 입력버퍼의 피오모스트랜지스터 22는 비도통하게 되어, 출력노드 18에 전원전압 Vcc를 공급하는 경로는 피오모스트랜지스터 16만이 담당하게 된다. 여기서 전원전압 Vcc는 5V로 되는 충분히 높은 레벨을 가지는 상태임을 전술한 바 있다. 다음으로 전원전압이 3.3V인 경우의 동작특성은 다음과 같다. 이때에는 전원전압 Vcc로부터 접속노드 30으로 공급되는 즉, 접속노드 30에 충전되는 전압레벨이 기준신호 Vref보다 낮은 상태로 된다. 이로부터 엔모오스트랜지스터 44의 채널에 흐르는 전류량보다 엔모오스트랜지스터 42의 채널에 흐르는 전류량이 더 많게 됨은 당연한 사실이다. 따라서 접속노드 40은 논리 하이로 된다. 그리고 피오모스트랜지스터 34 및 36이 각각 비도통하게 되고, 이로부터 접속노드 38은 논리 로우로 방전하게 된다. 따라서 인버터 48,50을 통해서 논리 로우의 전원전압감지신호 VccDet가 출력된다. 이 논리 로우의 전원전압감지신호 VccDet를 받는 제2도의 입력버퍼의 피오모스트랜지스터 22는 도통하게 되어, 출력노드 18에 전원전압 Vcc를 공급하는 경로는 피오모스트랜지스터 16과 함께 공동으로 담당하게 된다. 이와 같이 전원전압감지신호 VccDet신호의 논리조절 그리고 이로부터 스위칭제어되는 구동트랜지스터로서의 피오모스트랜지스터 22에 의해, 동작전압의 변동에 따른 마스크의 변경없이 간단하게 단일마스크만에 의해 제조만으로 모두 대응가능하게 된다.
제5도는 본 발명에 의한 입력버퍼회로의 제2실시예를 보여주는 회로도이다. 제5도의 입력버퍼회로 구성은, 제2도의 구성과 비교시에 전원전압감지신호 VccDet신호를 게이트입력하고 출력노드 18과 접지전압 Vss와의 사이에 전류경로가 형성된 엔모오스트랜지스터 52를 하나 더 구비한 것이다. 이는 전원전압 Vcc가 5V인 경우, 입력신호 Vin인 논리 하이로 입력될 시에는 출력노드 18에 충전되어 있던 전압레벨을 고속으로 방전시키기 위하여 실시된 구성이다.
제6도는 본 발명에 의한 입력버퍼회로의 제3실시예를 보여주는 회로도이다. 제6도의 입력버퍼회로 구성은, 제5도의 회로구성에다가 입력신호 Vin을 게이트입력하고 출력노드 18과 엔모오스트랜지스터 52의 드레인단자와의 사이에 전류경로가 형성된 엔모오스트랜지스터 54를 하나 더 구비한 구성으로 된다. 이는 전원전압 Vcc가 5V인 경우, 입력신호 Vin이 논리 로우로 입력될 시에는 출력노드 18에 충전되는 전원전압 Vcc를 고속으로 충전하기 위하여 실시된 구성이다.
제7도는 본 발명에 의한 입력버퍼회로의 제4실시예를 보여주는 회로도이다. 제7도의 입력버퍼회로 구성은, 제5도의 회로구성에다가 입력신호 Vin을 게이트입력하고 출력노드 18과 피오모스트랜지스터 22의 드레인단자와의 사이에 전류경로가 형성된 피오모스트랜지스터 56을 하나 더 구비한 구성으로 된다. 이는 전원전압 Vcc가 3.3V인 경우(이때에는 전원전압감지신호 VccDet가 논리 로우로 입력됨에 의해 피오모스트랜지스터 22가 도통되어 있는 상태이다.), 입력신호 Vin이 논리 하이로 입력될 시에 출력노드 18에 전원전압 Vcc가 불필요하게 충전되는 것을 방지하기 위하여 실시된 구성이다.
제8도는 본 발명에 의한 입력버퍼회로의 제5실시예를 보여주는 회로도이다. 제8도의 입력버퍼회로 구성은, 제5도의 회로구성에다가 제6도회로의 장점과 제7도회로의 장점을 겸비한 회로구성으로서, 전원전압 Vcc와 접지전압 Vss와의 사이에, 전원전압감지신호 VccDet를 게이트입력하는 피오모스트랜지스터 22와, 입력신호 Vin을 게이트입력하는 피오모스트랜지스터 56과, 입력신호 Vin을 게이트입력하는 엔모오스트랜지스터 54와, 전원전압감지신호 VccDet를 게이트입력하는 엔모오스트랜지스터 52의 각 전류경로가 서로 직렬연결되며 피오모스트랜지스터 56의 드레인단자와 엔모오스트랜지스터 54의 드레인단자가 출력노드 18에 접속되어 있다. 이러한 회로구성은, 입력신호 Vin의 신호레벨 그리고 동작전압의 종류 등에 상관없이 안정된 회로동작을 할 수 있는 장점이 있다.
이하 후술되는 제9도 내지 제11도에 도시된 입력버퍼회로의 실시예는 전원전압 Vcc와 접지전압 Vss와의 사이에 형성된 입력버퍼에 제어신호로서 칩선택신호 CS와 전원전압감지신호 VccDet가 공급되는 회로구성으로서, 이는 입력신호와 칩선택신호 CS와 전원전압감지신호 VccDet를 각각 3입력으로 하는 노아(NOR) 게이트 회로구성을 나타냄을 밝혀둔다.
제9도는 본 발명에 대한 입력버퍼회로의 제6실시예를 보여주는 회로도이다. 제9도의 구성을 보면, 전원전압 Vcc에 소오스단자가 접속되고 칩선택신호 CS에 게이트접속된 피오모스트랜지스터 60과, 피오모스트랜지스터 60과 출력노드 64와의 사이에 전류경로가 형성되고 입력신호 Vin을 게이트입력하는 피오모스트랜지스터 62와, 출력노드 64와 접지전압 Vss와의 사이에 전류경로가 형성되고 입력신호 Vin을 게이트입력하는 엔모오스트랜지스터 66과, 출력노드 64와 접지전압 Vss와의 사이에 전류경로가 형성되고 칩선택신호 CS를 게이트입력하는 엔모오스트랜지스터 68과, 전원전압 Vcc에 소오스단자가 접속되고 칩선택신호 CS에 게이트접속된 피오모스트랜지스터 70과, 피오모스트랜지스터 70과 출력노드 64와의 사이에 전류경로가 형성되고 전원전압감지신호 VccDet를 게이트입력하는 피오모스트랜지스터 72로 이루어진다. 제9도의 구성은 그 논리구성상 노아(NOR)회로를 실현하고 있다. 제9도의 구성에 따르면 입력버퍼회로가 칩선택신호 CS의 제어를 받게됨에 의해 대기상태시 전류소비를 억제할 수 있게 된다. 여기서 칩선택신호 CS는 칩의 선택동작시에만 활성화되는 신호이다. 제9도의 구성에서 각 신호 즉, 동작전압에 따라 그 논리레벨이 결정되는 전원전압감지신호 VccDet를 제외하고 입력신호 Vin과 칩선택신호 CS의 각 입력레벨에 대한 출력신호 Vout의 테이블표는 아래의 표 1과 같다. 아래의 표 1에서 논리 하이는 H로, 그리고 논리 로우는 L로 나타내었다.
[표 1]
제10도는 본 발명에 의한 입력버퍼회로의 제7실시예를 보여주는 회로도이다. 제10도의 입력버퍼회로 구성은 제9도의 구성에다가 전원전압감지신호 VccDet를 게이트입력하고 출력노드 64에 드레인단자가 접속된 엔모오스트랜지스터 74와, 칩선택신호 CS를 게이트입력하고 엔모오스트랜지스터 74의 소오스단자와 접지전압 Vss와의 사이에 전류경로가 형성된 엔모오스트랜지스터 76이 더 구비된 구성이다.
제11도는 본 발명에 의한 입력버퍼회로의 제8실시예를 보여주는 회로도이다. 제11도의 입력버퍼회로 구성은, 제10도의 구성에서 피오모스트랜지스터 70A와 72A가 서로 칩선택신호 CS와 전원전압감지신호 VccDet를 바꾸어서 게이트입력하며, 또한 엔모오스트랜지스터 74A와 76A가 서로 칩선택신호 CS와 전원전압감지신호 VccDet를 바꾸어서 게이트입력하는 구성이다.
제2도 내지 제11도와의 사이에 도시된 본 발명에 의한 입력버퍼회로는 전술한 본 발명의 기술적 사상에 입각하여 실현한 최적의 실시예이다. 각 구성소자로서의 트랜지스터의 변형을 통해서 다양하게 개시하였지만, 도시된 구성 이외에도 여러 다른 변형이 이루어질 수 있음을 이 기술분야에 통상의 지식을 가진자에게는 용이하게 예측될 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 입력버퍼회로는, 전원전압의 전압레벨을 감지하는 전원전압감지신호 VccDet의 제어에 따라 스위칭동작이 결정되는 구동트랜지스터를 구비함에 의해, 동작전압이 변동되어도 별도의 마스크변경이 필요없는 효과가 발생한다. 그리고 단일마스크의 사용으로도 다수개의 동작전압에 대응가능하게 하여 비용의 단축 및 제품의 출하시간을 단축시키는 효과가 발생한다.

Claims (12)

  1. 반도체집적회로에 있어서, 전원전압단자로 다양한 종류중의 하나의 레벨로서 인가되는 전원전압 레벨중의 하나를 감지하여 제1,2논리레벨의 전원전압감지신호를 출력하기위해, 상기 출력되는 전원전압감지신호에 응답되어 제공된 후 전압강하되어진 상기 전원전압의 레벨과 미리 설정된 기준레벨간의 차를 비교 증폭하여 상기 전원전압감지신호를 발생하는 전원전압감지신호발생부와, 외부로부터 공급되는 입력신호를 내부신호로 정형하고, 이 정형된 신호를 출력하는 출력경로상에 상기 전원전압감지신호의 레벨에 응답하여 스위칭동작하는 스위칭수단을 포함하는 입력버퍼를 각각 구비하고, 상기 전원전압감지신호가 인에이블되어 공급될시에 상기 입력버퍼의 스위칭수단이 도통하여 상기 정형된 신호의 출력동작을 가속시키는 동작을 수행함을 특징으로 하는 반도체집적회로.
  2. 제1항에 있어서, 상기 입력버퍼가, 상기 외부신호를 제어입력하고 상기 전원전압단자와 출력노드와의 사이에 전류경로가 형성되는 풀엎트랜지스터와, 상기 외부신호를 제어입력하고 접지전압단자와 상기 출력노드와의 사이에 전류경로가 형성되는 풀다운트랜지스터와, 상기 전원전압감지신호를 제어입력하고 상기 전원전압단자와 출력노드와의 사이에 전류경로가 형성된 상기 스위칭수단으로 구성함을 특징으로 하는 반도체집적회로.
  3. 반도체집적회로에 있어서, 외부로부터 공급되는 입력신호를 제어입력하고 전원전압단자와 출력노드와의 사이에 전류경로가 형성되는 제1풀엎트랜지스터와, 상기 입력신호를 제어입력하고 접지전압단자와 상기 출력노드와의 사이에 전류경로가 형성되는 풀다운트랜지스터와, 정전압레벨을 가지는 기준신호와 전원전압이 소정레벨로 강하된 신호를 각각 두입력으로 하는 차동증폭회로로부터 출력되는 전압에 따라 논리레벨이 결정되는 전원전압감지신호를 제어입력하고 상기 전원전압단자와 상기 출력노드와의 사이에 전류경로가 형성된 제2풀엎트랜지스터를 구비함을 특징으로 하는 입력버퍼회로.
  4. 제3항에 있어서, 상기 전원전압감지신호가, 상기 동작전압이 5V인 경우에는 논리 하이로 입력되고 상기 동작전압이 3.3V인 경우에는 논리 로우로 출력됨을 특징으로 하는 입력버퍼회로.
  5. 제3항에 있어서, 상기 입력버퍼회로가, 상기 출력노드와 접지전압단자와의 사이에 전류경로가 형성되고 상기 전원전압감지신호를 제어입력하는 구동트랜지스터를 더 구비함을 특징으로 하는 입력버퍼회로.
  6. 반도체집적회로에 있어서, 외부로부터 공급되는 입력신호를 제어입력하고 전원전압단자와 출력노드와의 사이에 전류경로가 형성되는 제1풀엎트랜지스터와, 상기 입력신호를 제어입력하고 접지전압단자와 상기 출력노드와의 사이에 전류경로가 형성되는 풀다운트랜지스터와, 동작전압의 종류에 따라 논리레벨이 결정되는 전원전압감지신호를 게이트입력하고 상기 전원전압단자에 소오스단자가 접속된 제1피오모스트랜지스터와, 상기 입력신호를 게이트입력하고 상기 제1피오모스트랜지스터의 드레인단자와 출력노드와의 사이에 채널이 형성된 제2피오모스트랜지스터와, 상기 입력신호를 게이트입력하고 상기 출력노드에 드레인단자가 접속된 제1엔모오스트랜지스터와, 상기 전원전압감지신호를 게이트입력하고 상기 제1엔모오스트랜지스터의 소오스단자와 접지전압단자와의 사이에 채널이 형성된 제2엔모오스트랜지스터를 구비함을 특징으로 하는 입력버퍼회로.
  7. 제6항에 있어서, 상기 전원전압감지신호가, 동일칩상에 구비되는 기준전압발생회로의 출력신호와 전원전압이 소정레벨로 강하된 신호를 각각 2입력으로 하는 차동증폭회로로부터 출력됨을 특징으로 하는 입력버퍼회로.
  8. 제6항에 있어서, 상기 전원전압감지신호가, 상기 동작전압이 5V인 경우에는 논리 하이로 입력되고 상기 동작전압이 3.3V인 경우에는 논리 로우로 출력됨을 특징으로 하는 입력버퍼회로.
  9. 반도체집적회로에 있어서, 전원전압단자에 소오스단자가 접속되고 칩 외부로부터 공급되어 내부신호로 정형된 칩선택신호를 게이트입력하는 제1피오모스트랜지스터와, 칩 외부로부터 공급되는 입력신호를 게이트입력하고 상기 제1피오모스트랜지스터의 드레인단자와 출력노드와의 사이에 채널이 형성되는 제2피오모스트랜지스터와, 상기 칩선택신호를 게이트입력하고 상기 전원전압단자에 소오스단자가 접속되는 제3피오모스트랜지스터와, 동작전압의 종류에 따라 논리레벨이 결정되는 전원전압감지신호를 게이트입력하고 상기 제3피오모스트랜지스터와, 상기 입력신호를 게이트입력하고 상기 접지전압단자와 상기 출력노드와의 사이에 채널이 형성되는 제1엔모오스트랜지스터와, 상기 칩선택신호를 게이트입력하고 상기 출력노드와 접지전압단자와의 사이에 채널이 형성된 제2엔모오스트랜지스터를 구비함을 특징으로 하는 입력버퍼회로.
  10. 제9항에 있어서, 상기 전원전압감지신호가, 동일칩상에 구비되는 기준전압발생회로의 출력신호와 전원전압이 소정레벨로 강하된 신호를 각각 2입력으로 하는 차동증폭회로로부터 출력됨을 특징으로 하는 입력버퍼회로.
  11. 제10항에 있어서, 상기 전원전압감지신호가, 상기 동작전압이 5V인 경우에는 논리 하이로 입력되고 상기 동작전압이 3.3V인 경우에는 논리 로우로 출력됨을 특징으로 하는 입력버퍼회로.
  12. 제9항에 있어서, 상기 입력버퍼회로가, 상기 전원전압감지신호를 게이트입력하고 상기 출력노드에 드레인단자가 접속된 제3엔모오스트랜지스터와, 상기 칩선택신호를 게이트입력하고 상기 제3엔모오스트랜지스터의 소오스단자와 상기 접지전압단자와의 사이에 채널이 형성된 제4엔모오스트랜지스터를 더 구비함을 특징으로 하는 입력버퍼회로.
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