KR20020017393A - 반도체 메모리 소자의 전압발생장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자의 전압발생장치에 관한 것으로, 구동성을 액티브시에만 증가시켜서 스탠바이 전류와 노이즈를 줄이는 전압발생장치를 제공하는 것을 목적으로 한다. 이를 위해, 본 발명에 따른 반도체 메모리 소자의 전압발생장치는, 스탠바이시에 소정의 타겟 전압을 갖고, 액티브시에는 상기 스탠바이시의 타겟 전압보다 낮은 타겟 전압을 갖는 제1 드라이버와, 스탠바이시에 상기 제1 드라이버의 스탠바이시의 타겟 전압과 같은 타겟 전압을 갖고, 액티브시에는 상기 제1 드라이버의 스탠바이시의 타겟 전압보다 높은 타겟 전압을 갖는 제2 드라이버와, 상기 제1 및 제2 드라이버의 출력신호를 입력받아 풀-업 및 풀-다운시키는 적어도 2개의 풀-업 트랜지스터 및 풀-다운 트랜지스터로 구성되어, 상기 풀-트랜지스터 및 상기 풀-다운 트랜지스터의 게이트 전위를 상기 타겟 전압에 따라 변화시키는 풀-업 및 풀-다운부를 구비하는 것을 특징으로 한다.

Description

반도체 메모리 소자의 전압발생장치{VOLTAGE GENERATOR OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 소자의 전압 발생장치에 관한 것으로, 반도체 메모리 소자의 노이즈의 발생을 줄이는 전압발생장치에 관한 것이다.
반도체 메모리 소자가 고집적화하면서 액티브시 액세스되는 셀의 수가 증가하고 커패시턴스(cpacitance)도 증가한다. 또한 동작시에 소모하는 전력이 많아져 소모하는 전류도 많아진다. 이로 인하여 노이즈가 많이 발생하여 오동작을 유발한다. 특히 비트 라인 프리챠지 전압(Vblp)과 셀 플레이트 전압(Vcp)은 셀 데이터와 직접 관여하기 때문에 노이즈에 매우 약하다.
도 1은 종래의 비트 라인 프리챠지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 발생장치(100)를 나타낸다.
도 1에 나타낸 비트 라인 프리챠지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 발생장치(100)는 한편이 전원전압에 연결된 저항(R1)과, 상기 저항(R1)의 다른 한편에 게이트와 드레인이 접속된 NMOS 트랜지스터(N1)와, 상기 NMOS 트랜지스터(N1)의 소스에 벌크 및 소스가 접속된 PMOS 트랜지스터(P1)와, 한편이 상기 PMOS 트랜지스터(P1)의 게이트 및 드레인에 접속되고 다른 한편이 접지전위에 접속된 저항(R2)과, 드레인이 전원전압에 접속되고 게이트가 상기 저항(R1)과 상기 NMOS 트랜지스터(N1)의 드레인 사이에 접속된 NMOS 트랜지스터(N2)와, 소스가 상기 NMOS 트랜지스터(N2)의 소스에 접속되고 게이트가 상기 PMOS 트랜지스터(P1)의 드레인과 저항(R2) 사이에 접속되며 드레인이 접지전위에 접속된 PMOS 트랜지스터(P2)로 구성되어 있다. 또한, 도 1에서, 비트 라인 프리챠지 전압(Vblp)의 레벨은 전원전압(Vcc)에 대하여 저항(R1, R2)의 비에 의하여 결정된다.
상술한 종래의 비트 라인 프리챠지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 발생장치(100)는 타겟 레벨이 1.2V이고, 데드 존이 ±0.1V라면 1.1V∼1.3V에서는 레벨이 쉽게 움직일 수 있으며, 또한 스탠바이(standby)시나 액티브시나 그 구동력(drivability)이 같아 액티브시 노이즈에 의한 오동작 가능성이 매우 크다. 그러나, 이러한 오동작을 없애기 위해 구동력을 키우면 스탠바이 전류가 증가하게 되는 문제가 발생한다.
따라서, 본 발명은 상기의 문제점을 감안하여 이루어진 것으로, 구동력을 액티브시에만 증가시켜서 스탠바이 전류와 노이즈를 줄이는 전압발생장치를 제공하는 것을 목적으로 한다.
이를 위해, 본 발명의 바람직한 제1 실시예에 따른 반도체 메모리 소자의 전압발생장치는,
스탠바이시에 소정의 타겟 전압을 갖고, 액티브시에는 상기 스탠바이시의 타겟 전압보다 낮은 타겟 전압을 갖는 제1 드라이버와,
스탠바이시에 상기 제1 드라이버의 스탠바이시의 타겟 전압과 같은 타겟 전압을 갖고, 액티브시에는 상기 제1 드라이버의 스탠바이시의 타겟 전압보다 높은 타겟 전압을 갖는 제2 드라이버와,
상기 제1 및 제2 드라이버의 출력신호를 입력받아 풀-업 및 풀-다운시키는 적어도 2개의 풀-업 트랜지스터 및 풀-다운 트랜지스터로 구성되어, 상기 풀-트랜지스터 및 상기 풀-다운 트랜지스터의 게이트 전위를 상기 타겟 전압에 따라 변화시키는 풀-업 및 풀-다운부를 구비하는 것을 특징으로 한다.
또한, 본 발명의 바람직한 제2 및 제3 실시예에 따른 반도체 메모리 소자의 전압발생장치는,
스탠바이시에는 턴-온되고 액티브시에는 턴-오프되는 제1 트랜지스터와, 스탠바이시에는 턴-오프되고 액티브시에는 턴-온되어 액티브 신호를 인가받는 제2 트랜지스터로 구성되어 벌크 바이어스를 조절하는 벌크 바이어스 조절부를 구비한 드라이버와,
상기 드라이버로부터 출력된 신호를 입력받아 풀-업 및 풀-다운시키는 풀-업 트랜지스터 및 풀-다운 트랜지스터로 구성되어, 상기 풀-업 트랜지스터 및 상기 풀-다운 트랜지스터의 게이트 전위를 상기 액티브 신호에 의해 변화시키는 풀-업 및 풀-다운부를 구비한 것을 특징으로 한다.
또한, 본 발명의 바람직한 제4 실시예에 따른 반도체 메모리 소자의 전압발생장치는,
동작상태에 따라 변하는 적어도 2이상의 가변저항을 이용하여 전압을 조절하는 드라이버와,
상기 드라이버로부터 출력된 신호를 입력받아 풀-업 및 풀-다운시키는 풀-업 트랜지스터 및 풀-다운 트랜지스터로 구성되어, 상기 풀-업 트랜지스터 및 상기 풀-다운 트랜지스터의 게이트 전위를 상기 가변저항의 저항값에 따라 변화시키는 풀-업 및 풀-다운부를 구비하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
도 1은 종래의 반도체 메모리 소자의 전압 발생장치를 나타낸 회로도,
도 2는 본 발명의 바람직한 제1 실시예에 따른 반도체 메모리 소자의 전압 발생장치를 나타낸 회로도,
도 3은 본 발명의 바람직한 제2 실시에에 따른 반도체 메모리 소자의 전압 발생장치를 나타낸 회로도,
도 4는 본 발명의 바람직한 제3 실시예에 따른 반도체 메모리 소자의 전압 발생장치를 나타낸 회로도,
도 5는 본 발명의 바람직한 제4 실시예에 따른 반도체 메모리 소자의 전압 발생장치를 나타낸 회로도,
도 6은, 도 2에 나타낸 반도체 메모리 소자의 전압 발생장치의 시뮬레이션 결과를 나타낸 도면,
도 7은 도 3에 나타낸 반도체 메모리 소자의 전압 발생장치의 시뮬레이션 결과를 나타낸 도면,
도 8은 도 4에 나타낸 반도체 메모리 소자의 전압 발생장치의 시뮬레이션 결과를 나타낸 도면,
도 9는 도 5에 나타낸 반도체 메모리 소자의 전압 발생장치의 시뮬레이션 결과를 나타낸 도면.
< 도면의 주요부분에 대한 부호의 설명 >
200, 300, 400, 500 : 전압 발생장치.
210, 220, 310, 410, 510 : 드라이버
230, 320, 420, 520 : 풀-업 및 풀-다운부
이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예에 따른 전압 발생장치(200)를 설명한다.
도 2는 본 발명의 바람직한 제1 실시예에 따른 비트 라인 프리챠지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 발생장치(200)를 나타낸다.
도 2에 나타낸 비트 라인 프리챠지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 발생장치(200)는, 드라이버(210, 220)를 두 개로 분리하여 스탠바이시는 똑 같은 타겟 레벨(예를 들면, 1. 2V)을 갖는데, 액티브시에는 두 개의 드라이버(210, 22)가 다른 타겟 전압(예컨대, 1.1V, 1.3V)을 갖게 하여 각 드라이버의 구동력이 떨어지는 구간(이하, 데드 존(dead zone)이라고 칭함)을 보상할 수 있도록 하였다.
이하, 본 발명의 제1 실시예에 따른 전압 발생장치(200)의 구성을 설명한다.
도 2에 나타낸 비트 라인 프리챠지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 발생장치(200)는 제1 드라이버(210), 제2 드라이버(220), 및 풀-업 및 풀-다운부(230)로 구성되어 있다.
상기 제1 드라이버(210)는 전원전압에 접속된 저항(R3)과, 한편이 상기 저항(R3)에 접속된 저항(R4)과, 액티브 신호를 인가받는 인버터(I1)와, 게이트에 상기 인버터(I1)의 출력신호를 인가받고 소스가 상기 저항(R3)과 상기 저항(R4) 사이에 접속된 PMOS 트랜지스터(P3)와, 게이트 및 드레인이 상기 저항(R4) 및 상기 PMOS 트랜지스터(P3)의 드레인에 접속된 NMOS 트랜지스터(N3)와, 벌크 및 소스가 상기 NMOS 트랜지스터(N3)의 소스에 접속된 PMOS 트랜지스터(P4)와, 한편이 상기 PMOS 트랜지스터(P4)의 게이트 및 드레인에 접속되고 다른 한편이 접지전위에 접속된 저항(R5)으로 구성되어 있고, 상기 제2 드라이버(220)는 전원전압에 접속된 저항(R6)과, 게이트 및 드레인이 상기 저항(R6)에 접속된 NMOS 트랜지스터(N4)와, 벌크 및 소스가 상기 NMOS 트랜지스터(N4)의 소스에 접속된 PMOS 트랜지스터(P5)와, 상기 PMOS 트랜지스터(P5)의 드레인 및 게이트에 접속된 저항(R7)과, 드레인이 상기 PMOS 트랜지스터(P5)의 게이트 및 드레인과 저항(R7) 사이에 접속되고 게이트로 액티브 신호를 인가받는 NMOS 트랜지스터(N5)와, 한편이 상기 NMOS 트랜지스터(5)의 소스와 상기 저항(R7)에 접속되고 다른 한편이 접지전위에 접속된 저항(R8)으로 구성되며, 상기 풀-업 및 풀-다운부(230)는 드레인이 전원전압(Vcc)에 접속되고 게이트가 상기 저항(R4)과 상기 NMOS 트랜지스터(N3)의 게이트 및 드레인 사이에 접속된 NMOS 트랜지스터(N6)와, 게이트가 상기 PMOS 트랜지스터(P4)의 게이트 및 드레인과 저항(R5) 사이에 접속되고 소스가 상기 NMOS 트랜지스터(N6)의 소스에 접속되며 드레인이 접지전위에 접속된 PMOS 트랜지스터(P6)와, 드레인이 전원전압에 접속되고 게이트가 상기 NMOS 트랜지스터(N4)의 게이트 및 드레인과 상기 저항(R6) 사이에 접속된 NMOS 트랜지스터(N7)와, 게이트가 상기 PMOS 트랜지스터(P5)의 게이트 및 드레인과 상기 저항(R7) 사이에 접속되고 소스가 상기 NMOS 트랜지스터(N7)의 소스에 접속되며 드레인이 접지전위에 접속된 PMSO 트랜지스터(P7)로 구성된다.
이와 같이 구성된 본 발명의 바람직한 제1 실시예에 따른 비트 라인 프리챠지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 발생장치(200)가, 두 레벨을 사용하면 데드 존이 ±0.1V로 같다 하더라도, 하나의 데드 존은 1.0V∼1.2V, 또 하나의 데드 존은 1.2V∼1.4V가 되어 노이즈를 줄일 수 있는 이점이 있다.
다음에는, 본 발명의 바람직한 제1 실시예에 따른 비트 라인 프리챠지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 발생장치(200)에 대해서 설명한다.
상기 전압발생장치(200)에서는 액티브가 아닐 때(스탠바이시)(액티브=GND), NMOS 트랜지스터(N5)가 턴-오프되고, PMOS 트랜지스터(P3)도 턴-오프된다. 이때, 저항(R3)+저항(R4)=저항(R6), 저항(R7)+저항(8)=저항(R5)이라면, 풀-업 트랜지스터(N6, N7)의 게이트 전위는 같게 되고, 풀-다운 트랜지스터(P6, P7)의 게이트 전위도 같게 된다. 따라서 두 드라이버의 타겟 전위는 같다.
다음에 액티브일 때(액티브=Vcc)는, NMOS 트랜지스터(N5)가 턴-온되고, PMOS 트랜지스터(P3)도 턴-온된다.
이때는, 저항(R4)의 저항값이 없어지므로, 풀-업 트랜지스터(N6)의 게이트 전위는 스탠바이시에 비해 올라가게 되고, 저항(R7)의 저항값이 없어지므로 풀-다운 트랜지스터(P7)의 게이트 전위는 내려가게 되어 구동력이 커지게 된다.
이렇게 두 드라이버(210, 220)의 스탠바이 레벨이 같기 위해서는 저항(R3)+저항(R4)=저항(R6), 저항(R5)=저항(7)+저항(R8)이어야 한다. 또한, 저항(R4)과 저항(R7)의 비율을 달리하여 액티브 비트 라인 프리챠지 전압(Vblp)의 타겟 레벨을 달리 할 수 있다.
도 3은 본 발명의 제2 실시예에 따른 비트 라인 프리챠지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 발생장치(300)를 나타낸다.
도 3에 나타낸 비트라인 프리챠지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 발생장치(300)는, 한 개의 드라이버(310)와 풀-업 및 풀-다운부(320)로 구성되어 있다.
상기 드라이버(310)는 전원전압에 접속된 저항(R9)과, 드레인 및 게이트가 상기 저항(R9)에 접속된 NMOS 트랜지스터(N8)와, 상기 NMOS 트랜지스터(N8)의 소스에 접속되어 액티브시 액티브 신호를 인가받아 벌크 바이어스를 조절하는 벌크 바이어스 조절부(311)와, 상기 벌크 바이어스 조절부(311)에 백 게이트 및 소스가 접속되고 상기 백 게이트로 상기 벌크 바이어스를 인가받는 PMOS 트랜지스터(P9)와, 한편이 상기 PMOS 트랜지스터(P9)의 게이트 및 드레인에 접속되고 다른 한편이 접지전위에 접속된 저항(R11)으로 구성되고, 상기 벌크 바이어스 조절부(311)는 드레인이 상기 NMOS 트랜지스터(8)의 소스에 접속된 NMOS 트랜지스터(N9)와, 게이트가상기 NMOS 트랜지스터(N9)의 게이트에 접속되고 소스가 상기 NMOS 트랜지스터(N8)의 소스와 상기 NMOS 트랜지스터(N9)의 드레인 사이에 접속된 PMOS 트랜지스터(P8)와, 한편이 상기 PMOS 트랜지스터(P8)의 드레인에 접속되고 다른 한편이 상기 NMOS 트랜지스터(N9)의 소스에 접속된 저항(R10)과, 상기 NMOS 트랜지스터(N9)의 게이트와 상기 PMOS 트랜지스터(P8)의 게이트 사이에 접속되어 액티브 신호를 인가받아 반전시키는 인버터(I2)로 구성된다.
상기 풀-업 및 풀-다운부(320)는 드레인이 전원전압에 접속되고 게이트가 상기 저항(R9)과 상기 NMOS 트랜지스터(N8)의 게이트 및 드레인 사이에 접속된 NMOS 트랜지스터(N10)와, 소스가 상기 NMOS 트랜지스터(N10)의 소스에 접속되고 게이트가 상기 PMOS 트랜지스터(P9)의 게이트 및 드레인과 상기 저항(R11) 사이에 접속되며 드레인이 접지전위에 접속된 PMOS 트랜지스터(P10)로 구성된다.
이러한 구성을 가진 비트 라인 프리챠지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 발생장치(300)는 한 개의 드라이브(310)를 이용하지만, 풀-업 NMOS 트랜지스터(N10)와 풀-다운 PMOS 트랜지스터(P10)의 게이트 전위가 액티브 신호에 의하여 변화하여 구동력을 향상시킬 수 있다.
이하, 비트 라인 프리챠지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 발생장치(300)의 동작에 대해서 설명한다.
이 전압 발생장치(300)에서는 액티브가 아닐 때(액티브=GND), NMOS 트랜지스터(N9)가 턴-온된다. 상기 턴-온된 NMOS 트랜지스터(N9)의 저항을 약 1KΩ이라고 가정하고, Rstb(NMOS 트랜지스터(N8)의 다이오드 저항 + PMOS 트랜지스터(P9)의 다이오드 저항 + NMOS 트랜지스터(N9)의 저항) = 100KΩ이라고 가정하며, 저항(R9)=저항(R11)=100KΩ이라고 가정하면, R9: Rstb: R11=100k: 100k: 100k가 된다. 이때, 전원전압을 3V라고 가정하면 NMOS의 풀-업 트랜지스터(N10)의 게이트 전위는 2V이고, PMOS의 풀-다운 트랜지스터(P10)의 게이트 전위는 1V가 된다.
다음에, 상기 전압 발생장치(300)에서는 액티브일 때(액티브=Vcc), PMOS 트랜지스터(P8)가 턴-온된다. 즉, Ratv(NMOS 트랜지스터(N8)의 다이오드 저항 + PMOS 트랜지스터(P9)의 다이오드 저항 + PMOS 트랜지스터(P8)의 저항 + 저항(R10)) =200KΩ이라고 가정하면, 이번에는 R9: Ratv: R11 = 100k: 200k: 100k가 되어, NMOS의 풀-업 트랜지스터(N10)의 게이트 전위는 2.25V이고, PMOS의 풀-다운 트랜지스터(P10)의 게이트 전위는 0.75V가 되어, 구동력이 커지게 된다.
도 4는 본 발명의 바람직한 제3 실시예에 따른 비트 라인 프리챠지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 발생장치(400)를 나타낸다.
이 비트 라인 프리챠지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 발생장치(400)는 한 개의 드라이버(410)와 풀-업 및 풀-다운부(420)를 구비한다.
상기 드라이버(410)는 전원전압에 접속된 저항(R12)과, 게이트 및 드레인이 상기 저항(R12)에 접속된 NMOS 트랜지스터(N11)와, 상기 NMMOS 트랜지스터(N11)의 소스에 접속되어 액티브시 액티브 신호를 입력받아 벌크 바이어스를 조절하는 벌크 바이어스 조절부(411)와, 백 게이트 및 소스가 상기 벌크 바이어스 조절부(411)에 접속된 PMOS 트랜지스터(P12)와, 한편이 상기 PMOS 트랜지스터(P12)의 게이트 및 드레인에 접속되고 다른 한편이 접지전위에 접속된 저항(R14)으로 구성되고, 상기벌크 바이어스 조절부(411)는, 드레인이 상기 NMOS 트랜지스터(11)의 소스와 상기 PMOS 트랜지스터(P12)의 소스 사이에 접속된 NMOS 트랜지스터(N12)와, 게이트가 상기 NMOS 트랜지스터(N12)의 게이트에 접속되고 소스가 전원전압에 접속된 PMOS 트랜지스터(P11)와, 한편이 상기 PMOS 트랜지스터(P11)의 드레인 및 상기 NMOS 트랜지스터(N12)의 소스에 접속되고 다른 한편이 상기 PMOS 트랜지스터(12)의 백 게이트에 접속된 저항(R13)으로 구성되어 있다.
상기 풀-업 및 풀-다운부(420)는 드레인이 전원전압에 접속되고 게이트가 상기 저항(R12)과 상기 NMOS 트랜지스터(N11)의 게이트 및 드레인 사이에 접속된 NMOS 트랜지스터(N13)와, 게이트가 상기 PMOS 트랜지스터(P12)의 게이트 및 드레인과 상기 저항(R14) 사이에 접속되고, 소스가 상기 NMOS 트랜지스터(N13)의 소스에 접속되며 드레인이 접지전위에 접속된 PMOS 트랜지스터(P13)로 구성된다.
이러한 구성을 가진 비트 라인 프리챠지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 발생장치(400)는 PMOS 트랜지스터(P12)의 벌크 바이어스가 셀프 바이어스(self bias)로 잡혀 PMOS 트랜지스터(P12)와 PMOS 트랜지스터(P13)의 문턱전압(vt) 차이로 인하여 발생하는 데드 존을 줄이기 위한 것이다.
다음에는, 본 발명의 바람직한 제 3 실시예에 따른 전압 발생장치(400)의 동작에 대해서 설명한다.
우선, 상기 전압 발생장치(400)에서, 액티브가 아닐 때(액티브=GND), NMOS 트랜지스터(N12)가 턴-온되고, PMOS 트랜지스터(P11)는 턴-오프된다. PMOS 트랜지스터(P12)의 벌크 바이어스(bulk bias)는 셀프 바이러스(self bias)로 잡혀 PMOS트랜지스터(P12)의 문턱전압(Vt)이 PMOS 트랜지스터(P13)의 문턴전압(Vt)보다 낮게 된다. 따라서, NMOS 트랜지스터(N11)의 문턱전압(Vt) + PMOS 트랜지스터(P12)의 문턱전압(Vt) < NMOS 트랜지스터(N13)의 문턱전압(Vt) + PMOS 트랜지스터(P13)의 문턱전압(Vt)의 관계(예를 들면, 0.7 + 0.6 < 0.7 + 0.8)가 된다. 또한, NMOS 트랜지스터(N13)의 게이트와 PMOS 트랜지스터(P13)의 게이트 양단의 전위차가 NMOS 트랜지스터(N13)의 문턱전압(Vt) + PMOS 트랜지스터(P13)의 문턱전압(Vt)보다 낮으므로, NMOS 트랜지스터(N13)와 PMOS 트랜지스터(P13)가 모두 턴-오프되는 데드 존이 생기게 된다.
예를 들면, NMOS 트랜지스터(N13)의 게이트 전위가 2.0V, PMOS 트랜지스터(P13)의 게이트 전위가 0.7V이고, 비트 라인 프리챠지 전압(Vblp)이 1.35V라면, NMOS 트랜지스터(N13)의 Vgs는 0.65V로 되고, PMOS 트랜지스터(P13)의 Vgs도 0.65V가 되어 둘다 턴-오프된다. 이 경우, 비트 라인 프리챠지 전압(Vblp)이 1.3V가 되어야 풀-업 트랜지스터인 NMOS 트랜지스터(N13)가 턴-온되고, 비트 라인 프리챠지 전압(Vblp)가 1.5V가 되어야 풀-다운 트랜지스터인 PMOS 트랜지스터(P13)가 턴-온된다. 이때의 데드 존은 1.3-1.5V로 된다.
다음에, 액티브일 때(액티브=Vcc), NMOS 트랜지스터(N12)가 턴-오프되고, PMOS 트랜지스터(P11)는 턴-온된다. PNMOS 트랜지스터(P12)의 벌크 바이어스는 Vdd로 잡히게 되어 PNMOS 트랜지스터(P12)의 문턱전압이 PMOS 트랜지스터(P13)의 문턱전압과 같게 된다.
따라서, NMOS 트랜지스터의 문턱전압(N11) + PMOS 트랜지스터(P12)의 문턱전압=NMOS 트랜지스터(N13)의 문턱전압 + PMOS 트랜지스터(P13)의 문턱전압(예를 들면, 0.7+0.8<0.7+0.8)이 된다. 이와 같이 NMOS 트랜지스터(N13)의 게이트와 PMOS 트랜지스터(P13)의 게이트 양단의 전위차가 NMOS 트랜지스터(N13)의 문턱전압 + PMOS 트랜지스터(P13)의 문턱전압과 같기 때문에, 데드 존(dead zone)은 없어지게 된다.
다시 말하면, NMOS 트랜지스터(N13)의 게이트 전위가 2.1V, PMOS 트랜지스터(P13)의 게이트 전위가 0.6V, 비트 라인 프리챠지 전압(Vblp)가 1.4V라면, NMOS 트랜지스터(N13)의 Vgs는 0.7V, PMOS 트랜지스터(P13)의 Vgs는 0.8V가 되어 둘다 문턱전압에 있게 되어 비트 라인 프리챠지 전압(Vblp)이 조금 변화해도 NMOS 트랜지스터(N13)나 PMOS 트랜지스터(P13)가 턴-온되어, 데드 존이 줄어들게 된다.
만약, PMOS 트랜지스터(P12)의 벌크 바이어스가 액티브시 스탠바이시보다 높은 고전압으로 잡히게 되면 백 바이어스 효과(back bias effect)에 의해 PMOS 트랜지스터(P12)의 문턱전압(vt)이 높아지게 되며, PMOS 트랜지스터(12)와 PMOS 트랜지스터(13)의 문턱전압(vt)차이가 줄어들게 되고, 데드 존 역시 줄어들게 되어, 구동력이 커지게 된다.
도 5는 본 발명의 바람직한 제4 실시예에 따른 비트 라인 프리챠지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 발생장치(500)를 나타낸다.
이 비트 라인 프리챠지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 발생장치(500)는, 한 개의 드라이버(510)와 풀-업 및 풀-다운부(520)로 구성되어 있다.
상기 드라이버(510)는 전원전압에 접속된 저항(R15, R18)과, 상기 저항(15)에 드레인이 접속되고 액티브시 액티브 신호를 게이트로 인가받는 NMOS 트랜지스터(N14)와, 한편이 상기 NMOS 트랜지스터(N14)의 드레인 및 상기 저항(R15)에 접속되고 다른 한편이 상기 NMOS 트랜지스터(N14)의 소스에 접속된 저항(R16)과, 한편이 상기 저항(R16) 및 상기 NMOS 트랜지스터(N14)의 소스에 접속되고 다른 한편이 접지전위에 접속된 저항(R17)과, 게이트 및 드레인이 상기 저항(R18)에 접속되고 소스가 상기 저항(R16)과 상기 저항(R17) 사이에 접속된 NMOS 트랜지스터(N15)와, 벌크 및 소스가 상기 저항(R15)과 상기 저항(R16) 사이에 접속된 PMOS 트랜지스터(P14)와, 한편이 상기 PMOS 트랜지스터(P14)의 게이트 및 드레인에 접속되고 다른 한편이 접지전위에 접속된 저항(R19)으로 구성되고, 상기 풀-업 및 풀-다운부(520)는 드레인이 전원전압에 접속되고 게이트가 상기 저항(R18)과 상기 NMOS 트랜지스터(N15)의 게이트 및 드레인 사이에 접속된 NMOS 트랜지스터(N16)와, 게이트가 상기 PMOS 트랜지스터(P14)의 게이트 및 드레인과 상기 저항(R19) 사이에 접속되고 소스가 상기 NMOS 트랜지스터(N16)의 소스에 접속되며 드레인이 접지전위에 접속된 PMOS 트랜지스터(P15)로 구성된다.
이러한 구성을 가진 비트 라인 프리챠지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 발생장치(500)는 반도체 메모리 소자의 동작상태에 따라 변하는 가변저항(R16, N14)을 이용하여 NMOS의 풀-업 트랜지스터(N16)와 PMOS의 풀-다운 트랜지스터(P15)의 게이트 전위를 변화시켜 구동력을 향상시킨다.
이하, 도 5에 나타낸 전압발생장치(500)의 동작을 설명한다.
이 전압발생장치(500)는, 액티브가 아닐 때(액티브=GND), 저항(R16)값에 따라 PMOS 트랜지스터(P14)와 NMOS 트랜지스터(N15)의 소스 전압이 변화하는데 저항(R16)값이 클수록 PMOS 트랜지스터(P14)의 소스전압은 올라가고, NMOS 트랜지스터(N15)의 소스전압은 내려가게 되며, NMOS의 풀-업 트랜지스터(N16)의 게이트 전위는 내려가고, PMOS의 풀-다운 트랜지스터(P15)의 게이트 전위는 올라가게 된다.
다음에, 이 전압발생장치(500)는, 액티브일 때(액티브=Vcc), NMOS 트랜지스터(N14)가 턴-온된다. 따라서, NMOS 트랜지스터(N14)의 소스/드레인은 1.5V 부근에서 잡히게 되고, NMOS 트랜지스터(N15)와 PMOS 트랜지스터(P14)의 소스 전압이 1.5V가 되어 저항이 있을 때에 비해 NMOS의 풀-업 트랜지스터(N16)의 게이트 전위는 올라가고, PMOS의 풀-다운 트랜지스터(P15)의 게이트 전위는 내려가게 되어 구동력이 커지게 된다.
상술한 바와 같이, 본 발명에 따른 드라이버를 이용하여 전압발생장치의 구동력을 액티브시에만 키우면 스탠바이시의 전류와, 액티브시 유발되는 비트 라인 프리챠지 전압(Vblp)과 셀 플레이트 전압(Vcp)의 노이즈를 줄일 수 있어 칩 동작의 안정화를 실현할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야할 것이다.

Claims (12)

  1. 스탠바이시에 소정의 타겟 전압을 갖고, 액티브시에는 상기 스탠바이시의 타겟 전압보다 낮은 타겟 전압을 갖는 제1 드라이버와,
    스탠바이시에 상기 제1 드라이버의 스탠바이시의 타겟 전압과 같은 타겟 전압을 갖고, 액티브시에는 상기 제1 드라이버의 스탠바이시의 타겟 전압보다 높은 타겟 전압을 갖는 제2 드라이버와,
    상기 제1 및 제2 드라이버의 출력신호를 입력받아 풀-업 및 풀-다운시키는 적어도 2개의 풀-업 트랜지스터 및 풀-다운 트랜지스터로 구성되어, 상기 풀-트랜지스터 및 상기 풀-다운 트랜지스터의 게이트 전위를 상기 타겟 전압에 따라 변화시키는 풀-업 및 풀-다운부를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 전압발생장치.
  2. 제 1 항에 있어서,
    스탠바이시에는 상기 적어도 2개의 풀-업 트랜지스터의 게이트 전위가 같게 되고 상기 적어도 2개의 풀-다운 트랜지스터의 게이트 전위도 같게 되며,
    액티브시에는, 상기 적어도 2개의 풀-업 트랜지스터 중 하나의 게이트 전위가 상기 스탠바이시보다 상승하고, 상기 적어도 2개의 풀-다운 트랜지스터 중 하나의 게이트 전위는 상기 스탠바이시보다 하강하는 것을 특징으로 하는 반도체 메모리 소자의 전압발생장치.
  3. 제 1 항에 있어서,
    상기 제1 드라이버는,
    전원전압에 접속된 제1 저항과,
    소스가 상기 제1 저항에 접속되어 액티브 신호의 반전신호를 게이트로 입력받는 제1 PMOS 트랜지스터와,
    상기 제1 저항 및 상기 제1 PMOS 트랜지스터의 소스에 접속된 제2 저항과,
    게이트 및 드레인이 상기 제1 PMOS 트랜지스터의 드레인 및 상기 제2 저항에 접속된 NMOS 트랜지스터와,
    소스 및 벌크가 상기 NMOS 트랜지스터의 소스에 접속된 제2 PMOS 트랜지스터와,
    한편이 상기 제2 PMOS 트랜지스터의 게이트 및 드레인에 접속되고 다른 한편이 접지전위에 접속된 제3 저항으로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압발생장치.
  4. 제 1 항에 있어서,
    상기 제2 드라이버는,
    전원전압에 접속된 제1 저항과,
    게이트 및 드레인이 상기 제1 저항에 접속된 제1 NMOS 트랜지스터와,
    소스 및 벌크가 상기 제1 NMOS 트랜지스터의 소스에 접속된 PMOS 트랜지스터와,
    드레인이 상기 PMOS 트랜지스터의 게이트 및 드레인에 접속되고 게이트로 상기 액티브 신호를 인가받는 제2 NMOS 트랜지스터와,
    한편이 상기 제2 NMOS 트랜지스터의 드레인 및 상기 PMOS 트랜지스터의 드레인에 접속되고 다른 한편이 상기 제2 NMOS 트랜지스터의 소스에 접속된 제2 저항과,
    한편이 상기 제2 저항 및 상기 제2 NMOS 트랜지스터의 소스에 접속되고 다른 한편이 접지전위에 접속된 제3 저항으로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압발생장치.
  5. 스탠바이시에는 턴-온되고 액티브시에는 턴-오프되는 제1 트랜지스터와, 스탠바이시에는 턴-오프되고 액티브시에는 턴-온되어 액티브 신호를 인가받는 제2 트랜지스터로 구성되어 벌크 바이어스를 조절하는 벌크 바이어스 조절부를 구비한 드라이버와,
    상기 드라이버로부터 출력된 신호를 입력받아 풀-업 및 풀-다운시키는 풀-업 트랜지스터 및 풀-다운 트랜지스터로 구성되어, 상기 풀-업 트랜지스터 및 상기 풀-다운 트랜지스터의 게이트 전위를 상기 액티브 신호에 의해 변화시키는 풀-업 및 풀-다운부를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 전압발생장치.
  6. 제 5 항에 있어서,
    상기 드라이버는,
    전원전압에 접속된 제1 저항과,
    게이트 및 드레인이 상기 제1 저항에 접속된 제1 NMOS 트랜지스터와,
    상기 제1 NMOS 트랜지스터에 접속되어 액티브 신호를 인가받아 벌크 바이어스를 조절하는 벌크 바이어스 조절부와,
    상기 벌크 바이서스 조절부에 접속되어 백 게이트로 상기 벌크 바이어스를 인가받는 제1 PMOS 트랜지스터와,
    한편이 상기 제1 PMOS 트랜지스터의 게이트 및 드레인에 접속되고 다른 한편이 접지전위에 접속된 제2 저항으로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압발생장치.
  7. 제 6 항에 있어서,
    상기 제1 PMOS 트랜지스터의 벌크 바이어스는, 액티브일 때 스탠바이일 때보다 높은 전압으로 잡히게 되면 백바이어스 효과에 의해 상기 제1 PMOS 트랜지스터의 문턱 전압이 높아지게 되는 것을 특징으로 하는 반도체 메모리 소자의 전압발생장치.
  8. 제 6 항에 있어서,
    상기 벌크 바이어스 조절부는,
    액티브 신호를 입력받아 반전시키는 인버터와,
    게이트로 상기 인버터의 출력신호를 인가받는 제2 NMOS 및 PMOS 트랜지스터와,
    한편이 상기 제2 NMOS 트랜지스터의 소스와 상기 제1 PMOS 트랜지스의 백 게이트 및 소스 사이에 접속되고 다른 한편이 상기 제2 PMOS 트랜지스터의 드레인에 접속된 저항으로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압발생장치.
  9. 제 6 항에 있어서,
    상기 벌크 바이어스 조절부는,
    액티브 신호를 입력받아 반전시키는 인버터와,
    게이트로 상기 인버터의 출력신호를 인가받는 제2 NMOS 및 PMOS 트랜지스터와,
    한편이 상기 제2 NMOS 트랜지스터의 소스 및 상기 제2 PMOS 트랜지스터의 드레인에 접속되고, 다른 한편이 상기 제1 PMOS 트랜지스터의 백 게이트에 접속된 저항으로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압발생장치.
  10. 동작상태에 따라 변하는 적어도 2이상의 가변저항을 이용하여 전압을 조절하는 드라이버와,
    상기 드라이버로부터 출력된 신호를 입력받아 풀-업 및 풀-다운시키는 풀-업 트랜지스터 및 풀-다운 트랜지스터로 구성되어, 상기 풀-업 트랜지스터 및 상기 풀-다운 트랜지스터의 게이트 전위를 상기 가변저항의 저항값에 따라 변화시키는풀-업 및 풀-다운부를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 전압발생장치.
  11. 제 10 항에 있어서,
    스탠바이시에는 상기 가변저항의 저항값이 클수도록 상기 풀-업 트랜지스터의 게이트 전위는 하강하고, 상기 풀-다운 트랜지스터의 게이트 전위는 상승하며,
    액티브시에는, 상기 가변저항이 일정한 전압을 갖게 되어 상기 풀-업 트랜지스터의 게이트 전위가 상기 스탠바이시의 풀-업 트랜지스터의 게이트 전위보다 더 상승하고, 상기 풀-다운 트랜지스터의 게이트 전위는 상기 스탠바이시의 풀-다운 트랜지스터의 게이트 전위보다 더 하강하는 것을 특징으로 하는 반도체 메모리 소자의 전압발생장치.
  12. 제 10 항에 있어서,
    상기 드라이버는,
    전원전압에 접속된 제1 저항 및 제2 저항과,
    드레인이 상기 제1 저항에 접속되고 게이트로 액티브 신호를 인가받는 제1 NMOS 트랜지스터와,
    상기 제1 NMOS 트랜지스터의 드레인 및 상기 제1 저항에 접속된 제3 저항과,
    게이트 및 드레인이 상기 제2 저항에 접속되고 소스가 상기 제1 NMOS 트랜지스터의 소스 및 상기 제3 저항에 접속된 제2 NMOS 트랜지스터와,
    소스 및 벌크가 상기 제1 NMOS 트랜지스터의 드레인, 상기 제1 저항, 및 상기 제3 저항에 접속된 PMOS 트랜지스터와,
    한편이 상기 제1 및 제2 NMOS 트랜지스터의 소스 및 제 3 저항에 접속되고 다른 한편이 접지전위에 접속된 제4 저항과,
    한편이 상기 PMOS 트랜지스터의 게이트 및 드레인에 접속되고 다른 한편이 접지전위에 접속된 제5 저항으로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압발생장치.
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