KR100234373B1 - 반도체 메모리장치의 입력버퍼 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 입력 버퍼에 관한 것이다. 본 발명은 캐패시터와, 프리차지 장치와, 구동부를 구비한다. 상기 캐패시터는 반도체 메모리 장치의 외부로부터 입력되는 입력 신호를 그 일단에 갖는다. 상기 프리차지 장치는 상기 캐패시터의 타단을 논리 로우 레벨의 소정의 전압으로 프리차지시킨다. 상기 구동부는 상기 캐패시터의 타단에 연결되어 상기 입력 신호가 논리 로우 레벨의 TTL 전압이면 출력 신호는 인에이블되고 상기 입력 신호가 논리 하이 레벨의 TTL 레벨이면 출력 신호는 디세이블된다.

Description

반도체 메모리 장치의 입력 버퍼
본 발명은 반도체 메모리 장치의 입력 버퍼에 관한 것으로서, 특히 저전력을 요구하는 반도체 메모리 장치의 입력 버퍼에 관한 것이다.
입력 버퍼는 반도체 메모리 장치의 외부에서 공급되는 TTL(Transistor-Transistor Logic) 레벨의 입력 신호를 받아서 CMOS(Complementary Metal Oxide Semiconductor) 레벨의 신호로 변환하여 반도체 메모리 장치의 내부로 공급해주는 장치이다. 이와같은 입력 버퍼에서 소비되는 전류의 양이 반도체 메모리 장치의 내부 회로에서 소비되는 양에 비해 결코 적지가 않다. 더욱이 반도체 메모리 장치의 저전력화가 진행됨에 따라 입력 버퍼에서 소비되는 전류의 양을 감소시키려는 노력이 점차 증가하고있는 추세이다.
도 1은 종래의 반도체 메모리 장치의 입력 버퍼의 회로도이다. 상기 도 1에 도시된 입력 버퍼는 입력 신호인 IN 신호를 기준 전압인 VREF 신호에 비교하는 차동 증폭기(11)와, 상기 차동 증폭기(11)에 연결된 두 개의 NMOS트랜지스터들(13,15)과 두 개의 인버터들(17,19)로 구성되어있다. 상기 차동 증폭기(11)에는 CMOS 레벨의 전원 전압인 Vdd에 제1 PMOS트랜지스터(21)의 소오스가 연결되어있고, 상기 제1 PMOS트랜지스터(21)의 게이트에는 제어 신호가 연결되어있다. 상기 제어 신호가 논리 하이(high)이면 상기 제1 PMOS트랜지스터(21)는 턴오프(turn-off)되고 상기 제어 신호가 논리 로우(low)이면 상기 제1 PMOS트랜지스터(21)는 턴온(turn-on)된다.
상기 제1 PMOS트랜지스터(21)의 드레인에는 제2 PMOS트랜지스터(23)와 제3 PMOS트랜지스터(25)가 연결되어있고, 상기 제1 PMOS트랜지스터(21)와 상기 제2 PMOS트랜지스터(23)에는 각각 제1 NMOS트랜지스터(27)와 제2 NMOS트랜지스터(29)가 연결되어있어서 상기 제1 PMOS트랜지스터(21)와 상기 제2 PMOS트랜지스터(23)의 전류 통로를 제공하고 있다. 또 상기 제3 PMOS트랜지스터(25)와 상기 제2 NMOS트랜지스터(23)가 서로 연결된 N1 노드에 제3 NMOS트랜지스터(13)와 제4 NMOS트랜지스터(15)가 연결되어서 누설 전류의 흐름을 방지하고 있다. 그리고 상기 N1 노드에는 또한 제1 인버터(17)와 제2 인버터(19)가 직렬로 연결되어있고, 상기 제2 인버터(19)를 통해서 상기 입력 버퍼의 출력 신호인 OUT 신호가 출력된다.
상기 제2 PMOS트랜지스터(23)의 게이트에는 기준 전압인 VREF 신호가 연결되어서 상기 입력 버퍼에 비교 전압을 제공한다. 그리고 입력 신호인 IN 신호는 상기 제3 PMOS트랜지스터(25)의 게이트에 연결되어있다. 상기 IN 신호는 상기 VREF 신호와 그 크기가 비교되고 상기 비교 결과에 따라 상기 입력 버퍼의 출력 신호의 레벨이 달라진다. 즉, 상기 IN 신호가 상기 VREF 신호보다 전압 레벨이 높으면 상기 N1 노드는 접지 전압 즉, GND 레벨이 되고, 상기 IN 신호가 상기 VREF 신호보다 전압 레벨이 낮으면 상기 N1 노드는 상기 Vdd 레벨이 된다.
반도체 메모리 장치는 입력단의 인터페이스 종류에 따라 저전압 TTL(Low Voltage Transistor Transistor Logic;이하, LVTTL로 약함)과 스터브 시리즈 트랜시버 로직(Stub Series Transceiver Logic;이하, SSTL로 약함)으로 분류된다. 상기 LVTTL의 경우 상기 VREF 신호는 반도체 메모리 장치의 내부에서 발생되며 그 전압의 크기는 약 1.4볼트이다. 그리고 논리 하이 전압인 Vih는 대개 2.0볼트이고, 논리 로우 전압인 Vil은 대개 0.8볼트이다. 따라서 상기 입력 버퍼를 갖는 반도체 메모리 장치가 저전력 모드의 일종인 리프레쉬 모드(refresh mode)로 진입할 경우, 상기 IN 신호는 0.8볼트이므로 상기 입력 버퍼를 통해 흐르는 전류의 양은 100[㎂]보다 적다.
상기 SSTL의 경우 상기 VREF 신호는 반도체 메모리 장치의 외부에서 공급되며 그 전압의 크기는 약 1.5볼트이다. 그리고 정격 입력 전압 레벨은 대개 (Vref±0.4볼트)이므로 Vih는 1.9볼트이고, Vil은 1.1볼트이다. 상기 입력 버퍼를 이용한 반도체 메모리 장치가 리프레쉬 모드로 진입할 경우, 상기 IN 신호는 1.1볼트이므로 상기 입력 버퍼를 통해 흐르는 전류의 양은 200[㎂]보다 많다. 16메가비트 디램(DRAM)의 경우 사용자가 요구하는 입력 버퍼 전류는 정격 동작 영역에서 150[㎂]이고, 저전원(3.0볼트 이하)을 사용하는 16메가비트 디램의 경우에는 입력 버퍼 전류가 100[㎂]보다 적은 것을 요구하고 있다. 그런데 SSTL의 경우, 입력 버퍼 전류는 200[㎂]보다 많으므로 저전원 16메가비트 디램과 같은 반도체 메모리 장치에는 사용될 수가 없다.
상기 도 1에 도시된 입력 버퍼의 동작을 설명하기로 한다. 상기 입력 버퍼가 동작하기 위해서는 먼저 상기 제어 신호가 논리 로우가 되어야한다. 그러면 상기 제1 PMOS트랜지스터(21)가 턴온되어 상기 제2 PMOS트랜지스터(23)와 상기 제3 PMOS트랜지스터(25)에 전압을 공급한다. 동시에 상기 제3 NMOS트랜지스터(13)는 턴오프된다. 이 상태에서 상기 IN 신호가 상기 VREF 신호보다 전압 레벨이 높으면 상기 제3 PMOS트랜지스터(25)는 턴오프되고 상기 제2 PMOS트랜지스터(23)가 턴온된다. 동시에 상기 제4 NMOS트랜지스터(25)가 턴온되어 상기 N1 노드를 접지 전압 레벨로 저하시킨다. 상기 제2 PMOS트랜지스터(23)가 턴온됨에 따라 상기 Vdd가 상기 제1 NMOS트랜지스터(27)와 상기 제2 NMOS트랜지스터(29)의 각 게이트에 인가되어 상기 제1 NMOS트랜지스터(27)와 상기 제2 NMOS트랜지스터(29)가 턴온된다. 그러면 상기 N1 노드는 접지 전압 레벨이 된다. N1 노드가 접지 전압 레벨이므로 상기 제1 인버터(17)의 출력 신호는 논리 하이가 되고 상기 제2 인버터(19)의 출력 신호는 논리 로우로 된다. 즉, 상기 OUT 신호는 논리 로우가 된다. 따라서 상기 입력 버퍼는 전력 소비가 적은 저전력 모드로 진입된다.
여기서 상기 반도체 메모리 장치가 SSTL 인터페이스를 사용할 경우, 상기 IN 신호를 통해 상기 제3 PMOS트랜지스트(25)의 게이트에 인가되는 Vil은 1.1볼트이므로 상기 제4 NMOS트랜지스터(15)는 약하게 턴온된다. 따라서 Vdd로부터 상기 제1 PMOS트랜지스터(21)와 상기 제3 PMOS트랜지스터(25) 및 상기 제4 NMOS트랜지스터(15)를 통해 흐르는 전류의 양은 200[㎂]보다 많다. 이것은 저전력 모드에서 요구하는 입력 버퍼 전류값인 100[㎂]보다 훨씬 많은 전류이므로 그만큼 전력 소모가 많아진다.
상기 제어 신호가 논리 로우인 상태에서 상기 IN 신호가 상기 VREF 신호보다 낮아지면 상기 제2 PMOS트랜지스터(23)는 턴오프되고 상기 제3 PMOS트랜지스터(25)는 턴온된다. 동시에 상기 제4 NMOS트랜지스터(15)는 턴오프된다. 상기 제2 PMOS트랜지스터(23)가 턴오프되면 상기 제1 NMOS트랜지스터(27)와 상기 제2 NMOS트랜지스터(29)도 따라서 턴오프된다. 상기 제3 PMOS트랜지스터(25)는 턴온되어있고 상기 제2 NMOS트랜지스터(29)는 턴오프되어있으므로 상기 N1 노드는 Vdd 레벨이 된다. 그러면 상기 제1 인버터(17)의 출력 신호는 논리 로우가 되고 상기 제2 인버터(19)의 출력은 논리 하이가 된다. 따라서 상기 OUT은 논리 하이가 되어 저전력 모드에서 벗어난다.
상술한 바와 같이 종래 기술에 따르면 저전력 모드시 입력 버퍼에서 소모되는 전류의 양이 많아서 전력 소모가 많다.
본 발명이 이루고자하는 기술적 과제는 전력 소모가 감소되는 반도체 메모리 장치의 입력 버퍼를 제공하는데 있다.
도 1은 종래의 반도체 메모리 장치의 입력 버퍼의 회로도.
도 2는 본 발명에 따른 반도체 메모리 장치의 입력 버퍼의 회로도.
도 3은 상기 도 2에 도시된 구동부의 일 실시예의 회로도.
도 4는 상기 도 2에 도시된 구동부의 다른 실시예의 회로도.
도 5는 상기 도 2에 도시된 신호들의 파형도.
상기 기술적 과제를 이루기 위하여 본 발명은, 반도체 메모리 장치의 입력 버퍼에 있어서, 상기 반도체 메모리 장치의 외부로부터 입력 신호가 일단에 입력되는 캐패시터와, 상기 캐패시터의 타단을 논리 로우 레벨의 소정의 전압으로 프리차지(precharge)시키는 프리차지 수단, 및 상기 캐패시터의 타단에 연결되어 상기 입력 신호가 논리 로우 레벨의 TTL 전압이면 출력 신호는 인에이블되고 상기 입력 신호가 논리 하이 레벨의 TTL 레벨이면 출력 신호는 디세이블되는 구동부를 구비하는 것을 특징으로하는 반도체 메모리 장치의 입력 버퍼를 제공한다.
바람직하기는, 상기 캐패시터는 상기 입력 신호가 제1 전극에 입력되고 저전력 모드가 되면 논리 하이가 되는 제어 신호에 게이트가 연결되며 상기 캐패시터의 일단에 제2 전극이 연결된 제1 NMOS트랜지스터를 더 구비하고, 또 상기 캐패시터는 상기 캐패시터의 타단에 제1 전극이 연결되고 정상 모드일 경우에 논리 하이가 되는 제어 신호에 게이트가 연결되며 접지 전압에 제2 전극이 연결된 제4 NMOS트랜지스터를 그 타단에 더 구비한다.
또, 상기 프리차지 수단은 논리 로우 레벨의 TTL 전압과 논리 하이 레벨의 TTL 전압의 중간 전압이 제1 전극과 게이트에 입력되는 제2 NMOS트랜지스터, 및 상기 제1 NMOS트랜지스터의 제2 전극에 제1 전극이 연결되고 저전력 모드가 되면 논리 하이가 되는 제어 신호에 게이트가 연결되며 상기 캐패시터의 타단에 제2 전극이 연결된 제3 NMOS트랜지스터로 구성한다.
또한, 상기 구동부는 CMOS 레벨의 전원 전압에 연결된 저항과, 상기 저항에 제1 전극이 연결된 제1 PMOS트랜지스터와, 상기 제1 PMOS트랜지스터의 제2 전극에 제1 전극이 연결되고 상기 캐패시터의 타단에 게이트가 연결된 제5 NMOS트랜지스터와, 상기 제5 NMOS트랜지스터의 제2 전극과 게이트에 각각 제1 전극과 게이트가 연결되고 접지 전압에 제2 전극이 연결된 제6 NMOS트랜지스터와, 상기 제5 NMOS트랜지스터의 제1 전극과 저전력 모드가 되면 논리 로우가 되는 다른 제어 신호를 입력으로하는 제1 노아 게이트와, 상기 제1 노아 게이트의 출력을 입력으로하는 제1 인버터, 및 상기 제1 인버터의 출력을 입력으로하고 출력은 상기 제1 PMOS트랜지스터의 게이트로 입력되어 상기 출력 신호를 출력하는 제2 인버터로 구성하고, 상기 구동부는 상기 제5 NMOS트랜지스터의 제1 전극에 제1 전극이 연결되고 상기 노아 게이트의 출력단에 게이트가 연결되며 접지 전압에 제2 전극이 연결된 제7 NMOS트랜지스터를 더 구비하며 상기 제1 노아 게이트의 출력이 논리 하이이면 상기 제5 NMOS트랜지스터의 제1 전극은 접지 전압 레벨로 된다.
또한, 상기 논리 로우 레벨의 TTL 전압은 1.1 볼트이고, 상기 논리 하이 레벨의 TTL 전압은 1.9 볼트이다.
또한, 상기 구동부는 CMOS 레벨의 전원 전압에 연결된 다른 저항과, 상기 다른 저항에 제1 전극이 연결되고 상기 캐패시터의 타단에 게이트가 연결된 제2 PMOS트랜지스터와, 상기 제2 PMOS트랜지스터의 제2 전극에 제1 전극이 연결되고 접지 전압에 제2 전극이 연결된 제8 NMOS트랜지스터와, 상기 제8 NMOS트랜지스터의 제1 전극과 저전력 모드가 되면 논리 로우가 되는 다른 제어 신호를 입력으로하는 제2 노아 게이트와, 상기 제2 노아 게이트의 출력을 입력으로하는 제3 인버터, 및 상기 제3 인버터의 출력을 입력으로하고 출력은 상기 제8 NMOS트랜지스터의 게이트로 입력되어 상기 출력 신호를 출력하는 제4 인버터로 구성하고, 상기 구동부는 상기 제8 NMOS트랜지스터의 제1 전극에 제1 전극이 연결되고 상기 제2 노아 게이트의 출력단에 게이트가 연결되며 접지 전압에 제2 전극이 연결된 제9 NMOS트랜지스터를 더 구비하며 상기 제2 노아 게이트의 출력이 논리 하이이면 상기 제9 NMOS트랜지스터의 제1 전극은 접지 전압 레벨로 된다.
상기 본 발명에 의하여 입력 버퍼의 전력 소모가 감소된다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 메모리 장치의 입력 버퍼의 회로도이다. 상기 도 2에 도시된 회로는 입력 신호인 IN을 입력으로하는 제1 NMOS트랜지스터(41)와, 상기 제1 NMOS트랜지스터(41)에 연결된 캐패시터(51)와, 기준 전압인 VREF 신호 예컨대 1.5볼트의 전압에 드레인과 게이트가 연결된 제2 NMOS트랜지스터(43)와, 상기 제2 NMOS트랜지스터(43)와 상기 캐패시터(51) 사이에 연결된 제3 NMOS트랜지스터(45)와, 상기 제3 NMOS트랜지스터(45)와 상기 캐패시터(51)에 공통으로 연결된 제4 NMOS트랜지스터(47)와, 상기 제4 NMOS트랜지스터(47)와 상기 제1 NMOS트랜지스터(41) 사이에 연결된 인버터(53), 및 상기 캐패시터(51)에 연결된 구동부(55)로 구성되어있다.
상기 캐패시터(51)와 상기 제3 NMOS트랜지스터(45) 및 상기 제4 NMOS트랜지스터(47)가 공통으로 연결된 노드를 N1 노드라 하면 상기 제2 NMOS트랜지스터(43)와 상기 제3 NMOS트랜지스터(45)는 상기 N1 노드를 (VREF-Vtn)으로 프리차지(precharge)시키는 프리차지 수단(57)이다. 여기서 상기 Vtn은 상기 제2 NMOS트랜지스터(43)의 문턱 전압(threshold voltage)으로서 약 0.7 볼트이다. 따라서 상기 (VREF-Vtn)은 0.8 볼트이다.
상기 IN 신호는 TTL(Trnasistor Transistor Logic) 레벨의 전압 신호로서 논리 로우일 때는 1.1 볼트이고 논리 하이일 때는 1.9 볼트이다. 따라서 상기 VREF 신호는 상기 IN 신호가 논리 로우 레벨일 때의 TTL 전압과 논리 하이 레벨의 TTL 전압의 중간 레벨이 된다.
상기 제1 NMOS트랜지스터(41)의 게이트와 상기 제3 NMOS트랜지스터(45)의 게이트 및 상기 인버터(53)에는 제어 신호인 POFF 신호가 입력된다. 저전력 모드일 때는 상기 POFF 신호는 논리 하이가 되어 상기 제1 NMOS트랜지스터(41)와 상기 제3 NMOS트랜지스터(45)는 턴온되고 상기 제4 NMOS트랜지스터(47)는 턴오프된다. 그리고 정상 모드일 경우는 상기 POFF 신호는 논리 로우가 되어 상기 제1 NMOS트랜지스터(41)와 상기 제3 NMOS트랜지스터(45)는 턴오프되고 상기 제4 NMOS트랜지스터(47)는 턴온된다. 상기 제4 NMOS트랜지스터(47)가 턴온됨으로써 상기 N1 노드는 접지 전압 레벨이 되어 상기 구동부(55)의 출력 신호는 논리 하이가 된다.
도 3은 상기 도 2에 도시된 구동부(55)의 일 실시예의 회로도이다. 상기 도 3에 도시된 구동부(55)는 CMOS 레벨의 전원 전압에 연결된 저항(61)과, 상기 저항(61)에 소오스가 연결된 제1 PMOS트랜지스터(63)와, 상기 제1 PMOS트랜지스터(63)의 드레인에 드레인이 연결되고 상기 캐패시터(도 2의 53)의 타단에 게이트가 연결된 제5 NMOS트랜지스터(65)와, 상기 제5 NMOS트랜지스터(65)의 소오스와 게이트에 각각 드레인과 게이트가 연결되고 접지 전압에 소오스가 연결된 제6 NMOS트랜지스터(67)와, 상기 제5 NMOS트랜지스터(65)의 드레인과 저전력 모드가 되면 논리 로우가 되는 POFFB 신호를 입력으로하는 제1 노아 게이트(NOR gate)(71)와, 상기 제1 노아 게이트(71)의 출력을 입력으로하는 제1 인버터(73), 및 상기 제1 인버터(73)의 출력을 입력으로하고 출력은 상기 제1 PMOS트랜지스터(63)의 게이트로 입력되어 상기 출력 신호인 OUT 신호를 출력하는 제2 인버터(75)로 구성되어있다.
여기서 상기 제1 PMOS트랜지스터(63)의 드레인과 상기 제5 NMOS트랜지스터(65)의 드레인이 연결된 노드를 N2 노드라 하며, 상기 POFFB 신호는 상기 도 2에 도시된 POFF 신호가 반전된 신호이다. 그리고 상기 구동부(55)는 상기 제5 NMOS트랜지스터(65)의 드레인에 드레인이 연결되고 상기 제1 노아 게이트(71)의 출력단에 게이트가 연결되며 접지 전압에 소오스가 연결된 제7 NMOS트랜지스터(69)를 더 구비하며, 상기 제1 노아 게이트(71)의 출력이 논리 하이이면 상기 제5 NMOS트랜지스터(65)의 드레인은 접지 전압 레벨로 된다.
상기 도 3에 도시된 구동부(55)를 참조하면, 상기 제5 NMOS트랜지스터(65)의 게이트에 논리 하이 레벨의 전압 예컨대 1.6 볼트의 전압이 입력되면 상기 제5 NMOS트랜지스터(65)와 상기 제6 NOS트랜지스터(67)는 턴온된다. 그러면 N2 노드는 접지 전압 레벨이 된다. N2 노드가 접지 전압 레벨이고 상기 POFFB도 논리 로우이므로 상기 제1 노아 게이트(71)의 출력은 논리 하이가 된다. 그러면 상기 제7 NMOS트랜지스터(69)는 턴온되어 상기 N2 노드의 전압 레벨을 접지 전압 레벨로 유지시킨다. 상기 제1 노아 게이트(71)의 출력이 논리 하이이므로 상기 제2 인버터(75)의 출력 신호 즉, OUT 신호는 논리 하이가 된다.
만일 상기 제5 NMOS트랜지스터(65)의 게이트에 입력되는 신호가 논리 로우 레벨, 예컨대 0.8 볼트이면 상기 제5 NMOS트랜지스터(65)와 상기 제6 NMOS트랜지스터(67)는 턴오프된다. 그러면 상기 제1 노아 게이트(71)의 출력 신호는 논리 로우가 되고 그로 인하여 상기 제7 NMOS트랜지스터(69)는 턴오프된다. 따라서 상기 제2 인버터(75)의 출력 신호 즉,상기 OUT 신호는 논리 로우가 된다. 상기 OUT 신호가 논리 로우가 되면 상기 제1 PMOS트랜지스터(63)는 턴온되고 그로 인하여 상기 N2 노드는 논리 하이가 되어 상기 제1 노아 게이트(71)의 출력 신호는 논리 로우로 계속 유지된다.
도 4는 상기 도 2에 도시된 구동부(55')의 다른 실시예의 회로도이다. 상기 도 4에 도시된 구동부(55')는 CMOS 레벨의 전원 전압인 Vdd에 연결된 다른 저항(81)과, 상기 다른 저항(81)에 소오스가 연결되고 상기 캐패시터(도 2의 51)의 타단에 게이트가 연결된 제2 PMOS트랜지스터(83)와, 상기 제2 PMOS트랜지스터(83)의 드레인에 드레인이 연결되고 접지 전압에 제2 전극이 연결된 제8 NMOS트랜지스터(85)와, 상기 제8 NMOS트랜지스터(85)의 드레인과 저전력 모드가 되면 논리 로우가 되는 POFFB 신호를 입력으로하는 제2 노아 게이트(91)와, 상기 제2 노아 게이트(91)의 출력을 입력으로하는 제3 인버터(93), 및 상기 제3 인버터(93)의 출력을 입력으로하고 출력은 상기 제8 NMOS트랜지스터(85)의 게이트로 입력되어 상기 출력 신호인 OUT 신호를 출력하는 제4 인버터(95)로 구성되어있다.
여기서 상기 제2 PMOS트랜지스터(83)의 소오스와 상기 제8 NMOS트랜지스터(85)의 드레인이 연결된 노드를 N3 노드라 하며, 상기 POFFB 신호는 상기 도 2에 도시된 POFF 신호가 반전된 신호이다. 그리고 상기 구동부(55')는 상기 제8 NMOS트랜지스터(85)의 드레인에 드레인이 연결되고 상기 제2 노아 게이트(91)의 출력단에 게이트가 연결되며 접지 전압에 소오스가 연결된 제9 NMOS트랜지스터(87)를 더 구비하고, 상기 제2 노아 게이트(91)의 출력이 논리 하이이면 상기 제9 NMOS트랜지스터(87)는 턴온되어 상기 N3 노드는 접지 전압 레벨로 된다.
상기 도 4에 도시된 구동부(55')를 참조하면, 상기 제2 PMOS트랜지스터(83)의 게이트에 논리 로우 레벨의 전압 예컨대 0.8 볼트의 전압이 입력되면 상기 제2 PMOS트랜지스터(83)는 턴온된다. 그러면 N3 노드는 상기 Vdd 레벨이 된다. N3 노드가 Vdd 레벨이므로 상기 제2 노아 게이트(91)의 출력은 논리 로우가 된다. 그러면 상기 제9 NMOS트랜지스터(87)는 턴오프되고 상기 제4 인버터(95)의 출력 신호 즉, OUT 신호는 논리 로우가 된다.
만일 상기 제2 PMOS트랜지스터(83)의 게이트에 입력되는 신호가 논리 하이 레벨, 예컨대 1.6 볼트이면 상기 제2 PNMOS트랜지스터(83)는 턴오프된다. 그러면 상기 N3 노드는 논리 로우가 되어 상기 제1 노아 게이트(91)의 출력 신호는 논리 하이가 된다. 그로 인하여 상기 제9 NMOS트랜지스터(87)는 턴온되어 상기 N3 노드를 접지 전압 레벨로 계속 유지한다. 그리고 상기 제4 인버터(95)의 출력 신호 즉,상기 OUT 신호는 논리 하이가 된다. 상기 OUT 신호가 논리 하이가 되면 상기 제8 NMOS트랜지스터(85)는 턴온되어 상기 N3 노드의 전압 레벨이 접지 전압 레벨이 되게 한다.
도 5는 상기 도 2에 도시된 신호들의 파형도이다. 상기 도 5를 참조하여 상기 도 3과 도 4에 도시된 회로의 동작을 설명하기로 한다.
초기 상태에서 상기 IN 신호는 논리 하이, 예컨대 1.1 볼트이고 상기 POFF 신호는 논리 로우이다. 따라서 상기 제1 NMOS트랜지스터(도 2의 41)와 상기 제3 NMOS트랜지스터(도 2의 45)는 턴오프되므로 N1 노드는 접지 전압 레벨이 되고 상기 N1 노드는 상기 Vdd 레벨이며 상기 OUT 신호는 논리 로우이다.
그러다가 저전력 모드가 되면 상기 POFF 신호는 논리 하이가 되고 상기 IN 신호는 논리 로우가 된다. 그러면 상기 제1 NMOS트랜지스터(도 2의 41)와 상기 제3 NMOS트랜지스터(도 2의 45)는 턴온된다. 상기 제3 NMOS트랜지스터(도 2의 45)가 턴온되면 상기 N1 노드는 상기 VREF 신호에 의해 (VREF-Vtn), 즉 0.8 볼트가 된다. 상기 N1 노드가 0.8 볼트이므로 상기 제5 NMOS트랜지스터(도 3의 65)와 상기 제6 NMOS트랜지스터(도 3의 67)는 턴오프된 상태를 계속 유지한다. 종래에는 상기 1.1 볼트의 IN 신호가 곧바로 상기 제5 내지 제6 NMOS트랜지스터들(도 3의 65,67)의 게이트에 입력되어 상기 제5 내지 제6 NMOS트랜지스터들(도 3의 65,67)은 약하게 턴온되므로 상기 Vdd로부터 상기 제1 PMOS트랜지스터(도 2의 41)와 상기 제5 내지 제6 NMOS트랜지스터들(도 3의 65,67)을 통해서 전류가 흐르므로 전력 소모가 많았다. 하지만 본 발명에서는 상기 도 2와 같이 상기 IN 신호는 상기 캐패시터(도 2의 51)를 통해서 상기 제5 내지 제6 NMOS트랜지스터들(도 3의 65,67)의 게이트에 입력되고 또 상기 VREF 신호가 상기 N1 노드에 인가되어 상기 N1 노드는 0.8 볼트로 유지된다. 때문에 상기 제5 내지 제6 NMOS트랜지스터들(도 3의 65,67)은 턴오프되어 전류가 흐르지않게 되므로 전력 소모가 매우 많이 감소된다. 상기 제5 NMOS트랜지스터(도 3의 65)가 턴오프되면 상기 N1 노드의 전압이 초기 상태에서보다 약간 낮아진다. 그러나 상기 OUT 신호는 초기 상태와 마찬가지로 논리 하이 상태를 계속 유지한다.
이 상태에서 상기 IN 신호가 논리 하이 예컨대 1.9 볼트가 되면 상기 N1 노드는 1.6 볼트로 승압된다. 그 이유는 상기 IN 신호가 논리 하이일 때의 전압인 1.9 볼트와 상기 IN 신호가 논리 로우일 때의 전압인 1.1 볼트와의 차이 전압인 0.8 볼트가 상기 N1 노드의 프리차지 전압인 0.8 볼트와 합해지기 때문이다. 그러면 상기 제5 내지 제6 NMOS트랜지스터들(도 3의 65,67)이 턴온되어 상기 N2 노드의 전압은 접지 전압 레벨로 강하된다. 따라서 상기 OUT 신호는 논리 하이가 된다.
그러다가 정상 모드가 되면 상기 POFF 신호는 논리 로우로 된다. 그러면 상기 제1 NMOS트랜지스터(도 2의 41)와 상기 제3 NMOS트랜지스터(도 2의 45)는 턴오프되고 상기 제4 NMOS트랜지스터(도 2의 47)는 턴온되어 상기 N1 노드는 접지 전압 레벨로 된다. 그로 인하여 상기 제5 내지 제6 NMOS트랜지스터들(도 3의 65,67)은 턴오프되고 상기 N2 노드는 Vdd 레벨이 된다. 따라서 상기 OUT 신호는 논리 로우가 된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명의 입력 버퍼에 의하면, 저전력 모드에서 입력 신호인 상기 IN 신호가 논리 로우일 경우 상기 구동부의 제5 내지 제6 NMOS트랜지스터가 턴오프되므로 상기 입력 버퍼를 통해 흐르는 전류는 종래에는 100[㎂]보다 많이 흐르지만 본 발명에서는 10[㎂]의 전류가 흐르므로 전력 소모는 종래에 비해 대폭 감소된다.

Claims (10)

  1. 반도체 메모리 장치의 입력 버퍼에 있어서,
    상기 반도체 메모리 장치의 외부로부터 입력 신호가 일단에 입력되는 캐패시터;
    상기 캐패시터의 타단을 논리 로우 레벨의 소정의 전압으로 프리차지시키는 프리차지 수단; 및
    상기 캐패시터의 타단에 연결되어 상기 입력 신호가 논리 로우 레벨의 TTL 전압이면 출력 신호는 인에이블되고 상기 입력 신호가 논리 하이 레벨의 TTL 레벨이면 출력 신호는 디세이블되는 구동부를 구비하는 것을 특징으로하는 반도체 메모리 장치의 입력 버퍼.
  2. 제1항에 있어서, 상기 캐패시터는
    상기 입력 신호가 제1 전극에 입력되고 저전력 모드가 되면 논리 하이가 되는 제어 신호에 게이트가 연결되며 상기 캐패시터의 일단에 제2 전극이 연결된 제1 NMOS트랜지스터를 더 구비하는 것을 특징으로하는 반도체 메모리 장치의 입력 버퍼.
  3. 제1항에 있어서, 상기 프리차지 수단은
    논리 로우 레벨의 TTL 전압과 논리 하이 레벨의 TTL 전압의 중간 전압이 제1 전극과 게이트에 입력되는 제2 NMOS트랜지스터; 및
    상기 제1 NMOS트랜지스터의 제2 전극에 제1 전극이 연결되고 저전력 모드가 되면 논리 하이가 되는 제어 신호에 게이트가 연결되며 상기 캐패시터의 타단에 제2 전극이 연결된 제3 NMOS트랜지스터로 구성하는 것을 특징으로하는 반도체 메모리 장치의 입력 버퍼.
  4. 제1항에 있어서, 상기 캐패시터는
    상기 캐패시터의 타단에 제1 전극이 연결되고 정상 모드일 경우에 논리 하이가 되는 제어 신호에 게이트가 연결되며 접지 전압에 제2 전극이 연결된 제4 NMOS트랜지스터를 그 타단에 더 구비하는 것을 특징으로하는 반도체 메모리 장치의 입력 버퍼.
  5. 제1항에 있어서, 상기 구동부는
    CMOS 레벨의 전원 전압에 연결된 저항;
    상기 저항에 제1 전극이 연결된 제1 PMOS트랜지스터;
    상기 제1 PMOS트랜지스터의 제2 전극에 제1 전극이 연결되고 상기 캐패시터의 타단에 게이트가 연결된 제5 NMOS트랜지스터;
    상기 제5 NMOS트랜지스터의 제2 전극과 게이트에 각각 제1 전극과 게이트가 연결되고 접지 전압에 제2 전극이 연결된 제6 NMOS트랜지스터;
    상기 제5 NMOS트랜지스터의 제1 전극과 저전력 모드가 되면 논리 로우가 되는 다른 제어 신호를 입력으로하는 제1 노아 게이트;
    상기 제1 노아 게이트의 출력을 입력으로하는 제1 인버터; 및
    상기 제1 인버터의 출력을 입력으로하고 출력은 상기 제1 PMOS트랜지스터의 게이트로 입력되어 상기 출력 신호를 출력하는 제2 인버터로 구성하는 것을 특징으로하는 반도체 메모리 장치의 입력 버퍼.
  6. 제4항에 있어서, 상기 구동부는
    상기 제5 NMOS트랜지스터의 제1 전극에 제1 전극이 연결되고 상기 노아 게이트의 출력단에 게이트가 연결되며 접지 전압에 제2 전극이 연결된 제7 NMOS트랜지스터를 더 구비하며, 상기 제1 노아 게이트의 출력이 논리 하이이면 상기 제5 NMOS트랜지스터의 제1 전극은 접지 전압 레벨로 되는 것을 특징으로하는 반도체 메모리 장치의 입력 버퍼.
  7. 제1항에 있어서, 상기 논리 로우 레벨의 TTL 전압은 1.1 볼트이고, 상기 논리 하이 레벨의 TTL 전압은 1.9 볼트인 것을 특징으로하는 반도체 메모리 장치의 입력 버퍼.
  8. 제1항에 있어서, 상기 구동부는
    CMOS 레벨의 전원 전압에 연결된 다른 저항;
    상기 다른 저항에 제1 전극이 연결되고 상기 캐패시터의 타단에 게이트가 연결된 제2 PMOS트랜지스터;
    상기 제2 PMOS트랜지스터의 제2 전극에 제1 전극이 연결되고 접지 전압에 제2 전극이 연결된 제8 NMOS트랜지스터;
    상기 제8 NMOS트랜지스터의 제1 전극과 저전력 모드가 되면 논리 로우가 되는 다른 제어 신호를 입력으로하는 제2 노아 게이트;
    상기 제2 노아 게이트의 출력을 입력으로하는 제3 인버터; 및
    상기 제3 인버터의 출력을 입력으로하고 출력은 상기 제8 NMOS트랜지스터의 게이트로 입력되어 상기 출력 신호를 출력하는 제4 인버터로 구성하는 것을 특징으로하는 반도체 메모리 장치의 입력 버퍼.
  9. 제7항에 있어서, 상기 구동부는
    상기 제8 NMOS트랜지스터의 제1 전극에 제1 전극이 연결되고 상기 제2 노아 게이트의 출력단에 게이트가 연결되며 접지 전압에 제2 전극이 연결된 제9 NMOS트랜지스터를 더 구비하며, 상기 제2 노아 게이트의 출력이 논리 하이이면 상기 제9 NMOS트랜지스터의 제1 전극은 접지 전압 레벨로 되는 것을 특징으로하는 반도체 메모리 장치의 입력 버퍼.
  10. 제1항에 있어서, 상기 소정의 전압은 0.8볼트인 것을 특징으로하는 바도체 메모리 장치의 입력 버퍼.
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