KR19990023620A - 메모리 소자용 입력 인터페이스 레벨 판정기 - Google Patents

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Abstract

메모리 소자 동작시 상기 소자의 입력 인터페이스 레벨을 판정하기 위해서, 정전압을 발생하기 위한 정전압 발생기를 제공한다. 상기 정전압을 수신하도록 결합되는 비교기는 상기 정전압을 제1 또는 제2 기준 전압과 비교한다. 상기 제1 및 제2 기준 전압은 메모리 소자의 외부핀을 통하여 상기 비교기에 선택적으로 인가된다. 비교기로 부터 발생된 비교 결과를 수신하기 위해 접속 제어부가 결합된다. 접속 제어기는 제1 기준 전압과 관련된 비교 결과에 응답하여, 메모리 소자에 포함된 외부핀과 입력 버퍼 간의 전기적 접속을 확립한다. 예로서, SSTL(Stub Series Terminated Logic) 레벨에서 메모리 소자를 동작시키기 위해 제1 기준 전압이 사용된다. 한편, 접속 제어기는 제2 기준 접압과 관련된 비교 결과에 응답하여, 외부핀과 입력 버퍼 간의 전기적 접속을 방지한다. 따라서, 예로서 접속 제어기는 메모리 소자가 LVTTL(Low Voltage Transistor-Transistor Logic) 레벨에서 동작할 수 있도록 한다.

Description

메모리 소자용 입력 인터페이스 레벨 판정기
본 발명은 IC(집적 회로) 메모리 소자들을 제조하기 위한 개량된 기술에 관한 것으로, 특히 메모리 소자에 포함되어 IC 제조 공정 동안 메모리의 입력 인터페이스 레벨을 영속적으로 판정할 필요를 제거하는 입력 인터페이스 레벨 판정기(input interface level determiner)에 관한 것이다.
통상 메모리 소자들에 의해 인식 가능한 전압 레벨을 한정하기 위해 LVTTL(Low Voltage Transistor-Transistor Logic)이 사용된다. DRAMs(dynamic random access memories)는 LVTTL 레벨에서 데이타를 수용 및 제공한다. DRAM 내에 구비되고 상기 레벨이 공급되는 입력 버퍼 또는 수신기는 전압이 고전압으로 될 것인지 또는 저전압으로 될 것인지 인식해야 한다.
LVTTL 규격에 따르면, 2.0V[즉, VIH min(Voltage Input High min)]보다 큰 모든 전압을 고전압으로서 판정하고, 0.8V [VIL max(Voltage Input Low max)]보다 낮은 모든 전압을 저전압으로서 인식한다.
최근, SSTL(Stub Series terminated Logic) 규격 또는 표준은 LVTTL 설계로 부터 비교적 간단한 업그레이드 경로를 제공하는 것을 목적으로 특별히 개발되어 왔다. 특히 SSTL 규격은 버스들이 비교적 큰 스터브(stub)로 부터 격리되어야만 하는 상황에서 동작을 개선시키는데 목적이 있다. SSTL 레벨에서 메모리 셀을 동작시키기 위해서는 사용자가 기준 레벨 VREF(통상, 약 1.5V)을 결정할 필요가 있다. 일반적으로, SSTL 규격은 (VREF + 0.4)V보다 큰 모든 전압들을 고전압으로 판정하고, (VREF - 0.4)V보다 낮은 모든 전압을 저전압으로서 인식함을 나타낸다. 상술한 값 ±0.4V는 (예를 들어)회로 설계에 따라 미소하게 변경될 수 있음을 주지하기 바란다. SSTL 표준은 1996년 3월, 일본 전자 산업 협회 표준에 의해 발행된 Stub Series Terminated Logic for 3.3V(SSTL_3) 제하의 논문에 상세히 개시되어 있다.
일례로서, LVTTL은 대략 100 MHz까지 동작하는 메모리 소자용으로 사용될 수 있는 한편, SSTL은 동작 주파수 범위가 대략 100 MHz 이상인 메모리 소자용으로 사용된다. 이는 SSTL(대략 0.8V)에서의 전압 스윙(swing)이 LVTTL(대략 2.0V)에서 보다 훨씬 좁다는 사실에 기인할 수 있다. SSTL 레벨에서 동작하는 메모리 소자들의 성능 특성은 LVTTL 레벨에서 동작하는 소자들의 특성보다 더 엄격함을 알 수 있다.
본 발명으로 되돌아 가기전에, 도 1을 참조하여 본 발명과 관련될 수 있는 종래 기술을 간단히 기술하는 것이 좋겠다.
도 1에 도시된 바와 같이, 인터페이스 레벨 판정기(10)는 퓨즈(12)와 접속 제어기(14)로 구성된다. 퓨즈(12)는 전력원 라인(Vcc)와 제어부(14)의 입력 단자 사이에 제공된다. 인터페이스 레벨 판정기(10)로 구비된 메모리 칩이 SSTL 레벨에서 사용될 것으로 가정하면, 퓨즈(12)는 끊어지지 않아 제어부(14)에 전원 전압(Vcc)를 인가하게 된다. 즉, 접속 제어기(14)에 인가되는 하이 논리 레벨(즉, Vcc)은 메모리 칩이 SSTL 레벨에서 사용될 것임을 나타낸다. 한편, 문제의 메모리 칩이 LVTTL 레벨에서 동작한다면, 퓨즈(12)는 적합한 IC 제조 단계에서 끊어져 제어부(14)의 입력 단자를 개방시키게 된다. 상기에서, 퓨즈(12)는 LVTTL 모드인 경우 생략된 와이어에 의해 대체될 수 있음을 알 수 있다.
메모리 칩이 SSTL 레벨로 지정되어 사용될 경우, 기준 전압(VREF)이 외부 단자(16)에 인가된다. 통상 전송 게이트의 형태를 취하는 접속 제어기(14)는 퓨즈(12)를 통하여 하이 논리 레벨(즉, Vcc)에 응답하여 상기 기준 전압 VREF를 통상 차동 트랜지스터쌍의 형태를 취하는 입력 버퍼(18)에 릴레이 또는 전송한다. 그리하여, 데이타 입력 핀(20)을 통하여 버퍼(18)에 인가된 전압은 상술한 바와 같이 기준 전압(VREF)(즉, SSTL 레벨)을 사용하여 하이 또는 로우 논리 레벨로서 인식된다.
한편, LVTTL 레벨에서 동작하는 메모리 칩이 사용되는 경우, 접속 제어기(14)에 퓨즈(12)를 통하여 제공되는 입력이 없으므로 전송 게이트로서 동작하지 않는다. 이 경우, 안전을 위해 핀(16)에 전압이 인가되지 않는다. 이는 입력 버퍼(즉, 차동 트랜지스터쌍)(16)가 LVTTL 레벨에서 데이타 핀(20)에 인가되는 전압을 인식하기 때문이다.
상술한 바와 같이, SSTL 또는 LVTTL 레벨에서 동작하는 메모리 소자는 IC 제조 단계 동안 영속적으로 또는 고유하게 제조된 다음 소자들의 성능 특성이 구현된다. SSTL 모드로 지정된 소정의 소자가 LVTTL 레벨에서 사용가능하지 않고 SSTL 모드용으로도 부적합한 경우를 고려해본다. 이 경우, 실제로 소자의 인터페이스 모드를 변경시키는 것이 불가능하여 양호한 소자의 수율을 저하시키게 된다.
따라서, 본 발명의 목적은 IC 제조 공정 동안 메모리의 입력 인터페이스 레벨을 영속적으로 판정할 필요가 없는 개량된 기술을 제공하는 데 있다.
간단히, 이 목적은 소자 동작시 메모리 소자의 입력 인터페이스 레벨을 판정하기 위해 정전압을 발생하기 위한 정전압 발생기를 제공하는 기술에 의해 달성된다. 비교기가 정전압을 수신하기 위해 결합되어 상기 정전압과 제1 또는 제2 기준 전압을 비교한다. 상기 제1 및 제2 기준 전압은 메모리 소자의 외부핀을 통하여 비교기에 선택적으로 인가된다. 접속 제어기가 비교기로 부터 발생된 비교 결과를 수신하기 위해 결합된다. 접속 제어기는 제1 기준 전압에 관련된 비교 결과에 응답하여 메모리 소자에 구비된 외부핀과 입력 버퍼 사이의 전기적 접속을 확립한다. 예를 들어, 제1 기준 전압이 SSTL 레벨에서 메모리 소자를 동작시키기 위해 사용된다. 한편, 접속 제어기는 제2 기준 전압과 관련된 비교 결과에 응답하여 외부핀과 입력 버퍼 간의 전기적 접속을 방지한다. 따라서, 예로서 접속 제어기는 메모리 소자가 LVTTL 레벨에서 동작할 수 있게 한다.
본 발명의 일양태는 메모리 소자에 제공된 인터페이스 레벨 판정기에 있고, 상기 인터페이스 레벨 판정기는 정전압을 발생하기 위한 정전압 발생기; 정전압을 수신하기 위해 결합되는 비교기로서, 메모리 소자의 외부핀을 통하여 비교기에 선택적으로 인가되는 제1 또는 제2 기준 전압과 상기 정전압을 비교하는 비교기; 및 비교기로 부터 발생된 비교 결과를 수신하기 위해 결합되는 접속 제어기로서, 제1 기준 전압에 관련된 비교 결과에 응답하여 메모리 소자에 제공된 입력 핀과 입력 버퍼 간의 전기적 접속을 설계하는 접속 제어기를 포함하는 것을 특징으로 한다.
본 발명의 다른 양태는 메모리 소자에 제공된 인터페이스 레벨 판정기에 있고, 상기 인터페이스 레벨 판정기는 정전압을 발생하기 위한 정전압 발생기; 정전압을 수신하기 위해 결합되는 비교기로서, 메모리 소자의 외부핀을 통하여 비교기에 선택적으로 인가되는 제1 또는 제2 기준 전압과 상기 정전압을 비교하는 비교기; 및 비교기로 부터 발생된 비교 결과를 수신하기 위해 결합되는 접속부로서, 제1 기준 전압에 관련된 비교 결과에 응답하여 제1 기준 전압을 통과시키는 접속 제어기; 및 상기 접속 제어기로 부터의 제1 기준 전압을 래치시키기 위해 결합된 래치로서, 메모리 소자에 제공된 입력 버퍼에 상기 래치된 제1 기준 전압을 인가하는 래치를 포함하는 것을 특징으로 한다.
도 1은 종래의 인터페이스 레벨 제어기를 개략적으로 도시하는 도면.
도 2는 본 발명의 제1 실시예를 도시하는 도면.
도 3은 도 2에 도시된 일부 블럭들을 상세히 도시하는 블럭도.
도 4는 도 2에 이미 도시된 블럭들이 생략된 제2 실시예를 도시하는 블럭도.
도면의 주요 부분에 대한 부호의 설명
18 : 입력 버퍼 30 : 인터페이스 레벨 판정기
32 : 정전압 발생기 34 : 비교기
36 : 접속 제어기
본 발명의 특성 및 장점들은 첨부된 도면과 관련한 이하의 설명으로 부터 더욱 명백해질 것이며, 첨부된 도면에서 동일 수단들은 동일한 참조 번호로 표기한다.
본 발명의 실시예를 도 2 및 도 3을 참조하여 설명할 것이다.
도 2에 도시된 바와 같이, 인터페이스 레벨 판정기(30)는 정전압 발생기(32), 비교기(34), 및 접속 제어기(36)를 포함한다. 이와는 달리, 제1 실시예는 도 1에 도시된 종래의 구성과 거의 동일하다. 접속 제어기(36)는 도 4에서의 대응부(14)와 유사하고 전송 게이트의 형태를 취한다. 도 1과 연관하여 이미 언급된 블럭 또는 부분에 대한 설명은 문맥상 필요되는 부분을 제외하고는 설명을 간단히 하기 위해 생략할 것이다.
본 발명의 목적은 IC 제조 공정 동안 입력 인터페이스 모드의 회복할 수 없는 판정 특성을 제거하는 데 있다.
도 3은 이미 공지된 도 2의 블럭(32 및 34)의 회로 구성을 도시하고 있다. 도 3에 도시된 정전압 발생기(32)는 두개의 레지스터(R1 및 R2)로 구성된 전압 분할기이다. 한편, 비교기는 전류 미러 회로를 형성하는 두개의 p- 채널 트랜지스터(P1 및 P2)를 포함하고, 차동 증폭기를 구성하는 3개의 n-채널 트랜지스터(N1 내지 N3)를 더 포함한다.
설명의 편이를 위해, SSTL 모드에 사용 적합한 기준 전압(VREF)은 대략 1.5V이고 전원(Vcc)은 대략 3.3V이다. 또한, 정전압 발생기(32)는 대략 2.4V인 전압(Vn)을 발생한다. 사용자가 제작자의 지시에 따라 메모리 소자를 SSTL 모드로 둘 경우, 사용자는 VREF를 핀(16)에 인가한다. 따라서, 이 경우 비교기(34)는 하이 논리 레벨을 발생하여 이를 접속 제어기(36)에 인가한다. 그리하여, 핀(16)에 인가된 VREF는 접속 제어기(36)를 통하여 입력 버퍼(18)에 인가된다.
한편, 사용자가 제작자의 지시에 따라 메모리 소자를 LVTTL 모드로 둘 경우, 사용자는 Vcc를 핀(16)에 인가한다. 따라서, 비교기(34)는 이 경우 로우 논리 레벨을 발생하여 이를 접속 제어기(36)에 인가한다. 이 경우, 제어부(36)가 동작하지 않아 입력 버퍼(18)에 전송되는 전압은 없다. 그리하여, 입력 버퍼(18)는 LVTTL 모드에서 동작한다.
본 발명의 제2 실시예는 도 4를 참조하여 기술할 것이다. 제2 실시예는 제1 실시예의 블럭에 래치(40)가 부가되는 것을 포함한다. 도 4에 도시된 바와 같이, 래치(40)는 통상의 형태를 갖고 n-채널 트랜지스터(N4)와 두개의 인버터(INV1 및 INV2)를 포함한다. 하이 논리 레벨로 나타내는 제어 신호가 트랜지스터(N4)의 게이트에 인가될 경우 트랜지스터(N4)는 도통된다. 래치(40)가 초기의 출력 상태를 유지함에 따라서, 버퍼(18)에서의 입력 전압 인식 동작은 메모리가 SSTL 모드에서 동작하는 동안은 VREF의 원치않는 전압 변경에 의해 악영향 받지 않는다.
상술한 기재는 본 발명을 단지 2개의 가능한 실시예로만 나타낸 것이고 본 발명은 이에 특별히 제한되지 않음을 주지하기 바란다.
이상 설명한 바와 같이, 본 발명은 SSTL 또는 LVTTL 레벨에서 동작하는 메모리 소자가 IC 제조 단계 동안 영속적 또는 고유하게 제조된 다음 소자들의 성능 특성이 구현됨으로써, 소자의 인터페이스 모드를 변경시키는 것이 실제로 불가능하여 양호한 소자의 수율을 저하시키게 되는 문제를 해결하기 위한 것이다. 따라서, 본 발명은 소자 동작시 메모리 소자의 입력 인터페이스 레벨을 판정하기 위해 정전압을 발생하기 위한 정전압 발생기를 제공하는 기술로서, 정전압을 수신하기 위해 결합된 비교기에서 상기 정전압과 제1 또는 제2 기준 전압을 비교하고, 접속 제어기에서 비교기로 부터 발생된 비교 결과를 수신하여, 제1 기준 전압과 관련된 비교 결과에 응답하여 메모리 소자에 구비된 외부핀과 입력 버퍼 사이의 전기적 접속을 확립함으로써 제1 기준 전압이 SSTL 레벨에서 메모리 소자를 동작시키기 위해 사용되는 한편, 제2 기준 전압과 관련된 비교 결과에 응답하여 외부핀과 입력 버퍼 간의 전기적 접속을 방지함으로써, 메모리 소자가 LVTTL 레벨에서 동작할 수 있게 한다. 그리하여, IC 제조 공정 동안 메모리의 입력 인터페이스 레벨을 영속적으로 판정할 필요가 없다.

Claims (7)

  1. 메모리 소자에 제공된 인터페이스 레벨 판정기에 있어서,
    정전압을 발생시키는 정전압 발생기;
    상기 정전압을 수신하도록 결합되며, 상기 메모리 소자의 외부핀을 통하여 자신에 선택적으로 인가되는 제1 또는 제2 기준 전압중 어느 하나와 상기 정전압을 비교하는 비교기; 및
    상기 비교기로 부터의 비교 결과를 수신하도록 결합되며, 상기 제1 기준 전압과 관련된 비교 결과에 응답하여, 상기 메모리 소자에 제공된 상기 외부핀과 입력 버퍼 간의 전기적 접속을 확립하는 접속 제어기
    를 포함하는 것을 특징으로 하는 인터페이스 레벨 판정기.
  2. 제1항에 있어서, 상기 제1 기준 전압은 상기 메모리 소자를 SSTL(Stub Series Terminated Logic) 레벨에서 동작시키기 위해 사용되는 것을 특징으로 하는 인터페이스 레벨 판정기.
  3. 제1항에 있어서, 상기 접속 제어기는 상기 제2 기준 전압과 관련된 비교 결과에 응답하여, 상기 외부핀과 상기 입력 버퍼 간의 전기적 접속을 방지함으로써 상기 메모리 소자가 LVTTL(Low Voltage Transistor-Transistor Logic) 레벨에서 동작할 수 있게 하는 것을 특징으로 하는 인터페이스 레벨 판정기.
  4. 제1항에 있어서, 상기 접속 제어기와 상기 입력 버퍼 간에 상호 접속된 래치를 더 포함하는 것을 특징으로 하는 인터페이스 레벨 판정기.
  5. 메모리 소자에 제공된 인터페이스 레벨 판정기에 있어서,
    정전압을 발생하기 위한 정전압 발생기;
    상기 정전압을 수신하도록 결합되며, 상기 메모리 소자의 외부핀을 통하여 자신에 선택적으로 인가되는 제1 또는 제2 기준 전압 중 어느 하나와 상기 정전압을 비교하는 비교기;
    상기 비교기로부터의 비교 결과를 수신하도록 결합되며, 상기 제1 기준 전압에 관련된 비교 결과에 응답하여, 상기 제1 기준 전압을 통과시키는 접속 제어기; 및
    상기 접속 제어기로부터 상기 제1 기준 전압을 래치시키도록 결합되는 래치- 상기 래치된 제1 기준 전압은 상기 메모리 소자에 제공된 입력 버퍼에 인가됨-
    를 포함하는 것을 특징으로 하는 인터페이스 레벨 판정기.
  6. 제5항에 있어서, 상기 제1 기준 전압은 상기 메모리 소자를 SSTL(Stub Series Terminated Logic) 레벨에서 동작시키기 위해 사용되는 것을 특징으로 하는 인터페이스 레벨 판정기.
  7. 제5항에 있어서, 상기 접속 제어기는 상기 제2 기준 전압에 관련된 상기 비교 결과에 응답하여, 상기 외부핀과 상기 입력 버퍼 간의 전기적 접속을 방지함으로써 상기 메모리 소자를 LVTTL(Low Voltage Transistor-Transistor Logic) 레벨에서 동작할 수 있게 하는 것을 특징으로 하는 인터페이스 레벨 판정기.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100429919B1 (ko) * 2000-06-05 2004-05-04 닛뽕덴끼 가부시끼가이샤 반도체 장치 및 그 테스트 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1051262C (zh) * 1994-06-20 2000-04-12 三菱重工业株式会社 连续铸造装置的冷却筒及其制造方法
JPH1188146A (ja) * 1997-09-04 1999-03-30 Fujitsu Ltd レベルインターフェース回路
JP4216415B2 (ja) 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
JP2002133895A (ja) * 2000-08-17 2002-05-10 Toshiba Corp アンチフューズを用いたリダンダンシ回路及び半導体メモリにおける不良アドレス検索方法
US6434060B1 (en) * 2001-07-31 2002-08-13 Hewlett-Packard Company Write pulse limiting for worm storage device
KR100502664B1 (ko) 2003-04-29 2005-07-20 주식회사 하이닉스반도체 온 다이 터미네이션 모드 전환 회로 및 그방법
CN101617371B (zh) * 2007-02-16 2014-03-26 莫塞德技术公司 具有多个外部电源的非易失性半导体存储器
KR101846925B1 (ko) * 2011-03-21 2018-04-09 삼성전자주식회사 휴대 단말기 및 이의 인터페이스 방법
CN105469817B (zh) 2015-11-26 2018-06-12 上海兆芯集成电路有限公司 数据接收芯片
CN106226685A (zh) * 2016-09-10 2016-12-14 苏州创必成电子科技有限公司 带有开关控制的多输入数据状态并行检测电路
CN106199297A (zh) * 2016-09-10 2016-12-07 苏州创必成电子科技有限公司 输入数据有效性检测电路
US11271566B2 (en) * 2018-12-14 2022-03-08 Integrated Device Technology, Inc. Digital logic compatible inputs in compound semiconductor circuits
CN219164550U (zh) * 2023-01-04 2023-06-09 国民技术股份有限公司 一种接口电平自适应电路及系统

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05120884A (ja) * 1991-10-28 1993-05-18 Nec Corp 半導体集積回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100429919B1 (ko) * 2000-06-05 2004-05-04 닛뽕덴끼 가부시끼가이샤 반도체 장치 및 그 테스트 방법

Also Published As

Publication number Publication date
CN1208933A (zh) 1999-02-24
US5917759A (en) 1999-06-29
TW408326B (en) 2000-10-11
JPH1166862A (ja) 1999-03-09

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