KR100318428B1 - 전류소모를감소시키는반도체메모리장치의입력버퍼 - Google Patents

Abstract

본 발명은 제1노드(A), 제2노드(B) 및 출력단; 칩외부로부터 TTL 레벨의 입력신호를 게이트단자로 입력받으며 상기 제1노드와 상기 제2노드 사이에 연결된 제1피모스트랜지스터(P1);

상기 입력신호를 게이트단자로 입력받으며 상기 제2노드와 접지전원단 사이에 연결된 제1엔모스트랜지스터(N2); 제어신호(CS)를 게이트단으로 입력받으며 상기 제2노드와 접지전원단 사이에 연결된 제2엔모스트랜지스터(N3); 상기 제2노드에 입력단이 연결되어 상기 출력단으로 출력신호를 출력하는 인버터(31); 및 상기 제어신호(CS)에 응답해서 상기 입력버퍼의 인에이블시 턴온되머 공급전압에서 자신의 문턱전압만큼 다운된 전압레벨을 상기 제1노드로 전달하는 제3엔모스트랜지스터(N1)를 포함하여 이루어진 반도체메모리장치의 입력버퍼에 관한 것으로, 반도체메모리소자의 입력버퍼에서 발생되는 정전류소모를 감소시킴으로 써 저전력 메모리 소자를 실현할 수 있는 효과가 있다.

Description

전류소모를 감소시키는 반도체메모리장치의 입력버퍼

본 발명은 반도체 메모리 장치의 입력버퍼에 관한 것으로, 보다 상세하게는 저소비 전력 소자를 개발하므로서 저소비 전력을 요구하는 제품의 경우에, 이를 적용할 수 있도록 정상 상태의 전원을 공급했을 때에도 칩에 흐르는 정전류(static current, Icc)를 대폭적으로 줄일 수 있는 반도체 메모리 장치의 입력버퍼에 관한 것이다.

통상적으로, 반도체 메모리 장치에는 어드레스신호, 제어신호, 명령어 등의 외부신호를 입력받기 위하여 입력버퍼를 사용하고 있는바, 입력버퍼는 TTL 레벨의 전압을 CMOS 레벨의 전압신호로 버퍼링하는 것을 그 주된 동작으로 한다.

제1도는 종래의 입력버퍼 회로도로서, 이를 통해 일반적인 입력버퍼에 대하여 설명하도록 하겠다.

제1도를 참조하면, 종래의 입력버퍼는 제어신호(CS)를 게이트로 인가받는 피모스트랜지스터 MP1 및 엔모스트랜지스터 MN2와, 입력신호를 게이트로 입력받는 피모스트랜지스터 MP2 및 엔모스트랜지스터 MN1과, 인버터(1)로 구성된다.

제어신호(CS)는 입력버퍼를 인에이블시킬 때 논리 '로우' 레벨로 입력된다. TTL 레벨의 로우레벨인 0.8V 전압이 입력신호로 입력될 때, 엔모스트랜지스터 MN1은 오프되고 피모스트랜지스터 MP2는 온되어 출력노드 N1은 논리 '하이' 레벨이 된다. 그리고, TTL 레벨의 '하이'인 2.4V 전압이 입력신호로 입력될 때, 앤모스트랜지스터 MN1은 온되고 피모스트랜지스터 MP2는 오프되어 출력노드 N1은 논리 '로우' 레벨이 된다. 그리고, 노드 N1의 신호는 인버터(1)를 거쳐 반전되어 메모리 소자 내부로 최종 출력된다.

한편, TTL 로직 '하이' 레벨이 인가되는 경우에는 NMOS 트랜지스터(N2)는 턴온되고, PMOS 트랜지스터(P2)는 턴오프 상태를 유지하여야 하는데, 로우 액티브 신호(논리 '로우' 레벨로 입력버퍼를 인에이블시키는 신호)인 제어신호 CS를 입력받는 피모스트랜지스터 MP1이 턴온되어 있으므로 피모스트랜지스터 MP1의 드레인 단자의 전위는 거의 공급전압 Vcc의 전위와 동일하게 되고 TTL 레벨의 로직 '하이'는대략 2.4V가 되므로, 피모스트랜지스터 MP2는 턴오프 상태를 유지하지 못하고 약하게 턴온된다(여기서, Vcc는 통상 5V 또는 3.3 V임). 이에 의해 공급전원단 Vcc으로 부터 접지전원단 Vss로 전류경로가 형성되어 정전류가 흐르게 된다.

메모리 소자, 특히 SRAM(Static Random Access Memory)에서는 상기와 같은 입력버퍼가 보통 20개정도 쓰이는데, 이를 감안하면 불필요한 전력이 매우 크게 소모된다는 문제점이 발생되게 된다. 또한, 경우에 따라서는 오동작을 할 우려가 있다.

제2도는 제1도에 도시된 입력버퍼의 전류특성 그래프를 나타내고 있는데, 전원전압(Vcc)에 대한 각각의 트랜지스터에 흐르는 전류와 정전류(Icc)를 나타내고 있다.

본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 정전류를 감소시켜 저전력 메모리 소자의 실현을 이룰 수 있는 반도체메모리장치의 입력버퍼를 제공하는데 그 목적이 있다.

본 발명은 정전류를 감소시킴과 동시에 안정된 동작을 이루는 반도체메모리장치의 입력버퍼를 제공하는데 다른 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체메모리장치의 입력버퍼는, 제1노드, 제2노드 및 출력단; 칩외부로부터 TTL 레벨의 입력신호를 게이트단자로 입력받으며 상기 제1노드와 상기 제2노드 사이에 연결된 제1피모스트랜지스터; 상기 입력신호를 게이트단자로 입력받으며 상기 제2노드와 접지전원단 사이에 연결된 제1엔모스트랜지스터; 제어신호를 게이트단으로 입력받으며 상기 제2노드와 상기 접지전원단 사이에 연결된 제2엔모스트랜지스터; 상기 제2노드에 입력단이 연결되어 상기 출력단으로 출력신호를 출력하는 인버터; 및 공급전원단과 상기 제1노드 사이에 연결되고, 인버터(P2, N4)에 의해 상기 제어신호의 반전신호를 게이트단으로 입력받아, 상기 입력버퍼의 인에이블시 공급전압에서 자신의 문턱전압만큼 다운된 전압레벨을 상기 제1노드로 전달하는 제3엔모스트랜지스터를 포함하여 이루어진다.

바람직하게, 본 발명의 반도체메모리장치는 상기 인버터의 출력을 게이트단자로 입력받으며 공급전원단과 상기 제2노드 사이에 연결된 제2피모스트랜지스터를 더 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

제3도는 본 발명의 일실시예에 따른 저전력 입력버퍼의 구성을 나타내는 회로도이다.

제3도를 참조하면, 제1노드(A)와 노드B 사이에는 칩외부로부터 TTL 레벨의 입력신호를 게이트단자로 입력받는 피모스트랜지스터 P1이 접속 구성되어 있고, 노드B와 접지전원단 Vss 사이에는 상기 입력신호를 게이트단자로 입력받는 제1엔모스트랜지스터(N2)가 접속 구성되어 있고, 노드B와 접지전원단 Vss 사이에는 제어신호 CS를 게이트단으로 입력받는 제2엔모스트랜지스터(N3)이 접속 구성되어 있으며, 노드B에는 자신의 입력단이 연결되어 상기 출력단으로 출력신호를 출력하는 인버터 31이 구성되어 있다. 상기 구성은 앞서 제1도에서 보여준 종래기술의 대응되는 구성과 그 접속 및 작용이 동일하다.

본 발명은 이러한 구성에서 공급전원단 Vcc와 제1노드(A) 사이에 연결된 제3엔모스트랜지스터(N1)을 구성하고, 상기 제3엔모스트랜지스터(N1)이 입력버퍼의 인에이블시 턴온되고 입력버퍼의 디스에이블시 턴오프되도록 제어신호 CS의 반전신호를 게이트단자로 입력받도록 하였다. 피모스트랜지스터 P2 및 엔모스트랜지스터 N4는 제어신호 CS를 반전시켜 상기 제3엔모스트랜지스터(N1)의 게이트단자로 출력하는 인버터이다. 또한, 공급전원단 Vcc와 노드B 사이에는 인버터 31의 출력을 게이트단자로 입력받는 제2엔모스트랜지스터(P3)을 접속 구성하였다.

이러한 구성에 의해 본 발명의 입력버퍼는 정전류를 감소시키면서 안정된 동작을 수행하게 되는바, 이하에서 이러한 동작을 구체적으로 설명한다.

(1) 제어신호 CS가 논리 '로우'일 경우

이때 입력버퍼는 인에이블되고 입력신호의 논리 레벨에 따라 출력신호는 결정된다.

먼저, 입력신호가 TTL 레벨 로직 '하이'(약 2.4V)로 입력될 때, 제1엔모스트랜지스터(N2)는 턴온되고 피모스트랜지스터 P1은 턴오프되어 노드B는 논리 '로우' 레벨이 된다. 이때, 종래에는 제1노드(A)의 전위가 거의 공급전압 Vcc 레벨이였기 때문에 피모스트랜지스터 P1이 턴오프 상태를 유지하지 못하고 약하게 턴온되었으나, 본 발명에서는 제3엔모스트랜지스터(N1)에 의해 제1노드(A)가 공급전위 Vcc -V_TN(제3엔모스트랜지스터(N1)의 문턱전압)의 전압레벨을 갖기 때문에 피모스트랜지스터 P1이 약하게 턴온되지 않는다. 따라서, 정전류가 발생되는 것을 방지할 수 있다. 본 실시예에 있어서 제3엔모스트랜지스터(N1)의 문턱전압은 약 0.8 내지 1.2V 값을 갖는 트랜지스터로 구성하여야 하나 이는 회로의 특성상 적합하게 구성할 수 있다.

다음, 입력신호가 TTL 레벨 로직 '로우'(약 0.8V)로 입력될 때, 제1엔모스트랜지스터(N2)는 턴오프되고 제1피모스트랜지스터(P1)은 턴온되어 노드B는 논리 '하이' 레벨이 된다. 이때 제1노드(A)가 Vcc - V_TN의 전압레벨을 갖고 있어서 제2노드(B)는 공급전압 Vcc 까지 도달하지 못하게 되는데, 제2엔모스트랜지스터(P3)에 의해 제2노드(B)는 풀(full) Vcc로 보상된다. 이에 의해 제2노드(B)는 입력신호에 따라서 공급전압과 접지전압 사이에서 풀 스윙하도록 하여준다.

(2) 제어신호 CS가 논리 '하이'일 경우

이때에는 제3엔모스트랜지스터(N1)이 턴오프되어 입력버퍼가 디스에이블되며(스탠바이 상태), 제2엔모스트랜지스터(N3)이 턴온되어 제2노드(B)는 안정된 로우 레벨이 된다.

제 4 도는 본 발명의 입력버퍼의 전류특성을 나타낸 그래프로서, 전원전압(Vcc)에 대한 각각의 트랜지스터에 흐르는 전류와 정전류(Iss)를 나타내고 있는데, 제 2 도와 비교하여 낮은 정전류(Icc)가 발생됨을 알 수 있다.

상기와 같이 이루어지는 본 발명은 메모리소자의 입력버퍼에서 발생되는 전류소모를 감소시킴으로써 저전력 메모리 소자를 실현할 수 있는 효과가 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

제1도는 종래의 입력버퍼 회로도,

제2도는 제1도의 전류특성 그래프,

제3도는 본 발명의 일실시예에 따른 입력버퍼 회로도,

제4도는 제3도의 전류특성 그래프.

* 도면의 주요부분에 대한 부호의 설명

P1, P2, P3 : 피모스(PMOS)트랜지스터

N1, N2, N3, N4 : 엔모스(NMOS)트랜지스터

31 : 인버터

Claims (3)

1. 반도체메모리장치의 입력버퍼에 있어서,

   제1노드(A), 제2노드(B) 및 출력단;

   칩외부로부터 TTL 레벨의 입력신호를 게이트단자로 입력받으며 상기 제1노드와 상기 제2노드 사이에 연결된 제1피모스트랜지스터(P1);

   상기 입력신호를 게이트단자로 입력받으며 상기 제2노드와 접지전원단 사이에 연결된 제1엔모스트랜지스터(N2),

   제어신호(CS)를 게이트단으로 입력받으며 상기 제2노드와 상기 접지전원단 사이에 연결된 제2엔모스트랜지스터(N3);

   상기 제2노드에 자신의 입력단이 연결되어 상기 출력단으로 출력신호를 출력하는 인버터(31); 및

   공급전원단과 상기 제1노드 사이에 연결되고, 인버터(P2, N4)에 의해 상기 제어신호의 반전신호를 게이트단으로 입력받아, 상기 입력버퍼의 인에이블시 공급전압에서 자신의 문턱전압만큼 다운된 전압레벨을 상기 제1노드로 전달하는 제3엔모스트랜지스터(N1)

   을 포함하여 이루어진 반도체메모리장치의 입력버퍼.
2. 제1항에 있어서,

   상기 제2노드의 논리 하이 전압레벨을 보상하기 위하여, 상기 인버터(31)의출력을 게이트단자로 입력받으며 공급전원단과 상기 제2노드 사이에 연결된 제2피모스트랜지스터(P3)를 더 포함하여 이루어진 반도체메모리장치의 입력버퍼.
3. 제1항에 있어서,

   상기 제3엔모스트랜지스터는 0.8 내지 1.2V의 문턱전압을 갖는 것을 특징으로 하는 반도체메모리장치의 입력버퍼.