KR100384396B1 - 개선된데이타출력버퍼 - Google Patents

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Abstract

반도체 회로장치에서 사용하기 위한 특유하게 배치된 3-상 출력버퍼(12)는 반도체 회로장치에서 발생된 제어신호에 응답하고 출력 터미날에서 그라운드 이하의 전압레벨에 응답하여 드레인 전류 및 기판 전류의 낭비를 방지하며, 출력 터미날을 구동하는 풀-업 노드의 캐패시턴스를 감소시킨다. 출력버퍼는 공통전압에 대한 적어도 하나의 전압레벨을 제공하는 전력공급신호와; 출력 터미날과; 풀-업 노드상에 제1 제어전압을 제공하여 제어신호에 응답하는 제1 회로와; 풀-다운 노드상에 제2 제어전압을 제공하여 제어신호에 응답하는 제2 회로를 포함한다. 또, 출력버퍼는 풀-업 노드상의 전압에 응답하며 전력공급신호와 출력 터미날 사이에 결합되는 풀-업 트랜지스터(60)와; 풀-다운 노드상의 전압에 응답하며 공통과 출력 터미날 사이에 결합되는 풀-다운 트랜지스터를 포함한다.

Description

개선된 데이타 출력버퍼
발명의 분야
본 발명은 일반적으로 반도체 칩, 데이타 레지스터 등과같은 반도체 논리장치에 관한 것이다. 특히 본 발명은 공통전압(예컨대, 0 볼트) 이하의 전압을 가진 입력신호에 접속되는 데이타 출력핀을 갖는 상기한 장치에 관한 것이다.
발명의 배경
다양한 타입 및 응용예를 포함하고 있는 반도체 논리장치는, 입력 테이타를 조작 또는 기억하는 논리회로와 조작 또는 기억된 데이타를 장치의 출력 터미날에 제공하는 출력 버퍼를 사용한다. 논리장치의 타입 및/또는 장치가 사용되는 회로 환경에 따라서, 출력버퍼의 출력 터미날은 (종종 -1 볼트 정도로 낮은)네가티브 전압 레벨을 제공하는 하나 이상의 입력신호에 접속될 수 있다. 예를들어 DRAM과 같은 메모리장치의 출력 터미날(또는 "데이타 터미날")은 통상적으로 입력신호를 수신하고 또한 출력신호를 제공한다. 이러한 응용예에서, 메모리장치가 "수신" 또는 "기록" 모드일때, 출력버퍼는 데이타 터미날에서 입력신호에 전압 바이어스를 제공하지 못하도록 디스에이블(disable)된다. 유사하게, 래치의 출력 터미날은, "수신" 모드를 필수적으로 갖지는 않지만, 통상적으로 신호-수신 데이타 버스에 접속되며, 래치의 출력 터미날은 버스에 전압 바이어스를 제공하지 않도록 제어된다.
어떤 경우이던지, 예컨대 -1 볼트 정도로 낮은 네가티브 전압레벨을 제공하는 입력신호에 출력 터미날이 접속될 때, 출력버퍼의 어떤 트랜지스터가 활성화될 수 있다. 예를들어, 터미날에서 하이-레벨 논리신호를 제공하는 출력버퍼의 부분은 통상적으로 출력 터미날에 존재하는 상기 네가티브 전압레벨에 응답하여 활성화되는 트랜지스터와 결합된다. 활성화된 트랜지스터는 상기 출력버퍼 부분을 통하여 그라운드(또는 공통)로 과다한 드레인 전류가 통과하게 하고 과다한 기판 전류가 흐르게 할 수 있다(때때로 "풀-업" 회로로 인용됨). 그 결과 전류가 낭비되고 어떤 경우에는 출력버퍼가 래치-업(latch-up)되어 고장나게 된다.
이러한 문제를 해결하기 위한 한가지 공지된 방법은 하나의 트랜지스터를 사용하는 대신 두 개의 트랜지스터 장치를 직렬로 사용하는 풀-업(pull-up) 회로를 이용하는 것이다. 그러나, 이 방법은 직렬로 된 트랜지스터의 갯수가 2배로 되기 때문에, 동일한 구동력을 갖기 위한 장치의 너비도 2배가 되어야 하고 따라서 상기 장치를 구동하는 전류는 동일한 출력전류를 발생시킬 때 4배가 필요하며, 4배의 공간을 차지하는 단점이 있다. 또한, 직렬-배열된 트랜지트터들을 통해 동일한 레벨의 전류 구동을 이루기 위해, 각각의 트랜지스터 제조시 필요한 너비 요건이 2배로 되어 반도체 공간의 관점에서는 4배 증가로 나타난다. 또, 대용량 캐패시터를 포함하는 제어회로가 직렬-배열된 트랜지스터들을 구동하기 위해 종종 사용되어서, 더 많은 공간을 필요로 하고 출력버퍼의 속도를 저하시킨다. 그러므로, 상기한 방법은 공간, 속도, 전류소비 면에서 부담스러운 것이다.
또다른 방법은 하나의 풀-업 장치를 사용한 풀-업 회로를 이용하는 것인데, 여기에는 출력 터미날에 존재하는 상기한 네가티브 전압레벨에 응답하여 풀-업 장치의 입력(또는 게이트)을 로우-레벨 전압으로 바이어스하도록 배열된 트랜지스터장치 및 저항이 추가된다. 이 방법은 풀-업 장치 양단의 게이트-소오스 전압을 감소시켜, 기판전류를 약간 감소시키고 이 상태에서 드레인 전류의 소비를 약간 감소시킨다. 불행히도, 전류감소의 정도는 비교적 미미하다. 덧붙여서, 풀-업 장치는 출력 터미날에 네가티브 전압레벨이 존재할 때 여전히 액티브(활성)상태이며, 이에 따라 과다한 전류가 출력 터미날을 통해 다른 장치로부터 끌어내어 진다.
전술한 문제점들은 본 발명의 개념 및 실시예와 연관하여 보면 명확해질 것인데, 본 발명은 상기 문제점에 대한 해결방안을 포함하여 여러가지 특징 및 장점을 제공한다.
발명의 개요
일반적으로, 본 발명은 전술한 종래기술의 결점을 극복하기 위한 개선된 반도체 출력버퍼 장치를 제공한다. 예를들어, 출력 터미날(또는 터미날이 칩의 외부 리드에 접속하는 경우 "핀")을 구동하도록 배치된 N-채널 풀업 트랜지스터와 함께 사용될 때, 본 발명은 관련 출력핀이 공통전압 이하의 전압을 가진 입력신호에 접속할 때 풀-업 트랜지스터의 게이트-소오스 전압 및 드레인-소오스 전압을 감소시켜 주어 기판전류의 흐름을 감소시키는 출력버퍼 장치를 제공한다.
한 실시예에서, 본 발명은 제어신호를 발생시키는 논리회로와 제어신호에 응답하는 출력회로를 구비하는 반도체 칩을 제공한다. 출력회로는 출력 터미날과, 출력 터미날을 하이-레벨 전압 쪽으로 바이어스하도록 배열된 입력을 가진 하이-레벨 회로와, 출력 터미날을 로우-레벨 전압 쪽으로 바이어스하는 로우-레벨 회로와, 하이-레벨 회로의 입력에 결합되며 출력 터미날에서 로우-레벨 신호에 응답하는 디스에이블 회로를 포함하며, 로우-레벨 신호는 로우-레벨 전압 보다 낮은 전압을 갖는다. 디스에이블 회로는 하이-레벨 회로를 통과하는 전류가 인터럽트되게 하여 로우-레벨 신호에 응답한다.
다른 실시예에서, 본 발명은 반도체 회로장치에서 사용하기 위한 3-상 출력버퍼를 제공한다. 반도체 회로장치에서 발생된 제어신호에 응답하는 출력회로는, 공통전압에 대한 적어도 하나의 전압레벨을 제공하는 전력공급신호와, 출력 터미날과, 풀-업 노드와, 풀-다운 노드와, 풀-업 노드에 제1 제어전압을 제공하여 제어신호에 응답하는 제1 회로와, 풀-다운 노드에 제2 제어전압을 제공하여 제어신호에 응답하는 제2 회로를 구비한다. 또, 풀-업 트랜지스터는 풀-업 노드상의 전압에 응답하며 전력공급신호와 출력 터미날 사이에 결합되고, 풀-다운 트랜지스터는 풀-다운 노드상의 전압에 응답하고 공통과 출력 터미날 사이에 결합된다. 사실상 공통전압 이하의 레벨에 있는 출력 터미날의 전압 레벨에 응답하는 바이어스회로는 풀-업 노드를 전력공급신호에 의해 제공되는 전압레벨로부터 멀리 하방으로 바이어스하도록 배치, 구성된다. 디스에이블회로는 사실상 공통전압 이하의 레벨에 있는 출력 터미날의 전압 레벨에 응답하며, 풀-업 노드상에 제어전압을 제공하는 회로를 디스에이블시키도록 배치, 구성된다. 풀-업 트랜지스터는 출력 터미날에 하이-레벨 신호를 제공하고, 풀-다운 트랜지스터는 출력 터미날에 로우-레벨 신호를 제공하며, 바이어스 및 디스에이블 회로는 전력공급신호로부터 출력 터미날로의 전류 흐름을 막아주어 사실상 공통전압 이하의 레벨인 출력 터미날의 전압 레벨에 응답한다.
전술한 본 발명의 개요는 본 발명의 실시예 또는 양태들을 개시하려는 것은 아니다. 본 발명은 도면 및 관련 설명을 통해 개시되겠다.
본 발명의 양태 및 장점들은 도면을 참고하여 후술하는 설명을 보면 명확히 알 수 있을 것이다.
제 1 도는 본 발명의 원리에 따른 회로장치와 한 타입을 보여주는 반도체 칩의 사시도;
제 2도는 본 발명에 따른 출력버퍼를 사용한 실시예의 블럭도;
제 3 도는 본 발명의 원리에 따라 구현된 출력버퍼의 상세도.
본 발명은 여러가지의 수정된 대안적 형태로 이루어질 수도 있지만, 그 특정형태를 도면에 예로써 도시하고 상세한 설명란에 개시하겠다. 그러나, 본 발명은 개시된 특정 실시예에 국한되는 것이 아니며, 첨부된 특허청구범위에 규정된 본 발명의 정신 및 범주내에 드는 모든 변형예 및 대안예를 망라하는 것이다.
도면에 대한 상세한 설명
본 발명은 사실상 공통전압 이하의 레벨로 입력신호를 수신할 수 있는 출력버퍼(또는 회로)를 가진 반도체 회로에 있어 다양한 응용예를 가진다. 예를들어, 본 발명은 통상적인 반도체 패키지에 각각 배치될 수 있는 메모리 칩, 데이타 레지스터, 카운터, 플립-플롭 등에서 사용되는 출력버퍼와 연관된 응용예를 갖는다. 상기한 패키지는 제 1 도에 참조번호 (10)으로 표시되었다.
제 2 도는 본 발명에 따른 출력버퍼(12)를 사용하는 실시예를 블럭도 형태로보여준다. 출력버퍼(12)는 응용 논리회로(16)에 의해 제공되는 신호를 나타내는 디지탈 데이타 신호를 출력 터미날(14)에 제공한다. 응용 논리회로(16)는 패키지 또는 칩(10)에 도시한 회로의 주요 기능부를 나타낸다. 전술한 바와같이, 응용 논리회로(16)는 매모리 칩, 데이타 레지스터, 카운터, 플립플롭 등의 기본적인 기능회로일 수 있다.
제 2 도에 도시된 실시예에서, 응용 논리회로(16)는 입력 터미날(18)에서 입력 데이타를 수신한다. 입력 데이타를 조작 및/또는 기억한 후, 응용 논리회로(16)는 라인(20)에 제어신호를 발생시키며 이는 출력버퍼(12)에 의해 대응하는 디지탈신호를 출력 터미날(14)에 발생시키는데 사용된다. 칩의 기능에 따라, 클럭 발생기(22)가 응용 논리회로(16)와 연결되어 사용될 수도 있다. 클럭 발생기(22)는 제 2 도에 도시된 칩의 내부에 위치하거나 또는 외부에 위치할 수 있다.
칩(10)은 데이타 버스(또는 도선)(26)로부터 출력 터미날(14)에서 수신된 데이타를 버퍼링하는 입력버퍼(24)를 선택사양으로 포함할 수도 있다. 이러한 신호는 통상적으로 데이타 버스(26)에 접속된 출력 터미날(30)을 가진 다른 칩(28)에서 제공한다. 이러한 소위 "데이타-수신" 모드에서, 응용 논리회로(16)는 출력버퍼(12)를 디스에이블시키고 이때에는 데이타를 터미날(14)에 제공하지 않는다. 이러한 디스에이블 특성은 출력버퍼(12)가 입력버퍼(24)에서 수신하도록 지정된 데이타와 간섭하는 것을 막아주는데 유용한 것이다. 상기 디스에이블 특성은 입력버퍼(24)가 존재하지 않거나 버스(26)로부터 데이타를 수신하지 않을 때에도 유용한 것인데, 이 경우에도 칩(28)은 버스(26)에 접속된 다른 주변장치가 수신하도록 데이타를 버스(26)상에 제공할 수 있다.
제 3 도는 제 2 도의 라인(20)상에 제어신호를 제공하는 응용 논리회로(16)의 한 부분을 따라 제 2 도의 출력버퍼(12)를 분해한 도면을 제공한다. 제 3 도에서, 제어신호는 라인(32, 34)상의 차동신호로써 응용 논리회로(16)에 의해 제공된다. 제어신호는 응용 논리회로(16)내에서 발생된 두 신호, "인에이블*" 및 "기능(Fcn) 제어",에 의해 제어된다. 이 신호들은 세가지 논리상태, 로우, 하이, 하이-임피던스, 사이에서 출력 터미날(14)의 신호를 제어하는데 사용된다. 사실상 공통전압 이하의 입력신호가 터미날(14)에 제공되는 상황과 관련된 하이-임피던스 상태를 설명하기 앞서, 로우 및 하이상태를 설명하겠다.
인에이블*신호가 로우일 때, 기능제어 신호가 터미날(14)에서의 논리 레벨을 조정한다. 기능제어 신호가 하이이면, 라인(32)상의 신호는 NOR 게이트(36)를 거쳐 로우가 된다. 기능제어가 로우이면, NOR 게이트(38)로의 입력은 인버터(40)를 거쳐 하이가 되고, 라인(34)상의 신호의 출력은 로우가 된다.
응용 논리회로(16)는 또한 파워-업*신호를 라인(42)상에 제공하여 전력공급이 완전히 안정할 때까지 통상적인 레벨조정회로(44)를 디스에이블 모드로 유지시킨다. 레벨조정회로(44)는 인버터(57)의 출력의 하이-논리레벨 신호(말하자면, 3.3 볼트 VCC)를 증가된 전압레벨(말하자면, 5.3 볼트)로 전환시켜 준다. 후술되는 바와같이, 이렇게 하여 N-채널 트랜지스터(45, 46)에 적절한 바이어스를 제공한다.
인에이블*이 로우라고 가정하면, 이 차동 제어신호는 제 3 도의 출력버퍼에 의해 출력 터미날(14)에서의 신호의 논리레벨이 기능제어 신호의 논리레벨을 따르도록 처리된다. 라인(32)의 신호가 로우(기능제어 신호는 하이)일때, 라인(34)의 신호는 하이, NAND 게이트(47)의 출력은 하이, 인버터(48)의 출력은 로우이고, N-채널 트랜지스터(50)는 비할성화되어, 출력 터미날(14)의 신호에는 하향 바이어스가 제공되지 않는다. 인버터(57)의 출력의 신호가 하이로가는 것에 응답하여, 레벨조정회로(44)의 출력은 트랜지스터(45)를 활성화하여 캐패시터가 설치된 트랜지스터(46)의 게이트측을 VCC쪽으로 바이어스시킨다. 즉각적으로 인버터(54)를 거쳐서, 인버터(56)의 출력의 신호는 하이로 가고, 트랜지스터(46)의 게이트측의 풀-업 전압은 2배로 된다. 트랜지스터(46)의 게이트측의 상기 전압은 트랜지스터(60)의 게이트에 결합되며, 활성화된 P-채널 트랜지스터(62)를 거쳐서 출력 터미날(14)의 신호를 VCC쪽으로 바이어스한다.
트랜지스터(64)는 VCC와 트랜지스터(62)의 소오스 사이에 결합되어 (트랜지스터(64) 상부에 있는) 부트 노드의 전압이 VCC- Vt 이하로 강하하지 못하게 한다(여기서, Vt는 N-채널 트랜지스터의 임계레벨이며, 예컨대 약 0.7 볼트이다).
라인(32)의 신호가 하이일때(기능제어 신호는 로우로 됨), 라인(34)의 신호는 로우가 되고, 트랜지스터(60, 62)는 비활성화되며, NAND 게이트(47)의 출력은 로우, 인버터(48)의 출력은 하이로 되며, 트랜지스터(50)는 활성화되어 출력 터미날(14)의 신호를 그라운드(접지)로 끌어당긴다. P-채널 트랜지스터(70)는 통상적으로 활성화되어 있으며, 하이-레벨 바이어스를 트랜지스터(61)의 게이트에 제공하므로, 트랜지스터(63)는 기능제어 신호가 로우일때 트랜지스터(60)를 비활성화 상태로 유지시킬 수 있다.
인에이블*이 하이일 때, 기능제어 신호는 터미날(14)의 논리레벨을 제어하지 못한다; 대신, 인에이블*이 하이로 갈 때 NOR 게이트(36, 38)의 각각의 출력이 로우로 되고 트랜지스터(50, 60)가 비활성화되어, 출력 터미날(14)의 신호를 하이-임피던스 상태로 보내며 제 3 도의 출력버퍼에 의한 영향이 없이 외부적으로 발생된 논리신호가 출력 터미날(14)을 바이어스하게 한다. 상기한 외부적으로 발생된 신호의 전압레벨이 약 0 볼트에서 N-채널 트랜지스터(66, 68)의 임계 전압을 뺀 값 보다 클 경우, 외부적으로 발생된 신호는 출력버퍼에 영향을 주지 뭇한다. 상기한 외부적으로 발생된 신호의 전압레벨이 약 0 볼트에서 N-채널 트랜지스터(66, 68)의 임계 전압을 뺀 값 보다 작을 경우, 외부적으로 발생된 신호는 트랜지스터(66, 68)를 활성화시켜, 적어도 처음에는 트랜지스터(70)를 통해 설정된 전류통로로부터 전류가 흘러나가게 한다.
그 직후, 트랜지스터(66)는 트랜지스터의 드레인을 외부적으로 발생된 신호의 레벨을 향해 끌어당기며, 끌어당기는 반대쪽 방향으로 트랜지스터(70)에 의해 VCC로 향한다. N-채널 트랜지스터의 이동도가 P-채널 트랜지스터의 이동도 보다 1.5배 크므로, 트랜지스터(66)의 구동력이 트랜지스터(70)의 구동력 보다 상당히크다고 가정하면(예컨대, 트랜지스터(70)의 구동력 보다 한 단위이상 크다(예컨대 11의 베타값)), 트랜지스터(66, 70) 사이의 경합에서 트랜지스터(66)가 승리하여 라인(74)을 외부적으로 발생된 신호의 레벨을 향해 끌어당긴다. 그 결과 트랜지스터(61)가 비활성화되어 N-채널 트랜지스터(63)의 소오스-드레인 통로를 따라 제공된 전류통로를 차단시키고 트랜지스터(68)는 트랜지스터(60)의 게이트전압을 그라운드(접지) 이하로 끌어당겨 트랜지스터(60)를 완전히 비활성화시킨다. 상기 전류통로가 차단되므로, 트랜지스터(68)는 N-채널 트랜지스터(61, 63)의 베타값에 비해 비교적 작게 될 수 있다. 또한, 트랜지스터(60)가 완전히 비활성화되어 트랜지스터(60)를 통한 기판전류 흐름은 제거된다. 또 제 3 도의 출력버퍼는 (트랜지스터(60)의 게이트에 있는)풀-업 노드상의 공칭 캐패시턴스 만으로 구현되며, 이는 출력버퍼가 공지된 출력버퍼 보다 빠르며 저 전류로 동작한다는 것을 의미한다.
트랜지스터(66, 70)에 대한 너비 크기를 제외하면, 제 3 도에 도시된 다른 여러가지 트랜지스터의 사이즈는 중요한 문제는 아니다.
전술한 설명을 통해 개시된 본 발명의 원리들은 여러가지 회로 타입 및 장치를 사용하여 구현될 수 있다. 응용 논리회로는 제어신호를 출력버퍼에 차동형태 또는 비-차동형태로 제공할 수 있으며, 제어신호를 래칭하는 회로와 함께 또는 그 회로가 없이 구현될 수 있다. 어떤 신호 및/또는 전류통로의 동작을 인에이블하고 디스에이블하는데 사용되는 각종의 신호들은 신호 선로를 따라 다른 포인트에 접속될 수 있음은 물론이다. 네가티브 전력공급원을 사용하면, "공통"은 고(하이) 전압레벨에 대응하며, 다른 전압 및 신호레벨은 그에 따라 전환된다.
다른 가능한 변형예로써, 본 발명은 1994년 5월 5일자로 출원된 명칭이 "하이-레벨 출력을 제어한 NMOS 출력버퍼" 인 계류중인 미합중국 특허출원의 전류 부스터장치와 결합하여 사용될 수 있다. 이 경우, 부스터회로는, 상기 출원서에 설명된 바와같이, P-채널 트랜지스터(62)의 소오스에 전류 부스터신호를 제공하여 풀-업 트랜지스터(60)의 게이트에서 기생 저항을 통한 누설전류를 극복한다. 상기 계류중인 특허출원에 설명되고 도시된 바와같이, 유사하게 배치된 다이오드-클램핑회로가 사용될 수도 있다.
본 기술분야에 숙련된 사람이면, 본 명세서에 개시된 실시예를 엄격하게 따르지 않고도 또한 청구범위에 제시된 본 발명의 진정한 정신이나 범주에서 벗어나지 않고도 본 발명을 수정하고 변경할 수 있다는 것을 쉽게 알 수 있을 것이다.

Claims (20)

  1. 반도체 회로장치에 있어서,
    제어신호를 제공하는 논리회로와;
    제어신호에 응답하는 출력회로를 구비하며, 출력회로는
    출력 터미날을 포함하며,
    출력 터미날을 3볼트 내지 5볼트의 크기를 갖는 하이-레벨 기준전압 쪽으로 바이어스 하도록 배열되고 입력을 가진 하이-레벨 회로와, 출력 터미날을 0볼트의 크기를 갖는 로우-레벨 기준전압 쪽으로 바이어스하기 위한 로우-레벨 회로와, 하이-레벨 회로의 입력에 결합되며 출력 터미날에서 로우-레벨 신호에 응답하는 디스에이블 회로를 포함하고, 로우-레벨신호는 로우-레벨 기준전압 보다 낮으며,
    디스에이블 회로는 하이-레벨 회로를 디스에이블시켜 로우-레벨 신호에 응답하고 그 전류 흐름을 인터럽트시키게 되어 있는 반도체 회로장치.
  2. 제 1 항에 있어서,
    하이-레벨 회로를 활성화(액티브)하기 위한 전압-배가 회로를 더 포함하는 반도체 회로장치.
  3. 제 1 항에 있어서,
    디스에이블 회로는 하이-레벨 회로의 입력과 출력 터미날 사이에 결합된 제1스위치회로와, 하이-레벨 회로로 흐르는 전류를 감소시키도록 배열되고 구성된 제2 스위치 회로를 포함하는 반도체 회로장치.
  4. 제 3 항에 있어서,
    제1 및 제2 스위치회로는 로우-레벨 신호에 의해 적어도 부분적으로 제어되는 스위칭 기능을 각각 가진 트랜지스터를 사용하여 구현되는 반도체 회로장치.
  5. 제 4 항에 있어서,
    트랜지스터는 적어도 하나의 구동전류 통로를 출력 터미날에 제공하는 반도체 회로장치.
  6. 제 1 항에 있어서,
    논리회로는 동작 모드와 비동작 모드 사이에서 제어신호를 제어하기 위해 인에이블 신호를 발생시키는 반도체 회로장치.
  7. 제 1 항에 있어서,
    하이-레벨 회로는 제어신호에 응답하여 출력 터미날을 바이어싱하기 위한 풀-업 회로를 더 포함하는 반도체 회로장치.
  8. 제 7 항에 있어서,
    디스에이블 회로는 N-채널 트랜지스터와, P-채널 트랜지스터와, N-채널 트랜지스터와 P-채널 트랜지스터를 연결하는 전류통로에 배치된 경합노드를 포함하며, 여기서 N-채널 트랜지스터는 P-채널 트랜지스터에 과전력을 가하고 경합노드를 풀-업 회로를 디스에이블시키는 전압레벨로 세팅함으로써 로우-레벨 신호에 응답하는 반도체 회로장치.
  9. 반도체 회로장치에 사용하기 위한 것으로서, 반도체 회로장치에서 발생되는 제어신호에 응답하는 출력버퍼에 있어서,
    0볼트인 공통전압에 대한 적어도 하나의 전압레벨을 제공하는 전력공급신호와;
    출력 터미날과;
    풀-업 노드와;
    풀-업 노드상에 제어전압을 제공함으로써 제어신호에 응답하는 회로와;
    풀-업 노드상의 전압에 응답하며 전력공급신호와 출력터미날 사이에 결합되는 풀-업 회로와;
    공통전압 이하의 레벨인 출력 터미날상의 전압 레벨에 응답하며, 전력공급신호에 의해 제공되는 전압레벨로부터 멀리 하방으로 풀-업 노드를 바이어스하도록 구성되고 배열된 바이어스 회로와;
    공통전압 이하의 레벨인 출력 터미날상의 전압 레벨에 응답하며, 풀-업 노드상에 제어전압을 제공하는 회로를 디스에이블하도록 구성되고 배열된 디스에이블회로를 구비하는 출력버퍼.
  10. 제 9 항에 있어서,
    디스에이블 회로는 바이어스 회로의 적어도 일부분을 포함하는 출력버퍼.
  11. 제 9 항에 있어서,
    공통전압 이하인 레벨은 N-채널 트랜지스터를 활성화하는데 필요한 전압 임계치와 동일한 것인 출력버퍼.
  12. 제 11 항에 있어서,
    공통전압이 0볼트에 대응하는 출력버퍼.
  13. 제 12 항에 있어서,
    전력공급신호는 3볼트 이상인 출력버퍼.
  14. 제 13 항에 있어서,
    전력을 풀-업 회로에 제공하기 위해 펌핑된 전력공급신호를 제공하는 레벨조정회로를 더 포함하는 출력버퍼.
  15. 제 9 항에 있어서,
    디스에이블 회로는 N-채널 트랜지스터와, P-채널 트랜지스터와, N-채널 트랜지스터와 P-채널 트랜지스터를 연결하는 전류통로에 배치된 경합노드를 포함하는 출력버퍼.
  16. 제 15 항에 있어서,
    N-채널 트랜지스터는 P-채널 트랜지스터에 과전력을 가하고 경합노드를 제어전압을 제공하는 회로를 디스에이블시키는 전압레벨로 세팅하는 출력버퍼.
  17. 제 16 항에 있어서,
    N-채널 트랜지스터의 구동력은 P-채널 트랜지스터의 구동력보다 적어도 한 단위 더 큰것인 출력버퍼.
  18. 반도체 회로장치에 사용하기 위한 것으로서, 반도체 회로장치에서 발생되는 제어신호에 응답하는 3-상 출력버퍼에 있어서,
    0볼트인 공통전압에 대한 적어도 하나의 전압레벨을 제공하는 전력공급신호와;
    출력 터미날과;
    풀-업 노드와;
    풀-다운 노드와;
    풀-업 노드상에 제1 제어전압을 제공함으로써 제어신호에 응답하는 제1 회로와;
    풀-다운 노드상의 제2 제어전압을 제공함으로써 제어신호에 응답하는 제2 회로와;
    풀-업 노드상의 전압에 응답하며 전력공급신호와 출력 터미날 사이에 결합되는 풀-업 트랜지스터와;
    풀-다운 노드상의 전압에 응답하며 공통전압과 출력 터미널 사이에 결합되는 풀-다운 트랜지스터와;
    공통전압 이하의 레벨인 출력 터미날상의 전압 레벨에 응답하며, 전력공급신호에 의해 제공되는 전압레벨로부터 멀리 하방으로 풀-업 노드를 바이어스하도록 구성되고 배열된 바이어스 회로와;
    공통전압 이하의 레벨인 출력 터미날상의 전압 레벨에 응답하며, 풀-업 노드상에 제어전압을 제공하는 회로를 디스에이블하도록 구성되고 배열된 디스에이블 회로를 구비하며,
    여기서 풀-업 트랜지스터는 출력 터미날에 하이-레벨 신호를 제공하고, 풀-다운 트랜지스터는 출력 터미날에 로우-레벨 신호를 제공하며, 바이어스 회로는 디스에이블 회로와 결합하여 전력공급신호로부터 출력 터미날로의 전류 흐름을 차단함으로써 공통전압 이하의 레벨인 출력 터미날상의 전압 레벨에 응답하는 출력버퍼.
  19. 제 18 항에 있어서,
    풀-업 노드상의 제어전압을 옵셋하도록 디스에이블회로에 의해 바이어스되는 경합 노드를 더 포함하는 출력버퍼.
  20. 제 18 항에 있어서,
    디스에이블 회로는 바이어스 회로의 적어도 일부분을 포함하는 출력버퍼.
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