KR100317325B1 - 출력 구동회로 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치에 관한 것으로 데이터의 출력 속도를 향상시키고, 동작특성을 개선시키기 위한 출력 구동회로를 제공하기 위한 것으로서, 센스앰프의 출력 데이터를 저장하였다가 인에이블 신호에 의해 동작하여 출력하는 출력 버퍼부와, 상기 출력 버퍼부로부터 전달된 데이터를 외부로 출력하는 출력 구동부와, 상기 출력 구동부의 출력단의 전압을 트라이-스테이트 전압으로 설정해주고, 상기 출력 버퍼부와 상기 출력 구동부가 동작하지 않을 경우에는 상기 출력 구동부의 출력단 전압을 강제적으로 일정레벨로 유지시키는 레귤레이터부를 포함하여 구성되는 것을 특징으로 한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로 특히, 센스앰프에 의해 센싱된 데이터를 외부로 출력하는 출력 드라이버의 동작속도를 개선시키는데 적당한 출력 구동회로에 관한 것이다.
이하, 종래 기술에 따른 출력 구동회로를 첨부된 도면을 참조하여 설명하기로 한다.
통상, 출력 구동회로는 출력버퍼부와 출력 구동부로 구분할 수 있다.
도 1은 종래 기술에 따른 출력 구동회로의 구성도이다.
도 1에 도시한 바와 같이, 크게 출력 버퍼(11)와 출력 구동부(13)로 이루어지며, 그 구성은 다음과 같다.
출력 버퍼 인에이블 신호(Benable)를 반전시키는 제 1 인버터(10)와, 센스앰프의 출력 데이터와 상기 제 1 인버터(10)의 출력을 입력으로 하여 논리 연산하는 제 1 논리 게이트(11a)와, 상기 제 1 인버터(10)의 출력을 반전시키는 제 2 인버터
(11b)와, 상기 제 2 인버터(11b)의 출력과 센스앰프의 출력을 입력으로 하여 논리 연산하는 제 2 논리 게이트(11c)와, 전원전압단(VDD)과 접지전압단(VSS) 사이에 직렬로 연결되어 상기 제 2 논리 게이트(11c)의 출력에 의해 제어되는 피모스 트랜지스터(13a)와, 상기 피모스 트랜지스터(13a)와 직렬로 연결되고, 상기 제 1 논리 게이트(11a)의 출력에 의해 제어되는 앤모스 트랜지스터(13b)로 구성된다.
이와 같이 구성된 종래 출력 구동회로의 동작을 설명하면 다음과 같다.
도 1에 도시된 바와 같이, 출력 버퍼 인에이블 신호(Benable)에 의해 출력 버퍼(11)가 인에이블되면, 센스앰프에서 출력되는 데이터는 상기 출력 버퍼(11)를 통해 출력 구동부(13)로 전달된다.
즉, 출력 버퍼 인에이블 신호가 로우(Low)에서 하이(High)로 천이되면, 노드 N5는 로우 레벨이 되고, 노드 N6는 하이 레벨이 되어 센스앰프의 출력 데이터가 제 1 논리 게이트(11a)와 제 2 논리 게이트(11c)를 통해 출력 구동부(13)로 전달된다.
만일, 출력 버퍼 인에이블 신호가 인에이블 상태에서 디스에이블 상태로 천이되면, 즉 하이레벨에서 로우레벨로 천이되면, 상기 노드 N5는 하이레벨로 천이되고, 노드 N6는 로우 레벨로 천이되어 센스앰프의 출력신호에 관계없이 노드 N7은하이레벨로 되고, 노드 N8은 로우레벨로 되어 출력 버퍼(11)와 출력 구동부(13)를 디스에이블 시킨다.
이와 같이, 종래 출력 구동회로는 출력 버퍼 인에이블 신호(Benable)에 의해 출력 버퍼(11)와 출력 구동부(13)의 인에이블 및 디스에이블을 제어하여 센스앰프 출력 데이터의 출력 여부가 결정된다.
그러나 상기와 같은 종래 출력 구동회로는 출력 구동부의 출력(Dout)이 접지전압과 전원전압 사이에서 항상 풀 스윙(Full Swing)하기 때문에 이로 인해 그라운드 바운싱(ground bouncing)을 크게하여 소자의 특성을 저하시킬 뿐만 아니라 출력 속도를 저하시키게 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 출력 구동부의 출력 속도를 향상시키고, 소자의 특성을 개선시키는데 적당한 출력 구동회로를 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 출력 구동회로의 구성도
도 2는 본 발명의 출력 구동회로의 구성도
도 3은 본 발명에 따른 출력 구동회로의 동작타이밍도
도면의 주요부분에 대한 부호의 설명
25 : 출력 버퍼 26 : 출력 구동부
29 : 레귤레이터부
상기의 목적을 달성하기 위한 본 발명의 출력 구동회로는 센스앰프의 출력 데이터를 저장하였다가 인에이블 신호에 의해 동작하여 출력하는 출력 버퍼부와, 상기 출력 버퍼부로부터 전달된 데이터를 외부로 출력하는 출력 구동부와, 상기 출력 구동부의 출력단의 전압을 트라이-스테이트 전압으로 설정해주고, 상기 출력 버퍼부와 상기 출력 구동부가 동작하지 않을 경우에는 상기 출력 구동부의 출력단 전압을 강제적으로 일정레벨로 유지시키는 레귤레이터를 포함하여 구성되는 것을 특징으로 한다.
이하, 본 발명의 출력 구동회로를 설명하기로 한다.
먼저, 본 발명의 출력 구동회로는 출력 데이터의 트라이-스테이트 전압을 설정하여 출력 구동부의 출력속도를 개선시키고자 하였다.
또한, 출력 버퍼와 출력 구동부가 동작하지 않을 때에는 별도의 제어전압(레귤레이터 전압)으로 상기 출력 버퍼와 출력 구동부를 강제적으로 출력전압 상태를 일정하게 유지시킨다.
여기서, 상기 출력 데이터의 전압을 트라이-스테이트 전압으로 설정해 주기 위해서 본 발명은 차동증폭기를 이용한다.
도 2는 본 발명의 일실시예에 따른 출력 구동회로의 구성도이다.
본 발명의 일실시예는 크게 출력 버퍼(25), 출력 구동부(26), 레귤레이터(Regulater)부(29)로 구성되며 이를 보다 상세하게 설명하면 다음과 같다.
도 2에 도시한 바와 같이, 레귤레이터 인에이블 신호(Renable)를 반전시키는 제 1 인버터(21), 출력 버퍼 인에이블 신호(Benable)와 상기 제 1 인버터(21)의 출력을 논리 연산하는 제 1 논리 게이트(22), 상기 제 1 논리 게이트(22)의 출력을 반전시키는 제 2 인버터(23), 상기 출력 버퍼 인에이블 신호(Benable)를 반전시키는 제 3 인버터(24), 상기 제 3 인버터(24)의 출력을 반전시키는 제 4 인버터(25a)와 상기 제 4 인버터(25a)의 출력과 센스앰프의 출력을 입력으로 하여 논리 연산하는 제 2 논리 게이트(25b)와 상기 제 3 인버터(24)의 출력과 센스앰프의 출력을 입력으로하여 논리 연산하는 제 3 논리 게이트(25c)로 이루어진 출력 버퍼부(25), 전원전압단(VDD)와 접지전압단(VSS) 사이에 직렬로 연결되며 상기 제 2 논리 게이트(25b)의 출력에 의해 제어되는 제 1 트랜지스터(26a)와 상기 제 1 트랜지스터(26a)와 직렬로 연결되며 상기 제 3 논리 게이트(25c)의 출력에 의해 제어되는 제 2 트랜지스터(26b)로 이루어진 출력 구동부(26)와, 전원전압단(VDD)과 접지전압단(VSS) 사이에 연결되며 상기 제 2 인버터(23)의 출력 신호에 의해 제어되는 제 3 트랜지스터(27), 상기 제 2 인버터(23)의 출력을 반전시키는 제 5 인버터(28), 상기 제 3 트랜지스터(27)의 출력 전압과 상기 제 5 인버터(28)의 출력전압을 비교하여 그 차만큼 증폭하여 출력하는 차동증폭부(29a)와 상기 제 3 트랜지스터(27)와 직렬로 연결되며 상기 차동증폭부(29a)의 출력전압에 의해 제어되는 제 4 트랜지스터(29b)로 이루어진 레귤레이터부(29), 상기 제 4 트랜지스터(29b)와 직렬로 연결되며 상기 제 5 인버터(28)의 출력에 의해 제어되는 제 5 트랜지스터(30)를 포함하여 구성된다.
여기서, 출력 구동부(26)의 출력(Dout)은 상기 제 4 트랜지스터(29b)와 제 5 트랜지스터(30) 사이의 노드 N1전압과 상기 제 1 트랜지스터(26a)와 제 2 트랜지스터(26b) 사이의 노드 N2전압의 영향을 받는다.
이와 같이 구성된 본 발명에 따른 출력 구동회로의 동작을 도 2 및 도 3을 참조하여 설명하면 다음과 같다.
도 3은 본 발명에 따른 출력 구동회로의 동작 타이밍도로써, 레귤레이터 인에이블 신호(Renable)가 하이(high)이고, 출력 버퍼 인에이블 신호가 로우(low)인상태에서 제 2 인버터(23)의 출력단인 노드 N3은 로우레벨이 되고, 제 5 인버터(28)의 출력단인 노드 N4는 하이레벨로 된다.
따라서, 출력 구동부(26)의 출력단 Dout의 레벨을 0.5×VDD의 레벨로 유지시켜 준다.
이때에는 제 2 논리 게이트(25b)의 출력단은 하이레벨이고, 제 3 논리 게이트(25c)의 출력단은 로우레벨이므로 제 1 트랜지스터(26a)와 제 2 트랜지스터(26b)가 모두 오프(off)상태가 되므로 출력 구동부(26)는 동작하지 않는다.
이와 같은 동작을 진리표(truth table)로 나타내면 아래와 같다.
| Renable | Benable | 레귤레이터부 | 출력 버퍼부 |
| Low | Low | 디스에이블 | 디스에이블 |
| Low | High | 디스에이블 | 인에이블 |
| High | Low | 인에이블 | 디스에이블 |
| High | High | 디스에이블 | 인에이블 |
상기의 진리표로부터 알 수 있듯이, 출력 버퍼 인에이블 신호(Benable)에 의해 출력 버퍼가 인에이블되어 출력 구동부(26)의 출력단 Dout를 통해 데이터가 출력될 때에는 상기 레귤레이터부(29)는 디스에이블 상태가 되어야 하므로 출력 버퍼 인에이블 신호(Benable)가 하이레벨이면 레귤레이터부(29)는 디스에이블 되어야 한다.
레귤레이터부(29)가 인에이블 되는 경우는 소자가 액티브 상태이고, 출력 버퍼 인에이블 신호(Benable)가 로우레벨이며, 레귤레이터 인에이블 신호(Renable)가 하이상태에서만 동작하도록 되어 있다.
이상에서 상술한 바와 같이, 본 발명의 출력 구동회로는 데이터의 출력속도를 향상시킬 수 있을 뿐만 아니라 출력 데이터로 인한 그라운드 바운싱을 최소화할 수 있어 칩을 안정적으로 동작시키므로 동작 특성을 개선시키는 효과가 있다.
Claims (5)
- 레귤레이터 인에이블 신호를 반전시키는 제 1 인버터,출력 버퍼 인에이블 신호와 상기 제 1 인버터의 출력을 논리 연산하는 제 1 논리 게이트,상기 제 1 논리 게이트의 출력을 반전시키는 제 2 인버터,상기 출력 버퍼 인에이블 신호를 반전시키는 제 3 인버터,상기 제 3 인버터의 출력을 반전시키는 제 4 인버터와, 상기 제 4 인버터의 출력과 센스앰프의 출력을 입력으로 하여 논리 연산하는 제 2 논리 게이트와, 상기 제 3 인버터의 출력과 센스앰프의 출력을 입력으로하여 논리 연산하는 제 3 논리 게이트로 이루어진 출력 버퍼부,전원전압단과 접지전압단 사이에 직렬로 연결되며 상기 제 2 논리 게이트의출력에 의해 제어되는 제 1 트랜지스터와, 상기 제 1 트랜지스터와 직렬로 연결되며 상기 제 3 논리 게이트의 출력에 의해 제어되는 제 2 트랜지스터로 이루어진 출력 구동부,전원전압단과 접지전압단 사이에 연결되며 상기 제 2 인버터의 출력 신호에 의해 제어되는 제 3 트랜지스터,상기 제 2 인버터의 출력을 반전시키는 제 5 인버터,상기 제 3 트랜지스터의 출력 전압과 상기 제 5 인버터의 출력전압을 비교하여 그 차만큼 증폭하여 출력하는 차동증폭부와, 상기 제 3 트랜지스터와 직렬로 연결되며 상기 차동증폭부의 출력전압에 의해 제어되는 제 4 트랜지스터로 이루어진 레귤레이터부,상기 제 4 트랜지스터와 직렬로 연결되며 상기 제 5 인버터의 출력에 의해 제어되는 제 5 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 출력 구동회로.
- 제 2 항에 있어서, 상기 제 1 트랜지스터와 제 3 트랜지스터는 피모스 트랜지스터이고, 상기 제 2, 제 4, 제 5 트랜지스터는 앤모스 트랜지스터인 것을 특징으로 하는 출력 구동회로.
- 제 2 항에 있어서, 상기 제 1 논리 게이트와 제 3 논리 게이트는 노아 게이트이고, 상기 제 2 논리 게이트는 낸드 게이트인 것을 특징으로 하는 출력 구동회로.
- 제 2 항에 있어서, 상기 출력 구동부의 출력단(Dout)은 상기 레귤레이터부의 출력단과 병렬 접속됨을 특징으로하는 출력 구동회로.
- 제 2 항에 있어서, 상기 차동증폭부는 상기 전원전압의 1/2의 전압을 기준전압으로 입력받는 것을 특징으로 하는 출력 구동회로.
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