KR100727320B1 - 반도체 장치의 전원공급 회로 및 전원공급 방법 - Google Patents
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Abstract
반도체 장치의 전원공급 회로 및 전원공급 방법이 개시되어 있다. 전원공급 회로는 제 1 버퍼, 제 2 버퍼, 스위치, 및 디커플링 커패시터를 구비한다. 제 1 버퍼는 제 1 전원전압을 버퍼링하여 제 1 전원라인에 제공하고, 제 2 버퍼는 대기모드 신호에 응답하여 제 1 전원전압보다 낮은 제 2 전원전압을 버퍼링하여 제 2 전원라인에 제공한다. 스위치는 대기모드 신호에 응답하여 대기모드 신호가 디스에이블 되었을 때 제 1 전원라인과 제 2 전원라인을 전기적으로 연결한다. 디커플링 커패시터는 동작모드가 대기 모드에서 액티브 모드로 바뀔 때 제 1 전원라인과 제 2 전원 라인에 의한 전하공유에 걸리는 시간을 줄이는 기능을 한다. 따라서, 전원공급 회로는 동작모드가 대기 모드에서 액티브 모드로 바뀔 때 낮은 전원전압에서 높은 전원전압으로 빠르게 천이할 수 있다.
Description
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 전원공급 회로를 나타내는 도면이다.
도 2는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 전원공급회로를 나타내는 도면이다.
도 3은 도 2의 반도체 메모리 장치의 전원공급 회로에 포함된 제 1 버퍼(110)를 나타내는 도면이다.
도 4는 도 2의 반도체 메모리 장치의 전원공급 회로에 포함된 제 2 버퍼(120)를 나타내는 도면이다.
도 5는 도 2의 반도체 메모리 장치의 전원공급 회로에 포함된 제 3 버퍼(160)를 나타내는 도면이다.
도 6은 도 2의 반도체 메모리 장치의 전원공급 회로가 공급하는 공급전압을 나타내는 시뮬레이션도이다.
* 도면의 주요부분에 대한 부호의 설명 *
110 : 제 1 버퍼
120 : 제 2 버퍼
130 : 스위치
140 : 디커플링 커패시터
150 : 집적회로 내부회로
160 : 제 3 버퍼
L1 : 제 1 전원라인
L2 : 제 2 전원라인
PSTBY : 대기모드 신호
VINT : 제 1 전원전압
VINT_MIN : 제 2 전원전압
본 발명은 전원공급 회로에 관한 것으로, 특히 반도체 장치의 전원공급 회로 및 전원공급 방법에 관한 것이다.
반도체 메모리 장치의 동작모드에는 내부 회로가 모두 동작하는 액티브 모드와 일부 회로만 동작하고 대부분의 회로는 동작하지 않는 대기모드(standby mode)가 있다.
반도체 메모리 장치가 대기 모드에서 동작할 때는 액티브 모드에서 동작할 때보다 낮은 전압이 필요하다. 필요이상으로 높은 전압이 전원라인에 공급되면 전력소모가 증가할 수 있다. 또한, 반도체 메모리 장치의 동작 모드가 대기 모드에서 액티브 모드로 바뀔 때 낮은 전원전압에서 높은 전원전압으로 천이하는 시간이 느리면 반도체 장치가 오동작할 수 있다.
따라서, 반도체 메모리 장치가 대기 모드에서 액티브 모드로 바뀔 때 천이하는 시간이 빠른 반도체 메모리 장치의 전원공급 회로가 필요하다.
본 발명의 목적은 반도체 메모리 장치의 동작모드가 대기 모드에서 액티브 모드로 바뀔 때 낮은 전원전압에서 높은 전원전압으로 빠르게 천이할 수 있는 반도체 메모리 장치의 전원공급 회로를 제공하는 것이다.
본 발명의 다른 목적은 반도체 메모리 장치의 동작모드가 대기 모드에서 액티브 모드로 바뀔 때 낮은 전원전압에서 높은 전원전압으로 빠르게 천이할 수 있는 반도체 메모리 장치의 전원공급 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 전원공급 회로는 제 1 버퍼, 제 2 버퍼, 스위치, 및 디커플링 커패시터를 구비한다.
제 1 버퍼는 제 1 전원전압을 버퍼링하여 제 1 전원라인에 제공하고, 제 2 버퍼는 대기모드 신호에 응답하여 상기 제 1 전원전압보다 낮은 제 2 전원전압을 버퍼링하여 제 2 전원라인에 제공한다. 스위치는 상기 대기모드 신호에 응답하여 상기 대기모드 신호가 디스에이블 되었을 때 상기 제 1 전원라인과 상기 제 2 전원라인을 전기적으로 연결한다. 디커플링 커패시터는 동작모드가 대기 모드에서 액티 브 모드로 바뀔 때 상기 제 1 전원라인과 상기 제 2 전원 라인에 의한 전하공유에 걸리는 시간을 줄이는 기능을 한다.
상기 제 2 전원전압은 상기 제 1 전원전압보다 낮은 것이 바람직하다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 전원공급 회로는 제 1 버퍼, 제 2 버퍼, 제 3 버퍼, 스위치, 및 디커플링 커패시터를 구비한다.
제 1 버퍼는 제 1 전원전압을 버퍼링하여 제 1 전원라인에 제공하고, 제 2 버퍼는 대기모드 신호에 응답하여 상기 제 1 전원전압보다 낮은 제 2 전원전압을 버퍼링하여 제 2 전원라인에 제공한다. 제 3 버퍼는 상기 대기모드 신호에 응답하여 상기 대기모드 신호가 디스에이블 되었을 때 상기 제 1 전원전압을 버퍼링하여 상기 제 2 전원라인에 제공한다. 스위치는 상기 대기모드 신호에 응답하여 상기 대기모드 신호가 디스에이블 되었을 때 상기 제 1 전원라인과 상기 제 2 전원라인을 전기적으로 연결한다. 디커플링 커패시터는 동작모드가 대기 모드에서 액티브 모드로 바뀔 때 상기 제 1 전원라인과 상기 제 2 전원 라인에 의한 전하공유에 걸리는 시간을 줄이는 기능을 한다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 전원공급 방법은 제 1 전원전압을 버퍼링하여 제 1 전원라인에 제공하는 단계, 대기모드 신호에 응답하여 상기 제 1 전원전압보다 낮은 제 2 전원전압을 버퍼링하여 제 2 전원라인에 제공하는 단계, 상기 대기모드 신호에 응답하여 상기 대기모드 신호가 디스에이블 되었을 때 상기 제 1 전원라인과 상기 제 2 전원라인을 전기적으로 연결하는 단계, 및 상기 제 1 전원라인을 디커플링 커패시터로 충전하는 단계를 포함한다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 전원공급 방법은 제 1 전원전압을 버퍼링하여 제 1 전원라인에 제공하는 단계, 대기모드 신호에 응답하여 상기 제 1 전원전압보다 낮은 제 2 전원전압을 버퍼링하여 제 2 전원라인에 제공하는 단계, 상기 대기모드 신호에 응답하여 상기 대기모드 신호가 디스에이블 되었을 때 상기 제 1 전원전압을 버퍼링하여 상기 제 2 전원라인에 제공하는 단계, 상기 대기모드 신호에 응답하여 상기 대기모드 신호가 디스에이블 되었을 때 상기 제 1 전원라인과 상기 제 2 전원라인을 전기적으로 연결하는 단계, 및 상기 제 1 전원라인을 디커플링 커패시터로 충전하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 전원공급 회로를 나타내는 도면이다. 도 1을 참조하면, 반도체 메모리 장치의 전원공급 회로는 제 1 버퍼(110), 제 2 버퍼(120), 스위치(130), 및 디커플링 커패시터(140)를 구비한다.
제 1 버퍼(110)는 제 1 전원전압(VINT)을 버퍼링하여 제 1 전원라인(L1)에 제공하고, 제 2 버퍼(120)는 대기모드 신호(PSTBY)에 응답하여 제 1 전원전압(VINT)보다 낮은 제 2 전원전압(VINT_MIN)을 버퍼링하여 제 2 전원라인(L2)에 제공한다. 스위치(130)는 PMOS 트랜지스터로 구성되어 있고, 대기모드 신호(PSTBY)가 디스에이블 되었을 때 제 1 전원라인(L1)과 제 2 전원라인(L2)을 전기적으로 연결한다. 제 2 전원라인(L2)에는 여러 가지 회로 블록들이 결합되며, 도 1에는 인버터들(151, 152)을 포함하는 회로블록(150)이 대표적으로 도시되어 있다.
도 1의 반도체 메모리 장치의 전원공급 회로에서 디커플링 커패시터(140) 제 1 전원라인(L1)에 연결되어 있다.
이하, 도 1에 도시된 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 전원공급 회로의 동작을 설명한다.
상기한 바와 같이, 반도체 메모리 장치의 동작모드에는 액티브 모드와 대기모드가 있으며, 대기 모드시에는 대부분의 회로는 동작하지 않는다. 따라서, 액티브 모드와 대기 모드시 동일한 전원전압을 내부 회로에 공급하는 것은 전력소모 면에서 비효율적이다. 도 1에 도시된 반도체 메모리 장치의 전원공급 회로는 액티브 모드시와 대기 모드시 집적회로 내부 회로(150)에 다른 크기의 전원전압을 공급함으로써 전력소모를 줄일 수 있다.
반도체 메모리 장치가 대기 모드일 때는 대기모드 신호(PSTBY)가 인에이블 되어 있고, 스위치(130)는 오프 상태에 있다. 따라서, 제 2 전원라인(L2)의 전압(VINTL)은 제 2 버퍼(120)를 통해 공급된 제 2 전원전압(VINT_MIN)이 된다. 제 2 전원전압(VINT_MIN)은 제 1 전원전압(VINT)보다 낮은 전압이며, 도 1의 예에서는 0.8 V의 값을 가진다. 대기 모드에서, 집적회로 내부 회로(150)에는 0.8 V의 제 2 전원전압(VINT_MIN)이 공급된다.
반도체 메모리 장치가 액티브 모드일 때는 대기모드 신호(PSTBY)가 디스에이블 되어 있고, 스위치(130)는 온 상태에 있으며, 제 2 버퍼(120)는 제어신호(CON1), 즉 대기모드 신호(PSTBY)에 응답하여 오프된다. 따라서, 제 2 전원라인(L2)의 전압(VINTL)은 제 1 버퍼(110)를 통해 공급된 제 1 전원전압(VINT)이 된다. 액티브 모드에서, 집적회로 내부 회로(150)에는 1.4 V의 제 1 전원전압(VINT)이 공급된다.
도 1의 반도체 메모리 장치의 전원공급 회로에 포함되어 있는 디커플링 커패시터(140)는 스위치(130)가 턴온되어 제 2 전원라인(L2)의 전압(VINTL)이 제 2 전원전압(VINT_MIN)에서 제 1 전원전압(VINT)으로 바뀌는 과정에서 제 1 전원라인(L1)과 제 2 전원라인(L2)에 의한 전하공유(charge sharing)에 걸리는 시간을 줄이는 기능을 한다.
스위치(130)가 턴온되기 전에 디커플링 커패시터(140)는 제 1 전원전압(VINT)으로 충전된다. 스위치(130)가 턴온되면 디커플링 커패시터(140)에 충전된 전하에 의해 제 2 전원라인(L2)이 빠르게 충전되어 제 1 전원전압(VINT)의 전압레벨인 1.4V로 신속하게 상승할 수 있다. 만일, 도 1의 반도체 메모리 장치의 전원공급 회로에 디커플링 커패시터(140)가 없다면, 대기모드에서 액티브 모드로 바뀌고 스위치(130)가 턴온되었을 때 버퍼(110) 앞단에서 공급되는 제 1 전원전압(VINT)에 의해서만 제 2 전원라인(L2)을 충전시켜 1.4V의 전압레벨로 올려야 한다. 따라서, 반도체 메모리 장치의 동작모드가 대기 모드에서 액티브 모드로 바뀔 때 낮은 전원전압에서 높은 전원전압으로 천이하는 데, 시간이 많이 걸린다. 도 1의 반도체 메모리 장치의 전원공급 회로는 디커플링 커패시터(140)를 포함하고 있으므로 반도체 메모리 장치의 동작모드가 대기 모드에서 액티브 모드로 바뀔 때 낮은 전원전압에서 높은 전원전압으로 신속하게 천이할 수 있다.
스위치(130)가 턴온되기 전에 디커플링 커패시터(140)는 제 1 전원전압(VINT)으로 충전된다. 스위치(130)가 턴온되면 디커플링 커패시터(140)에 충전된 전하에 의해 제 2 전원라인(L2)이 빠르게 충전되어 제 1 전원전압(VINT)의 전압레벨인 1.4V로 신속하게 상승할 수 있다. 만일, 도 1의 반도체 메모리 장치의 전원공급 회로에 디커플링 커패시터(140)가 없다면, 대기모드에서 액티브 모드로 바뀌고 스위치(130)가 턴온되었을 때 버퍼(110) 앞단에서 공급되는 제 1 전원전압(VINT)에 의해서만 제 2 전원라인(L2)을 충전시켜 1.4V의 전압레벨로 올려야 한다. 따라서, 반도체 메모리 장치의 동작모드가 대기 모드에서 액티브 모드로 바뀔 때 낮은 전원전압에서 높은 전원전압으로 천이하는 데, 시간이 많이 걸린다. 도 1의 반도체 메모리 장치의 전원공급 회로는 디커플링 커패시터(140)를 포함하고 있으므로 반도체 메모리 장치의 동작모드가 대기 모드에서 액티브 모드로 바뀔 때 낮은 전원전압에서 높은 전원전압으로 신속하게 천이할 수 있다.
도 2는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 전원공급회로를 나타내는 도면이다. 도 2를 참조하면, 반도체 메모리 장치의 전원공급 회로는 제 1 버퍼(110), 제 2 버퍼(120), 제 3 버퍼(160), 및 스위치(130)을 구비한다.
제 1 버퍼(110)는 제 1 전원전압(VINT)을 버퍼링하여 제 1 전원라인(L1)에 제공하고, 제 2 버퍼(120)는 대기모드 신호(PSTBY)에 응답하여 제 1 전원전압(VINT)보다 낮은 제 2 전원전압(VINT_MIN)을 버퍼링하여 제 2 전원라인(L2)에 제공한다. 제 3 버퍼(160)는 대기모드 신호(PSTBY)가 디스에이블 되었을 때 제 1 전원전압(VINT)을 버퍼링하여 상기 제 2 전원라인(L2)에 제공한다.
스위치(130)는 PMOS 트랜지스터로 구성되어 있고, 대기모드 신호(PSTBY)가 디스에이블 되었을 때 제 1 전원라인(L1)과 제 2 전원라인(L2)을 전기적으로 연결한다. 제 2 전원라인(L2)에는 여러 가지 회로 블록들이 결합되며, 도 1에는 인버터들(151, 152)을 포함하는 회로블록(150)이 대표적으로 도시되어 있다.
도 2의 반도체 메모리 장치의 전원공급 회로는 또한 제 1 전원라인(L1)에 연 결된 디커플링 커패시터(140), 인버터들(180, 190), 및 지연회로(170)를 구비한다.
도 2의 반도체 메모리 장치의 전원공급 회로에 포함되어 있는 디커플링 커패시터(140)는 스위치(130)가 턴온되어 제 2 전원라인(L2)의 전압(VINTL)이 제 2 전원전압(VINT_MIN)에서 제 1 전원전압(VINT)으로 바뀌는 과정에서 제 1 전원라인(L1)과 제 2 전원라인(L2)에 의한 전하공유(charge sharing)에 걸리는 시간을 줄이는 기능을 한다.
스위치(130)가 턴온되기 전에 디커플링 커패시터(140)는 제 1 전원전압(VINT)으로 충전된다. 스위치(130)가 턴온되면 디커플링 커패시터(140)에 충전된 전하에 의해 제 2 전원라인(L2)이 빠르게 충전되어 제 1 전원전압(VINT)의 전압레벨인 1.4V로 신속하게 상승할 수 있다. 만일, 도 1의 반도체 메모리 장치의 전원공급 회로에 디커플링 커패시터(140)가 없다면, 대기모드에서 액티브 모드로 바뀌고 스위치(130)가 턴온되었을 때 버퍼(110) 앞단에서 공급되는 제 1 전원전압(VINT)에 의해서만 제 2 전원라인(L2)을 충전시켜 1.4V의 전압레벨로 올려야 한다. 따라서, 반도체 메모리 장치의 동작모드가 대기 모드에서 액티브 모드로 바뀔 때 낮은 전원전압에서 높은 전원전압으로 천이하는 데, 시간이 많이 걸린다. 도 1의 반도체 메모리 장치의 전원공급 회로는 디커플링 커패시터(140)를 포함하고 있으므로 반도체 메모리 장치의 동작모드가 대기 모드에서 액티브 모드로 바뀔 때 낮은 전원전압에서 높은 전원전압으로 신속하게 천이할 수 있다.
스위치(130)가 턴온되기 전에 디커플링 커패시터(140)는 제 1 전원전압(VINT)으로 충전된다. 스위치(130)가 턴온되면 디커플링 커패시터(140)에 충전된 전하에 의해 제 2 전원라인(L2)이 빠르게 충전되어 제 1 전원전압(VINT)의 전압레벨인 1.4V로 신속하게 상승할 수 있다. 만일, 도 1의 반도체 메모리 장치의 전원공급 회로에 디커플링 커패시터(140)가 없다면, 대기모드에서 액티브 모드로 바뀌고 스위치(130)가 턴온되었을 때 버퍼(110) 앞단에서 공급되는 제 1 전원전압(VINT)에 의해서만 제 2 전원라인(L2)을 충전시켜 1.4V의 전압레벨로 올려야 한다. 따라서, 반도체 메모리 장치의 동작모드가 대기 모드에서 액티브 모드로 바뀔 때 낮은 전원전압에서 높은 전원전압으로 천이하는 데, 시간이 많이 걸린다. 도 1의 반도체 메모리 장치의 전원공급 회로는 디커플링 커패시터(140)를 포함하고 있으므로 반도체 메모리 장치의 동작모드가 대기 모드에서 액티브 모드로 바뀔 때 낮은 전원전압에서 높은 전원전압으로 신속하게 천이할 수 있다.
인버터(180)는 대기모드 신호(PSTBY)를 반전시키고, 인버터(190)는 인버터(180)의 출력신호를 반전시키고 스위치(130)에 제공한다. 지연회로(170)는 인버터(180)의 출력신호를 소정시간 지연시킨다.
이하, 도 2에 도시된 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 전원공급 회로의 동작을 설명한다.
도 2에 도시된 반도체 메모리 장치의 전원공급 회로는 액티브 모드시와 대기 모드시 집적회로 내부 회로(150)에 다른 크기의 전원전압을 공급함으로써 전력소모를 줄일 수 있다.
반도체 메모리 장치가 대기 모드일 때는 대기모드 신호(PSTBY)가 인에이블 되어 있고, 스위치(130)는 오프 상태에 있다. 따라서, 제 2 전원라인(L2)의 전압(VINTL)은 제 2 버퍼(120)를 통해 공급된 제 2 전원전압(VINT_MIN)이 된다. 제 2 전원전압(VINT_MIN)은 제 1 전원전압(VINT)보다 낮은 전압이며, 도 1의 예에서는 0.8 V의 값을 가진다. 대기 모드에서, 집적회로 내부 회로(150)에는 0.8 V의 제 2 전원전압(VINT_MIN)이 공급된다.
반도체 메모리 장치가 액티브 모드일 때는 대기모드 신호(PSTBY)가 디스에이블 되어 있고, 스위치(130)는 온 상태에 있으며, 제 2 버퍼(120)는 제어신호(CON1), 즉 대기모드 신호(PSTBY)에 응답하여 오프된다. 대기모드 신호(PSTBY)가 디스에이블 되었을 때 지연회로(170)의 출력신호(CON2)는 로직 "하이"가 되므로, 제 2 버퍼(160)는 대기모드 신호(PSTBY)가 디스에이블된 후 소정시간 이 지난 후 턴온된다. 따라서, 제 2 전원라인(L2)의 전압(VINTL)은 제 1 버퍼(110)와 제 3 버퍼(160)를 통해 공급된 제 1 전원전압(VINT)이 된다. 대기모드에서, 집적회로 내부 회로(150)에는 1.4 V의 제 1 전원전압(VINT)이 공급된다.
회로설계시 제 1버퍼(110)와 제 2 버퍼(120)는 전류구동 능력이 작게 설계하고, 제 3 버퍼(160)는 제 1버퍼(110)와 제 2 버퍼(120)보다 전류구동 능력이 크게 설계한다.
대기모드 신호(PSTBY)가 인에이블되어 반도체 메모리 장치가 액티브 모드에서 대기모드로 바뀌면, 제 3 버퍼(160)가 온 상태에서 오프 상태로 바뀐다. 이 때 제 3 버퍼(160)가 갑자기 바뀌면 제 2 전원라인(L2)에 리플이 발생할 수 있으므로 대기모드 신호(PSTBY)를 지연회로(170)에 일정시간 지연시킨 후 제 3 버퍼(160)를 오프시킨다.
도 3은 도 2의 반도체 메모리 장치의 전원공급 회로에 포함된 제 1 버퍼(110)를 나타내는 도면이다.
제 1 버퍼(110)는 제 1 NMOS 트랜지스터(MN3), 제 2 NMOS 트랜지스터(MN4), 제 3 NMOS 트랜지스터(MN5), 제 1 PMOS 트랜지스터(MP3), 제 2 PMOS 트랜지스터 (MP4), 및 제 3 PMOS 트랜지스터(MP5)를 구비한다.
제 1 NMOS 트랜지스터(MN3)는 제 1 전원전압(VINT)이 인가되는 게이트를 가지고, 제 2 NMOS 트랜지스터(MN4)는 제 1 전원라인(L1)에 연결된 게이트를 가진다. 제 3 NMOS 트랜지스터(MN5)는 제 1 NMOS 트랜지스터(MN3)의 소스와 제 2 NMOS 트랜지스터(MN4)의 소스에 공통 연결된 드레인과 바이어스 전압(VBIAS)이 인가된 게이트와 접지전압에 연결된 소스를 가진다. 제 1 PMOS 트랜지스터(MP3)는 전원전압(VDD)에 연결된 소스와 제 1 NMOS 트랜지스터(MN3)의 드레인에 연결된 드레인과 제 2 NMOS 트랜지스터(MN4)의 드레인에 연결된 게이트를 가진다. 제 2 PMOS 트랜지스터(MP4)는 전원전압(VDD)에 연결된 소스와 제 2 NMOS 트랜지스터(MN4)의 드레인에 연결된 드레인과 제 1 NMOS 트랜지스터(MN3)의 드레인에 연결된 게이트를 가진다. 제 3 PMOS 트랜지스터(MP5)는 전원전압(VDD)에 연결된 소스와 제 2 NMOS 트랜지스터(MN4)의 게이트에 연결된 드레인과 제 1 NMOS 트랜지스터(MN3)의 드레인에 연결된 게이트를 가진다.
도 3의 제 1 버퍼(110)는 피드백 루프를 형성하는 제 3 PMOS 트랜지스터(MP5)를 구비하여 제 1전원라인(L1)의 전압이 일정한 값을 유지하도록 한다.
도 4는 도 2의 반도체 메모리 장치의 전원공급 회로에 포함된 제 2 버퍼(120)를 나타내는 도면이다.
제 2 버퍼(120)는 제 1 NMOS 트랜지스터(MN3), 제 2 NMOS 트랜지스터(MN4), 제 3 NMOS 트랜지스터(MN5), 제 1 PMOS 트랜지스터(MP3), 제 2 PMOS 트랜지스터(MP4), 및 제 3 PMOS 트랜지스터(MP5)를 구비한다.
제 1 NMOS 트랜지스터(MN6)는 제 1 전원전압(VINT)이 인가되는 게이트를 가지고, 제 2 NMOS 트랜지스터(MN7)는 제 1 전원라인(L1)에 연결된 게이트를 가진다. 제 3 NMOS 트랜지스터(MN8)는 제 1 NMOS 트랜지스터(MN6)의 소스와 제 2 NMOS 트랜지스터(MN7)의 소스에 공통 연결된 드레인과 제어신호(CON1)가 인가된 게이트와 접지전압에 연결된 소스를 가진다. 제 1 PMOS 트랜지스터(MP6)는 전원전압(VDD)에 연결된 소스와 제 1 NMOS 트랜지스터(MN6)의 드레인에 연결된 드레인과 제 2 NMOS 트랜지스터(MN7)의 드레인에 연결된 게이트를 가진다. 제 2 PMOS 트랜지스터(MP7)는 전원전압(VDD)에 연결된 소스와 제 2 NMOS 트랜지스터(MN7)의 드레인에 연결된 드레인과 제 1 NMOS 트랜지스터(MN6)의 드레인에 연결된 게이트를 가진다. 제 3 PMOS 트랜지스터(MP8)는 전원전압(VDD)에 연결된 소스와 제 2 NMOS 트랜지스터(MN7)의 게이트에 연결된 드레인과 제 1 NMOS 트랜지스터(MN6)의 드레인에 연결된 게이트를 가진다.
도 4의 제 2 버퍼(120)는 피드백 루프를 형성하는 제 3 PMOS 트랜지스터(MP8)를 구비하여 제 2 전원라인(L2)의 전압이 일정한 값을 유지하도록 한다.
도 5는 도 2의 반도체 메모리 장치의 전원공급 회로에 포함된 제 3 버퍼(160)를 나타내는 도면이다.
제 3 버퍼(160)는 제 1 NMOS 트랜지스터(MN9), 제 2 NMOS 트랜지스터(MN10), 제 3 NMOS 트랜지스터(MN11), 제 1 PMOS 트랜지스터(MP9), 제 2 PMOS 트랜지스터(MP10), 및 제 3 PMOS 트랜지스터(MP11)를 구비한다.
제 1 NMOS 트랜지스터(MN9)는 제 1 전원전압(VINT)이 인가되는 게이트를 가 지고, 제 2 NMOS 트랜지스터(MN10)는 제 1 전원라인(L1)에 연결된 게이트를 가진다. 제 3 NMOS 트랜지스터(MN11)는 제 1 NMOS 트랜지스터(MN9)의 소스와 제 2 NMOS 트랜지스터(MN10)의 소스에 공통 연결된 드레인과 제어신호(CON2)가 인가된 게이트와 접지전압에 연결된 소스를 가진다. 제 1 PMOS 트랜지스터(MP9)는 전원전압(VDD)에 연결된 소스와 제 1 NMOS 트랜지스터(MN9)의 드레인에 연결된 드레인과 제 2 NMOS 트랜지스터(MN10)의 드레인에 연결된 게이트를 가진다. 제 2 PMOS 트랜지스터(MP10)는 전원전압(VDD)에 연결된 소스와 제 2 NMOS 트랜지스터(MN10)의 드레인에 연결된 드레인과 제 1 NMOS 트랜지스터(MN9)의 드레인에 연결된 게이트를 가진다. 제 3 PMOS 트랜지스터(MP11)는 전원전압(VDD)에 연결된 소스와 제 2 NMOS 트랜지스터(MN10)의 게이트에 연결된 드레인과 제 1 NMOS 트랜지스터(MN9)의 드레인에 연결된 게이트를 가진다.
도 5의 제 3 버퍼(160)는 피드백 루프를 형성하는 제 3 PMOS 트랜지스터(MP11)를 구비하여 제 2 전원라인(L2)의 전압이 일정한 값을 유지하도록 한다.
도 6은 도 2의 반도체 메모리 장치의 전원공급 회로가 공급하는 공급전압을 나타내는 시뮬레이션도이다.
도 6을 참조하면, 집적회로 내에 포함된 회로블록들에 공급되는 제 2 전원라인(L2)의 전압(VINTL)은 대기 모드일 때, 즉 대기모드 신호(PSTBY)가 인에이블되었을 때는 제 2 전원전압(VINT_MIN)의 값을 유지하다가, 액티브 모드로 바뀌면 제 1 전원전압(VINT)으로 올라가고 있음을 알 수 있다.
시간(T1)에서 대기모드 신호(PSTBY)가 디스에이블되어 반도체 메모리 장치가 액티브 모드로 진입한다. T1과 T2 사이의 구간(P1)은 제 1 전원라인(L1)과 제 2 전원라인(L2)이 전하공유(charge sharing)를 하는 데 걸리는 시간이다. T2 이후는 제 3 버퍼(160)가 동작하여 제 2 전원라인(L2)에 제 1 전원전압(VINT)을 공급한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 전원공급 회로는 반도체 메모리 장치의 동작 모드에 따라 다른 전원전압을 집적회로의 내부 회로에 공급함으로써 전력소모를 줄일 수 있다. 반도체 메모리 장치가 액티브 모드에서 동작할 때는 높은 전원전압을 내부회로에 공급하고, 대기 모드에서 동작할 때는 액티브 모드에서 동작할 때보다 낮은 전원전압을 내부회로에 공급하여, 대기 모드에서 불필요하게 소모될 수 있는 전력을 감소시킬 수 있다. 또한, 본 발명에 따른 반도체 메모리 장치의 전원공급 회로는 반도체 메모리 장치의 동작모드가 대기 모드에서 액티브 모드로 바뀔 때 낮은 전원전압에서 높은 전원전압으로 빠르게 천이할 수 있다.
Claims (18)
- 제 1 전원전압을 버퍼링하여 제 1 전원라인에 제공하는 제 1 버퍼;대기모드 신호에 응답하여 상기 제 1 전원전압보다 낮은 제 2 전원전압을 버퍼링하여 제 2 전원라인에 제공하는 제 2 버퍼;상기 대기모드 신호에 응답하여 상기 대기모드 신호가 디스에이블 되었을 때 상기 제 1 전원라인과 상기 제 2 전원라인을 전기적으로 연결하는 스위치; 및상기 제 1 전원라인에 결합되어 있는 디커플링 커패시터를 구비하는 것을 특징으로 하는 반도체 장치의 전원공급 회로.
- 제 1 항에 있어서,상기 스위치는 MOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 장치의 전원공급 회로.
- 제 1 항에 있어서,상기 디커플링 커패시터는 상기 제 1 및 제 2 전원 전압의 기준 전압이 되는 제 3 전원 전압과 상기 제 1 전원라인 사이에 결합되어 있는 것을 특징으로 하는 반도체 장치의 전원공급 회로.
- 제 3 항에 있어서,상기 디커플링 커패시터는 동작모드가 대기 모드에서 액티브 모드로 바뀔 때 상기 제 1 전원라인과 상기 제 2 전원 라인에 의한 전하공유에 걸리는 시간을 줄이는 것을 특징으로 하는 반도체 장치의 전원공급 회로.
- 제 1 항에 있어서,상기 제 2 전원전압은 상기 제 1 전원전압보다 낮은 것을 특징으로 하는 반도체 장치의 전원공급 회로.
- 제 5 항에 있어서, 상기 제 1 버퍼는상기 제 1 전원전압이 인가되는 게이트를 가지는 제 1 NMOS 트랜지스터;상기 제 1 전원라인에 연결된 게이트를 가지는 제 2 NMOS 트랜지스터;상기 제 1 NMOS 트랜지스터의 소스와 상기 제 2 NMOS 트랜지스터의 소스에 공통 연결된 드레인과 바이어스 전압이 인가된 게이트와 저전원전압에 연결된 소스를 가지는 제 3 NMOS 트랜지스터;고전원전압에 연결된 소스와 상기 제 1 NMOS 트랜지스터의 드레인에 연결된 드레인과 상기 제 2 NMOS 트랜지스터의 드레인에 연결된 게이트를 가지는 제 1 PMOS 트랜지스터;상기 고전원전압에 연결된 소스와 상기 제 2 NMOS 트랜지스터의 드레인에 연결된 드레인과 상기 제 1 NMOS 트랜지스터의 드레인에 연결된 게이트를 가지는 제 2 PMOS 트랜지스터; 및상기 고전원전압에 연결된 소스와 상기 제 2 NMOS 트랜지스터의 게이트에 연결된 드레인과 상기 제 1 NMOS 트랜지스터의 드레인에 연결된 게이트를 가지는 제 3 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 전원공급 회로.
- 제 5 항에 있어서, 상기 제 2 버퍼는상기 제 2 전원전압이 인가되는 게이트를 가지는 제 1 NMOS 트랜지스터;상기 제 2 전원라인에 연결된 게이트를 가지는 제 2 NMOS 트랜지스터;상기 제 1 NMOS 트랜지스터의 소스와 상기 제 2 NMOS 트랜지스터의 소스에 공통 연결된 드레인과 상기 대기모드 신호가 인가된 게이트와 저전원전압에 연결된 소스를 가지는 제 3 NMOS 트랜지스터;고전원전압에 연결된 소스와 상기 제 1 NMOS 트랜지스터의 드레인에 연결된 드레인과 상기 제 2 NMOS 트랜지스터의 드레인에 연결된 게이트를 가지는 제 1 PMOS 트랜지스터;상기 고전원전압에 연결된 소스와 상기 제 2 NMOS 트랜지스터의 드레인에 연결된 드레인과 상기 제 1 NMOS 트랜지스터의 드레인에 연결된 게이트를 가지는 제 2 PMOS 트랜지스터; 및상기 고전원전압에 연결된 소스와 상기 제 2 NMOS 트랜지스터의 게이트에 연결된 드레인과 상기 제 1 NMOS 트랜지스터의 드레인에 연결된 게이트를 가지는 제 3 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 전원공급 회로.
- 제 1 전원전압을 버퍼링하여 제 1 전원라인에 제공하는 제 1 버퍼;대기모드 신호에 응답하여 상기 제 1 전원전압보다 낮은 제 2 전원전압을 버퍼링하여 제 2 전원라인에 제공하는 제 2 버퍼;상기 대기모드 신호에 응답하여 상기 대기모드 신호가 디스에이블 되었을 때 상기 제 1 전원전압을 버퍼링하여 상기 제 2 전원라인에 제공하는 제 3 버퍼;상기 대기모드 신호에 응답하여 상기 대기모드 신호가 디스에이블 되었을 때 상기 제 1 전원라인과 상기 제 2 전원라인을 전기적으로 연결하는 스위치; 및상기 제 1 전원라인에 결합된 디커플링 커패시터를 구비하는 것을 특징으로 하는 반도체 장치의 전원공급 회로.
- 제 8 항에 있어서,상기 스위치는 MOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 장치의 전원공급 회로.
- 제 8 항에 있어서,상기 디커플링 커패시터는 상기 제 1 및 제 2 전원 전압의 기준 전압이 되는 제3 전원 전압과 상기 제 1 전원라인 사이에 결합되어 있는 것을 특징으로 하는 반도체 장치의 전원공급 회로.
- 제 10 항에 있어서,상기 디커플링 커패시터는 동작모드가 대기 모드에서 액티브 모드로 바뀔 때 상기 제 1 전원라인과 상기 제 2 전원 라인에 의한 전하공유에 걸리는 시간을 줄이는 것을 특징으로 하는 반도체 장치의 전원공급 회로.
- 제 8 항에 있어서,상기 제 2 전원전압은 상기 제 1 전원전압보다 낮은 것을 특징으로 하는 반도체 장치의 전원공급 회로.
- 제 12 항에 있어서, 상기 제 3 버퍼는상기 대기모드 신호가 소정시간 지연되고 반전된 제 1 제어신호에 응답하여 상기 제 1 전원전압을 버퍼링하여 상기 제 2 전원라인에 제공하는 것을 특징으로 하는 반도체 장치의 전원공급 회로.
- 제 13 항에 있어서, 상기 전원공급 회로는상기 대기모드 신호를 반전시키는 제 1 인버터;상기 제 1 인버터의 출력신호를 반전시키고 상기 스위치에 제공하는 제 2 인버터; 및상기 제 1 인버터의 출력신호를 소정시간 지연시키고 상기 제 1 제어신호를 발생시키는 지연회로를 더 구비하는 것을 특징으로 하는 반도체 장치의 전원공급 회로.
- 제 8 항에 있어서, 상기 제 1 버퍼는상기 제 1 전원전압이 인가되는 게이트를 가지는 제 1 NMOS 트랜지스터;상기 제 1 전원라인에 연결된 게이트를 가지는 제 2 NMOS 트랜지스터;상기 제 1 NMOS 트랜지스터의 소스와 상기 제 2 NMOS 트랜지스터의 소스에 공통 연결된 드레인과 바이어스 전압이 인가된 게이트와 저전원전압에 연결된 소스를 가지는 제 3 NMOS 트랜지스터;고전원전압에 연결된 소스와 상기 제 1 NMOS 트랜지스터의 드레인에 연결된 드레인과 상기 제 2 NMOS 트랜지스터의 드레인에 연결된 게이트를 가지는 제 1 PMOS 트랜지스터;상기 고전원전압에 연결된 소스와 상기 제 2 NMOS 트랜지스터의 드레인에 연결된 드레인과 상기 제 1 NMOS 트랜지스터의 드레인에 연결된 게이트를 가지는 제 2 PMOS 트랜지스터; 및상기 고전원전압에 연결된 소스와 상기 제 2 NMOS 트랜지스터의 게이트에 연결된 드레인과 상기 제 1 NMOS 트랜지스터의 드레인에 연결된 게이트를 가지는 제 3 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 전원공급 회로.
- 제 8 항에 있어서, 상기 제 2 버퍼는상기 제 2 전원전압이 인가되는 게이트를 가지는 제 1 NMOS 트랜지스터;상기 제 2 전원라인에 연결된 게이트를 가지는 제 2 NMOS 트랜지스터;상기 제 1 NMOS 트랜지스터의 소스와 상기 제 2 NMOS 트랜지스터의 소스에 공통 연결된 드레인과 상기 대기모드 신호가 인가된 게이트와 저전원전압에 연결된 소스를 가지는 제 3 NMOS 트랜지스터;고전원전압에 연결된 소스와 상기 제 1 NMOS 트랜지스터의 드레인에 연결된 드레인과 상기 제 2 NMOS 트랜지스터의 드레인에 연결된 게이트를 가지는 제 1 PMOS 트랜지스터;상기 고전원전압에 연결된 소스와 상기 제 2 NMOS 트랜지스터의 드레인에 연결된 드레인과 상기 제 1 NMOS 트랜지스터의 드레인에 연결된 게이트를 가지는 제 2 PMOS 트랜지스터; 및상기 고전원전압에 연결된 소스와 상기 제 2 NMOS 트랜지스터의 게이트에 연결된 드레인과 상기 제 1 NMOS 트랜지스터의 드레인에 연결된 게이트를 가지는 제 3 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 전원공급 회로.
- 제 1 전원전압을 버퍼링하여 제 1 전원라인에 제공하는 단계;대기모드 신호에 응답하여 상기 제 1 전원전압보다 낮은 제 2 전원전압을 버퍼링하여 제 2 전원라인에 제공하는 단계;상기 대기모드 신호에 응답하여 상기 대기모드 신호가 디스에이블 되었을 때 상기 제 1 전원라인과 상기 제 2 전원라인을 전기적으로 연결하는 단계; 및상기 제 1 전원라인을 디커플링 커패시터로 충전하는 단계를 포함하는 반도체 장치의 전원공급 방법.
- 제 1 전원전압을 버퍼링하여 제 1 전원라인에 제공하는 단계;대기모드 신호에 응답하여 상기 제 1 전원전압보다 낮은 제 2 전원전압을 버퍼링하여 제 2 전원라인에 제공하는 단계;상기 대기모드 신호에 응답하여 상기 대기모드 신호가 디스에이블 되었을 때 상기 제 1 전원전압을 버퍼링하여 상기 제 2 전원라인에 제공하는 단계; 및상기 대기모드 신호에 응답하여 상기 대기모드 신호가 디스에이블 되었을 때 상기 제 1 전원라인과 상기 제 2 전원라인을 전기적으로 연결하는 단계; 및상기 제 1 전원라인을 디커플링 커패시터로 충전하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 전원공급 방법.
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