CN112527042B - 衬底偏压产生电路 - Google Patents

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Abstract

本发明提供一种衬底偏压产生电路，用以提供一衬底偏压至一功能电路的一晶体管的衬底。此衬底偏压产生电路包含：一第一晶体管以及一第二晶体管，其串联连接于一供应电压端以及一接地端之间，且第一晶体管的一控制端耦接该第二晶体管的一控制端；一第三晶体管，其一端电耦接该第一晶体管与该第二晶体管其中之一的衬底，且该第三晶体管的另一端耦接该第三晶体管的衬底；一电阻元件，其耦接于该第三晶体管电耦接该第一晶体管与该第二晶体管其中之一的衬底的一端以及该第一晶体管的一电流流入端或是该第二晶体管的一电流流出端之间。该第三晶体管电耦接该第一晶体管与该第二晶体管其中之一的衬底的一端上的电压为衬底偏压。

Description

衬底偏压产生电路
技术领域
本发明有关于一种衬底偏压产生电路，特别是有关于一种能随着供应电源电压的变化而提供适当的衬底偏压的衬底偏压产生电路。
背景技术
近年来，物联网应用受到很大的瞩目，不过仍有关键技术须克服。例如，物联网应用所采用的元件必须有极低的功耗，即表示整体电路必须在供应电源电压(VDD)低于晶体管的标准阈值电压(threshold voltage)的情况下还能正常启动。因此，目前亟需要的是一种衬底偏压产生电路，其能让整体电路在较低的供应电源电压下还能正常启动，而当VDD恢复到标准阈值电压以上后又能让电路恢复成在阈值电压下的正常操作状态，而且尽可能没有漏电流产生。
发明内容
本发明的目的在于提供一种衬底偏压产生电路，其可在当供应电源电压低于晶体管的标准阈值电压时提供适当的衬底偏压，让功能电路的晶体管的阈值电压降低以利于启动，以及当供应电源电压高于晶体管的阈值电压时，本发明的衬底偏压产生电路提供适当的衬底偏压以减少漏电流。
基于上述目的，本发明提供一种衬底偏压产生电路，其用以提供一衬底偏压至一功能电路的一晶体管的衬底，该衬底偏压产生电路包含第一晶体管、第二晶体管、第三晶体管以及一电阻元件。第一晶体管以及第二晶体管串联连接于高电压端以及低电压端之间，且第一晶体管的控制端耦接第二晶体管的控制端。第一晶体管的控制端以及第二晶体管的控制端接收一使能信号。第三晶体管的一端电耦接第一晶体管与第二晶体管之一的衬底，且第三晶体管的另一端耦接第三晶体管的衬底，第三晶体管的一控制端接收一反使能信号，而反使能信号为使能信号的反相信号。电阻元件耦接于第三晶体管电耦接第一晶体管与第二晶体管其中之一的衬底的一的该端以及第一晶体管的电流流入端或是第二晶体管的电流流出端之间。第三晶体管电耦接第一晶体管与第二晶体管其中之一的衬底的一端上的电压为衬底偏压。
较佳地，第一晶体管为NMOS晶体管，第二晶体管为PMOS晶体管，第三晶体管为PMOS晶体管，且第三晶体管的该端为漏极，该第三晶体管的该漏极电耦接该第二晶体管的衬底，第三晶体管的衬底电耦接第三晶体管的源极，而第一晶体管的源极耦接低电压端或一预设偏压端，第二晶体管的源极耦接高电压端。
较佳地，电阻元件的两端分别耦接于第三晶体管的漏极以及第二晶体管的漏极。
较佳地，第三晶体管的漏极以及第二晶体管的漏极电连接，且电阻元件的两端分别耦接于第三晶体管的漏极以及第一晶体管的漏极。
较佳地，第一晶体管为NMOS晶体管，第二晶体管为PMOS晶体管，第三晶体管为NMOS晶体管，且第三晶体管的该端为漏极，第三晶体管的漏极电耦接第一晶体管的衬底，第三晶体管的衬底电耦接第三晶体管的源极，而第一晶体管的源极电耦接低电压端，第二晶体管的源极耦接高电压端或一预设偏压端。
较佳地，电阻元件的两端分别耦接于第三晶体管的漏极以及第一晶体管的漏极。
较佳地，第三晶体管的漏极以及第一晶体管的漏极电连接，且电阻元件的两端分别耦接于第三晶体管的漏极以及第二晶体管的漏极。
较佳地，高电压端为一供应电压端，该低电压端为一接地端。
附图说明
图1绘示本发明的衬底偏压产生电路的第一实施例的电路图；
图2绘示本发明的衬底偏压产生电路的第二实施例的电路图；
图3绘示本发明的衬底偏压产生电路的第一实施例应用于功能电路的示意图；
图4绘示本发明的衬底偏压产生电路的第三实施例的电路图；
图5绘示本发明的衬底偏压产生电路的第四实施例的电路图；
图6绘示本发明的衬底偏压产生电路的第三实施例应用于功能电路的示意图；
图7绘示本发明的衬底偏压产生电路的第五实施例应用于功能电路的示意图。
附图标记：
10、11、20、21、30：衬底偏压产生电路
101、301、303：NMOS晶体管
102、103、302：PMOS晶体管
60、70：功能电路
R1、R2、R3、R4：电阻元件
EN：使能信号
ENB：反使能信号
VBP、VBN：衬底偏压
GND：接地端
VDD：供应电压端
T1～T6：晶体管
Zn：端点
具体实施方式
以下将配合图式及实施例来详细说明本发明的实施方式，藉此对本发明如何应用技术手段来解决技术问题并达成技术功效的实现过程能充分理解并据以实施。
在说明本发明的技术特征之前，先说明相关的名词定义。在下文中，所谓晶体管的“阈值电压”，为晶体管的栅极源极之间的电压(VGS)是否能导通晶体管的判断基准，以NMOS晶体管为例，其阈值电压为正值，当NMOS晶体管的栅极源极之间的电压大于阈值电压，则NMOS晶体管导通。阈值电压会随NMOS晶体管的衬底的电压而改变。通常NMOS晶体管的衬底电连接源极并连接供应电源或是接地，所以阈值电压为固定值。
本发明的衬底偏压产生电路用以提供一衬底偏压至一功能电路的一晶体管的衬底，让功能电路在供应电源电压过低而处于次阈值电压(sub threshold)的状态下，仍能维持以较高频率操作。衬底偏压产生电路包含第一晶体管、第二晶体管、第三晶体管以及电阻元件。第一晶体管以及第二晶体管串联连接于一高电压端以及一低电压端之间。在以下说明中，高电压端为供应电压端VDD作为举例说明，而低电压端为接地端GND作为举例说明。第一晶体管的控制端耦接第二晶体管的控制端。第一晶体管的该控制端以及第二晶体管的该控制端接收一使能信号。第三晶体管的一端电耦接第一晶体管与第二晶体管中其中之一的衬底，且第三晶体管的另一端耦接第三晶体管的衬底。第三晶体管的一控制端接收一反使能信号，而反使能信号为使能信号的反相信号。电阻元件耦接于第三晶体管电耦接第一晶体管与第二晶体管其中之一的衬底的一端以及第一晶体管的电流流入端或是第二晶体管的电流流出端之间。
以下将以多个实施例说明本发明的各种实施方式。
请参阅图1，其绘示本发明的衬底偏压产生电路的第一实施例的电路图。图中，衬底偏压产生电路10所包含的晶体管以金属氧化物半导体场效晶体管(MOSFET，以下简称MOS晶体管)来实现，但此仅为举例，而非为限制本发明。第一晶体管为一N型金属氧化物半导体场效晶体管(以下简称NMOS晶体管)101，第二晶体管为一P型金属氧化物半导体场效晶体管(以下简称PMOS晶体管)102，第三晶体管为一PMOS晶体管103，且PMOS晶体管103的衬底(body)电耦接PMOS晶体管103的源极(source)。
NMOS晶体管101的源极以及衬底耦接接地端GND，PMOS晶体管102的源极以及PMOS晶体管103的源极耦接供应电压端VDD，PMOS晶体管102的衬底耦接PMOS晶体管103的漏极(drain)。电阻元件R1的两端分别耦接于PMOS晶体管103的漏极、NMOS晶体管101的漏极、以及PMOS晶体管102的漏极。PMOS晶体管103的漏极耦接一功能电路的晶体管的衬底，所以PMOS晶体管103的漏极上的电压VBP输出提供给功能电路做为一衬底偏压。
NMOS晶体管101的栅极(gate)以及PMOS晶体管102的栅极接收一使能信号EN，而PMOS晶体管103的一栅极接收一反使能信号ENB。反使能信号ENB为使能信号EN的反相信号。当使能信号EN为高电压位准，可启动本发明的衬底偏压产生电路。
请参阅图2，其绘示本发明的衬底偏压产生电路的第二实施例的电路图。第二实施例与上述实施例不同之处在于电阻元件的连接方式。在图2的实施例中，PMOS晶体管103的漏极以及PMOS晶体管102的漏极电连接，且电阻元件R2的两端分别耦接于PMOS晶体管103的漏极以及NMOS晶体管101的漏极。
请参阅图3，其绘示本发明的衬底偏压产生电路的第一实施例应用于功能电路的示意图。在图3中，功能电路60为一逻辑运算电路，为NAND电路以及NOT电路的组合；但此仅为举例，而非为限制本发明。在其他实施例中，功能电路60可为任何类型的电路。衬底偏压产生电路10输出一衬底偏压VBP给功能电路60的PMOS晶体管T3、T4以及T6的衬底，而功能电路60的NMOS晶体管T1、T2以及T5的衬底耦接接地端GND。
当使能信号EN为高电压位准(high)且反使能信号ENB位于低电压位准(low)，NMOS晶体管101导通，端点Zn电位为0。当系统上电后，供应电压端VDD的电压从0V开始上升，因此，一开始供应电压端VDD的电压会小于PMOS晶体管103的阈值电压，所以PMOS晶体管103仅微弱导通或甚至在截止状态(cut-off state)，因此电阻元件R1上产生的跨压只会与PMOS晶体管103的漏电流有关，PMOS晶体管103的漏电流会流经电阻元件R1，经过NMOS晶体管101流向接地端GND。当供应电压端VDD的电压逐渐上升但仍小于PMOS晶体管103的阈值电压时，PMOS晶体管103的漏电流与供应电压端VDD的电压为正相关，因此，在系统上电后的初始阶段，衬底偏压VBP会与成供应电压端VDD的电压正比，但是几乎等于0。
例如，当供应电压端VDD的电压过小，例如为0.3V，则PMOS晶体管103截止，衬底偏压VBP几乎等于0。功能电路60的PMOS晶体管T3、T4以及T6的源极接收供应电压端VDD的电压而其衬底接收衬底偏压VBP，所以衬底偏压VBP维持在接近0电压而供应电压端VDD的电压持续上升，会导致PMOS晶体管T3、T4以及T6的阈值电压降低。上述晶体管阈值电压会随着衬底电压而变化的技术为本领域技术人员所熟知，在此不再赘述。
相比于PMOS晶体管T3、T4以及T6的衬底连接其源极而阈值电压几乎维持在固定值的情况，本发明的衬底偏压产生电路提供衬底偏压VBP，可以在供应电压端VDD的电压上升的初始阶段让PMOS晶体管T3、T4以及T6的阈值电压降低，进而使得PMOS晶体管T3、T4以及T6较早导通。
PMOS晶体管T3、T4以及T6导通后，其操作频率会变快。当供应电压端VDD的电压低于阈值电压时功能电路60仅能以较低的频率进行操作，当调整后的阈值电压低于供应电压端VDD的电压，则功能电路60能以较高的频率进行操作。因此本发明的衬底偏压产生电路可让功能电路60较早以较快频率进行操作，有助于提高功能电路60的效率。
接着，当供应电压端VDD的电压大于阈值电压，则PMOS晶体管103完全导通，所以衬底偏压VBP等于供应电压端VDD的电压，使得功能电路60的PMOS晶体管T3、T4以及T6恢复成正常的连接方式，即源极与衬底为相同电位，藉此可避免漏电流。此外，而因为PMOS晶体管103与接收衬底偏压的功能电路60的PMOS晶体管为相同类型且为相同工艺所制造，所以处于相同温度状态下，本发明的衬底偏压产生电路会自行产生合适位准的电压，因此可忽略温度及工艺效应。
使能信号EN为低电位而反使能信号ENB为高电位时，衬底偏压产生电路10关闭。当使能信号EN为低电位时，PMOS晶体管102导通而NMOS晶体管101截止，同时反使能信号ENB为高电位，PMOS晶体管103截止，因此端点Zn由PMOS晶体管102接至供应电压端VDD，亦即衬底偏压VBP为供应电压端VDD的电压，所以当衬底偏压产生电路10关闭时不会产生漏电路径。
上述电路操作过程以衬底偏压产生电路10进行说明；同样地，图2的衬底偏压产生电路11也以相同的方式提供衬底偏压VBP以改变功能电路的晶体管的阈值电压。当系统上电后，供应电压端VDD的电压从0V开始上升，因此，在初始阶段且使能信号EN为高电位而反使能信号ENB为低电位时，PMOS晶体管103仅微弱导通或甚至在截止状态(cut-off state)，PMOS晶体管103的漏电流会流经电阻元件R2，经过NMOS晶体管101流向接地端GND，因此电阻元件R2上产生的跨压只会与PMOS晶体管103的漏电流有关，而PMOS晶体管103的漏电流与供应电压端VDD的电压为正相关。当供应电压端VDD的电压大于阈值电压，则PMOS晶体管103完全导通，所以衬底偏压VBP等于供应电压端VDD的电压。
请参阅图4，其绘示本发明的衬底偏压产生电路的第三实施例的电路图。图中，在衬底偏压产生电路20中，第一晶体管为一NMOS晶体管301，第二晶体管为一PMOS晶体管302，第三晶体管为一NMOS晶体管303。NMOS晶体管303的衬底以及源极电耦接接地端GND。NMOS晶体管301的源极耦接接地端GND，NMOS晶体管301的衬底耦接NMOS晶体管303的漏极，PMOS晶体管302的源极以及衬底耦接供应电压端VDD，PMOS晶体管302的漏极耦接NMOS晶体管301的漏极。电阻元件R3的两端分别耦接于NMOS晶体管303的漏极以及NMOS晶体管301的漏极。NMOS晶体管303的漏极耦接功能电路的晶体管的衬底，藉此NMOS晶体管303的漏极上的电压VBN输出提供给功能电路做为一衬底偏压。
NMOS晶体管301的栅极(gate)以及PMOS晶体管302的栅极接收反使能信号ENB，而NMOS晶体管303的一栅极接收一使能信号EN。反使能信号ENB为使能信号EN的反相信号。当使能信号EN为高电压位准，可启动本发明的衬底偏压产生电路。
请参阅图5，其绘示本发明的衬底偏压产生电路的第四实施例的电路图。第四实施例的衬底偏压产生电路21与第三实施例不同之处在于电阻元件的连接方式。在图5的实施例中，NMOS晶体管303的漏极以及NMOS晶体管301的漏极电连接，且电阻元件R4的两端分别耦接于NMOS晶体管303的漏极以及PMOS晶体管302的漏极。
请参阅图6，其绘示本发明的衬底偏压产生电路的第三实施例应用于功能电路的示意图。如图6所示，衬底偏压产生电路20输出衬底偏压VBN至功能电路70的NMOS晶体管T1、T2以及T5的衬底。当使能信号EN为高电压位准(high)且反使能信号ENB位于低电压位准(low)，而供应电压端VDD的电压小于PMOS晶体管302的阈值电压，PMOS晶体管302仅微弱导通或甚至在截止状态(cut-off state)，因此电阻元件R3上产生的跨压与NMOS晶体管303的漏电流有关，由于漏电流很小，所以衬底偏压VBN几乎等于供应电压端VDD的电压。由于功能电路70的NMOS晶体管T1、T2以及T5的源极接地而其衬底接收衬底偏压VBN几乎等于供应电压端VDD的电压，所以NMOS晶体管T1、T2以及T5的阈值电压降低，使得持续上升的供应电压端VDD的电压可以较早大于调整后的阈值电压，NMOS晶体管T1、T2以及T5导通而能以较高的频率进行操作。
接着，当供应电压端VDD的电压持续上升而大于晶体管的原本阈值电压，NMOS晶体管303完全导通，所以衬底偏压VBN等于0，使得功能电路60的NMOS晶体管T1、T2以及T5恢复成正常的连接方式，即源极与衬底为相同电位，藉此可避免漏电流。此外，而因为NMOS晶体管303与接收衬底偏压的功能电路60的NMOS晶体管为相同类型且为相同工艺所制造，所以处于相同温度状态下，本发明的衬底偏压产生电路会自行产生合适位准的电压，因此可忽略温度及工艺效应。
使能信号EN为低电位而反使能信号ENB为高电位时，衬底偏压产生电路20关闭。当反使能信号ENB为高电位时，PMOS晶体管302截止而NMOS晶体管301导通，同时使能信号EN为低电位，NMOS晶体管303截止，因此端点Zn由NMOS晶体管301接地，亦即衬底偏压VBN为0，所以当衬底偏压产生电路20关闭时不会产生漏电路径。
上述电路操作过程以衬底偏压产生电路20进行说明；同样地，图6的衬底偏压产生电路21也以相同的方式提供衬底偏压VBN以改变功能电路的晶体管的阈值电压，故在此不再赘述。
请参阅图7，其绘示本发明的衬底偏压产生电路的第五实施例的电路图。如图7所示，第五实施例的衬底偏压产生电路30为衬底偏压产生电路10或衬底偏压产生电路11，以及衬底偏压产生电路20或衬底偏压产生电路21的组合，藉此可同时提供衬底偏压VBP给功能电路80的晶体管T3、T4与T6，以及提供衬底偏压VBN给功能电路80的晶体管T1、T2与T5。衬底偏压产生电路30的运作方式与上述衬底偏压产生电路相同，故在此不再赘述。
虽然本发明以前述的实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的专利保护范围须视本申请的权利要求范围所界定者为准。

Claims (7)

1.一种衬底偏压产生电路，用以提供一衬底偏压至一功能电路的一晶体管的衬底，其特征在于，包含：
一第一晶体管以及一第二晶体管，串联连接于一高电压端以及一低电压端之间，且该第一晶体管的一控制端耦接该第二晶体管的一控制端，而该第一晶体管的该控制端以及该第二晶体管的该控制端接收一使能信号；
一第三晶体管，该第三晶体管的一端电耦接该第一晶体管与该第二晶体管其中之一的衬底，且该第三晶体管的另一端耦接该第三晶体管的该衬底，且该第三晶体管的一控制端接收一反使能信号，而该反使能信号为该使能信号的反相信号；以及
一电阻元件，耦接于该第三晶体管电耦接该第一晶体管与该第二晶体管其中之一的衬底的一端以及该第一晶体管的一电流流入端或是该第二晶体管的一电流流出端之间；
其中该第三晶体管电耦接该第一晶体管与该第二晶体管其中之一的衬底的一端上的电压为该衬底偏压；
其中该第一晶体管为一NMOS晶体管，该第二晶体管为一PMOS晶体管，该第三晶体管为一PMOS晶体管，且该第三晶体管电耦接该第一晶体管与该第二晶体管其中之一的衬底的一端为漏极，该第三晶体管的该漏极电耦接该第二晶体管的衬底，该第三晶体管的该衬底电耦接该第三晶体管的源极，而该第一晶体管的源极耦接该低电压端或一预设偏压端，该第二晶体管的源极耦接该高电压端。
2.如权利要求1所述的衬底偏压产生电路，其特征在于，其中该电阻元件的两端分别耦接于该第三晶体管的漏极以及该第二晶体管的漏极。
3.如权利要求1所述的衬底偏压产生电路，其特征在于，其中该第三晶体管的漏极以及该第二晶体管的漏极电连接，且该电阻元件的两端分别耦接于该第三晶体管的漏极以及该第一晶体管的漏极。
4.一种衬底偏压产生电路，用以提供一衬底偏压至一功能电路的一晶体管的衬底，其特征在于，包含：
一第一晶体管以及一第二晶体管，串联连接于一高电压端以及一低电压端之间，且该第一晶体管的一控制端耦接该第二晶体管的一控制端，而该第一晶体管的该控制端以及该第二晶体管的该控制端接收一使能信号；
一第三晶体管，该第三晶体管的一端电耦接该第一晶体管与该第二晶体管其中之一的衬底，且该第三晶体管的另一端耦接该第三晶体管的该衬底，且该第三晶体管的一控制端接收一反使能信号，而该反使能信号为该使能信号的反相信号；以及
一电阻元件，耦接于该第三晶体管电耦接该第一晶体管与该第二晶体管其中之一的衬底的一端以及该第一晶体管的一电流流入端或是该第二晶体管的一电流流出端之间；
其中该第三晶体管电耦接该第一晶体管与该第二晶体管其中之一的衬底的一端上的电压为该衬底偏压；
其中该第一晶体管为一NMOS晶体管，该第二晶体管为一PMOS晶体管，该第三晶体管为一NMOS晶体管，且该第三晶体管电耦接该第一晶体管与该第二晶体管其中之一的衬底的一端为漏极，该第三晶体管的该漏极电耦接该第一晶体管的该衬底，该第三晶体管的该衬底电耦接该第三晶体管的源极，而该第一晶体管的源极电耦接该低电压端，该第二晶体管的源极耦接该高电压端或一预设偏压端。
5.如权利要求4所述的衬底偏压产生电路，其特征在于，其中该电阻元件的两端分别耦接于该第三晶体管的漏极以及该第一晶体管的漏极。
6.如权利要求4所述的衬底偏压产生电路，其特征在于，其中该第三晶体管的漏极以及该第一晶体管的漏极电连接，且该电阻元件的两端分别耦接于该第三晶体管的漏极以及该第二晶体管的漏极。
7.如权利要求4所述的衬底偏压产生电路，其特征在于，其中该高电压端为一供应电压端，该低电压端为一接地端。
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