TWI413351B - 用於將金屬氧化半導體電晶體之閘極驅動至非導電狀態之電路 - Google Patents

用於將金屬氧化半導體電晶體之閘極驅動至非導電狀態之電路 Download PDF

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Description

用於將金屬氧化半導體電晶體之閘極驅動至非導電狀態之電路

本發明大體來說係有關於一種用於驅動MOS電晶體之閘極使其具有負電壓之方法及電路。更明確地說,本發明係有關於用於提供負的晶片上(on-chip)電壓以降低低閘極臨界MOS電晶體之源極-汲極漏電流及加強PMOS電晶體之驅動能力之電路。

電子產業已預見到在愈益降低之供應電壓下運作但同時往往保持高的輸入電流要求之應用趨勢。這在電池供電之應用中是格外確切的,其可在低至單一個伏特的供應下執行,而尖峰電流要求可高至一個安培。此趨勢由電子產業日益加重使用越來越精細的構形CMOS製程來推動。較低供應電壓之趨勢使電源電路難以驅動這些應用。由於例如銷耗和高金屬阻抗之因素,電源及類比IC(積體電路)有落後目前技藝之CMOS製程形態數個世代之現象。因此,用於電源及類比IC之MOS元件之臨界電壓可大約是其賴以執行之供應電壓或其試圖提供之輸出電壓。這使提供高電流輸出功能變得困難。

原生性NMOS電晶體之低臨界電壓(VT )在做為源極隨耦器(source follower)或開汲極(open drain)輸出元件上可能是非常有用的,因為電晶體在相同的閘極驅動下提供比非原生性NMOS電晶體低之通道電阻。但是,原生性NMOS電晶體通常並不用來做為輸出元件,因為開汲極輸出可在零閘極-源極電壓下產生顯著漏電流,而源極隨耦器輸出電壓在零閘極電壓下可能是正值(即,在理應關閉時可能會有輸出電壓)。

對於約是PMOS電晶體臨界電壓VT 之低輸入供應而言,有時候無法提供高輸出電流應用所需之足夠低的源極-汲極阻抗。PMOS電晶體之VT 可藉由改變PMOS通道之摻雜以提供較低之源極-汲極阻抗來降低。但是調整PMOS通道之摻雜通常是不受歡迎或不切實際的。

因此存在對於一種提供適當方法以確保關閉低電壓臨界NMOS電晶體之方法以及一種提供加強之PMOS電晶體驅動之方法之需要,特別是若該元件供應是低電壓者。

在此所述之標的滿足上述先前技藝之需要。一MOS電晶體,由一正電壓來源供電,藉由施加反應一致能訊號所產生之負電壓至其閘極來驅動至非導電狀態。一驅動電路包含一負電壓產生器,其可包含一電荷幫浦電路。一閘係經連接至訊號輸入節點以在訊號輸入節點沒有致能訊號時停用負電壓產生器。可施加負電壓至原生性NMOS電晶體,或低閘極臨界位準NMOS電晶體之閘極,以增加原生性NMOS電晶體之源極-汲極阻抗。可施加負電壓至PMOS電晶體之閘極,以降低PMOS電晶體之源極-汲極阻抗。

該電荷幫浦電路可含有電容器、電流來源、以及邏輯電路。當該負電壓產生器啟動時,在產生致能訊號期間,該邏輯電路反應該電容器之電壓而使該電容器,二選一地,受該電壓供應充電或與該電流來源和該MOS電晶體之閘極連接。

在一實施例中,一第一開關元件係經連接在第一電容器電極和供應輸入節點間。一第二開關元件係經連接在第二電容器電極和共用電壓(common potential)間。該電容器在該等開關元件呈傳導狀態時充電。一第三開關元件係經連接在該第二電容器電極和該MOS電晶體之閘極間。一第四開關元件係經連接在該第一電容器電極和該電流來源間,以在該第二電容器電極與該MOS電晶體之閘極連接時驅動該MOS電晶體之閘極使其具有負電壓。該邏輯電路包含反應該第一電容器電極之電壓之監控電路,以輪流控制第一至第四開關元件,以將該電容器充電並驅動該MOS電晶體之閘極使其具有負電壓。

可將MOS電晶體配置為開汲極開關。一第五開關元件可以連接在該輸入節點和該MOS電晶體之閘極間,以反應該訊號輸入節點之去能訊號施加正電壓至該MOS電晶體之閘極。

或者,可將該MOS電晶體配置為源極隨耦器。可連接一放大器以接收參考電壓及該MOS電晶體之輸出。一第五開關元件係經連接在該放大器之輸出和該MOS電晶體之閘極間。該第五開關元件係經控制以反應該訊號輸入節點之去能訊號來運作。

在另一實施例中,除去連接在該第一電容器電極和該共用電壓和該電流來源間之第四開關元件。該MOS電晶體係配置為開汲極開關之PMOS電晶體。一第五開關元件係經連接在該輸入節點和該MOS電晶體之閘極間,以反應該訊號輸入節點之去能訊號施加正電壓至該MOS電晶體之閘極。任一實施例中之該等開關元件皆可含有MOS電晶體、雙極電晶體、及/或JFET(接面場效電晶體)電晶體。

本揭示之其他觀點和優勢可經由如下詳細敘述而變得對熟知技藝者來說更加明顯,其中只示出並描述本揭示之例示實施例,簡單地藉由示出預期之執行本揭示之最佳模式。如同可被瞭解般,本揭示能夠擁有其他及不同之實施例,並且其數個細節能夠在若干顯而易見的著眼點上調整,所有皆不背離本揭示。因此,應將圖式及說明視為例示性質,而非限制性。

參考附圖,將揭示用於驅動MOS電晶體之閘極使其具有負電壓之驅動電路。產生一負電壓以驅動,例如原生性NMOS電晶體或PMOS電晶體之閘極,使其具有負電壓以分別增加或降低源極-汲極阻抗。

使用可輕易以大部分IC製程製出之零組件,即例如多晶-多晶(poly-poly)及閘極電容器、MOS、雙極、和JFET電晶體,在單晶片上形成驅動電路。傾向於運用晶片上(on chip)零組件,因為不需要額外的外部零組件和IC針腳,其通常會增加應用之尺寸及成本。該驅動電路可用在具有單一低正電壓供應之單一供應應用中,並經配置用以例如以一負電荷幫浦電路驅動MOS電晶體之閘極使其具有負電壓。

第1圖係電路組態(circuit topology)之一範例,其示出具有一驅動電路之開汲極原生性開關。提供一驅動電路10以驅動原生性NMOS 12之閘極使其具有負電壓,以在其理應處於非導電狀態時增加該電晶體之源極-汲極阻抗。在此實施例中,電晶體12係用來做為開汲極輸出元件。將原生性NMOS 12之閘極驅動至負電壓位準可顯著降低開汲極輸出之漏電流。

節點或端子(此後稱為節點)14係低正電壓供應輸入節點。節點或端子16係經連接以接收致能電壓訊號。節點16係經連接至PMOS電晶體54之閘極以及NAND閘(NAND gate)26之輸入。電晶體54係經連接在輸入節點14和電晶體12之閘極間。該驅動電路反應節點16之邏輯高致能訊號而啟動,以供應負電壓給電晶體12之閘極。當節點16存在有邏輯低致能訊號時,即經由啟動開關54供應正電壓給電晶體12之閘極,以將其驅動至導電狀態。此時,NAND閘26防止驅動電路供應負電壓給電晶體12之閘極。

PMOS元件18係具有與PMOS電晶體20之汲極連接之上電極和透過NMOS電晶體22與接地GND連接之下電極之電容器。該下電極也透過NMOS電晶體24與原生性NMOS電晶體12之閘極連接。PMOS電晶體20之源極與輸入節點14連接。當電晶體20和22導通時,電容器18係由其介於該輸入節點和接地間之連接之功效來充電。

串聯在電容器18之上電極和接地間的是電晶體42,NMOS電晶體50、和電阻52。串聯在該輸入節點和接地間的是PMOS電晶體46和雙極電晶體48。電晶體46之閘極與接地連接。電晶體50之閘極與電晶體48之集極連接。電晶體48之基極與電晶體50之源極連接。電晶體50、電阻52和雙極電晶體48形成提供電流I5 0 =VB E 4 8 /R5 2 之固定電流來源。

當電晶體20和22關閉時,電晶體42和24之閘極可以啟動以將電容器18連接在該電流來源和電晶體12之閘極間。該電流來源接著會汲入(sink)來自電容器18上電極之電流以驅動電晶體12之閘極電壓使其成為負的。電容器18之上電極之電壓位準透過NAND閘26由邏輯電路監控,其中NAND閘之第二輸入與該電容器18連接。

該邏輯電路係以使NAND閘26之輸出連接至反相器28來配置。電容器30,與該NAND閘26之輸出連接,在NAND輸出訊號中製造短延遲。反相器28之輸出與NAND閘34之輸入以及反相器32連接。反相器32之輸出與NAND閘36之輸入連接。交叉耦合之NAND閘34、36組成閂鎖電路(latch circuit),以閂鎖NAND閘26之輸出。NAND閘34之輸出透過反相器38與節點X連接,其中NMOS電晶體42、24之閘極與其連接。NAND閘36之輸出透過反相器40與節點Y連接,其中NMOS電晶體22之閘極與其連接,並且PMOS電晶體20之閘極透過反相器44與其連接。

操作時,NAND閘26在節點16之電壓位準低時使驅動電路10失效,表現一去能訊號。原生性NMOS電晶體12也保持在開啟狀態,因為電晶體54推拉(pull)原生性NMOS電晶體12之閘極使其具正電壓。例如,原生性NMOS電晶體12之閘極可以上提(pull up)至輸入電壓Vi n 之位準。

當致能節點16之電壓位準變高時,驅動電路10即啟動。NAND 26係經配置以一內在遲滯臨界(inherent hysteretic threshold)。當該電容器18之第一電極之電壓位準低於NAND26之輸入邏輯低臨界時,NAND 26會在其輸出產生高邏輯位準。反相器28、32,交叉耦合之NAND閘34和36,以及反相器38和40在節點X產生低邏輯位準,並在節點Y產生高邏輯位準。節點X之低邏輯位準關閉電晶體24和42。節點Y之高位準開啟電晶體22並經由反相器44開啟電晶體20。電晶體18於是被連接在該輸入節點和接地間並充電。

當電晶體18充電至電壓VI N 時,NAND閘26之兩個輸入皆處於高邏輯位準,而該驅動電路10之操作模式從該充電狀態轉變成為驅動狀態。該邏輯電路提供節點X高邏輯位準,並提供節點Y低邏輯位準。這些位準使電晶體20和22關閉並使電晶體24和42開啟。該電晶體及固定電流來源,此刻與電晶體12之閘極連接,驅動閘極成為負電壓位準。當電容器18之電壓降至NAND 26之低臨界電壓位準時,驅動電路10轉回到充電狀態。

在沒有負電壓供應下,寄生二極體(parasitic diode)可存在於該原生性NMOS電晶體12之閘極和接地GND間。在該基材與接地GND連接之P型晶圓上之NMOS電晶體24之源極和汲極可做為通至接地之寄生二極體。此二極體限制可將原生性NMOS電晶體12之閘極驅動至低於接地GND多少,並且在不處於驅動狀態時有將該原生性NMOS電晶體之閘極放電之傾向。第1圖之驅動電路之例示優點在於該電路具有短的充電階段,其限制回到驅動狀態前閘極電荷之漏電量。

第2圖示出輸入電壓VI N 為1.5伏特之驅動電路10之操作波形之一範例,其中示出電容器18之上電極電壓VC T 及原生性NMOS電晶體12之閘極電壓VG 。該驅動狀態之固定電流(I5 0 =VB E 4 8 /R5 2 )設定驅動電路10之操作電流(其大約是I5 0 ),並且連同電容器18一起設定驅動狀態之長短。固定電流I5 0 以增加驅動電路10之供應電流為代價將原生性NMOS電晶體12之閘極驅動得更低。可將電容器18製作得較大以增長驅動狀態之時間,但這通常需以IC面積為代價。

第1圖所示之所有零組件皆可整合在單片IC上。第1圖所示之電晶體18係PMOS閘極電晶體,但可以由數種類型之晶片電容取代,例如多晶-多晶電容。通常,偏好使用提供最高的每單位面積電容之材料,但是應考慮通至接地GND之寄生電容。寄生電容有降低傳輸至原生性NMOS電晶體12之閘極之有效電荷之傾向。此外,第1圖中之電晶體20、22、24、42、46和54是MOS電晶體。可利用其他類型的電晶體來達到相同功能,例如雙極電晶體及JFET。

此外,熟知技藝者會瞭解可對第1圖所示之電路組態做出許多設計上的調整,同時保留其功能。例如,可省略NMOS電晶體42,將電晶體50之汲極直接與電晶體18之上電極連接。此調整會稍微增加供應驅動電路10之電流,因為電流I5 0 在充電狀態期間並沒有關閉。但是,若驅動狀態的時間比充電狀態明顯長很多的話,此增加是無關緊要的。

熟知技藝者也會瞭解可用第1圖所示之電路組態來驅動PMOS電晶體之閘極使其具有負電壓,以降低源極-汲極阻抗。這可藉由以PMOS電晶體取代原生性NMOS 12並稍微調整來實現。可將PMOS電晶體之源極與輸入節點14連接,因此提供一開汲極配置。

第3圖係示出具有驅動電路10之源極隨耦器輸出之電路組態之一範例,其中用一低臨界原生性NMOS 12來做為源極隨耦器輸出。負的或低臨界電壓原生性NMOS 12可提供較高之規劃輸出電壓並加強輸出驅動能力。驅動電路10之電路組態與第1圖所示者相同,除了開啟或關閉原生性NMOS電晶體12之元件外。

在第3圖中,驅動電路10包含放大器60及PMOS電晶體62。供應一參考電壓至放大器60之反相輸入端,並且提供原生性NMOS電晶體12之源極電壓至該放大器之非反相輸入端。PMOS電晶體62可將放大器60之輸出與原生性NMOS電晶體12之閘極連接,以驅動該閘極使其具有正電壓,以降低該原生性NMOS電晶體之源極-汲極阻抗。因此,原生性NMOS電晶體12是開啟的。

操作時,當致能節點16之電壓位準高時,驅動電路10即啟動,並且NMOS之閘極經驅動低於接地GND以將其關閉,如上面參考第1圖所解釋者。當開啟/關閉節點16之電壓位準變低時,藉由NAND閘26使驅動電路10失效,並且原生性NMOS電晶體12之閘極透過PMOS電晶體62連接至放大器60。放大器60驅動原生性NMOS電晶體12之閘極,而使原生性NMOS電晶體12之源極變成與參考電壓REF相同。熟知技藝者會瞭解第3圖示出如何將原生性NMOS電晶體12用來做為低壓降穩壓器(low drop out regulator)。注意到第3圖所示之電路組態與第1圖所示者幾乎一樣,故省略驅動電路本身之解說以求精簡。

若可使用n型晶圓、接面隔離、或雙井製程,即可能除去上面討論之寄生二極體,而使MOS電晶體之閘極可被驅動至甚至更低之電壓。可實施第4圖所示之電路組態以避免寄生二極體。第4圖示出電路組態之一範例,該電路組態示出具有根據本揭示之另一實施例之驅動電路之開汲極開關。

在第4圖中,PMOS電晶體70之閘極係由驅動電路10驅動而具有負電壓,其中省略與第1圖所示者相同之元件之解說以求精簡。在此實施例中,可將PMOS電晶體70之閘極驅動至甚至更進一步低於接地GND,因為沒有寄生元件從PMOS電晶體70之閘極上除去電荷。PMOS電晶體70之閘極可被驅動至低於接地GND多至負輸入電壓(-VI N )的程度。

如第1圖般,可用致能節點16來啟動或關閉PMOS電晶體70,以及透過NAND閘26啟動或停用驅動電路10。例如,當致能節點16之電壓位準高時,PMOS電晶體70之閘極即被驅動成為負的(“開啟”狀態),而降低源極-汲極阻抗。這創造出從輸入節點14至輸出節點56之低阻抗通道。反之,當致能節點16之電壓位準低時,PMOS電晶體70之閘極即由PMOS電晶體54驅動成為正的(“關閉”狀態),而增加源極-汲極阻抗。這創造出從輸入節點14至輸出節點56之高阻抗通道。

參見第4圖,驅動電路10包含多晶-多晶電容器72,而非第1圖之PMOS閘極電容器18。第4圖刪除由原生性NMOS電晶體50、雙極電晶體48和電阻50組成之固定電流來源。因為沒有寄生二極體從PMOS電晶體70之閘極上除去電荷,故在充電狀態和驅動狀態間轉換所需之時間可以最小化。因而不需要該固定電流來源。

電晶體74係連接在NMOS電晶體24和PMOS電晶體54間。當致能節點16之電壓位準高時,NMOS電晶體74即啟動以連接電晶體72之下電極與PMOS電晶體70之閘極,以驅動該閘極使其具有負電壓,與NMOS電晶體24一起。當致能節點16之電壓位準低時,NMOS電晶體74即關閉以使PMOS電晶體54可以驅動該閘極使其具有正電壓。

提供電晶體76、78,以在開啟/關閉節點16之電壓位準開始走高時幫助PMOS電晶體70之閘極放電。電容器80,連接在NAND閘26和反相器28間,設定操作頻率。操作時,NAND閘26在致能節點16之電壓位準低時使驅動電路10保持關閉。PMOS電晶體70因為電晶體54推拉PMOS電晶體12之閘極使其具有正電壓而維持在關閉狀態。例如,PMOS電晶體70之閘極係經上提至輸入電壓Vi n 之位準。

當致能節點16之電壓位準變高時,驅動電路10即啟動並進入充電狀態,並驅動PMOS電晶體70之閘極使其具有負電壓,電晶體於是開啟而降低源極-汲極阻抗。

在充電狀態下,節點Y係處於高位準,因此,電容器72之兩個電極皆分別透過PMOS電晶體20和NMOS電晶體22與輸入節點14和接地GND連接。因而,在此範例中,電容器72係經充電至電壓VI N

當電容器72充電至電壓VI N 後,NAND閘26將驅動電路10之操作模式從充電狀態轉變為驅動狀態。在驅動狀態時,節點X係處於高位準,電容器72之下電極透過NMOS電晶體24、74與PMOS電晶體70之閘極連接。因而,PMOS 70之閘極係由將電容器72之上電極透過NMOS電晶體42與接地GND連接來驅動成為負的(低於GND)。這創造出從VIN節點14通過PMOS電晶體70至輸出節點56之低阻抗通道。

一旦電容器72之上電極降至低於NAND閘26之負臨界電壓,驅動電路10之操作模式即從驅動狀態轉變為充電狀態。

當致能節點16之電壓位準變低時,NAND閘26會使驅動電路10失效,而PMOS電晶體70之閘極則由PMOS電晶體54推拉成為正的。這創造出從VIN節點14通過PMOS電晶體70至輸出節點56之高阻抗通路。

第5圖示出此實施例中輸入電壓VI N 為1.5伏特之驅動電路10之操作波形之一範例,其中示出電容器72之上電極電壓VC T 及PMOS電晶體70之閘極電壓VG 。根據第5圖,PMOS電晶體70之閘極電壓VG 比第2圖所示之原生性NMOS電晶體12之閘極電壓VG 低。

熟知技藝者會瞭解可用第4圖所示之電路組態來驅動原生性NMOS電晶體之閘極,以增加源極-汲極阻抗。例如,這可由例如以原生性NMOS電晶體取代PMOS電晶體70並根據第1圖調整電路組態來達成。熟知技藝者會瞭解可對第4圖所示之電路組態做出許多設計上的調整。

本揭示只示出及描述本發明之較佳實施例及其多種變化之一些範例。應了解本發明能夠在若干其他組合及環境中使用,並且能夠在如此間所表達之本發明觀念之範圍內改變或調整。

例如,可能提供具有外部負電壓供應之IC或使用內部及外部零組件之組合,以產生接下來可如本揭示之描述般用來驅動MOS閘極之負電壓供應。也可能使用以電感為基礎之方法來產生負電壓供應。以電感為基礎之方法可能需要外部零組件。任何可從額外電壓空間(headroom)受益之應用,例如差分對(differential pair),皆可使用在此所述之驅動電路(負電壓供應產生器)。也可預想到可從晶片上電荷提升幫浦供應受益之應用,例如更大之NMOS之加強。

10...驅動電路

12、22、24、42、50、74...NMOS電晶體

14、16、56...節點

18、20、46、54、62、70...PMOS電晶體

26、34、36...NAND閘

28、32、38、40、44...反相器

30、72、80...電容器

48...雙極電晶體

52...電阻

60...放大器

76、78...電晶體

本發明之實施在附圖之圖式中經由範例的方式示出,而非限制性方式,其中相似元件符號表示相似的元件。

第1圖係例示本發明之一實施例之電路圖。

第2圖係第1圖之電路操作之波形圖。

第3圖係第1圖之電路之變異之電路圖。

第4圖係例示本發明之另一實施例之電路圖。

第5圖係第4圖之電路操作之波形圖。

12、22、24、42、50...NMOS電晶體

14、16、56...節點

18、46、54...PMOS電晶體

26、34、36...NAND閘

28、32、38、40、44...反相器

30...電容器

48...雙極電晶體

52...電阻

Claims (14)

  1. 一種用於將一金屬氧化半導體(MOS)電晶體之一閘極驅動至一非導電狀態之電路,該電路包含:一電壓輸入節點,以接收一正電壓;一訊號輸入節點,以接收一致能(ENABLE)訊號;一負電壓產生器,包括一電荷幫浦電路;一邏輯電路,具有耦合至該電荷幫浦電路的一輸出;以及一邏輯閘,具有一第一輸入、一第二輸入及一輸出,該第一輸入耦合至該訊號輸入節點,該第二輸入耦合至該電荷幫浦電路,且該輸出耦合至該邏輯電路;其中該電荷幫浦電路於一正致能訊號期間被啟動而施加一負電壓至該MOS電晶體之閘極,以避免MOS電晶體之電流傳導。
  2. 如申請專利範圍第1項所述之電路,其中上述MOS電晶體、電壓輸入節點、訊號輸入節點以及負電壓產生器係整合在一單晶片中。
  3. 如申請專利範圍第1項所述之電路,其中該邏輯閘為一NAND閘。
  4. 如申請專利範圍第1項所述之電路,其中上述之電荷幫 浦電路含有:一電容器;一電流來源,以間歇改變該電容器儲存之電荷;以及該邏輯電路係反應該電容器之電壓,以將該電流來源耦合至該電容器,以及將該電流來源解除耦合於該電容器。
  5. 如申請專利範圍第1項所述之電路,其中上述MOS電晶體係一原生性或低臨界電壓NMOS電晶體,而所施加之負電壓增加該NMOS電晶體之源極-汲極阻抗。
  6. 如申請專利範圍第1項所述之電路,其中上述MOS電晶體係一PMOS電晶體,而所施加之負電壓降低該PMOS電晶體之源極-汲極阻抗。
  7. 一種用於將一金屬氧化半導體(MOS)電晶體之一閘極驅動至一非導電狀態之電路,該電路包括:一電壓輸入節點,以接收一正電壓;一訊號輸入節點,以接收一致能(ENABLE)訊號;以及一負電壓產生器,反應來自該訊號輸入節點之致能訊號以施加一負電壓至該MOS電晶體之閘極,以避免MOS電晶體之電流傳導,其中上述負電壓產生器包含:一電容器,具有一第一電極和一第二電極; 一第一開關元件,連接在該第一電容器電極和該輸入節點間;一第二開關元件,連接在該第二電容器電極和一共用電壓間;一第三開關元件,連接在該第二電容器電極和該MOS電晶體之閘極間;一第四開關元件,連接在該第一電容器電極和一電流來源間;以及一監控電路,反應該第一電容器電極之電壓,而控制該第一至第四開關元件,以將該電容器充電並驅動該MOS電晶體之閘極電壓使其成為負的。
  8. 如申請專利範圍第7項所述之電路,其中上述MOS電晶體係經配置為一開汲極開關。
  9. 如申請專利範圍第7項所述之電路,進一步包含:一第五開關元件,連接在該輸入節點和該MOS電晶體之閘極間,反應在該訊號輸入節點之一去能訊號(不致能)而施加一正電壓至該MOS電晶體之閘極。
  10. 如申請專利範圍第7項所述之電路,其中上述MOS電晶體係經配置為一源極隨耦器。
  11. 如申請專利範圍第10項所述之電路,進一步包含:一放大器,經連接以接收一參考電壓以及該MOS電晶體之輸出;以及一第五開關元件,連接在該放大器之輸出和該MOS電晶體之閘極間;其中該第五開關元件係經控制以反應在該訊號輸入節點之一去能訊號(不致能)來導通。
  12. 一種用於將一金屬氧化半導體(MOS)電晶體之一閘極驅動至一非導電狀態之電路,該電路包括:一電壓輸入節點,以接收一正電壓;一訊號輸入節點,以接收一致能(ENABLE)訊號;以及一負電壓產生器,反應來自該訊號輸入節點之致能訊號以施加一負電壓至該MOS電晶體之閘極,以避免MOS電晶體之電流傳導,其中上述負電壓產生器包含:一電容器,具有一第一電極和一第二電極;一第一開關元件,連接在該第一電容器電極和該輸入節點間;一第二開關元件,連接在該第二電容器電極和一共用電壓間;一第三開關元件,連接在該第二電容器電極和該MOS電晶體之閘極間; 一第四開關元件,連接在該第一電容器電極和該共用電壓間;以及一監控電路,反應該第一電容器電極之電壓,而控制該第一至第四開關元件,以將該電容器充電並驅動該MOS電晶體之閘極電壓使其成為負的。
  13. 如申請專利範圍第12項所述之電路,其中上述MOS電晶體係一PMOS電晶體,其係經配置為一開汲極開關。
  14. 如申請專利範圍第12項所述之電路,進一步包含:一第五開關元件,連接在該輸入節點和該MOS電晶體之閘極間,以反應存在於該訊號輸入節點之一去能訊號(不致能)而施加一正電壓至該MOS電晶體之閘極。
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