KR100922681B1 - 차지 펌프 회로 - Google Patents

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산요덴키가부시키가이샤
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Abstract

본 발명은 전위를 발생하는 부전위 발생 차지 펌프 회로와 정전위를 발생하는 정전위 발생 차지 펌프 회로를 구비한 차지 펌프 회로에 있어서, 기생 바이폴라 트랜지스터가 온하는 것을 방지하여, 차지 펌프 회로의 승압 동작을 정상적으로 행한다. 우선, 부전위 발생 차지 펌프 회로(112)를 동작시켜, 출력 전위 LV로서 -VDD를 발생시킨다. 출력 전위 LV는 P형 반도체 기판(10)에 인가되기 때문에, P형 반도체 기판(10)의 전위는 -VDD로 된다. 그 후, 부전위 발생 차지 펌프 회로(112)의 동작을 계속시키면서, 정전위 발생 차지 펌프 회로(111)의 동작을 개시한다. P형 반도체 기판(10)의 전위는 -VDD로 되어 있기 때문에, 정전위 발생 차지 펌프 회로(111)는 정상적으로 동작한다. 정전위 발생 차지 펌프 회로(111)의 출력 전위 HV가 2VDD로 된 후, 부전위 발생 차지 펌프 회로(112)를 상기 제2 동작 모드(HV의 반전 동작)로 동작시킨다.
정전위, 부전위, 웰, 차지 펌프 회로, 다이오드, 클램프, 확산층

Description

차지 펌프 회로 {CHARGE PUMP CIRCUIT}
본 발명은, 차지 펌프 회로에 관한 것이며, 특히 부전위를 발생하는 부전위 발생 차지 펌프 회로와 정전위를 발생하는 정전위 발생 차지 펌프 회로를 구비한 차지 펌프 회로에 관한 것이다.
일반적으로, 차지 펌프 회로는, 전하 전송 MOS 트랜지스터를 직렬 접속하여 복수단의 펌핑 패킷을 구성하여 입력 전위를 승압하는 회로이며, 예를 들면, 표시 장치의 구동 회로의 전원 회로에 널리 이용되고 있다.
구동 회로 등의 LSI에 있어서는, 접지 전위 VSS를 기준으로서 정전위와 부전위를 필요로 하는 경우가 있다. 그 경우, 부전위를 발생하는 부전위 발생 차지 펌프 회로와 정전위를 발생하는 정전위 발생 차지 펌프 회로가 하나의 P형 반도체 기판 위에 형성된다.
부전위 발생 차지 펌프 회로에 의해 발생된 부전위가 P형 반도체 기판에 인가된다. 또한，P형 반도체 기판의 표면에 N형 웰이 형성되고, 그 N형 웰에 정전위 발생 차지 펌프 회로가 형성되며, 그 정전위가 N형 웰에 인가된다.
상기 차지 펌프 회로에 있어서, 정전위 발생 차지 펌프 회로와 부전위 발생 차지 펌프 회로를 동시에 동작 개시하거나, 정전위 발생 차지 펌프 회로를 먼저 동작시켜 정전위를 발생시키고, 그 정전위를 이용하여 부전위 발생 차지 펌프 회로를 동작시키고 있었다.
차지 펌프 회로에 대해서는 특허 문헌 1, 2에 기재되어 있다.
[특허 문헌 1] 일본 특허 공개 제2001-231249호 공보
[특허 문헌 2] 일본 특허 공개 제2001-286125호 공보
그러나, 상기 차지 펌프 회로에 있어서는, 승압을 정상으로 행할 수 없다는 문제가 있었다. 그 원인에 대하여 도 14를 이용하여 설명한다. P형 반도체 기판(10)의 표면에 N형 웰(11)이 형성되고, 그 N형 웰(11) 내에 정전위 발생 차지 펌프 회로의 전하 전송 MOS 트랜지스터 MP가 형성된다. 전하 전송 MOS 트랜지스터는 복수인데, 도 14에 있어서는, 정전위 발생 차지 펌프 회로의 출력 전위 HV를 출력하는 최종단의 전하 전송 MOS 트랜지스터 MP를 나타내고 있다. 정전위 발생 차지 펌프 회로의 양의 출력 전위 HV는, N형 웰(11)의 표면에 형성된 N+확산층(12)을 개재하여 N형 웰(11)에 인가된다.
또한，N형 웰(11)과 인접한 P형 반도체 기판(10)의 표면에는, N채널형 MOS 트랜지스터 MN이 형성되어 있다. 이 N채널형 MOS 트랜지스터 MN은 예를 들면 부전위 발생 차지 펌프 회로에 클럭을 공급하는 클럭 드라이버의 N채널형 MOS 트랜지스터이며, 그 소스인 N+형 확산층(13)에 접지 전위 VSS가 인가되어 있다.
또한，N채널형 MOS 트랜지스터 MN에 인접하여, P형 반도체 기판(10)의 표면에 P+형 확산층(14)이 형성되고, 이 P+형 확산층(14)에 부전위 발생 차지 펌프 회로의 음의 출력 전위 LV(접지 전위 VSS를 기준으로서 음의 전위)가 인가됨으로써, P형 반도체 기판(10)에 음의 출력 전위 LV가 인가되도록 구성되어 있다. 부전위 발생 차지 펌프 회로가 동작하고 있지 않은 상태에서는，P형 반도체 기판(10)은 N+형 확산층(13)에 의해 접지 전위 VSS의 근방에 바이어스되어 있다.
그러나, 정전위 발생 차지 펌프 회로를 동작시키면, 기생 바이폴라 트랜지스터(15)가 온함으로써, P형 반도체 기판(10)에 기판 전류가 흐르고, P형 반도체 기판(10)의 전위가 접지 전위 VSS로부터 플러스측으로 상승한다. 이에 의해，P형 반도체 기판(10)으로부터 N+형 확산층(13)에서 형성되는 기생 다이오드(PN 접합)의 순방향 전류가 흐른다. 그러면, 이 순방향 전류가 기생 바이폴라 트랜지스터(16)의 베이스 전류 IB로 되어, 기생 바이폴라 트랜지스터(16)가 온한다. 이 상태는, 기생 바이폴라 트랜지스터(15, 16)에 의해 형성된 사이리스터가 온한 상태이다.
여기서, 기생 바이폴라 트랜지스터(15)의 에미터는 전하 전송 MOS 트랜지스터 MP의 드레인 확산층, 베이스는 N형 웰(11), 콜렉터는 P형 반도체 기판(10)이다. 기생 바이폴라 트랜지스터(16)의 에미터는 N+형 확산층(13), 베이스는 P형 반도체 기판(10), 콜렉터는 N형 웰(11)이다.
상기 사이리스터가 온하면, 정전위 발생 차지 펌프 회로의 출력단(출력 전위 HV)으로부터, N형 웰(11), P형 반도체 기판(10)을 통하여 접지 전위 VSS에 정상적으로 전류가 흐르기 때문에, 정전위 발생 차지 펌프 회로가 발생하는 정전위가 저하해 버려, 승압 동작을 정상으로 행할 수 없게 된다. 또 P형 반도체 기판(10)의 전위가 상승해 버리기 때문에, 부전위 발생 차지 펌프 회로의 출력 전위는 접지 전위 VSS보다 낮은 전위로 내려갈 수 없는 상태에서 안정되고, 부전위 발생 차지 펌프 회로에 대해서도 승압 동작을 정상으로 행할 수 없게 된다.
본 발명의 차지 펌프 회로는, 정전위를 발생하는 정전위 발생 차지 펌프 회로와, 부전위를 발생하는 부전위 발생 차지 펌프 회로와, 이 부전위 발생 차지 펌프 회로가 발생하는 부전위가 인가되는 제1 도전형 반도체 기판과, 상기 부전위 발생 차지 펌프 회로 및 상기 정전위 발생 차지 펌프 회로의 동작을 제어하는 제어 회로와, 상기 반도체 기판의 표면에 형성되고, 상기 정전위 발생 차지 펌프 회로가 발생하는 정전위가 인가되는 제2 도전형 웰과, 상기 반도체 기판의 표면에 형성된 제2 도전형 확산층과, 상기 정전위 발생 차지 펌프 회로의 동작시에 상기 반도체 기판으로부터 상기 확산층에 순방향 전류가 흐르지 않도록, 상기 반도체 기판의 전위를 클램프하는 클램프용 다이오드를 구비하는 것을 특징으로 한다.
이러한 구성에 의하면, 상기 정전위 발생 차지 펌프 회로의 동작시에 상기 클램프용 다이오드에 의해, 상기 반도체 기판의 전위가 클램프되기 때문에 기생 바이폴라 트랜지스터가 온하는 것을 방지할 수 있다.
또한, 본 발명의 차지 펌프 회로는, 정전위를 발생하는 정전위 발생 차지 펌프 회로와, 부전위를 발생하는 부전위 발생 차지 펌프 회로와, 상기 부전위 발생 차지 펌프 회로가 발생하는 부전위가 인가되는 제1 도전형 반도체 기판과, 상기 부전위 발생 차지 펌프 회로 및 상기 정전위 발생 차지 펌프 회로의 동작을 제어하는 제어 회로와, 상기 반도체 기판의 표면에 형성되고, 상기 정전위 발생 차지 펌프 회로가 발생하는 정전위가 인가되는 제2 도전형 웰과, 상기 반도체 기판의 표면에 형성된 제2 도전형 확산층을 구비하고, 상기 제어 회로는 최초로 상기 부전위 발생 차지 펌프 회로의 동작을 개시하여 부전위를 발생시키고, 다음으로, 상기 정전위 발생 차지 펌프 회로의 동작을 개시하여 정전위를 발생시키는 것을 특징으로 한다.
이러한 구성에 의하면, 최초로 상기 부전위 발생 차지 펌프 회로의 동작을 개시하여 부전위를 발생시키고 있기 때문에, 상기 정전위 발생 회로가 동작을 개시한 때에는 상기 반도체 기판은 부전위로 바이어스되어 있어, 기생 바이폴라 트랜지스터가 온하는 것을 방지할 수 있다.
본 발명에 의하면, 부전위를 발생하는 부전위 발생 차지 펌프 회로와 정전위를 발생하는 정전위 발생 차지 펌프 회로를 구비한 차지 펌프 회로에 있어서, 기생 바이폴라 트랜지스터가 온하는 것을 방지하여, 차지 펌프 회로의 승압 동작을 정상적으로 행하는 것이 가능해진다.
[제1 실시 형태]
본 발명의 제1 실시 형태에 따른 차지 펌프 회로에 대하여 설명한다. 도 1은 차지 펌프 회로의 블록도이다. 이 차지 펌프 회로는 양의 출력 전위 HV를 발생하는 정전위 발생 차지 펌프 회로(1)와, 음의 출력 전위 LV를 발생하는 부전위 발생 차지 펌프 회로(2)와, 이들 부전위 발생 차지 펌프 회로(2) 및 정전위 발생 차지 펌프 회로(1)의 동작을 제어하는 제어 회로(3)를 P형 반도체 기판 위에 구비하고 있다. 그리고, 부전위 발생 차지 펌프 회로(2)에 의해 발생된 음의 출력 전위 LV가 P형 반도체 기판에 인가된다.
도 2는 정전위 발생 차지 펌프 회로(1)의 회로도이다. 전하 전송 P채널형 MOS 트랜지스터 MP1, MP2가 직렬로 접속되고, 전하 전송 P채널형 MOS 트랜지스터 MP1의 소스에 입력 전위로서 양의 전원 전위 VDD가 인가되어 있다. 전하 전송 P채널형 MOS 트랜지스터 MP1, MP2의 접속 노드에는 컨덴서 C1의 제1 단자가 접속되어 있다. 또한, 클럭 드라이버로서, 클럭 CLK1이 입력된 CMOS 인버터 INV1이 설치되고, 이 CMOS 인버터 INV1에 의해 클럭 CLK1을 반전한 클럭 *CLK1이 컨덴서 C1의 제2 단자에 인가된다. 전하 전송 P채널형 MOS 트랜지스터 MP1, MP2는, P형 반도체 기판의 표면에 형성되고, 분리된 N형 웰 내에 각각 형성된다.
클럭 CLK1의 로우 레벨은 VSS, 하이 레벨은 VDD이며, CMOS 인버터 INV1의 전원 전위는 VDD이기 때문에, 클럭 *CLK1의 로우 레벨은 VSS, 하이 레벨은 VDD이다. 제어 회로(3)는 클럭 CLK1의 공급과, 전하 전송 P채널형 MOS 트랜지스터 MP1, MP2의 스위칭을 제어한다. 정전위 발생 차지 펌프 회로(1)의 정상 동작 상태에 있어서, MP2의 드레인으로부터 출력 전위 HV(=2VDD)가 얻어진다.
도 3은 부전위 발생 차지 펌프 회로(2)의 회로도이다. 전하 전송 P채널형 MOS 트랜지스터 MP3, 전하 전송 N채널형 MOS 트랜지스터 MN1이 직렬로 접속되고, 전하 전송 P채널형 MOS 트랜지스터 MP3의 소스에 입력 전위로서 접지 전위 VSS가 인가되어 있다.
전하 전송 P채널형 MOS 트랜지스터 MP3은, P형 반도체 기판의 표면에 형성된 N형 웰 내에 형성된다. MP3을 P채널형으로 한 것은, P형 반도체 기판에 부전위 발생 차지 펌프 회로(2)에 의해 발생된 음의 출력 전위 LV가 인가되기 때문이다. 전하 전송 P채널형 MOS 트랜지스터 MP3, 전하 전송 N채널형 MOS 트랜지스터 MN1의 접 속 노드에는 컨덴서 C2의 제1 단자가 접속되어 있다.
또한, 클럭 드라이버로서, 클럭 CLK2가 입력된 CMOS 인버터 INV2가 형성되고, 이 CMOS 인버터 INV2에 의해 클럭 CLK2를 반전한 클럭 *CLK2가 컨덴서 C2의 제2 단자에 인가된다. 클럭 CLK2는 정전위 발생 차지 펌프 회로(1)가 발생한 출력 전위 HV를 이용하여 작성되고, 그 로우 레벨은 VSS, 하이 레벨은 HV이며, CMOS 인버터 INV2의 전원 전위는 HV이기 때문에, 클럭 *CLK2의 로우 레벨은 VSS, 하이 레벨은 HV이다. 제어 회로(3)는 클럭 CLK2의 공급과, 전하 전송 P채널형 MOS 트랜지스터 MP3, MN1의 스위칭을 제어한다. 부전위 발생 차지 펌프 회로(2)의 정상 동작 상태에 있어서, MN1의 드레인으로부터 출력 전위 LV(=-2VDD)가 얻어진다.
도 4는, 차지 펌프 회로를 반도체 기판 위에 형성했을 때의 부분적인 단면도이며, 도 14와 동일한 구성 부분에 대해서는 동일 부호를 붙였다. 정전위 발생 차지 펌프 회로(1), 부전위 발생 차지 펌프 회로(2), 제어 회로(3)는 모두 P형 반도체 기판(10) 위에 형성된다. 도 4의 P채널형 M0S 트랜지스터 MP는, 상기 전하 전송 P채널형 MOS 트랜지스터 MP2에 대응하고, N 채널형 MOS 트랜지스터 MN은, 예를 들면 CMOS 인버터 INV1, INV2의 N채널형 MOS 트랜지스터에 대응하고 있다.
본 실시 형태에 의하면, P형 반도체 기판(10)의 표면에 형성된 P+형 확산층(14)과 접지 전위 VSS 사이에 클램프용 다이오드(20)를 접속하고 있다. 다이오드(20)의 애노드는 P+형 확산층(14)에 접속되고, 캐소드에 접지 전위가 인가된다. 다이오드(20)의 임계치 VF1은 P형 반도체 기판(10)과 N+형 확산층(13)으로 형성되는 다이오드의 임계치 VF2보다 낮은 것이, P형 반도체 기판(10)을 될 수 있는 한 낮은 전위로 클램프하는 점에서 바람직하다. 다이오드(20)의 임계치 VF1이란, 다이오드(20)의 캐소드를 접지하고, 애노드에 정전위를 인가했을 때, 다이오드(20)에 순방향 전류(예를 들면, 1 μA)가 흐를 때의 애노드ㆍ캐소드간 전압이다.
그러한 다이오드(20)로서는, 쇼트키 배리어 다이오드(VF1=약 0.3 내지 0.4 V)가 적합하다. 이에 대하여, P형 반도체 기판(10)과 N+형 확산층(13)으로 형성되는 다이오드의 순방향의 임계치 VF2는 약 0.7 V이다.
이에 의해, 정전위 발생 차지 펌프 회로(1)가 동작하여, P형 반도체 기판(10)에 기판 전류가 흘러도, P형 반도체 기판(10)의 전위의 상승이 억제된다. 이에 의해，P형 반도체 기판(10)과 N+형 확산층(13)으로 형성되는 기생 다이오드에 순방향 전류가 흐르지 않기 때문에, 기생 바이폴라 트랜지스터(16)가 온하는 것을 방지할 수 있다.
따라서, 도 5에 도시한 바와 같이, 정전위 발생 차지 펌프 회로(1)를 부전위 발생 차지 펌프 회로(2)보다 먼저 동작을 개시시킨 경우에도, 차지 펌프 회로의 승압 동작을 정상적으로 행할 수 있다.
다음으로, 정전위 발생 차지 펌프 회로(1), 부전위 발생 차지 펌프 회로(2)의 구체적인 동작에 대하여 설명한다. 우선, 정전위 발생 차지 펌프 회로(1)의 동작에 대하여 도 5, 도 6을 참조하여 설명한다. 도 5에 도시한 바와 같이, 제어 회로(3)에 의해 시각 t1에 있어서 클럭 CLK1의 공급과, MP1, MP2의 스위칭이 개시되면, 정전위 발생 차지 펌프 회로(1)의 동작이 개시된다. 정전위 발생 차지 펌프 회로(1)의 정상 동작 상태에 대하여 도 6을 참조하여 설명한다.
클럭 *CLK1이 로우 레벨일 때, MP1은 온, MP2는 오프이고, MP1과 MP2의 접속 노드의 전위는, 컨덴서 C1이 충전됨으로써 VDD로 된다. 클럭 *CLK1이 하이 레벨일 때, MP1은 오프, MP2는 온이며, MP1과 MP2의 접속 노드의 전위는, 컨덴서 C1의 용량 결합에 의해, VDD로부터 2VDD로 변화한다. 그 2VDD의 전위는 MP2를 통하여 출력된다. 이 동작이 반복됨으로써, 출력 전위 HV로서 2VDD가 얻어진다.
그 후, 제어 회로(3)에 의해 시각 t2에 있어서 클럭 CLK2의 공급과, MP3, MN1의 스위칭이 개시되면, 부전위 발생 차지 펌프 회로(2)의 동작이 개시된다. 상술한 바와 같이, 클럭 CLK2는 정전위 발생 차지 펌프 회로(1)가 발생한 출력 전위 HV(=2VDD)를 이용하여 작성되고, 그 로우 레벨은 VSS, 하이 레벨은 HV이며, CMOS 인버터 INV2의 전원 전위는 HV이기 때문에, 클럭 *CLK2의 로우 레벨은 VSS, 하이 레벨은 HV이다.
부전위 발생 차지 펌프 회로(2)의 정상 동작 상태에 대하여 도 7을 참조하여 설명한다.
클럭 *CLK2이 하이 레벨일 때, MP3은 온, MN1은 오프이며, MP3과 MN1의 접속 노드의 전위는, 컨덴서 C2가 충전됨으로써, VSS로 된다. 클럭 *CLK2가 로우 레벨일 때, MP3은 오프, MN1은 온이며, MP3과 MN1의 접속 노드의 전위는, 컨덴서(2)의 용량 결합에 의해, VSS로부터 -HV(=-2VDD)로 변화한다. 그 -HV의 전위는 MN1을 통하여 출력된다. 이 동작이 반복됨으로써, 출력 전위 LV로서 -HV(=-2VDD)가 얻어진다.
[제2 실시 형태]
본 발명의 제2 실시 형태에 따른 차지 펌프 회로에 대하여 설명한다. 제1 실시 형태에 있어서는, 클램프용 다이오드(20)를 형성함으로써, P형 반도체 기판(10)의 전위를 접지 전위 VSS의 근방으로 클램프함으로써, 기생 바이폴라 트랜지스터(16)의 온을 방지했지만, 본 실시 형태에 있어서는, 부전위 발생 차지 펌프 회로(2)를 정전위 발생 차지 펌프 회로(1)보다 먼저 동작시킴으로써, 기생 바이폴라 트랜지스터(16)의 온을 방지한 것이다. 이에 의해, 다이오드(20)를 불필요하게 하여 코스트 다운을 도모할 수 있다.
이하, 본 실시 형태의 차지 펌프 회로에 대하여 도면을 참조하여 자세하게 설명한다. 정전위 발생 차지 펌프 회로(1)의 구성에 대해서는 제1 실시 형태의 회로(도 2)와 동일하다. 부전위 발생 차지 펌프 회로(2)는 도 8에 도시한 바와 같이, 클럭 드라이버부의 구성이 제1 실시 형태와 상이하다. 즉, CMOS 인버터 INV2 외에, 클럭 CLK3이 입력된 CMOS 인버터 INV3이 형성되어 있다. CMOS 인버터 INV3에 공급되는 전원 전위는 VDD이다. CMOS 인버터 INV3의 출력은 클럭 CLK3을 반전한 클럭 *CLK3으로 된다.
클럭 CLK2, *CLK2의 로우 레벨은 VSS, 하이 레벨은 HV(정전위 발생 차지 펌프 회로(1)의 출력 전위)이지만, 클럭 CLK3, *CLK3의 로우 레벨은 VSS, 하이 레벨은 VDD이다. 또한，CMOS 인버터 INV2, INV3의 출력을 선택적으로 컨덴서 C2의 제2 단자에 인가하기 위한 스위치 SW1, SW2가, 각각의 출력단에 설치되어 있다. 스위치 SW1, SW2의 온 오프는 도 1의 제어 회로(3)에 의해 제어된다.
다음으로, 상기 차지 펌프 회로의 동작에 대하여 설명한다. 도 9에 도시한 바와 같이, 제어 회로(3)에 의해 시각 t3에 있어서 클럭 CLK3의 공급과, MP3, MN1의 스위칭이 개시되면, 부전위 발생 차지 펌프 회로(2)의 동작이 개시된다. 이 때, 스위치 SW1은 온, 스위치 SW2는 오프로 설정되고, 클럭 CLK3은 인버터 INV3을 통하여, 컨덴서 C2의 제2 단자에 인가된다. 이 때의 부전위 발생 차지 펌프 회로(2)의 정상 동작 상태에 대하여 도 10을 참조하여 설명한다.
클럭 *CLK3이 하이 레벨(VDD)일 때, MP3은 온, MN1은 오프이며, MP3과 MN1의 접속 노드의 전위는, 컨덴서 C2가 충전됨으로써, VSS로 된다. 클럭 *CLK3이 로우 레벨(VSS)일 때, MP3은 오프, MN1은 온이며, MP3과 MN1의 접속 노드의 전위는, 컨덴서 C2의 용량 결합에 의해, VSS로부터 -VDD로 변화한다. 그 -VDD의 전위는 MN1을 통하여 출력된다. 이 동작이 반복됨으로써, 출력 전위 LV로서 -VDD가 출력된다. 이에 의해, 출력 전위 LV는 P+형 확산층(14)을 통하여 P형 반도체 기판(10)에 인가되기(도 4 참조) 때문에, P형 반도체 기판(10)은 -VDD로 바이어스된다.
그 후, 제어 회로(3)에 의해 시각 t4에 있어서 클럭 CLK1의 공급과, MP1, MP2의 스위칭이 개시되면, 정전위 발생 차지 펌프 회로(1)의 동작이 개시된다. 정전위 발생 차지 펌프 회로(1)의 동작에 의해 기판 전류가 흐르지만, P형 반도체 기판(10)은 부전위 발생 차지 펌프 회로(2)에 의해 -VDD라는 VSS보다 낮은 전위로 바이어스되어 있기 때문에, 기생 바이폴라 트랜지스터(16)가 온하는 것이 방지된다. 이에 의해, 정전위 발생 차지 펌프 회로(1)는 정상적으로 동작하고, 그 출력 전위 HV로서 2VDD가 출력된다(도 6 참조).
정전위 발생 차지 펌프 회로(1)의 출력 전위 HV가 2VDD에 도달한 후의 시각 t5에 있어서, 스위치 SW1은 오프, 스위치 SW2는 온으로 설정된다. 이에 의해, 클럭 CLK2는 인버터 INV2를 통하여 컨덴서 C2의 제2 단자에 인가된다. 클럭 CLK2는 정전위 발생 차지 펌프 회로(2)가 발생한 출력 전위 HV를 이용하여 작성되고, 그 로우 레벨은 VSS, 하이 레벨은 HV이며, CMOS 인버터 INV2의 전원 전위는 HV이기 때문에, 클럭 *CLK2의 로우 레벨은 VSS, 하이 레벨은 HV이다.
이에 의해, 부전위 발생 차지 펌프 회로(2)는 진폭이 큰 클럭 CLK2에 기초하여 동작하기 때문에, 그 출력 전위 LV는 더 높은 음의 고전위로 승압되고, -HV(=-2VDD)라는 음의 출력 전위 LV가 얻어진다. 이와 같이 하여, 최종적으로 P형 반도체 기판(10)의 전위는 -HV에 도달한다.
[제3 실시 형태]
본 실시 형태는, 제2 실시 형태와 마찬가지로, 부전위 발생 차지 펌프 회로(2)를 정전위 발생 차지 펌프 회로(1)보다 먼저 동작시킴으로써, 기생 바이폴라 트랜지스터의 온을 방지하는 것이다. 제2 실시 형태와 상이한 것은, 부전위 발생 차지 펌프 회로(2)는, 정전위 발생 차지 펌프 회로(1)에 의해 발생시킨 양의 출력 전위 HV(=2VDD)를 반전하여, -HV(=-2VDD)라는 음의 출력 전위 LV를 발생시키는 점이다.
이하, 본 실시 형태의 차지 펌프 회로에 대하여 자세하게 설명한다. 도 11은 이 차지 펌프 회로의 회로도이다. 정전위 발생 차지 펌프 회로(111)는 기본적으로는 제2 실시 형태의 정전위 발생 차지 펌프 회로(1)와 마찬가지이다. 전하 전송 P채널형 M0S 트랜지스터 MP11, MP12가 직렬로 접속되고, MP11의 소스에 입력 전 위로서 양의 전원 전위 VDD가 인가되어 있다. 정상 동작 상태에 있어서, MP12의 드레인으로부터 출력 전위 HV(=2VDD)가 얻어진다.
MP11, MP12의 접속 노드에는 컨덴서 C11의 제1 단자 C1A가 접속되어 있다. 또한, 클럭 드라이버로서 CMOS 인버터 INV11이 형성되어 있고, 그 출력이 컨덴서 C11의 제2 단자 C1B에 접속되어 있다.
CMOS 인버터 INV11은, P채널형 MOS 트랜지스터 MP13과 N채널형 MOS 트랜지스터 MN11을 전원 전위 VDD와 접지 전위 VSS 사이에 직렬로 접속하여 구성되고, MP13의 게이트에 클럭 CLK11이 인가되고, MN11의 게이트에 클럭 CLK12가 인가된다. 클럭 CLK11, 12는 동일한 클럭이며, 그 하이 레벨은 VDD, 로우 레벨은 VSS이다.
MP11의 게이트에는 레벨 시프터 LS1로부터의 클럭 CLK13이 인가되고, MP12의 게이트에는 레벨 시프터 LS2로부터의 클럭 CLK14가 인가된다. 클럭 CLK13과 클럭 CLK14는 역상의 클럭이며, MP11과 MP12는 상보적으로 스위칭한다. 클럭 CLK13과 클럭 CLK14의 하이 레벨은 HV(=2VDD), 로우 레벨은 VSS이다.
상기 정전위 발생 차지 펌프 회로(111)의 동작은, 제1 상태(클럭 CLK11, CLK12=하이 레벨)에 있어서，MP13: 오프, MN11: 온, MP11: 온, MP12: 오프이며, 컨덴서 C11의 제2 단자 C1B의 전위는 VSS, 컨덴서 C11의 제1 단자 C1A의 전위는 VDD이다.
제2 상태(클럭 CLK11, CLK12=로우 레벨)에 있어서, MP13: 온, MN11: 오프, MP11: 오프, MP12: 온이며, 컨덴서 C11의 제2 단자 C1B의 전위는 VDD, 컨덴서 C11의 제1 단자 C1A의 전위는 2VDD이다. 제1 단자 C1A의 전하는 MP12를 통하여, 출력 컨덴서 Cout1에 충전된다. 제1 상태와 제2 상태를 반복함으로써, 출력 전위 HV는 2VDD로 된다.
다음으로, 부전위 발생 차지 펌프 회로(112)의 구성에 대하여 설명한다. 전하 전송 P채널형 MOS 트랜지스터 MP14, MP15가 직렬로 접속되고, MP14의 소스에 정전위 발생 차지 펌프 회로(111)의 MP12의 드레인이 접속됨으로써, MP14의 소스에, 정전위 발생 차지 펌프 회로(111)의 출력 전위 HV가 인가되도록 되어 있다. MP15의 드레인은 접지되어 있다.
또한, 접지 전위 VSS와 출력단 사이에, 전하 전송 P채널형 M0S 트랜지스터 MP16, 전하 전송 N채널형 MOS 트랜지스터 MN12가 직렬로 접속되어 있다. MP14와 MP15의 접속점과 MP16과 MN12의 접속점 사이에 컨덴서 C12가 접속되어 있다. 즉, 컨덴서 C12의 제1 단자 C2A는 MP16, MN12의 접속점에 접속되고, 컨덴서 C12의 제2 단자 C2B은 MP14, MN15의 접속점에 접속되어 있다.
MP14의 게이트에는 레벨 시프터 LS3으로부터의 클럭 CLK19가 인가되고, MP15의 게이트에는 레벨 시프터 LS4로부터의 클럭 CLK20이 인가된다. 클럭 CLK19와 클럭 CLK20은 역상의 클럭이며, MP14와 MP15는 상보적으로 스위칭한다. 클럭 CLK19와 클럭 CLK20의 하이 레벨은 HV(=2VDD), 로우 레벨은 VSS이다.
또한，MP16의 게이트에는 레벨 시프터 LS5로부터의 클럭 CLK17이 인가되고, MN12의 게이트에는 레벨 시프터 LS6으로부터의 클럭 CLK18이 인가된다. 클럭 CLK17, CLK18은 동일한 클럭이며, MP16과 MN12는 상보적으로 스위칭한다.
또한，CMOS 인버터 INV12가 형성되고, 그 출력은 제어 신호 ST에 의해 제어 된 트랜스퍼 게이트 TG를 통하여 컨덴서 C12의 제2 단자 C2B에 접속되어 있다. CMOS 인버터 INV12는 P채널형 MOS 트랜지스터 MP17과 N채널형 MOS 트랜지스터 MN13을 VDD와 VSS 사이에 접속하여 구성된다. MP17의 게이트에 클럭 CLK15가 인가되고, MN13의 게이트에 클럭 CLK16이 인가된다. 클럭 CLK15, 16은 동일한 클럭이며, 그 하이 레벨은 VDD, 로우 레벨은 VSS이다.
상기 부전위 발생 차지 펌프 회로(112)는, 2개의 동작 모드를 갖고 있다. 제1 동작 모드에서는，MP14, MP15는 스위칭 동작을 정지하고 있고, 제어 신호 ST가 하이 레벨로 설정됨으로써 트랜스퍼 게이트 TG는 온하고 있다. 그리고, MP16, MP17, MN12, MN13의 스위칭에 의해, 출력 전위 LV로서 -VDD를 발생한다. 이 동작은, 제1, 제2 실시 형태의 부전위 발생 차지 펌프 회로(2)의 동작과 동일하다.
즉, 제1 상태(클럭 CLK15, CLK16=로우 레벨)에 있어서, MP17: 온, MN13: 오프, MP16: 온, MN12: 오프이며, 컨덴서 C12의 제2 단자 C2B의 전위는 VDD, 컨덴서 C12의 제1 단자 C2A의 전위(MP16, MN12의 접속점의 전위)는 VSS이다.
제2 상태(클럭 CLK15, CLK16=하이 레벨)에 있어서, MP17: 오프, MN13: 온, MP16: 오프, MN12: 온이며, 컨덴서 C12의 제2 단자 C2B의 전위는 VSS, 컨덴서 C12의 제1 단자 C2A의 전위는 -VDD이다. 제1 단자 C2A의 전하는 MN12를 통하여, 출력 컨덴서 Cout2에 충전된다. 제1 상태, 제2 상태를 반복함으로써, 출력 전위 LV는 -VDD로 된다.
한편, 제2 동작 모드에서는, 정전위 발생 차지 펌프 회로(111)가 발생한 양의 출력 전위 HV(=2VDD)를 반전하여, -HV를 발생한다. MP17, MN13은, 스위칭 동작 을 정지하고 있고, 제어 신호 ST가 로우 레벨로 설정됨으로써 트랜스퍼 게이트 TG는 오프되어 있다. 제1 상태에 있어서, MP16: 온, MN12: 오프, MP14: 온, MP15: 오프로 됨으로써, 컨덴서 C12의 제2 단자 C2B의 전위는 HV, 제1 단자 C2A의 전위는 VSS이다. 제2 상태에 있어서, MP16: 오프, MN12: 온, MP14: 오프, MP15: 온으로 됨으로써, 제2 단자 C2B의 전위는 VSS, 제1 단자 C2A의 전위는 -HV로 된다. 제1 상태, 제2 상태를 반복함으로써, 출력 전위 LV는 -HV로 된다.
정전위 발생 차지 펌프 회로(111), 부전위 발생 차지 펌프 회로(112)에 있어서, N채널형 MOS 트랜지스터 MN11, MN12, MN13은, P형 반도체 기판(10) 위에 형성된다. 또한，P채널형 MOS 트랜지스터 MP11, MP12, MP13, MP14, MP15, MP16, MP17은 P형 반도체 기판(10)의 표면에 형성되고, 서로 분리된 N형 웰 위에 각각 형성되어 있다. 여기에서, MP11, MP15을 P채널형으로 한 것은, P형 반도체 기판(10)에 부전위 발생 차지 펌프 회로(112)에 의해 발생된 음의 출력 전위 LV가 인가되기 때문이다. 이들을 N채널형으로 형성하기 위해서는, P형 반도체 기판(10)의 부전위로부터 분리된 소스 전위가 필요해지기 때문에, P채널형 MOS 트랜지스터가 형성되어 있는 N형 웰과는 별도의 N형 웰을 형성하고, 그 N형 웰 내에 P형 웰을 형성하고, 그 P형 웰 내에 N채널형 MOS 트랜지스터를 형성할 필요가 있다.
도 12는, 차지 펌프 회로의 부분 단면도이다. 도면에 있어서는, 도 11의 전하 전송 P채널형 MOS 트랜지스터 MP12, MP16을 도시하고 있다. 정전위 발생 차지 펌프 회로(111)가 동작하면，PNP 기생 바이폴라 트랜지스터(21)가 온하여, N형 웰(22)로부터 P형 반도체 기판(10)에 기판 전류가 흐른다. 이 기판 전류에 의해, P형 반도체 기판(10)의 전위가 상승하고, NPN 기생 바이폴라 트랜지스터(23)가 온하고, PNP 기생 바이폴라 트랜지스터(21)와 NPN 기생 바이폴라 트랜지스터(23)로 형성되는 사이리스터가 온하여, 정전위 차지 펌프 회로 (111)의 양의 출력 전위 HV가 저하되어 버린다. 따라서, 본 실시 형태에 있어서는, 부전위 차지 펌프 회로 (112)를 정전위 발생 차지 펌프 회로(111)보다 먼저 동작시킴으로써, P형 반도체 기판(10)의 전위를 VSS 이하(-VDD)로 내려, NPN 기생 바이폴라 트랜지스터(23)가 온하는 것을 방지하였다.
이하, 차지 펌프 회로의 동작에 대하여, 도 13의 동작 파형도를 참조하여 설명한다. 우선, 부전위 발생 차지 펌프 회로(112)를 상기 제1 동작 모드로 동작시켜, 출력 전위 LV로서 -VDD를 발생한다. 이 출력 전위 LV는 P형 반도체 기판(10)에 인가되기 때문에, P형 반도체 기판(10)의 전위는 -VDD로 된다.
그 후, 부전위 발생 차지 펌프 회로(112)의 동작을 계속시키면서, 정전위 발생 차지 펌프 회로(111)의 동작을 개시한다. P형 반도체 기판(10)의 전위는 -VDD로 되어 있기 때문에, 정전위 발생 차지 펌프 회로(111)는 정상적으로 동작한다. 그리고, 정전위 발생 차지 펌프 회로(111)의 출력 전위 HV가 2VDD로 된 후, 부전위 발생 차지 펌프 회로(112)를 상기 제2 동작 모드(HV의 반전 동작)로 동작시킨다. 이에 의해, 부전위 발생 차지 펌프 회로(112)의 출력 전위 LV는 -HV(=-2VDD)로 되고, P형 반도체 기판(10)의 전위는 -HV로 된다.
또한, 제1, 제2 실시 형태에 있어서, 정전위 발생 차지 펌프 회로(1) 및 부전위 발생 차지 펌프 회로(2)의 전하 전송 MOS 트랜지스터의 수는 2개이며, 정전위 발생 차지 펌프 회로(1)는 2배 승압, 부전위 발생 차지 펌프 회로(2)는 -1배 승압을 행하지만, 이것에 한정되지 않고, 전하 전송 MOS 트랜지스터의 수를 증가하여 승압 능력을 더 높여도 된다.
또한, 제3 실시 형태에 있어서, 정전위 발생 차지 펌프 회로(111)의 전하 전송 MOS 트랜지스터의 수는 2개이지만, 이것에 한정되지 않고, 전하 전송 MOS 트랜지스터의 수를 증가하여 승압 능력을 더 높여도 된다.
도 1은, 본 발명의 제1 실시 형태에 의한 차지 펌프 회로의 블록도.
도 2는, 정전위 발생 차지 펌프 회로의 회로도.
도 3은, 부전위 발생 차지 펌프 회로의 회로도.
도 4는, 본 발명의 제1 실시 형태에 의한 차지 펌프 회로의 부분 단면도.
도 5는, 본 발명의 제1 실시 형태에 의한 차지 펌프 회로의 동작 타이밍도.
도 6은, 정전위 발생 차지 펌프 회로의 정상 상태에서의 동작을 도시하는 파형도.
도 7은, 부전위 발생 차지 펌프 회로의 정상 상태에서의 동작을 도시하는 파형도.
도 8은, 본 발명의 제2 실시 형태에 의한 부전위 발생 차지 펌프 회로의 회로도.
도 9는, 본 발명의 제2 실시 형태에 의한 차지 펌프 회로의 동작 타이밍도.
도 10은, 본 발명의 제2 실시 형태에 의한 부전위 발생 차지 펌프 회로의 정상 상태에서의 동작을 도시하는 파형도.
도 11은, 본 발명의 제3 실시 형태에 의한 차지 펌프 회로의 회로도.
도 12는, 본 발명의 제3 실시 형태에 의한 차지 펌프 회로의 부분 단면도.
도 13은, 본 발명의 제3 실시 형태에 의한 차지 펌프 회로의 동작을 도시하는 파형도.
도 14는, 종래예의 차지 펌프 회로의 부분 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 정전위 발생 차지 펌프 회로
2: 부전위 발생 차지 펌프 회로
3: 제어 회로
10: P형 반도체 기판
11: N형 웰
12: N+형 확산층
13: N+형 확산층
14: P+형 확산층
15: 기생 바이폴라 트랜지스터
20: 다이오드
21: PNP 기생 바이폴라 트랜지스터
22: N형 웰
23: NPN 기생 바이폴라 트랜지스터
111: 정전위 발생 차지 펌프 회로
112: 부전위 발생 차지 펌프 회로
INV1, INV2, INV3, INV11, INV12: CMOS 인버터
C1, C2, C11, C12: 컨덴서

Claims (9)

  1. 정전위를 발생하는 정전위 발생 차지 펌프 회로와, 부전위를 발생하는 부전위 발생 차지 펌프 회로와, 이 부전위 발생 차지 펌프 회로가 발생하는 부전위가 인가되는 제1 도전형 반도체 기판과, 상기 부전위 발생 차지 펌프 회로 및 상기 정전위 발생 차지 펌프 회로의 동작을 제어하는 제어 회로와, 상기 반도체 기판의 표면에 형성되고, 상기 정전위 발생 차지 펌프 회로가 발생하는 정전위가 인가되는 제2 도전형 웰과, 상기 반도체 기판의 표면에 형성된 제2 도전형 확산층과, 상기 정전위 발생 차지 펌프 회로의 동작시에 상기 반도체 기판으로부터 상기 확산층에 순방향 전류가 흐르지 않도록, 상기 반도체 기판의 전위를 클램프하는 클램프용 다이오드를 구비하는 것을 특징으로 하는 차지 펌프 회로.
  2. 제1항에 있어서,
    상기 클램프용 다이오드의 임계치는, 상기 확산층과 상기 반도체 기판에 의해 형성되는 다이오드의 임계치보다 낮은 것을 특징으로 하는 차지 펌프 회로.
  3. 제2항에 있어서,
    상기 클램프용 다이오드는 쇼트키 배리어 다이오드인 것을 특징으로 하는 차지 펌프 회로.
  4. 제1항에 있어서,
    상기 제어 회로는, 최초로 상기 정전위 발생 차지 펌프 회로의 동작을 개시하여 상기 정전위를 발생시키고, 그 후, 상기 정전위를 이용하여, 상기 부전위 발생 차지 펌프 회로의 동작을 개시시키는 것을 특징으로 하는 차지 펌프 회로.
  5. 제2항에 있어서,
    상기 제어 회로는, 최초로 상기 정전위 발생 차지 펌프 회로의 동작을 개시하여 상기 정전위를 발생시키고, 그 후, 상기 정전위를 이용하여, 상기 부전위 발생 차지 펌프 회로의 동작을 개시시키는 것을 특징으로 하는 차지 펌프 회로.
  6. 제3항에 있어서,
    상기 제어 회로는, 최초로 상기 정전위 발생 차지 펌프 회로의 동작을 개시하여 상기 정전위를 발생시키고, 그 후, 상기 정전위를 이용하여, 상기 부전위 발생 차지 펌프 회로의 동작을 개시시키는 것을 특징으로 하는 차지 펌프 회로.
  7. 정전위를 발생하는 정전위 발생 차지 펌프 회로와, 부전위를 발생하는 부전위 발생 차지 펌프 회로와, 상기 부전위 발생 차지 펌프 회로가 발생하는 부전위가 인가되는 제1 도전형 반도체 기판과, 상기 부전위 발생 차지 펌프 회로 및 상기 정전위 발생 차지 펌프 회로의 동작을 제어하는 제어 회로와, 상기 반도체 기판의 표면에 형성되고, 상기 정전위 발생 차지 펌프 회로가 발생하는 정전위가 인가되는 제2 도전형 웰과, 상기 반도체 기판의 표면에 형성된 제2 도전형 확산층을 구비하고,
    상기 제어 회로는 최초로 상기 부전위 발생 차지 펌프 회로의 동작을 개시하여 부전위를 발생시키고, 다음으로，상기 정전위 발생 차지 펌프 회로의 동작을 개시하여 정전위를 발생시키는 것을 특징으로 하는 차지 펌프 회로.
  8. 제7항에 있어서,
    상기 제어회로는, 상기 정전위 발생 차지 펌프 회로의 동작에 의해 발생된 상기 정전위를 이용하여, 상기 부전위 발생 차지 펌프 회로를 재차 동작시키는 것을 특징으로 하는 차지 펌프 회로.
  9. 제8항에 있어서,
    상기 부전위 발생 차지 펌프 회로는 상기 정전위를 반전시켜 부전위를 발생하는 것을 특징으로 하는 차지 펌프 회로.
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