JP2004328901A - 半導体集積回路及びそれを用いた電圧昇圧方法 - Google Patents

Abstract

【課題】クロック入力信号により昇圧されたＤＣ電圧を出力するラッチアップ等の寄生動作のない半導体集積回路及びそれを用いた電圧昇圧方法を実現する。
【解決手段】電圧昇圧回路は、ダイオード接続されたトランジスタＴＲ１及び容量Ｃ１からなる第１昇圧回路部１ａ、ダイオード接続されたトランジスタＴＲ２及び容量Ｃ２からなる第２昇圧回路部１ｂ、ダイオード接続されたトランジスタＴＲＮ−１及び容量ＣＮ−１からなる第（ｎ−１）昇圧回路部１ｃ、ダイオード接続されたトランジスタＴＲＮからなる第ｎ昇圧回路部１ｄ、及びカウンタ３、４から構成されたチャージポンプ昇圧回路２を有する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に係わり、特にクロック信号により昇圧されたＤＣ電圧を出力する半導体集積回路及びそれを用いた電圧昇圧方法に関する。
【０００２】
【従来の技術】
近年、半導体製造技術の進歩に伴い、半導体集積回路の微細化、高集積化及び多機能化が進み、半導体集積回路内部の電源電圧は低電圧化の方向にある。一方、
半導体集積回路の多機能化に伴い高電圧電源を含め各種電源の内蔵化も進んでいる。例えば、ＦＬＡＳＨ、ＥＥＰＲＯＭ等の不揮発性メモリ、液晶等の表示素子制御用ドライバＩＣにおいては、１０Ｖ以上の高電圧が必要とされている。
【０００３】
この高電圧を発生させるためには、従来のコイル等を用いたＡＣ−ＡＣコンバータに代わって、ノイズ発生が少なく、電力効率に優れ、且つ回路の面積の少ないＤＣ−ＤＣコンバータが多用されている。
【０００４】
このＤＣ−ＤＣコンバータには、電圧昇圧回路としてチャージポンプ昇圧回路、及びスイッチドキャパシタ昇圧回路が用いられている。
【０００５】
この種の電圧昇圧回路としては、図１５乃至１７に示すものが知られている（例えば、非特許文献１及び２参照。）。
【０００６】
図１５はＤｉｃｋｓｏｎ型チャージポンプ昇圧回路の構成を示す回路図、図１６はこの昇圧回路に入力されるクロック信号波形を示す図、図１７はこの昇圧回路の出力信号波形を示す図である。
【０００７】
図１５に示すように、この昇圧回路は、ダイオード接続されたトランジスタＴＲ_１及び容量Ｃ_１からなる第１昇圧回路部１０１ａ、ダイオード接続されたトランジスタＴＲ_２及び容量Ｃ_２からなる第２昇圧回路部１０１ｂ、ダイオード接続されたトランジスタＴＲ_Ｎ−１及び容量Ｃ_Ｎ−１からなる第（ｎ−１）昇圧回路部１０１ｃ、及びダイオード接続されたトランジスタＴＲ_Ｎからなる第ｎ昇圧回路部１０１ｄから構成されたチャージポンプ昇圧回路１０２と、容量Ｃ_１及び容量Ｃ_Ｎ−１等に接続されたクロック信号入力端子Ｃｋと容量Ｃ_２等に接続され、且つクロック信号Ｃｋの反転クロック信号が供給される反転クロック信号入力端子Ｃｋｎと、第１昇圧回路部１０１ａのトランジスタＴＲ_１に接続された電源端子Ｖｄｄと、第ｎ昇圧回路部のトランジスタＴＲ_Ｎの出力側に設けられた出力端子Ｖｏｕｔと、この出力端子Ｖｏｕｔ及び接地端子１０５との間に設けられた容量Ｃｘとから構成されている。
【０００８】
なお、このチャージポンプ昇圧回路１０２のトランジスタＴＲ_１、トランジスタＴＲ_２、トランジスタＲ_Ｎ−１、及びトランジスタＴＲ_Ｎは、すべてＮｃｈＭＯＳＦＥＴから構成され、且つ各トランジスタＴＲ_１、ＴＲ_２、Ｒ_Ｎ−１、及びＴＲ_Ｎの基板電位は、すべて接地端子１０５に接地されている。
【０００９】
そして、図１６に示すように、このチャージポンプ昇圧回路１０２にクロック信号Ｃｋと反転クロック信号Ｃｋｎが与えられることにより、クロック信号がロー（Ｌｏｗ）の時に、各昇圧回路部の容量に電荷が充電（Ｃｈａｒｇｅ）され、クロック信号がハイ（Ｈｉｇｈ）の時に、各昇圧回路部の容量に充電された電荷が放電（Ｄｉｓｃｈａｒｇｅ）される。
【００１０】
その結果、図１７に示すように、このチャージポンプ昇圧回路１０２においては、出力電圧Ｖｏｕｔは、クロック信号が入力される前の電源電圧Ｖｄｄから、クロック信号が各昇圧回路部に入力され、このクロック信号により各昇圧回路部が逐次昇圧されて、所定時間後に所定の高電圧まで昇圧される。
【００１１】
また、別の電圧昇圧回路としては、スイッチドキャパシタ昇圧回路が知られている（特許文献１参照。）。
【００１２】
スイッチドキャパシタ昇圧回路は、複数のＮｃｈＭＯＳＦＥＴ、又は複数のＰｃｈＭＯＳＦＥＴ、或いはＮｃｈＭＯＳＦＥＴ及びＰｃｈＭＯＳＦＥＴからなる複数のＭＯＳＦＥＴと容量の多段構成で構成される。
【００１３】
【非許文献１】
Ｊｏｎｇｓｈｉｎ Ｓｈｉｎ、他３名、「ＩＥ^３ Ｊ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ」、Ｖｏｌ．３５、Ｎｏ．８，（米国）、Ａｕｇ．２０００、ｐ．１２２７−１２３０、（Ｆｉｇ．１）
【００１４】
【非許文献２】
山添孝徳、「電子情報通信学会論文誌Ｃ」、Ｖｏｌ．Ｊ８６−Ｃ、Ｎｏ．４、電子情報通信学会、２００３年４月、ｐ．４７８−４７９、（図１）
【００１５】
【特許文献１】
特開２００１−２９１８２９号公報（１６頁、図２４）
【００１６】
【発明が解決しようとする課題】
上述した電圧昇圧回路おいては、電源Ｖｄｄが高電位、或いは昇圧回路部の段数が多いほど出力電圧が高電圧になり、それに伴い放電（Ｄｉｓｃｈａｒｇｅ）時に放電される電荷も多くなる。
【００１７】
この電荷は電圧昇圧回路を含む半導体集積回路の基板へ貫通電流として流れ、基板電位の上昇をもたらし、電圧昇圧回路以外の回路部分、例えばＣＭＯＳ回路部において、寄生サイリスタ、或いは寄生トランジスタ等の寄生動作による誤動作、或いは破壊現象を発生させる。
【００１８】
この寄生動作を防止、又は抑制する目的で、従来は電圧昇圧回路の出力部分に占有面積の大きなショットキーバリアダイオ−ドを設けたり、或いは、半導体集積回路の製造プロセスに寄生動作防止層、例えば高濃度埋め込み層、高濃度拡散層、又は誘電体層等を形成するために新規プロセスを追加している。
【００１９】
しかし、ショットキーバリアダイオ−ドを設けたり、新規プロセスを追加することにより半導体集積回路の面積増大や、コストが上昇するという問題点を有している。
【００２０】
本発明は、上記問題に鑑みてなされたもので、その目的とするところは、ショットキーバリアダイオ−ドを使用せず、且つ新規プロセスを追加せずに半導体集積回路のチップ面積増大を抑制しつつ、クロック入力信号により昇圧されたＤＣ電圧を出力するラッチアップ等の寄生動作の発生を抑えた半導体集積回路及びそれを用いた電圧昇圧方法を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するために、本発明の一態様の半導体集積回路は、クロック信号が供給されるクロック信号入力端子と、このクロック信号と逆位相の反転クロック信号が供給される反転クロック信号入力端子と、前記クロック信号により、昇圧電圧を出力する複数の第１の昇圧回路と前記反転クロック信号により、昇圧電圧を出力する複数の第２の昇圧回路とを交互に縦続接続した昇圧回路と、後段の昇圧回路部に供給するクロック信号を前段の昇圧回路部のクロック信号より所定時間だけ遅延させる第１の遅延手段と、後段の昇圧回路部に供給する反転クロック信号を前段の昇圧回路部の反転クロック信号より所定時間だけ遅延させる第２の遅延手段とを具備したことを特徴とする。
【００２２】
更に、上記目的を達成するために、本発明の一態様の半導体集積回路を用いた電圧昇圧方法は、複数の電源発生回路と、クロック信号及びこのクロック信号とは逆位相の反転クロック信号により、昇圧電圧を出力する容量及びトランジスタを備えた複数の昇圧回路部を縦続接続する昇圧回路を有する半導体集積回路の電圧昇圧方法であって、前記複数の電源発生回路を順次所定電圧まで昇圧するステップと、前記電源発生回路の出力電圧が安定し所定時間経過後に、前記後段の昇圧回路に、前段に供給される前記クロック信号及び反転クロック信号より所定時間だけ遅延させた前記クロック信号及び反転クロック信号を入力させ、前記昇圧回路部の出力電圧を逐次昇圧させて前記昇圧回路の出力電圧を所定電圧まで昇圧するステップとを具備し、前記昇圧回路の出力電圧が安定し所定時間経過後に、前記電源発生回路及び前記昇圧回路以外の素子及び回路を動作させることを特徴とする。
【００２３】
【発明の実施の形態】
以下本発明の実施形態について図面を参照しながら説明する。
【００２４】
（第１の実施の形態）
まず、本発明の第１の実施の形態の半導体集積回路について、図面を参照して説明する。図１は電圧昇圧回路の回路図である。本実施の形態は、本発明をＤｉｃｋｓｏｎ型チャージポンプ昇圧回路に適用した例で、ラッチアップ等の寄生動作を解消するためにカウンタを設けて昇圧回路ごとにクロック入力信号の入力時間を遅延させている。
【００２５】
図１に示すように、本実施の形態の電圧昇圧回路では、ダイオード接続されたトランジスタＴＲ１及び容量Ｃ１からなる第１昇圧回路部１ａ、ダイオード接続されたトランジスタＴＲ２及び容量Ｃ２からなる第２昇圧回路部１ｂ、ダイオード接続されたトランジスタＴＲＮ−１及び容量ＣＮ−１からなる第（ｎ−１）昇圧回路部１ｃ、ダイオード接続されたトランジスタＴＲＮからなる第ｎ昇圧回路部１ｄ、及びカウンタ３、４から構成されたチャージポンプ昇圧回路２を有する。
【００２６】
また、クロック信号が供給されるクロック信号入力端子ＣＫには、カウンタ３が接続され、このカウンタ３の一つの出力が第１昇圧回路部１ａの容量Ｃ１に与えられ、他の出力が第（ｎ−１）昇圧回路部１ｃの容量ＣＮ−１に与えられる。クロック信号ＣＫの反転クロック信号が供給される反転クロック信号入力端子ＣＫＮには、カウンタ４が接続され、一つの出力が第２昇圧回路部１ｂの容量Ｃ２に与えられ、他の出力が図示略の昇圧回路部に与えられる。
【００２７】
第１昇圧回路部１ａのトランジスタＴＲ１には、高電位側電源端子ＶＤＤが接続され、第ｎ昇圧回路部１ｄのトランジスタＴＲＮの出力側には、出力電圧端子ＶＯＵＴが接続され、またトランジスタＴＲＮの出力側には容量ＣＸを介して低電位側電源端子ＶＳＳが接続されている。
【００２８】
そして、このチャージポンプ昇圧回路２は、ｎ段の昇圧回路部から構成され、トランジスタＴＲ１、トランジスタＴＲ２、トランジスタＲＮ−１、及びトランジスタＴＲＮは、すべてＮｃｈＭＯＳＦＥＴで構成され、各トランジスタＴＲ１，ＴＲ２，ＴＲＮ−１、及びＴＲＮの基板電位は、すべて低電位側電源端子ＶＳＳに接続されている。
【００２９】
次に、カウンタ３、４に入力されるクロック信号、及びカウンタ３、４から出力されるクロック信号について説明する。
【００３０】
図２は、カウンタ３、４に供給されるクロック入力信号波形を示す図である。
【００３１】
まず、図２に示すように、クロック信号ＣＫ及び反転クロック信号ＣＫＮが、それぞれ、カウンタ３及び４に一旦入力される。
【００３２】
そして、カウンタ３からＡ点に出力された、クロック信号ＣＫと同じサイクルタイムのクロック信号ＣＫＡが第１昇圧回路部１ａに入力され、カウンタ４からＢ点に出力された、クロック信号ＣＫＮとは時間Ｔ１だけ遅延されたクロック信号ＣＫＢが第２昇圧回路部１ｂに入力される。続いて、カウンタ３からＣ点に出力された、クロック信号ＣＫとは時間Ｔ１×（ｎ−２）だけ遅延されたクロック信号ＣＫＣが第（ｎ−１）昇圧回路部１ｃに入力される。
【００３３】
ここで、クロック信号がロー（Ｌｏｗ）の時に、各昇圧回路部の容量に電荷が充電（Ｃｈａｒｇｅ）され、クロック信号がハイ（Ｈｉｇｈ）の時に、各昇圧回路部の容量に充電された電荷が放電（Ｄｉｓｃｈａｒｇｅ）される。
【００３４】
なお、カウンタ３及び４にてクロック信号を時間Ｔ１だけ各昇圧回路部ごとに遅延させているが、この時間Ｔ１は昇圧回路以外の回路部分のラッチアップ等の寄生サイリスタ動作がターンオンからターンオフし寄生動作が終了するまでの時間よりも長く設定するのがよい。例えばこの時間Ｔ１は、設計ルールによっても異なるが、１００μｓ以上が好ましい。
【００３５】
次に、チャージポンプ昇圧回路２の出力特性について、図３を参照して説明する。図３は、チャージポンプ昇圧回路２の出力波形を示す図である。
【００３６】
図３に示すように、出力電圧ＶＯＵＴは、クロック信号が入力される前のＶＤＤ（電源電圧）から、時間Ｔ１ごとに遅延されたクロック信号が各昇圧回路部に入力され、このクロック信号により各昇圧回路部が逐次昇圧されて、所定時間後に所定の高電圧まで昇圧される。
【００３７】
ここで、昇圧後の出力電圧ＶＯＵＴは、
ＶＯＵＴ＝（ＶＤＤ−Ｖｔｈ）×ｎ＋ＶＤＤ・・・・・・・・（１）
と求めることができる。なお、ＶｔｈはＮｃｈＭＯＳＦＥＴの閾値電圧、ｎは昇圧回路の段数である。
【００３８】
そして、従来における所定の高電圧まで昇圧される時間に対して、遅延する時間（Ｔ）は、
Ｔ＝（Ｔ１−ｔ）×（ｎ−２）・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（２）
と求めることができる。なお、ｔは各昇圧回路部が昇圧されるまでの時間である。
【００３９】
上述したように、本実施の形態の半導体集積回路では、カウンタ３及び４によりクロック入力信号を時間Ｔ１だけ順次遅延させて各昇圧回路部にそれぞれクロック信号を入力し、この入力信号により各昇圧回路部が逐次昇圧されて、所定時間後に所定の高電圧まで昇圧されるので、ラッチアップ等の寄生サイリスタ動作及び寄生トランジスタ動作による素子及び回路の誤動作又は破壊が発生しない。
【００４０】
更に、ラッチアップ等の寄生サイリスタ動作及び寄生トランジスタ動作防止用として、新たにショットキーバリアダイオ−ドを設ける必要がなく、且つ新規プロセスを追加しないので、チップ面積増大、及び半導体集積回路のコストを従来よりも抑制できる。
【００４１】
（第２の実施の形態）
次に、本発明の第２の実施の形態に係わる半導体集積回路について、図面を参照して説明する。図４はクロック入力信号波形を示す図、図５は出力信号波形を示す図である。
【００４２】
本実施の形態では、第１の実施の形態のクロック入力信号の入力方法を変更した点で異なり、それ以外の回路構成等については同一であり、以下異なる点のみ説明する。
【００４３】
即ち、クロック信号の入力方法としては、図４に示すように、まず、第１昇圧回路部１ａにはクロック信号ＣＫが、第２昇圧回路部１ｂにはクロック信号ＣＫＮがそれぞれ入力される。次に、第３昇圧回路部にはカウンタ３により時間Ｔ２だけ遅延されたクロック信号ＣＫが、第４昇圧回路部にはカウンタ４により時間Ｔ２だけ遅延されたクロック信号ＣＫＮがそれぞれ入力される。続いて、第（ｎ−１）昇圧回路部１ｃにはカウンタ３により時間Ｔ２×（ｎ−２）／２だけ遅延されたクロック信号ＣＫが入力される。
【００４４】
ここで、カウンタ３及び４にてクロック信号を時間Ｔ２だけ各昇圧回路ごとに遅延させているが、この時間Ｔ２は第１の実施の形態と同様に昇圧回路以外の回路部分のラッチアップ等の寄生サイリスタ動作がターンオンからターンオフし寄生動作が終了するまでの時間よりも長く設定するのがよい。例えば、この時間Ｔ２は、設計ルールによっても異なるが、１００μｓ以上が好ましい。
【００４５】
そして、図５に示すように、出力電圧ＶＯＵＴは、クロック信号が入力される前のＶＤＤ（電源電圧）から、時間Ｔ２ごとに遅延されたクロック信号が各昇圧回路部に入力され、このクロック信号により各昇圧回路部が逐次昇圧されて、所定時間後に所定の高電圧まで昇圧される。
【００４６】
そして、従来における所定の高電圧まで昇圧される時間に対して、遅延する時間（Ｔ）は、
Ｔ＝（Ｔ１−ｔ１）×（ｎ−２）／２・・・・・・・・・・・・・・・・・・・・・（３）
と求めることができる。なお、ｔ１は２つの昇圧回路部が昇圧されるまでの時間である。上記遅延時間（Ｔ）は、第１の実施の形態の時間（Ｔ１−ｔ）×（ｎ−２）よりも短くすることができる。
【００４７】
ここで、カウンタ３及び４によりクロック信号を逐次遅延させる各昇圧回路部の数を２つに設定しているが、適宜変更してもよい。
【００４８】
上述したように、本実施の形態の半導体集積回路では、カウンタ３及び４によりクロック入力信号を時間Ｔ１だけ順次遅延させて各昇圧回路部にそれぞれクロック信号を入力し、この入力信号により各昇圧回路部が逐次昇圧されて、所定時間後に所定の高電圧まで昇圧されるので、ラッチアップ等の寄生サイリスタ動作及び寄生トランジスタ動作による素子及び回路の誤動作又は破壊が発生しない。
【００４９】
そして、クロック入力信号を遅延させる回数を第１の実施の形態よりも少なくしているので、所定の高電圧まで昇圧される時間が第１の実施の形態よりも短くできる。
【００５０】
更に、ラッチアップ等の寄生サイリスタ動作及び寄生トランジスタ動作防止用として、新たにショットキーバリアダイオ−ドを設ける必要がなく、且つ新規プロセスを追加しないので、チップ面積増大、及び半導体集積回路のコストの上昇を従来よりも抑制できる。
【００５１】
（第３の実施の形態）
次に、本発明の第３の実施の形態に係わる半導体集積回路について、図６を参照して説明する。図６は昇圧回路の回路図である。
【００５２】
本実施の形態では、第１の実施の形態のカウンタ３，４の代わりに遅延回路１３，１４を用いた点で異なり、それ以外の構成については同一であり、同一部分には同一符号を付して、以下異なる点のみ説明する。
【００５３】
図６に示すように、本実施の形態の昇圧回路では、第１昇圧回路部１ａの容量Ｃ１は、クロック信号入力端子ＣＫに直接接続され、第（Ｎ−１）昇圧回路部１ｃの容量ＣＮ−１は、遅延回路１４を介してクロック信号入力端子ＣＫに接続されている。また、第２昇圧回路部１ｂの容量Ｃ２は、遅延回路１４を介して反転クロック信号入力端子ＣＫＮに接続されている。
【００５４】
そして、このチャージポンプ昇圧回路１２に設けられた各遅延回路１３，１４は、各昇圧回路部１１ｂ、１１ｃごとに所定の時間（ｔ２）だけクロック入力信号を順次遅延させる目的で設けている。即ち、第２昇圧回路部１１ｂには時間（ｔ２）だけ、第３昇圧回路部には時間（ｔ２×２）だけ、第（ｎ−１）昇圧回路部１１ｃには時間（ｔ２×（ｎ−２））だけそれぞれ遅延回路によりクロック入力信号を遅延させている。
【００５５】
ここで、この時間（ｔ２）は、第１の実施の形態と同様に昇圧回路以外の回路部分のラッチアップ等の寄生サイリスタ動作がターンオンからターンオフし寄生動作が終了するまでの時間よりも長く設定するのがよい。
【００５６】
そして、ここでは、遅延回路１３，１４としては、サイズの大きなＭＯＳＦＥＴ等のゲートを多段構成にして、大きな容量を形成してクロック入力信号を遅延させているが、抵抗又は容量からなる遅延素子を遅延回路１３、１４の代わりに用いてもよい。
【００５７】
上述したように、本実施の形態の半導体集積回路では、遅延回路によりクロック信号を時間（ｔ２）だけ順次遅延させて各昇圧回路部にそれぞれクロック信号を入力し、この入力信号により各昇圧回路部が逐次昇圧されて、所定時間後に所定の高電圧まで昇圧されるので、ラッチアップ等の寄生サイリスタ動作及び寄生トランジスタ動作による素子及び回路の誤動作又は破壊が発生しない。
【００５８】
更に、ラッチアップ等の寄生サイリスタ動作及び寄生トランジスタ動作防止用として、新たにショットキーバリアダイオ−ドを設ける必要がなく、且つ新規プロセスを追加しないので、チップ面積増大、及び半導体集積回路のコストの上昇を従来よりも抑制できる。
【００５９】
（第４の実施の形態）
次に、本発明の第４の実施の形態に係わる半導体集積回路について、図７を参照して説明する。図７は昇圧回路の回路図である。
【００６０】
本実施の形態では、第１の実施の形態のカウンタの代わりに分周回路を用いた点で異なり、それ以外の回路構成については同一であり、同一部分に同一符号を付し、以下異なる点のみ説明する。
【００６１】
図７に示すように、本実施の形態の昇圧回路では、第１昇圧回路部１ａの容量Ｃ１は、クロック信号入力端子ＣＫに直接接続され、第（Ｎ−１）昇圧回路部１ｃの容量ＣＮ−１は、分周回路２４を介してクロック信号入力端子ＣＫに接続されている。また、第２昇圧回路部２１ｂの容量Ｃ２は、分周回路２３を介して反転クロック信号入力端子ＣＫＮに接続されている。
【００６２】
そして、このチャージポンプ昇圧回路２２内の分周回路２３，２４は、各昇圧回路部１ａ，２１ｂ、２１ｃごとに入力されるクロック入力信号の周波数を順次低下させ、各昇圧回路部が所定の電圧まで昇圧する時間を遅延させるために設けている。即ち、第１昇圧回路部１ａには基準のクロック入力信号（周波数ｆ）が、第２昇圧回路部２１ｂには周波数ｆ／１０のクロック入力信号が、第３昇圧回路部には周波数ｆ／２０のクロック入力信号が、第（ｎ−１）昇圧回路部２１ｃには周波数ｆ／（（ｎ−２）×１０）のクロック入力信号が、それぞれ入力され、分周回路により各昇圧回路部が所定の電圧まで昇圧する時間を遅延させている。
【００６３】
ここで、基準のクロック入力信号（周波数ｆ）に対して１／１０づつ周波数を低下させ、各昇圧回路部の容量に電荷が充電（Ｃｈａｒｇｅ）させるためのクロック信号のロー（Ｌｏｗ）の時間（ｔ３）、及び各昇圧回路部の容量に充電された電荷が放電（Ｄｉｓｃｈａｒｇｅ）させるためのクロック信号のハイ（Ｈｉｇｈ）の時間（ｔ３）を長くしているが、この時間（ｔ３）を第１の実施の形態と同様に昇圧回路以外の回路部分のラッチアップ等の寄生サイリスタ動作がターンオンからターンオフし寄生動作が終了するまでの時間よりも長く設定するのがよい。
【００６４】
上述したように、本実施の形態の半導体集積回路では、分周回路によりクロック入力信号のハイ（Ｈｉｇｈ）及びロー（Ｌｏｗ）の時間（ｔ３）を順次長くさせて各昇圧回路部にそれぞれクロック信号を入力し、この入力信号により各昇圧回路部が逐次昇圧されて、所定時間後に所定の高電圧まで昇圧されるので、ラッチアップ等の寄生サイリスタ動作及び寄生トランジスタ動作による素子及び回路の誤動作又は破壊が発生しない。
【００６５】
更に、ラッチアップ等の寄生サイリスタ動作及び寄生トランジスタ動作防止用として、新たにショットキーバリアダイオ−ドを設ける必要がなく、且つ新規プロセスを追加しないので、チップ面積増大、及び半導体集積回路のコストの上昇を従来よりも抑制できる。
【００６６】
（第５の実施の形態）
次に、本発明の第５の実施の形態に係わる半導体集積回路について、図面を参照して説明する。図８は液晶パネル制御ドライバＩＣの回路ブロック図である。
【００６７】
図８に示すように、本実施の形態の液晶パネル制御ドライバＩＣ５５では、クロック信号を発生するクロック発生回路５１と、このクロック発生回路５１から発生したクロック信号を受け、このクロック信号を制御するクロック制御回路５２ａ、５２ｂ、５２ｃ、５２ｄと、制御されたクロック信号を受け、内蔵電源用として種々の電圧を発生するＤＣ−ＤＣコンバータ５３ａ、５３ｂ、５３ｃ、５３ｄと、このＤＣ−ＤＣコンバータの出力電圧を液晶パネル等に外部出力するための出力端子５４ａ、５４ｂ、５４ｃ、５４ｄと、図示していないがこのＤＣ−ＤＣコンバータ５３ａ、５３ｂ、５３ｃ、５３ｄから発生した種々の電圧を用いて動作する各種集積回路から構成されている。
【００６８】
ＤＣ−ＤＣコンバータ５３ａ、５３ｂは、高速バス、高速ＲＡＭ、グラフィック処理用等の比較的低電圧動作するデジタル集積回路用の電源として用い、一方、
ＤＣ−ＤＣコンバータ５３ｃは、液晶パネル表示用トランジスタ、例えばＴＦＴのゲートをオンさせるための＋（正）高電圧を発生するための電源として用い、ＤＣ−ＤＣコンバータ５３ｄは、液晶パネル表示用トランジスタ、例えばＴＦＴのゲートをオフさせるための−（負）高電圧を発生するための電源として用いる。
【００６９】
そして、ＤＣ−ＤＣコンバータ５３ｄは、−（負）高電圧を発生するための昇圧回路としてスイッチドキャパシタ昇圧回路を用いている。
【００７０】
次に、−（負）高電圧を発生するための昇圧回路について図９を参照して説明する。図９は、−（負）高電圧を発生するための昇圧回路の回路図である。
【００７１】
図９に示すように、この昇圧回路では、第１昇圧回路部３１ａ、第２昇圧回路部３１ｂ、第３昇圧回路部３１ｃ、第４昇圧回路部３１ｄ、第５昇圧回路部３１ｅ、及びカウンタ３３、３４から構成されている。
【００７２】
カウンタ３３は、クロック信号が供給されるクロック信号入力端子ＣＫ１に接続され、各出力が第１昇圧回路部３１ａ、第２昇圧回路部３１ｂ、第３昇圧回路部３１ｃ、第４昇圧回路部３１ｄ、第５昇圧回路部３１ｅに与えられる。また、カウンタ３４は、反転クロック信号が供給される反転クロック信号入力端子ＣＫＮ１に接続され、各出力が第１昇圧回路部３１ａ、第２昇圧回路部３１ｂ、第３昇圧回路部３１ｃ、第４昇圧回路部３１ｄ、第５昇圧回路部３１ｅに与えられる。
【００７３】
更に、各昇圧回路部３１ａ、３１ｂ，３１ｃ，３１ｄ，３１ｅは、低電位側電源端子ＶＳＳ及び負電源端子−ＶＤＤに接続され、第５昇圧回路部３１ｅの出力側（−ＶＤＤ）と低電位側電源ＶＳＳとの間に容量ＣＸが設けられている。
【００７４】
次に、スイッチドキャパシタ昇圧回路３２を構成する昇圧回路の具体的な回路構成について、図１０を参照して説明する。図１０は、昇圧回路の具体的な岐路構成を示す回路図である。
【００７５】
図１０に示すように、各昇圧回路部３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅでは、低電位側電源ＶＳＳに設けられたトランジスタＴＲ１１と、低電位側電源ＶＳＳと負電源−ＶＤＤの間に設けられた容量Ｃ１１及びトランジスタＴＲ１３と、容量Ｃ１１及びトランジスタＴＲ１３間と低電位側電源ＶＳＳの間に設けられたＴＲ１２から構成されている。なお、各トランジスタＴＲ１１、ＴＲ１２、ＴＲ１３は、すべてＮｃｈＭＯＳＦＥＴからなる。
【００７６】
そして、クロック信号ＣＫ１がトランジスタＴＲ１１及びトランジスタＴＲ１３のゲートに入力され、反転クロック信号ＣＫＮ１がトランジスタＴＲ１２のゲートに入力される。
【００７７】
トランジスタＴＲ１１及びトランジスタＴＲ１３がクロック入力信号のハイ（Ｈｉｇｈ）の時にオンし、且つトランジスタＴＲ１２がクロック入力信号のロー（Ｌｏｗ）の時にオフした場合に、容量Ｃ１１に電荷が充電（Ｃｈａｒｇｅ）される。一方、トランジスタＴＲ１１及びトランジスタＴＲ１３がクロック入力信号のロー（Ｌｏｗ）の時にオフし、且つトランジスタＴＲ１２がクロック入力信号のハイ（Ｈｉｇｈ）の時にオンした場合に、容量Ｃ１１に電荷が放電（Ｄｉｓｃｈａｒｇｅ）される。
【００７８】
次に、カウンタ３３、３４に入力されるクロック信号、及びカウンタ３３、３４から出力されるクロック信号について図１１を参照して説明する。図１１は、クロック入力信号波形を示す図である。
【００７９】
図１１に示すように、クロック信号ＣＫ１及び反転クロック信号ＣＫＮ１が、それぞれ、カウンタ３３及び３４に一旦入力される。
【００８０】
そして、カウンタ３３からａ点に出力されたクロック信号ＣＫ１と同じサイクルタイムのクロック信号ＣＫａ、及びカウンタ３４からｂ点に出力されたクロック信号ＣＫＮ１と同じサイクルタイムのクロック信号ＣＫｂが第１昇圧回路部３１ａに入力される。また、カウンタ３３からｃ点に出力された、クロック信号ＣＫ１とは時間Ｔ３だけ遅延されたクロック信号ＣＫｃ、及びカウンタ３４からｄ点に出力された、クロック信号ＣＫＮ１とは時間Ｔ３だけ遅延されたクロック信号ＣＫｄが第２昇圧回路部３１ａに入力される。
【００８１】
更に、このステップを繰り返して、カウンタ３３からｅ点に出力された、クロック信号ＣＫ１とは時間Ｔ３×４だけ遅延されたクロック信号ＣＫｅ、及びカウンタ３４からｆ点に出力された、クロック信号ＣＫＮ１とは時間Ｔ３×４だけ遅延されたクロック信号ＣＫｆが第５昇圧回路部３１ｅに入力される。
【００８２】
ここで、クロック信号ＣＫ１、ＣＫａ、ＣＫｃ、ＣＫｅがハイ（Ｈｉｇｈ）で、且つクロック信号ＣＫＮ１、ＣＫｂ、ＣＫｄ、ＣＫｆがロー（Ｌｏｗ）の充電時間Ｔｃで、各昇圧回路部の容量に電荷が充電（Ｃｈａｒｇｅ）され、クロック信号ＣＫ１、ＣＫａ、ＣＫｃ、ＣＫｅがロー（Ｌｏｗ）で、且つクロック信号ＣＫＮ１、ＣＫｂ、ＣＫｄ、ＣＫｆがハイ（Ｈｉｇｈ）の放電時間Ｔｄで各昇圧回路部の容量に蓄積された電荷が放電（Ｄｉｓｃｈａｒｇｅ）される。
【００８３】
なお、カウンタ３３及びカウンタ３４にてクロック入力信号を時間Ｔ３だけ各昇圧回路ごとに遅延させているが、この時間Ｔ３は昇圧回路以外の回路部分のラッチアップ等の寄生サイリスタ動作がターンオンからターンオフし寄生動作が終了するまでの時間よりも長く設定するのがよい。例えば、この時間Ｔ３は、設計ルールによっても異なるが、１００μｓ以上が好ましい。
【００８４】
そして、各昇圧回路に入力される２つのクロック信号の内、一方のクロック信号のデューティ比を変更（ＨｉｇｈとＬｏｗの時間の割合を５０％づつから一方の割合を増やすこと）して、各昇圧回路の充電時間Ｔｃと放電時間Ｔｄの間に一定の間隔を設けてもよい。
【００８５】
次に、液晶パネル制御ドライバＩＣ５５の内蔵電源昇圧シーケンスについて、図１２を参照して説明する。図１２は、液晶パネル制御ドライバＩＣ５５の内蔵電源昇圧シーケンスを示す図である。
【００８６】
図１２に示すように、まず、Ｌｉイオン２次電池等の外部電源からＤＣ−ＤＣコンバータ５３ａを用いて高電位側電源ＶＤＤを発生させる。高電位側電源ＶＤＤの電圧が安定し所定時間経過後に、この高電位側電源ＶＤＤからＤＣ−ＤＣコンバータ５３ｂを用いて負電源―ＶＤＤを発生させる。
【００８７】
次に、負電源―ＶＤＤの電圧が安定し所定時間経過後に、この負電源―ＶＤＤ及びスイッチドキャパシタ昇圧回路３２を用いて、時間Ｔ３ごとに遅延されたクロック信号を各昇圧回路部に入力し、このクロック信号により各昇圧回路部が逐次昇圧されて、所定時間後にスイッチドキャパシタ昇圧回路３２の出力電圧ＶＯＵＴは−（負）高電源ＶＧＬまで昇圧される。
【００８８】
続いて、この−（負）高電源ＶＧＬが安定し所定時間経過後（時間（Ｔ４））に、高電位側電源ＶＤＤ及びＤＣ−ＤＣコンバータ５３ｃを用いて＋（正）高電源ＶＧＨを発生させる。
【００８９】
液晶パネル制御ドライバＩＣ５５の内蔵電源発生回路が動作を開始し、高電位側電源ＶＤＤ、負電源―ＶＤＤ、−（負）高電源ＶＧＬ、及び＋（正）高電源ＶＧＨの電位がすべて安定するまでの時間（ｔ４）が経過後に、液晶パネル制御ドライバＩＣ５５の各種機能を開始させる。
【００９０】
ここで、−（負）高電源ＶＧＬを発生させた後に、＋（正）高電源ＶＧＨを発生しているが、−（負）高電源ＶＧＬ及び＋（正）高電源ＶＧＨの発生の順序を代えてもよく、また、液晶パネル制御ドライバＩＣ５５の内蔵電源発生回路が動作を開始してから液晶パネル制御ドライバＩＣ５５の各種機能を開始させるまでの時間（ｔ５）としては、２００ｍｓ以上がよい。
【００９１】
上述したように、本実施の形態の半導体集積回路では、−（負）高電源ＶＧＬ発生回路にカウンタ３３及びカウンタ３４によりクロック入力信号を時間Ｔ３だけ順次遅延させて、第１乃至第５昇圧回路部にそれぞれクロック信号を入力し、この入力信号により第１乃至第５昇圧回路部が逐次昇圧されて、所定時間後に−（負）高電源ＶＧＬまで高電圧に昇圧されるスイッチドキャパシタ昇圧回路３２を用いているので、この−（負）高電源ＶＧＬを発生させる期間においては、ラッチアップ等の寄生サイリスタ動作及び寄生トランジスタ動作による素子及び回路の誤動作又は破壊が発生しない。
【００９２】
そして、高電位側電源ＶＤＤを発生させてから高電位側電源ＶＤＤの電圧が安定し所定時間経過後に、次に、負電源―ＶＤＤを発生させ負電源―ＶＤＤの電圧が安定し所定時間経過後に、続いて、−（負）高電源ＶＧＬを発生させ−（負）高電源ＶＧＬが安定し所定時間経過後に、＋（正）高電源ＶＧＨを発生させているので、内蔵電源発生回路間の相互干渉が抑制され、すべての内蔵電源発生回路が動作を開始し、発生したすべての電圧が安定する時間経過後に各種機能を動作させているので、各種機能の誤動作及び液晶パネル等の外部素子の誤動作も抑制することができる。
【００９３】
更に、ラッチアップ等の寄生サイリスタ動作及び寄生トランジスタ動作防止用として、新たにショットキーバリアダイオ−ドを設ける必要がなく、且つ新規プロセスを追加しないので、チップ面積増大、及び半導体集積回路のコストの上昇を従来よりも抑制できる。
【００９４】
（第６の実施の形態）
次に、本発明の第６の実施の形態に係わる半導体集積回路について、図１３を参照して説明する。図１３は昇圧回路の回路図である。
【００９５】
本実施の形態では、第５の実施の形態のスイッチドキャパシタ昇圧回路に接続する低電位側電源ＶＳＳ及び負電源−ＶＤＤに代えて高電位側電源ＶＤＤ及び低電位側電源ＶＳＳを接続して、＋（正側）高電圧を発生するようにした点で異なり、それ以外の回路構成については同一であり、同一部分には同一符号を付し、以下異なる点のみ説明する。
【００９６】
図１３に示すように、本実施の形態の昇圧回路では、各第１昇圧回路部３１ａ、第２昇圧回路部３１ｂ、第３昇圧回路部３１ｃ、第４昇圧回路部３１ｄ、第５昇圧回路部３１ｅに高電位側電源ＶＤＤ及び低電位側電源ＶＳＳを接続し、且つ出力端子ＶＯＵＴを高電位側電源ＶＤＤ側に設ける。
【００９７】
なお、カウンタ３３，３４の接続、カウンタ３３、３４に入力されるクロック信号、及びカウンタ３３、３４から出力されるクロック信号、及び第１乃至第５昇圧回路部の昇圧ステップは第５の実施の形態と同じである。
【００９８】
次に、液晶パネル制御ドライバＩＣの内蔵電源昇圧シーケンスについて、図１４を参照して説明する。図１４は、液晶パネル制御ドライバＩＣの内蔵電源昇圧シーケンスを示す図である。
【００９９】
図１４に示すように、まず、Ｌｉイオン２次電池等の外部電源からＤＣ−ＤＣコンバータ５３ａを用いて高電位側電源ＶＤＤを発生させる。高電位側電源ＶＤＤの電圧が安定し所定時間経過後に、この高電位側電源ＶＤＤからＤＣＤＣコンバータ５３ｂを用いて負電源―ＶＤＤを発生させる。
【０１００】
次に、負電源―ＶＤＤの電圧が安定し所定時間経過後に、この負電源―ＶＤＤ及びスイッチドキャパシタ昇圧回路３２を用いて、時間Ｔ３ごとに遅延されたクロック信号を各昇圧回路部に入力し、このクロック信号により各昇圧回路部が逐次昇圧されて、所定時間後にスイッチドキャパシタ昇圧回路３２の出力電圧ＶＯＵＴは−（負）高電源ＶＧＬまで昇圧される。
【０１０１】
続いて、この−（負）高電源ＶＧＬが安定し所定時間経過後（時間（Ｔ４））に、高電位側電源ＶＤＤ及びスイッチドキャパシタ昇圧回路４２を用いて、時間Ｔ３ごとに遅延されたクロック信号を各昇圧回路部に入力し、このクロック信号により各昇圧回路部が逐次昇圧されて、所定時間後にスイッチドキャパシタ昇圧回路４２の出力電圧ＶＯＵＴは＋（正）高電源ＶＧＬまで昇圧される。
【０１０２】
液晶パネル制御ドライバＩＣ５５の内蔵電源発生回路が動作を開始し、高電位側電源ＶＤＤ、負電源―ＶＤＤ、−（負）高電源ＶＧＬ、及び＋（正）高電源ＶＧＨの電位がすべて安定するまでの時間（ｔ５）が経過後に、液晶パネル制御ドライバＩＣ５５の各種機能を開始させる。
【０１０３】
ここで、−（負）高電源ＶＧＬを発生させた後に、＋（正）高電源ＶＧＨを発生しているが、−（負）高電源ＶＧＬ及び＋（正）高電源ＶＧＨの発生の順序を代えてもよい。
【０１０４】
上述したように、本実施の形態の半導体集積回路では、−（負）高電源ＶＧＬ発生回路及び＋（正）高電源ＶＧＨ発生回路にカウンタ３３及びカウンタ３４によりクロック入力信号を時間Ｔ３だけ順次遅延させて、第１乃至第５昇圧回路部にそれぞれクロック信号を入力し、この入力信号により第１乃至第５昇圧回路部が逐次昇圧されて、所定時間後に−（負）高電源ＶＧＬに昇圧されるスイッチドキャパシタ昇圧回路３２、及び＋（正）高電源ＶＧＨに昇圧されるスイッチドキャパシタ昇圧回路４２を用いているので、この−（負）高電源ＶＧＬを発生させる期間及び＋（正）高電源ＶＧＨを発生させる期間においては、ラッチアップ等の寄生サイリスタ動作及び寄生トランジスタ動作による素子及び回路の誤動作又は破壊が発生しない。
【０１０５】
そして、高電位側電源ＶＤＤを発生させてから高電位側電源ＶＤＤの電圧が安定し所定時間経過後に、次に、負電源―ＶＤＤを発生させ負電源―ＶＤＤの電圧が安定し所定時間経過後に、続いて、−（負）高電源ＶＧＬを発生させ−（負）高電源ＶＧＬが安定し所定時間経過後に、＋（正）高電源ＶＧＨを発生させているので内蔵電源発生回路間の相互干渉を抑制され、すべての内蔵電源発生回路が動作を開始し、発生したすべての電圧が安定する時間経過後に各種機能を動作させているので、各種機能の誤動作及び液晶パネル等の外部素子の誤動作も抑制することができる。
【０１０６】
更に、ラッチアップ等の寄生サイリスタ動作及び寄生トランジスタ動作防止用として、新たにショットキーバリアダイオ−ドを設ける必要がなく、且つ新規プロセスを追加しないので、チップ面積増大及び半導体集積回路のコストの上昇を従来よりも抑制できる。
【０１０７】
本発明は、上記実施の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更して実施してもよい。
【０１０８】
例えば、ＦＬＡＳＨ、ＥＥＰＲＯＭ等の不揮発性メモリのデータ書き換え用電源発生回路、携帯電話、カメラ、及びＰＤＡ等の携帯機器用電源発生回路、液晶ＴＶ用電源発生回路に適用できる。
【０１０９】
更に、各種半導体メモリの内蔵電源発生回路としても適用できる。
【０１１０】
そして、第５及び第６の実施の形態では、各昇圧回路部に入力されるクロック信号をそれぞれ所定の時間だけ逐次遅延させて各昇圧回路部に入力しているが、複数の昇圧回路部ごとに所定の時間だけ逐次遅延させて各昇圧回路部に入力してもよい。
【０１１１】
また、第６の実施の形態では、各昇圧回路部に入力されるクロック信号をそれぞれ所定の時間だけ逐次遅延させて各昇圧回路部に入力し、順次各昇圧回路部を昇圧させて−（負）高電源ＶＧＬ及び＋（正）高電源ＶＧＨを発生させているが、−（負）高電源ＶＧＬの昇圧ステップで、ラッチアップ等の寄生サイリスタ動作及び寄生トランジスタ動作による素子及び回路の誤動作及び破壊が抑制されていれば、−（負）高電源ＶＧＬの昇圧ステップを従来の方法（所定の時間だけ逐次遅延させない）にしてもよい。
【０１１２】
【発明の効果】
本発明によれば、クロック入力信号により昇圧されたＤＣ電圧を出力するラッチアップ等の寄生動作のない半導体集積回路及びそれを用いた電圧昇圧方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わる昇圧回路の回路図。
【図２】本発明の第１の実施の形態に係わる昇圧回路に供給するクロック入力信号波形を示す図。
【図３】本発明の第１の実施の形態に係わる昇圧回路の出力信号波形を示す図。
【図４】本発明の第２の実施の形態に係わる昇圧回路に供給するクロック入力信号波形を示す図。
【図５】本発明の第２の実施の形態に係わる昇圧回路の出力信号波形を示す図。
【図６】本発明の第３の実施の形態に係わる昇圧回路の回路図。
【図７】本発明の第４の実施の形態に係わる昇圧回路の回路図。
【図８】本発明の第５の実施の形態に係わる液晶パネル制御ドライバＩＣの回路ブロック図。
【図９】本発明の第５の実施の形態に係わる昇圧回路の回路図。
【図１０】本発明の第５の実施の形態に係わる昇圧回路の具体的な回路構成を示す回路図。
【図１１】本発明の第５の実施の形態に係わる昇圧回路に供給するクロック入力信号波形を示す図。
【図１２】本発明の第５の実施の形態に係わる内蔵電源昇圧シーケンスを示す図。
【図１３】本発明の第６の実施の形態に係わる昇圧回路の回路図。
【図１４】本発明の第６の実施の形態に係わる内蔵電源昇圧シーケンスを示す図。
【図１５】従来の昇圧回路の回路図。
【図１６】従来の昇圧回路のおけるクロック入力信号波形を示す図。
【図１７】従来の昇圧回路の出力信号波形を示す図。
【符号の説明】
１ａ、１０１ａ、３１ａ 第１昇圧回路部
１ｂ、１１ｂ、２１ｂ、１０１ｂ、３１ｂ 第２昇圧回路部
１ｃ、１１ｃ、２１ｃ、１０１ｃ 第（ｎ−１）昇圧回路部
１ｄ、１０１ｄ 第ｎ昇圧回路部
２、１２、２２、１０２ チャージポンプ昇圧回路
３、４、３３、３４ カウンタ
３１ｃ 第３昇圧回路部
３１ｄ 第４昇圧回路部
３１ｅ 第５昇圧回路部
３２、４２ スイッチドキャパシタ昇圧回路
５１ クロック発生回路
５２ａ、５２ｂ、５２ｃ、５２ｄ クロック制御回路
５３ａ、５３ｂ、５３ｃ、５３ｄ ＤＣ−ＤＣコンバータ
５４ａ、５４ｂ、５４ｃ、５４ｄ 出力端子
５５ 液晶パネル制御ドライバＩＣ
１０５ 接地端子
Ｃ１、Ｃ_１、Ｃ２、Ｃ_２、ＣＸ、Ｃ_Ｘ、Ｃ１１、ＣＮ−１、Ｃ_Ｎ−１ 容量
ＣＫ、Ｃ_Ｋ、ＣＫ１ クロック信号入力端子
ＣＫＮ、ＣＫ_Ｎ、ＣＫＮ１ 反転クロック信号入力端子ＣＫＡ Ａ点でのクロック信号
ＣＫＢ Ｂ点でのクロック信号
ＣＫＣ Ｃ点でのクロック信号
ＣＫａ ａ点でのクロック信号
ＣＫｂ ｂ点でのクロック信号
ＣＫｃ ｃ点でのクロック信号
ＣＫｄ ｄ点でのクロック信号
ＣＫｅ ｅ点でのクロック信号
ＣＫｆ ｆ点でのクロック信号
Ｔ１、Ｔ２、Ｔ３、Ｔ４ 時間
Ｔｃ 充電時間（Ｃｈａｒｇｅｄ Ｔｉｍｅ）
Ｔｄ 放電時間（Ｄｉｓｃｈａｒｇｅｄ Ｔｉｍｅ）
ＴＲ１、ＴＲ_１、ＴＲ２、ＴＲ_２、ＴＲＮ−１、ＴＲ_Ｎ−１、ＴＲＮ、ＴＲ_Ｎ、ＴＲ１１、ＴＲ１２、ＴＲ１３ トランジスタ
ＶＤＤ 高電位側電源端子
Ｖｄｄ 電源端子
―ＶＤＤ 負電源端子
ＶＧＨ ＋（正）高電源
ＶＧＬ −（負）高電源
ＶＯＵＴ、Ｖｏｕｔ 出力電圧端子
ＶＳＳ 低電位側電源端子

Claims (21)

1. クロック信号が供給されるクロック信号入力端子と、
   このクロック信号と逆位相の反転クロック信号が供給される反転クロック信号入力端子と、
   前記クロック信号により、昇圧電圧を出力する複数の第１の昇圧回路と前記反転クロック信号により、昇圧電圧を出力する複数の第２の昇圧回路とを交互に縦続接続した昇圧回路と、
   後段の昇圧回路部に供給するクロック信号を前段の昇圧回路部のクロック信号より所定時間だけ遅延させる第１の遅延手段と、
   後段の昇圧回路部に供給する反転クロック信号を前段の昇圧回路部の反転クロック信号より所定時間だけ遅延させる第２の遅延手段と、
   を具備したことを特徴とする半導体集積回路。
2. 前記昇圧回路は、２つ以上の前記第１及び第２の昇圧回路部をそれぞれ１単位として、前記第１及び第２の昇圧回路部の単位を交互に縦続接続し、且つ前記クロック信号及び前記反転クロック信号は、前記第１及び第２の昇圧回路部単位に供給することを特徴とする請求項１記載の半導体集積回路。
3. 前記第１及び第２の遅延手段は、カウンタ、遅延素子、又は遅延回路であることを特徴とする請求項１、又は２記載の半導体集積回路。
4. クロック信号が供給されるクロック信号入力端子と、
   このクロック信号と逆位相の反転クロック信号が供給される反転クロック信号入力端子と、
   前記クロック信号により、昇圧電圧を出力する複数の第１の昇圧回路部と前記反転クロック信号により、昇圧電圧を出力する複数の第２の昇圧回路部とを交互に縦続接続した昇圧回路と、
   後段の昇圧回路部に供給するクロック信号の周波数を前段の昇圧回路部のクロック信号の周波数より所定割合だけ低減させる第１の分周手段と、
   後段の昇圧回路部に供給する反転クロック信号の周波数を前段の昇圧回路部の反転クロック信号の周波数より所定割合だけ低減させる第２の分周手段と、
   を具備したことを特徴とする半導体集積回路。
5. 前記昇圧回路部は、容量及びダイオード接続されたトランジスタを備えることを特徴とする請求項１乃至４のいずれか１項記載の半導体集積回路。
6. 前記トランジスタは、ＮｃｈＭＯＳＦＥＴであることを特徴とする請求項４記載の半導体集積回路。
7. クロック信号が供給されるクロック入力端子と、
   このクロック信号とは逆位相の反転クロック信号が供給される反転クロック信号入力端子と、
   このクロック信号及び反転クロック信号により、昇圧電圧を出力する容量及びトランジスタを備える複数の昇圧回路部を縦続接続する昇圧回路と、
   後段の前記昇圧回路部に供給される前記クロック信号及び前記反転クロック信号を、それぞれ前段の昇圧回路部に供給される前記クロック信号及び前記反転クロック信号より所定時間だけ遅延させる第１及び第２の遅延手段と、
   を具備したことを特徴とする半導体集積回路。
8. 前記昇圧回路は、２つ以上の前記昇圧回路部をそれぞれ１単位として縦続接続し、且つ前記クロック信号及び前記反転クロック信号は、前記昇圧回路部単位に供給することを特徴とする請求項７記載の半導体集積回路。
9. 前記第１及び第２の遅延手段は、カウンタ、遅延素子、又は遅延回路であることを特徴とする請求項７、又は８記載の半導体集積回路。
10. クロック信号が供給されるクロック入力端子と、
    このクロック信号とは逆位相の反転クロック信号が供給される反転クロック信号入力端子と、
    このクロック信号及び反転クロック信号により、昇圧電圧を出力する容量及びトランジスタを備える複数の昇圧回路部を縦続接続する昇圧回路と、
    後段の前記昇圧回路部に供給される前記クロック信号及び前記反転クロック信号の周波数を、それぞれ前段の昇圧回路部に供給される前記クロック信号及び前記反転クロック信号の周波数より所定割合だけ低減させる第１及び第２の分周手段と、
    を具備したことを特徴とする半導体集積回路。
11. 前記昇圧回路は、２つ以上の前記昇圧回路部をそれぞれ１単位として縦続接続し、且つ前記クロック信号及び前記反転クロック信号は、前記昇圧回路部単位に供給することを特徴とする請求項１０記載の半導体集積回路。
12. 前記トランジスタは、ＮｃｈＭＯＳＦＥＴ、ＰｃｈＭＯＳＦＥＴ、又はＮｃｈＭＯＳＦＥＴ及びＰｃｈＭＯＳＦＥＴであることを特徴とする請求項７乃至１１のいずれか１項に記載の半導体集積回路。
13. 複数の電源発生回路と、クロック信号及びこのクロック信号とは逆位相の反転クロック信号により、昇圧電圧を出力する容量及びトランジスタを備えた複数の昇圧回路部を縦続接続する昇圧回路を有する半導体集積回路の電圧昇圧方法であって、
    前記複数の電源発生回路を順次所定電圧まで昇圧するステップと、
    前記電源発生回路の出力電圧が安定し所定時間経過後に、前記後段の昇圧回路に、前段に供給される前記クロック信号及び反転クロック信号より所定時間だけ遅延させた前記クロック信号及び反転クロック信号を入力させ、前記昇圧回路部の出力電圧を逐次昇圧させて前記昇圧回路の出力電圧を所定電圧まで昇圧するステップと、
    を具備し、前記昇圧回路の出力電圧が安定し所定時間経過後に、前記電源発生回路及び前記昇圧回路以外の素子及び回路を動作させることを特徴とする半導体集積回路の電圧昇圧方法。
14. 前記昇圧回路は、２つ以上の前記昇圧回路部をそれぞれ１単位として縦続接続し、且つ前記クロック信号及び前記反転クロック信号を、前記昇圧回路部単位に供給して、この昇圧回路部単位で逐次昇圧することを特徴とする請求項１３記載の半導体集積回路の電圧昇圧方法。
15. 複数の電源発生回路と、クロック信号及びこのクロック信号とは逆位相の反転クロック信号により、昇圧電圧を出力する容量及びトランジスタを備えた複数の昇圧回路部を縦続接続する第１及び第２の昇圧回路を有する半導体集積回路の電圧昇圧方法であって、
    前記複数の電源発生回路を順次所定電圧まで昇圧するステップと、
    前記電源発生回路の出力電圧が安定し所定時間経過後に、前記第１の昇圧回路における後段の昇圧回路部に、前記前段の昇圧回路部に供給される前記クロック信号及び反転クロック信号より所定時間だけ遅延させた前記クロック信号及び反転クロック信号を入力させて、前記昇圧回路部の出力電圧を逐次昇圧させて前記第１の昇圧回路の出力電圧を所定の負電圧までする昇圧ステップと、
    前記負電圧が安定し所定時間経過後に、前記第２の昇圧回路における後段の昇圧回路部に、前記前段の昇圧回路部に供給される前記クロック信号及び反転クロック信号より所定時間だけ遅延させた前記クロック信号及び反転クロック信号を入力させて、前記昇圧回路部の出力電圧を逐次昇圧させて前記第２の昇圧回路の出力電圧を所定の正電圧までする昇圧ステップと、
    を具備し、前記第２の昇圧回路の出力電圧が安定し所定時間経過後に、前記電源発生回路及び前記昇圧回路以外の素子及び回路を動作させることを特徴とする半導体集積回路を用いた電圧昇圧方法。
16. 前記第１及び第２昇圧回路は、２つ以上の前記昇圧回路部をそれぞれ１単位として縦続接続し、且つ前記クロック信号及び前記反転クロック信号は、前記昇圧回路部単位に供給することを特徴とする請求項１５記載の半導体集積回路を用いた電圧昇圧方法。
17. 複数の電源発生回路と、クロック信号により、昇圧電圧を出力する容量及びダイオード接続されたトランジスタを有する複数の第１の昇圧回路部と、前記クロック信号とは逆位相の反転クロック信号により、昇圧電圧を出力する容量及びダイオード接続されたトランジスタを有する複数の第２の昇圧回路部を交互に縦続接続した昇圧回路を有する半導体集積回路の電圧昇圧方法であって、
    前記複数の電源発生回路を順次所定電圧まで昇圧するステップと、
    前記電源発生回路の出力電圧が安定し所定時間経過後に、前記後段の昇圧回路部に、前記前段の昇圧回路部に供給される前記クロック信号、又は反転クロック信号より所定時間だけ遅延させた前記クロック信号、又は前記反転信号を入力させて、前記昇圧回路の出力電圧を逐次昇圧させて前記昇圧回路の出力を所定電圧まで昇圧するステップと、
    を具備し、
    前記昇圧回路の出力電圧が安定し所定時間経過後に、前記電源発生回路及び前記昇圧回路以外の素子及び回路を動作させることを特徴とする半導体集積回路を用いた電圧昇圧方法。
18. 前記第１及び第２昇圧回路部は、２つ以上の前記昇圧回路部をそれぞれ１単位として縦続接続し、且つ前記クロック信号及び前記反転クロック信号は、前記昇圧回路部単位に供給することを特徴とする請求項１７記載の半導体集積回路を用いた電圧昇圧方法。
19. 複数の電源発生回路と、クロック信号により、昇圧電圧を出力する容量及びダイオード接続されたトランジスタを有する複数の第１の昇圧回路部と、前記クロック入力信号とは逆位相の反転クロック信号により、昇圧電圧を出力する容量及びダイオード接続されたトランジスタを有する複数の第２の昇圧回路部を交互に縦続接続した第１及び第２の昇圧回路を有する半導体集積回路の電圧昇圧方法であって、
    前記複数の電源発生回路を順次所定電圧まで昇圧するステップと、
    前記電源発生回路の出力電圧が安定し所定時間経過後に、前記第１の昇圧回路における後段の昇圧回路部に、前記前段の昇圧回路部に供給される前記クロック信号、又は反転クロック信号より所定時間だけ遅延させた前記クロック信号、又は反転クロック信号を入力し、前記第１の昇圧回路の各昇圧回路部の出力電圧を逐次昇圧させて前記第１の昇圧回路の出力電圧を所定の負電圧まで昇圧するステップと、
    前記負電圧が安定し所定時間経過後に、前記第２の昇圧回路における後段の昇圧回路部に、前記前段の昇圧回路部に供給される前記クロック信号、又は反転クロック信号より所定時間だけ遅延させた前記クロック信号、又は反転クロック信号を入力し、前記第２の昇圧回路の各昇圧回路部の出力電圧を逐次昇圧させて前記第２の昇圧回路の出力電圧を所定の正電圧まで昇圧するステップと、
    を具備し、前記第２の昇圧回路の出力電圧が安定し所定時間経過後に、前記電源発生回路及び前記昇圧電圧発生回路以外の素子及び回路を動作させることを特徴とする半導体集積回路を用いた電圧昇圧方法。
20. 前記第１及び第２昇圧回路は、２つ以上の前記昇圧回路部をそれぞれ１単位として縦続接続し、且つ前記クロック信号及び前記反転クロック信号は、前記昇圧回路部単位に供給することを特徴とする請求項１９記載の半導体集積回路を用いた電圧昇圧方法。
21. 前記クロック信号を遅延させる手段としては、カウンタ、遅延素子、又は遅延回路を用いて前記クロック信号を所定の時間だけ逐次遅延させることを特徴とする請求項１３乃至２０のいずれか１項記載の半導体集積回路。

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