JP2007060872A - 昇圧回路とそれを用いた電気機器 - Google Patents

Abstract

【課題】
本発明は、チャージポンプ型昇圧回路を用いる半導体装置において、当該半導体装置の起動時に発生する起動不良を抑制することを目的とする。
【解決手段】
本発明に係る半導体装置は、電圧入力端子Ｖｃｃから電圧出力端子Ｖｄの間に、電源入力端子Ｖｃｃ側にアノード端子を接続したN個の整流素子１０ａ〜１０ｄを直列に接続した第1整流素子群１０と、電圧入力端子Ｖｃｃから奇数番目の整流素子１０ａ、１０ｃのカソード端子に、一方が接続され、他方に第１クロック信号ＸＬを入力される第１容量素子群２０ａ、２０ｃと、電圧入力端子Ｖｃｃから偶数番目の整流素子１０ｂのカソード端子に、一方が接続され、他方に第１クロック信号と位相が逆の第２クロック信号が入力される第２容量素子群２０ｂとを有する半導体装置であって第１整流素子群と並列にN個より少ないM個の整流素子を直列に接続した第２整流素子群４０で構成さる。
【選択図】
図１

Description

本発明は、電源投入時から早期に起動回路を駆動させることによって半導体装置の起動時に発生する起動不良を低減することを可能とする昇圧回路に関するものである。

図７に示すようなスイッチング電源装置２０００において、第１スイッチ３００を充分にONするためには、第１スイッチ３００のゲート電極にはドレイン電極に接続される第２電源端子Ｖｉｎに与えられている電圧Ｖ２よりも高い電圧を印加する必要がある。

したがって第１スイッチ３００のゲート電極の電圧を印加する駆動回路２００を駆動するためには、図８に示すようなダイオード８１ａ〜８１ｄと容量素子８２ａ〜８２ｄとインバータ８３ａ、８３ｃ及びバッファ８３ｂで構成されるチャージポンプ型昇圧回路８００が用いられる。

図７のスイッチング電源装置２０００のクロック端子ＣＬＫにクロック信号ＸＬが入力されはじめると、所定の時間が経過した後、チャージポンプ型昇圧回路８００の電圧出力端子Ｖｄには特許文献１に記載されているように、電圧入力端子Ｖｃｃに印加された電圧Ｖ１と、電圧入力端子Ｖｃｃと電圧出力端子間Ｖｄに設けられたダイオードの個数によって決定された電圧が出力される。例えば図８に示される回路の場合、出力電圧端子Ｖｄより出力される出力電圧Vｏは、約5×Ｖｃｃ（Ｖ）となる。

一方、クロック端子ＣＬＫにクロック信号ＸＬが入力されていない場合、電圧出力端子Ｖｄの電圧Ｖｏは、電圧入力端子Ｖｃｃに印加されている電圧Ｖ１からダイオードの順方向電圧Vf×ダイオードの個数分、図８の場合4×Vf（V）降下する。例えば電圧入力端子Ｖｃｃに１．５Vが印加されている場合、出力電圧端子は、約０Vとなる。

したがって、図７に示す、駆動回路２００を制御する制御回路４００等が駆動時回路２００より先に動作しても、駆動回路２００が起動していないためスイッチング電源装置２０００において、起動不良が発生してしまうおそれがあった。
特開２００１−６９７４７号公報

本発明は、チャージポンプ型昇圧回路を用いる半導体装置において、当該半導体装置の起動時に発生する起動不良を抑制する。

本発明の第１の態様は、電圧入力端子Ｖｃｃから電圧出力端子Ｖｄの間に、電源入力端子Ｖｃｃ側にアノード端子を接続したN個の整流素子を直列に接続した第1整流素子群１０と、電圧入力端子Ｖｃｃから奇数番目の整流素子１０ａ、１０ｃのカソード端子に、一方が接続され、他方に第１クロック信号ＸＬを入力される第１容量素子群２０ａ、２０ｃと、電圧入力端子Ｖｃｃから偶数番目の整流素子１０ｂのカソード端子に、一方が接続され、他方に第１クロック信号ＸＬと位相が逆の第２クロック信号が入力される第２容量素子群２０ｂとを有し、第１及び第２クロック信号に応じて、電圧入力端子Ｖｃｃから入力された電圧を昇圧して電圧出力端子Ｖｄから出力する半導体装置であって第１整流素子群１０ａ〜１０ｄに並列に第1整流素子群１０ａ〜１０ｄの順方向電圧より、低い順方向電圧を設定できるよう整流素子を直列に接続した第２整流素子群４０を有する。

さらに、本発明の第１の態様は、第１整流素子群１０と並列にＮ個より少ないM個の整流素子を直列に接続した第２整流素子群４０を有するものであってもよい。

本発明の第２の態様は、電圧入力端子Ｖｃｃから電圧出力端子Ｖｄの間に、電源入力端子Ｖｃｃ側にアノード端子を接続したN個の整流素子１０ａ〜１０ｄを直列に接続した第1整流素子群と、電圧入力端子Ｖｃｃから奇数番目の整流素子１０ａ、１０ｃのカソード端子に、一方が接続され、他方に第１クロック信号ＸＬを入力される第１容量素子群２０ａ、２０ｃと、電圧入力端子Ｖｃｃから偶数番目の整流素子１０ｂのカソード端子に、一方が接続され、他方に第１クロック信号と位相が逆の第２クロック信号が入力される第２容量素子群２０ｂとを有し、第１及び第２クロック信号に応じて、電圧入力端子Ｖｃｃから入力された電圧を昇圧して電圧出力端子Ｖｄから出力する半導体装置であって第１整流素子群１０ａ〜１０ｄに並列に電圧入力端子Ｖｃｃに比べ、電圧出力端子Ｖｄの電圧が低くなったときに電圧入力端子Ｖｃｃと電圧出力端子Ｖｄが導通するようなスイッチ４１を有する。

さらに、本発明の第２の実施態様は、スイッチ４１が電圧出力端子Ｖｄの電圧が低くなったときに電圧入力端子Ｖｃｃと電圧出力端子Ｖｄが導通するよう比較回路４２にて制御されることを特徴とするものであってもよい。

さらに、本発明の第１乃至第２の実施態様に用いられる整流素子１０ａ〜１０ｄ、４０は、第１導電型の半導体基板１、半導体基板１上に形成された第１第２導電型領域２と、第１第２導電型領域２の下部に設けられた第２第２導電型領域3と、第１第２導電型領域２内に形成された第１第１導電型領域４と、第１第２導電型領域2の縁部に形成され、下端部にて第２第２導電型領域３に接している第３第２導電型領域５と、第１第１導電型領域４と第３第２導電型領域5の間の前記第１第２導電型領域内に形成された第2第１導電型領域６と、第１第２導電型領域４に一方の端子が接続され、第３第２導電型領域５と第2第１導電型領域６に他方の端子が接続された構造をしているものであってもよい。

さらに、本発明の第１の態様は、第２の整流素子群に用いられる整流素子４０として、第１整流素子群に用いられる整流素子１０ａ〜１０ｄに比べ第１第１導電領域４と第2第１導電領域間６の距離が大きい整流素子からなるものであってもよい。

さらに、本発明の第１の態様乃至第３の実施態様は、第1導電型がＰ型導電体であり、第２導電型がＮ型導電体であるとともに、第１第２導電型領域４がアノード端子となり、第３第２導電型領域５と第2第１導電型領域６がカソード端子となるものであってもよい。

さらに、本発明の第１の態様乃至第３の実施態様は、第1導電型がＮ型導電体であり、第２導電型がＰ型導電体である、第１第２導電型領域４がカソード端子、第３第２導電型領域５と第2第１導電型領域６がアノード端子が接続されたされたものであってもよい。

さらに、本発明の第１の態様乃至第３の実施態様は、入力端子Ｖｉｎからの電圧を所定の電圧に変換して出力する、電源装置１０００において、入力端子と出力端子と制御端子を有する第１スイッチ３００とを更に有し、第１スイッチ３００の入力端子に印加される電圧よりも高い電圧で第１スイッチ３００の制御端子を駆動する駆動回路２００と、駆動回路２００を制御する制御回路４００とを有し、出力部が駆動回路２００の入力部に接続された昇圧回路１００に用いられるものであってもよい。

さらに、本発明の第１の態様乃至第３の実施態様は、電気機器において、入力端子と出力端子Ｖｏｕｔと制御端子を有する第１スイッチ３０１ａを更に有し、第１スイッチ３０１ａの入力端子に印加される電圧よりも高い電圧で第１スイッチ３０１ａの制御端子を駆動する駆動回路２００と、出力部が駆動回路２００の入力部に接続された昇圧回路１００と、駆動回路２００を制御する制御回路４００と、第１スイッチ３０１ａの制御端子に印加される信号と位相が逆の信号が駆動回路２００より入力される制御端子と、前記出力端子に接続される端子、基準電位が印加されている端子とを有する第２スイッチ３０１ｂとを有する制御装置１１００によって、制御装置１１００の出力端子Ｖｏｕｔに接続された負荷６００と、を有した電気機器であってもよい。

チャージポンプ型昇圧回路の電圧出力端子の低下を抑制することができるので、チャージポンプ回路に接続された駆動回路に設けられている起動回路を早期に起動可能とすることになる。

したがって、制御回路等の起動に遅れることなく駆動回路を起動することが可能となるので当該半導体装置の起動不良及び、これを用いた電気機器の誤動作を抑制することができる。

チャージポンプ昇圧回路の電圧入力端子と電圧出力端子の間に、従来設けられていた整流素子群とは、別の経路を並列に設けることにより電圧出力端子の低下を抑制し、電源投入初期段階においても早期に起動可能とすることができた。

図１は、本発明昇圧回路の一実施例の構成を示す図である。本発明の昇圧回路１００は、
第１整流素子群１０と、第１容量素子群２０ａ、２０ｃと、第２容量素子群２０ｂ、２０ｄと、第２整流素子群４０とから構成されている。

第１整流素子群１０は電圧入力端子Ｖｃｃから電圧出力端子Ｖｄの間に、例えば電源入力端子側にアノード端子を接続した４個の整流素子１０ａ〜１０ｄを直列に接続したもので構成されている。以下便宜上第１整流素子群を経由する電流経路を第１電流経路とする。

第１容量素子群は電圧入力端子Ｖｃｃから１番目もしくは３番目の整流素子１０ａ、１０ｃのカソード端子に、一方が接続され、他方に第１クロック信号ＸＬを入力される容量素子２０ａ、２０ｃで構成されている。

第２容量素子群は電圧入力端子Ｖｃｃから２番目もしくは４番目の整流素子のカソード端子に、一方が接続され、他方に第１クロック信号ＸＬと位相が逆の第２クロック信号が入力される第２容量素子２０ｂ、２０ｄで構成されている。

第２整流素子群４０は、第１整流素子群１０と並列に４個より少ない図１では１個の整流素子を直列に接続したもので構成されている。以下便宜上第２整流素子群を経由する電流経路を第２電流経路とする。電圧入力端子には第１電源電圧Ｖ１、電圧出力端子にはＶｏが出力されているとする。

クロック端子ＣＬＫにクロック信号ＸＬが入力されている場合の昇圧回路１００の動作について説明する。ＣＬＫにハイレベルのクロック信号ＸＬが入力されたときコンデンサ２０ａには、第１電源電圧Ｖ１が充電される。次に、インバータにローレベルのクロック信号が入力された場合、ダイオードに接続されていない端子側には、第１電源電圧Ｖ１が入力されるので、ダイオード接続側の電圧が２Ｖｃｃに持ち上げられる。クロック信号がハイレベルとローレベルを繰り返すと、同様に、１０ｂのカソード端子側には２Ｖｃｃ＋Ｖｃｃが出力され、１０ｂのカソード端子側には3Ｖｃｃ＋Ｖｃｃが出力され、つまり１つのダイオードと１つの容量で第１電源電圧Ｖ１だけ昇圧される。なお、図１の昇圧回路の場合、４クロック分動作することでＶｏに電圧５×Ｖｃｃ（Ｖ）が出力される。

なお、電圧出力端子Ｖｄの電圧Ｖｏは、電圧入力端子Ｖｃｃの電圧Ｖ１に比べ高いので、第２整流素子群４０を介して電圧出力端子Ｖｄから、電圧入力端子Ｖｃｃへ逆流することはない。

次にクロック端子ＣＬＫにクロック信号ＸＬが入力されていない場合の半導体装置１００の動作について説明する。従来であれば、クロック信号ＸＬがクロック端子ＣＬＫに入力されていない場合、前述のように第１電流経路に設けられた整流素子の個数と整流素子の順方向電圧Ｖｆとを乗じた分低下することになる。

一方、本発明において電源入力端子Ｖｃｃに１．５Ｖ印加されている場合、一般的なダイオードの場合その順方向電圧Ｖｆは０．７Ｖとすれば、第２電流経路を介し、電源出力端子Ｖｄには０．８Ｖが出力される、そのためプレドライバ回路７０ａを構成するＮＰＮトランジスタ６０は動作可能となりプレドライバ回路７０ａが動作可能となる。つまり、電源入力端子Ｖｃｃに電圧が印加されるとほぼ同時にプレドライバ回路７０ａを起動することが可能となる。

図１の回路の場合、従来所望の電圧が電圧出力端子Ｖｄに出力されるまで起動できなかった場合に比べ、４クロック分早く回路を起動させることが可能となった。

第２経路の整流素子の数は、クロック動作停止時立下りを遅らせたい回路がある場合、Ｍの数を増やして調整してもよい。

図２は、本発明昇圧回路の第２実施例の構成を示す図である。図１と同様の構成には、同じ番号を用い詳細な説明は省略する。第１整流素子群１０に並列に電圧入力端子Ｖｃｃに印加されている電圧Ｖ１に比べ、前記電圧出力端子の電圧が低くなったときに電圧入力端子Ｖｃｃと電圧出力端子Ｖｄが導通するように動作するスイッチ回路４1で構成されている。

スイッチ回路４1の導通／非道通を制御する手段として、例えば比較器４２を設け、比較回路４２の反転入力部には電圧入力端子Ｖｃｃを接続し、さらに、電圧出力端子側と比較器の非反転入力部の間にオフセット電圧Ｖｏｆｆ分のオフセット電圧源４３を設けた。

なお、オフセット電圧Ｖｏｆｆ分のオフセット電圧源４３を設けたのは、電圧入力端子Ｖｃｃに印加されている電圧Ｖ１と電圧出力端子Ｖｄの電圧Ｖｏがほぼ同一になった際にも安定動作させるために設けたものであり、オフセット電圧Ｖｏｆｆの値は、Ｐチャネルトランジスタ４１のドレイン−ソース電圧の値の半分とすれば動作を安定しながら消費電流の削減が可能となる。

クロック動作時は、第１実施例と同様ダイオードの段数分のクロック信号のハイレベル／ローレベルの切り替えがあれば電圧出力端子Ｖｄに所定の電圧が出力される。この時電圧出力端子の電圧Ｖｏが電圧入力端子Ｖｃｃに比べ高いので、比較器４２からローレベル信号が出力される、スイッチであるＰチャネルトランジスタ４１は非導通となるので、Ｐチャネルトランジスタ４１を有する第２経路を介し電圧出力端子Ｖｄから、電圧入力端子Ｖｃｃへ逆流することはない。

クロック停止時には、電源入力端子Ｖｃｃに１．５Ｖ印加され、電圧出力端子Ｖｄの端子が１．５Ｖ−Ｖｏｆｆよりも低くなる。このとき比較器の出力は０Ｖととなる。Ｐチャネルトランジスタの制御端子には０Ｖが印加され、Ｐチャネルトランジスタが導通する。

したがって、電源出力端子Ｖｄにはほぼ１．５Ｖが出力される、そのため起動回路７０ａを構成するＮＰＮトランジスタ６０が起動可能となり、プレドライバ回路７０ａを有する駆動回路２００が起動可能となる。つまり、電源入力端子に電圧が印加されるとほぼ同時にプレドライバ回路７０ａを起動することが可能となる。

なお、比較器４２によってＰチャネルトランジスタ４１の導通を制御したが、クロック信号の入力とともに電圧等が変化するもので制御されればよく、例えば昇圧回路１００を含む装置を起動するためのイネーブル信号等によって制御してもよい。

従来整流素子は、図３に示すよう、Ｐ型半導体基板１上に形成された第１Ｎ型領域２と、第１Ｎ型領域２の下部に設けられた埋め込み層である第２Ｎ型領域3と、アノード端子に接続され第１Ｎ型領域２に形成された第１Ｐ型領域４と、カソード端子に接続され第１Ｎ型領域の縁部に形成され、下端部にて第２Ｎ型領域３に接している素子分離領域である第３Ｎ型領域５とで整流素子Ｄ１を構成している。

Ｐ型半導体基板1は、図３に示すよう接地され用いられている。このとき、第１Ｐ型領域４、第１Ｎ型領域２及び第２Ｎ型領域3とＰ型半導体基板１によってＰＮＰトランジスタＰＴ１が寄生的に形成される。

図３の整流素子を動作させた場合、トランジスタＰＴのベースに印加される電圧に比べ、トランジスタＰＴのエミッタに印加される電圧が高くなるので、トランジスタＰＴ１も動作する。すなわち第３Ｎ型領域５に流れさらにカソード端子を介して容量素子に流れる電流の一部が、Ｐ型半導体基板を介し接地部位に流れてしまう。そのため出力電圧が規定の電位に達するまで整流素子のカソードに接続された容量に電荷蓄積するための時間が余分にかかるようになり、起動時間の遅くなっていた。

図４は、本発明の整流素子を示している。図２は、本発明昇圧回路の第２実施例の構成を示す図である。図１と同様の構成には、同じ番号を用い詳細な説明は省略する。第１Ｐ型領域４と第３Ｎ型領域の間にカソード端子に接続された第2Ｐ型領域６を整流素子を形成している。

第１Ｐ型領域４と第３Ｎ型領域５の間に第2Ｐ型領域６を設けることで、図３のようにアノード端子から接地端子へと基板断面縦方向に形成されるＰＮＰトランジスタＰＴ１の起動を抑制するために、代わりに基板表面上に第１Ｐ型領域４、第１Ｎ型領域２と第2Ｐ型領域６とで寄生的に構成されるＰＮＰトランジスタＰＴ２及びＰＴ３を構成する。さらに第2Ｐ型領域６を整流素子のカソード端子とする。

この場合、トランジスタＰＴ２、ＰＴ３がＰＴ１よりも先に起動するとともに、電流が生じてもカソード端子に接続されているので、ＰＴ１を介して半導体基板1に流れることが抑制されカソード端子に接続される容量素子に電流が流れるため従来のものに比べて起動時間を早めることが可能となる。

ここで、第2Ｐ型領域６は、図４では２つに分離されているが、図示するよう分離していてもよいし、また平面状リングもしくは矩形状に一体形成されているものでもよい。また、図４では、第３Ｎ型領域５と第2Ｐ型領域６は接するように設けているが、接していなくとも両領域がカソード端子に接続されていればよい。また、図４ではＰ型導電体とＮ型導電体を逆にした上で、接地と電源、アノードとカソードを入れ替えた整流素子でも構わない。

一度出力電圧端子Ｖｄの電圧が所望の電圧Ｖｏに達すると、第２整流素子群を形成する個々整流素子のアノード端子-カソード素子間に印加される逆方向電圧は、第１整流素子群を形成する個々のアノード端子-カソード素子間に印加される逆方向電圧に比べ大きいものとなる。

したがって第２整流素子の耐圧をあげるため、第２整流素子の第１Ｐ型領域４と第2Ｐ型領域６の距離を、第１整流素子の第１Ｐ型領域４と第2Ｐ型領域６の距離に比べ大きくすればよい。その距離については、半導体チップの大きさを考慮して適宜決めればよい。

図５は本発明のスイッチング電源装置１０００を示し、入力端子と出力端子と制御端子を有する第１スイッチ３００と、Ｎ型ＭＯＳからなる第１スイッチ３００の入力端子に印加される電圧よりも高い電圧で第１スイッチ３００の制御端子を駆動する駆動回路２００と、駆動回路２００を制御する制御回路４００と、図１および図２で示した昇圧回路１００とで構成されている。その出力端子Ｖｏｕｔには、容量素子５００と負荷６００が接続され、容量素子５００および負荷６００の他端は接地電位に接続されている。

本発明のスイッチング電源装置１０００の電圧入力端子Ｖｃｃに入力されれば、第２整流素子群の個数にもよるが、チャージポンプより昇圧された電圧が出力されるより早く（第１整流素子群の整流回路の個数×クロック信号の周期）駆動回路を起動することができる。

したがって昇圧回路１００の出力が駆動回路２００に入力されているので駆動回路２００が制御回路４００より遅れて起動する怖れを低減できるので、図５に記載されるスイッチング装置１０００において起動不良を低減することが可能となる。

なお、制御回路４００には、半導体装置の出力をフィードバックしたものが入力され、その信号に基づいて駆動回路を制御してもよい。また、センサからの信号に基づいたもので制御するようにしてもよいし、マイコン等を介し記憶素子に基づく制御信号であってもかまわない。

図６は、本発明の第２の制御装置１１００を示し、入力端子と出力端子と制御端子を有するＮ型ＭＯＳからなる第１スイッチ３０１ａと、第１スイッチ３００ａの入力端子に印加される電圧よりも高い電圧で第１スイッチ３００の制御端子を駆動する駆動回路２００と、駆動回路２００を制御する制御回路４００と、第１スイッチ３０１ａの制御端子に印加される信号と位相が逆の信号が入力される制御端子と、前記出力端子に接続される端子、基準電位が印加されている端子とを有するＮ型ＭＯＳからなる第２スイッチ３０１ｂと、駆動回路２００に接続した図１もしくは図２記載の昇圧回路１００で構成されている。

その出力端子Ｖｏｕｔには、誘導素子７００の一方が接続され、誘導素子７００の他方には、電気機器等の負荷６００と容量５００が接続されている。

制御回路は、半導体装置の出力をフィードバックしたものが入力され、その信号に基づいて駆動回路を制御してもよい。また、センサから出力した信号に基づいたものでもよいし、マイコン等を介し記憶素子に基づく制御信号であってもかまわない。
なお、誘導素子と負荷を有する電気機器としては、電動機であってもよい。

相補的に制御するためには、出力トランジスタをＰチャネル型トランジスタとＮチャネル型トランジスタで構成してもかまわないが、Ｎチャネル型トランジスタと本発明のようなチャージポンプ型昇圧回路を用いたほうが、上記の電気機器のように大電流を扱う場合、Ｐチャネル型トランジスタの面積よりも小型にできるのでより望ましい。また、整流素子としてはダイオードの場合のみを示したがツェナーダイオードを用いてもよい。

は、本発明に係る昇圧回路の回路図である。 は、本発明に係るその他の実施例を示す昇圧回路の回路図である。 は、従来の整流素子の断面模式図である。 は、本発明に係る昇圧回路に用いられる整流素子の断面模式図である。 は、本発明に係る昇圧回路を用いたスイッチング電源装置の回路図である。 は、本発明に係る昇圧回路を用いたその他の実施例を示す電気機器の回路図である。 は、従来型の昇圧回路を用いたスイッチング電源装置の回路図である。 は、従来型の昇圧回路の回路図である。

符号の説明

１ 半導体基板
２ 第１第２導電型領域
３ 第２第２導電型領域
４ 第１第１導電型領域
５ 第３第２導電型領域
６ 第２第１導電型領域
１０ａ、１０ｂ、１０ｃ、１０ｄ、４０ 整流素子
１０ 第１整流素子群
２０ａ、２０ｃ 第１容量素子群
２０ｂ 第２容量素子群
１００ 半導体装置
４１ スイッチ
４２ 比較器
２００ 駆動回路
３００、３０１ａ 第１スイッチ
３０１ｂ 第２スイッチ
４００ 制御回路
５００ 容量素子
６００ 負荷
７００ 誘導素子
Ｖｃｃ 電圧入力端子
Ｖｄ 電圧出力端子
Ｖｉｎ 第２電源端子
ＣＬＫ クロック端子
ＸＬ クロック信号

Claims (10)

1. 電圧入力端子から電圧出力端子の間に、電源入力端子側にアノード端子を接続したN個の整流素子を直列に接続した第1整流素子群と、前記電圧入力端子から奇数番目の前記整流素子のカソード端子に、一方が接続され、他方に第１クロック信号を入力される第１容量素子群と、
   前記電圧入力端子から偶数番目の整流素子のカソード端子に、一方が接続され、他方に第１クロック信号と位相が逆の第２クロック信号が入力される第２容量素子群とを有し、第１及び第２クロック信号に応じて、前記電圧入力端子から入力された電圧を昇圧して電圧出力端子から出力する昇圧回路であって、前記第１整流素子群に並列に第1整流素子群の順方向電圧より、低い順方向電圧を設定できるよう整流素子を直列に接続した第２整流素子群を有する昇圧回路。
2. 前記第２整流素子群は、前記第１整流素子群と並列にN個より少ないM個の整流素子を直列に接続した第２整流素子群を有する請求項１に記載の昇圧回路。
3. 電圧入力端子から電圧出力端子の間に、電源入力端子側にアノード端子を接続したN個の整流素子を直列に接続した第1整流素子群と、前記電圧入力端子から奇数番目の前記整流素子のカソード端子に、一方が接続され、他方に第１クロック信号を入力される第１容量素子群と、
   前記電圧入力端子から偶数番目の整流素子のカソード端子に、一方が接続され、他方に第１クロック信号と位相が逆の第２クロック信号が入力される第２容量素子群とを有し、第１及び第２クロック信号に応じて、前記電圧入力端子から入力された電圧を昇圧して電圧出力端子から出力する昇圧回路であって第１整流素子群に並列に前記電圧入力端子に比べ、前記電圧出力端子の電圧が低くなったときに前記電圧入力端子と前記電圧出力端子が導通するようなスイッチを有する昇圧回路。
4. 前記スイッチが前記電圧出力端子の電圧が低くなったときに前記電圧入力端子と前記電圧出力端子が導通するよう比較器にて制御されることを特徴とする請求項３に記載の昇圧回路。
5. 前記整流素子が、第１導電型の半導体基板、前記半導体基板上に形成された第１第２導電型領域と、前記第１第２導電型領域の下部に設けられた第２第２導電型領域と、前記第１第２導電型領域内に形成された第１第１導電型領域と、前記第１第２導電型領域の縁部に形成され、下端部にて第２第２導電型領域に接している第３第２導電型領域と、前記第１第１導電型領域と前記第３第２導電型領域の間の前記第１第２導電型領域内に形成された第2第１導電型領域と、
   前記第１第２導電型領域に一方の端子が接続され、前記第３第２導電型領域と第2第１導電型領域に他方の端子が接続された構造としている請求項１乃至請求項３に記載の昇圧回路。
6. 前記第２整流素子群は、前記第１整流素子群に用いられる整流素子に比べ前記第１第１導電領域と第2第１導電領域間の距離が大きいことを特徴とした請求項１乃至請求項２または請求項５に記載の昇圧回路。
7. 前記第1導電型がＰ型導電体であり、前記第２導電型がＮ型導電体であるとともに、前記第１第２導電型領域がアノード端子、前記第３第２導電型領域と第2第１導電型領域がカソード端子となる、請求項５乃至請求項６に記載の昇圧回路。
8. 前記第1導電型がＮ型導電体であり、前記第２導電型がＰ型導電体であるとともに、前記第１第２導電型領域がカソード端子、前記第３第２導電型領域と第2第１導電型領域がアノード端子となる、請求項５乃至請求項６に記載の昇圧回路。
9. 入力端子と出力端子と制御端子を有する第１スイッチを更に有し、請求項１乃至請求項８に記載された昇圧回路の出力部が入力部に接続され、前記第１スイッチの入力端子に印加される電圧よりも高い電圧で前記第１スイッチの制御端子を駆動する駆動回路と、前記駆動回路を制御する制御回路とを有し、入力端子からの電圧を所定の電圧に変換して出力する電源装置。
10. 入力端子と出力端子と制御端子を有する第１スイッチと、前記第１スイッチの入力端子に印加される電圧よりも高い電圧で前記第１スイッチの制御端子を駆動する駆動回路と、前記駆動回路を制御する制御回路と、前記第１スイッチの制御端子に印加される信号と位相が逆の信号が前記駆動回路より入力される制御端子と、前記出力端子に接続される端子、基準電位が印加されている端子とを有する第２スイッチと、前記駆動回路に接続した請求項１乃至請求項８記載の昇圧回路と、からなる制御装置と、前記制御装置の出力端子に接続された負荷と、を有した電気機器。
    

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