JP4699851B2 - 昇圧回路 - Google Patents

Description

本発明は電源電圧よりも高い電圧を発生する昇圧回路に関し、特にチャージポンプ方式の昇圧回路に関する。

携帯電話、携帯情報端末（ＰＤＡ：Personal Digital Assistants）などの携帯情報機器の表示装置は、消費電力低減のために低い電源電圧で動作するように構成されているが、一方、処理した情報を表示する表示パネルは当該電源電圧よりも高い電圧を必要とする場合がよくある。そのために、表示パネルを駆動する回路においては、電源電圧を昇圧して必要な駆動電圧を発生する昇圧回路を内蔵させていることが一般的である。

係る昇圧回路の一例が特開２００５−４５９３４号公報に示されている。この昇圧回路は、本願図面の図３に示すように、チャージポンプ方式であり、ＰチャネルＭＯＳトランジスタＭ１およびＭ３〜Ｍ８、ＮチャネルＭＯＳトランジスタＭ２，ならびにコンデンサＣ１、Ｃ２を有し、図示のように接続されてクロック信号ＣＬＫに応答して電源電圧ＶＤＤを２倍に昇圧した電圧をＶｏｕｔとして発生する。具体的な昇圧動作については、上記公開公報に詳細に記載されているので、ここでは省略する。

また、本公開公報には示されていないが、電源投入時の立ち上がり動作を速めるために、電源ラインＶＤＤとコンデンサＣ２（即ち、Ｖｏｕｔライン）との間にＰチャネルＭＯＳトランジスタＭ９が設けられている。
特開２００５−４５９３４号公報（図１）

ところで、昇圧回路は情報表示の場合は動作させる必要があるが、情報は何時でも表示させる必要はない。そのような期間でも、昇圧回路を働かせることはかえって無駄な電力を消費していることになる。そこで、そのような期間においては、昇圧回路の昇圧動作を停止するようにしている。図３に示した回路では、非昇圧動作時においては、クロックＣＬＫをハイレベルに固定してトランジスタＭ１，Ｍ２をオン、トランジスタＭ３，Ｍ４をオフにしてコンデンサＣ１を充電状態にしている。また、トランジスタＭ９のゲートに加える制御信号ＣＮＴをロウレベルとしてＶＤＤラインとＶｏｕｔラインとを電気的に接続し、これによってコンデンサＣ２をＶＤＤレベルに充電しておいて昇圧動作再開時における立ち上がりを速くしている。

このように、非昇圧動作時は出力端子ＶｏｕｔをＶＤＤレベルとしているが、近年、Ｖｏｕｔを受ける回路の非昇圧動作時の動作を確実に停止させるために、非昇圧動作時にはＶｏｕｔとしてグランドレベルの電位を発生させて欲しいという顧客の要求が高くなって来た。ところが、Ｖｏｕｔを非昇圧動作時にグランドレベルにすると、クロック信号ＣＬＫ等の本昇圧回路を動作させるために必要な信号もグランドレベルとなってしまい昇圧動作の停止が保障できなくなる。即ち、クロック信号ＣＬＫ等は昇圧動作時には２倍のＶＤＤレベルを必要とし、従ってＶｏｕｔ電圧で動作する回路から発生されているからである。

本発明による昇圧回路は、電源電位ラインと基準電位ラインとの間の電圧を、昇圧電圧出力ノードと基準電位ラインとの間に接続されたコンデンサを用いて、チャージポンプ方式で昇圧して出力する昇圧回路であって、非昇圧動作時に上記コンデンサを昇圧電圧出力ノードから切り離す第１のスイッチを設けるとともに、非昇圧動作時に導通状態となる第２のスイッチをコンデンサに並列に接続し、さらに、非昇圧動作時に電源電位ラインと昇圧電圧出力ノードとの間に電気通路を形成するようしたことを特徴としている。

かくして本発明による昇圧回路では、非昇圧動作時は、第２のスイッチによりコンデンサは放電状態とされて基準電位となる一方、昇圧電圧出力ノードはコンデンサから電気的に切り離されると共に電源電位ラインからの電圧供給を受けることになり、これによって、非昇圧動作が確実になるような制御が実現されることになる。

以下、図面を参照しながら、本発明の実施の形態につき詳細に説明する。 図１に本発明の第１の実施形態による昇圧回路を示す。本昇圧回路は半導体集積回路（すなわちＩＣチップ）１００内に他の機能ブッロクとともに構成されている。但し、コンデンサＣ１およびＣ２としては、ＩＣチップ１００の外付け部品として接続されているので、チップ１００はコンデンサＣ１の接続端子（接続ピン）１０３、１０４とコンデンサＣ２の接続端子１０５を有している。昇圧回路を構成するチャージポンプ回路１５０は、図３に示したように、トランジスタＭ１〜Ｍ８を含んで構成されている。

ＩＣチップ１００はさらに電源電位としてのＶＤＤ端子１０１と基準電位としてのグランド（ＧＮＤ）端子１０２を有している。ＶＤＤ端子１０１からの電源電位ラインは、チャージポンプ回路１５０、制御回路２００に接続され、さらにＰチャネルＭＯＳトランジスタＭ１２を介して昇圧電圧出力端、即ち出力ノードＶｏｕｔ１に接続されている。このノードＶｏｕｔ１は、第１の昇圧電圧利用回路であるレベルシフト回路２５０に接続されている。ノードＶｏｕｔ１はさらにＰチャネルＭＯＳトランジスタＭ１０を介してコンデンサＣ２接続端子１０５に接続されている。この端子１０５（出力ノードＶｏｕｔ２）は、第２の昇圧電圧利用回路である昇圧電圧利用回路３００に接続されている。ノードＶｏｕｔ２はさらにＮチャネルトランジスタＭ１１を介してＧＮＤ端子１０２に接続されている。トランジスタＭ１１はかくしてコンデンサＣ２に並列に接続されることになる。

制御回路２００は、昇圧動作に必要なクロック信号ＣＬＫを発生するとともに、昇圧動作を活性化したり非活性化したりする制御信号ＣＮＴを発生する。これら信号ＣＬＫ，ＣＮＴはレベルシフト回路２５０により、位相が相補の関係にある昇圧クロック信号ＩＣＬ，ＩＣＬＢと、位相が相補の関係にある昇圧動作制御信号ＩＣＮ、ＩＣＮＢとが発生される。この信号ＩＣＮはトランジスタＭ１２のゲートに、信号ＩＣＮＢはトランジスタＭ１０，Ｍ１１のゲートにそれぞれ供給される。

今電源が投入されると、ＩＣチップ１００内の各回路ノードは電荷がゼロの状態であるので、電源投入による端子ＶＤＤの電位上昇とともに、昇圧電圧出力のノードＶｏｕｔ１およびコンデンサＣ２はトランジスタＭ１０，Ｍ１２を介して充電されて行く。一方、制御回路２００は電源電圧ＶＤＤで活性化されるので、ＩＣチップ１００として昇圧電圧が必要な状態であれば、制御回路２００はクロック信号ＣＬＫを発生し始めるとともに制御信号ＣＮＴを昇圧動作活性化レベル（例えばハイレベル）とする。これにより、信号ＩＣＮＢはロウレベルに固定され、一方、信号ＩＣＮは電源電圧ＶＤＤの上昇とともにハイレベルになって行く。この時、トランジスタＭ１２はそのバックゲートがＭ１０側に接続されていることから、その寄生効果により、ノードＶｏｕｔ１およびコンデンサＣ２の充電は継続される。

レベルシフト回路２５０へ供給される電源電圧レベルの上昇とともにそのクロック信号ＩＣＫ，ＩＣＫＢもチャージポンプ回路１５０を動作させるに必要なレベルまで上昇し、チャージポンプ回路１５０においてコンデンサＣ１およびＣ２を用いた電圧昇圧動作（上記特許公開公報参照）が開始される。

かくして、図３の構成を有するチャージポンプ回路１５０はついにはそのノードＶｏｕｔ１，Ｖｏｕｔ２を電源電圧ＶＤＤの２倍のレベル（２×ＶＤＤ）まで昇圧することになる。

この電圧は、ノードＶｏｕｔ２から昇圧電圧利用回路３００に供給され、例えば電源電圧ＶＤＤよりも高いレベルを必要とする表示パネルが駆動されることになる。

表示パネルの駆動が必要でなくなった場合、制御回路２００は、制御信号ＣＮＴを昇圧動作非活性化レベル（例えばロウレベル）にする。また、クロック信号ＣＬＫの発生は停止されるか、クロック信号ＣＬＫが図示しない他の回路にも仕様される場合は、このクロック信号ＣＬＫは発生され続ける。信号ＩＣＮおよびＩＣＮＢはこれによってそれぞれロウレベルおよびハイレベルに反転される。また、昇圧クロック信号ＩＣＬ，ＩＣＬＢは、制御信号ＣＮＴにより例えばＮＡＮＤゲートを用いて昇圧クロック信号ＩＣＬ，ＩＣＬＢがそれぞれハイレベルおよびロウレベルに固定されるようにレベルシフト回路２５０が構成される。

ハイレベルの信号ＩＣＮＢにより、トランジスタＭ１０はオフ状態となり、一方、トランジスタＭ１１はオン状態となる。その結果、コンデンサＣ２は放電され出力ノードＶｏｕｔ２の電位はグランドレベル、すなわちロウレベルとなる。一方、ロウレベルの信号ＩＣＮによりトランジスタＭ１２はオン状態となり、出力ノードＶｏｕｔ１は非昇圧動作時にでもＶＤＤのレベルを保つことになる。

かくして、非昇圧動作時に、端子１０５の電位をロウレベルとする一方、第１の昇圧電圧利用回路であるレベルシフト回路２５０には電源電圧ＶＤＤが供給されることになる。従って、顧客の要求に応えることが出来ることは勿論、第１の昇圧電圧利用回路であるレベルシフト回路２５０にも非昇圧動作時でのその活性化に必要な電圧が供給されることになり、レベルシフト回路２５０の回路変更をすることなく、レベルシフト回路２５０からの信号によりチャージポンプ回路１５０を非昇圧動作時の状態に確実に論理固定できる。

図２は、本発明の第２の実施形態を示すものであり、図１と同一の構成要素には同一の番号、記号を付してその説明は省略する。本実施形態では、図１のトランジスタＭ１２の代わりに抵抗３５０が用いられている。

即ち、図１のようにトランジスタＭ１２を用いる場合は以下の問題点が発生する可能性があることが判明した。以下、これにつき説明する。図１の回路では、非昇圧動作時に端子１０５がロウレベルとなり、非昇圧動作時から昇圧動作時に切り替わるごとに、電源電圧ＶＤＤがトランジスタＭ１２を介して０ＶのコンデンサＣ２に充電されることになる。

ＩＣチップ１００がＰ型半導体基板に形成された場合、トランジスタＭ１２は、Ｐ型半導体基板に向けてＰＮＰ寄生トランジスタを有している。この寄生トランジスタがオンすると、同一半導体基板上に有しているＮＰＮ寄生トランジスタがオンして両寄生トランジスタによりサイリスタ動作になる虞がある。

図４にＰ型半導体基板に形成されたトランジスタＭ１２とトランジスタＭ２の断面構造を示して説明する。図において、１１はＰ型半導体基板で、Ｐ型半導体基板１１にＮウェル１２が形成されている。Ｎウェル１２にはＰ型領域１３，１４によるドレイン・ソースとＮ型領域１５によるバックゲートコンタクトとが形成されてトランジスタＭ１２が構成されている。また、Ｐ型半導体基板１１にＮ型領域１６，１７によるドレイン・ソースとＰ型領域１８によるバックゲートコンタクトとが形成されてトランジスタＭ２が構成されている。トランジスタＭ１２のＰ型領域１３はＶＤＤ端子１０１に接続され、Ｐ型領域１４およびＮ型領域１５はコンデンサＣ２に接続されている。トランジスタＭ２のＮ型領域１７およびＰ型領域１８はＧＮＤ端子１０２に接続されている。

昇圧回路が非昇圧動作時から昇圧動作時に切り替わるごとに、０ＶのコンデンサＣ２に電源電圧ＶＤＤが充電され、トランジスタＭ１２のＰ型領域１３からＮウェル１２に順方向電流が流れる。これにより、Ｐ型領域１３、Ｎウェル１２およびＰ型半導体基板１１からなる寄生ＰＮＰトランジスタＱ１がオンし、Ｐ型半導体基板１１の電位がＶＤＤ方向に持ち上げられる。この持ち上がりによりＮウェル１２、Ｐ型半導体基板１１およびＮ領域１７からなる寄生ＮＰＮトランジスタＱ２がオンする虞がある。寄生トランジスタＱ１とＱ２がオンした場合、寄生トランジスタＱ１とＱ２とのサイリスタ動作によりラッチアップが発生し、ＶＤＤ端子１０１とＧＮＤ端子１０２間に大電流が流れ、昇圧回路が非昇圧動作時から昇圧動作時に正常に切り替わらない虞がある。

この昇圧回路を非昇圧動作時から昇圧動作時に正常に切り替えさせるためには、寄生トランジスタＱ１がオンしないように、ＶＤＤ端子１０１と端子１０５間にＰ型領域１３およびＮウェル１２によるＰＮ接合の順方向電圧Ｖｆより小さいＶｆを有するショットキーダイオードを接続しなければならない。そのため、ショットキーダイオードを接続すると、外付け部品が多くなり、実装面積が増大するなどの問題がある。

これに対して、図２の回路では、抵抗３５０を用いており、上述のサイリスタ動作が発生しないため、ショットキーダイオードをＶＤＤ端子１０１と端子１０５間に接続しなくても、非昇圧動作時から昇圧動作時に切り替わるときのラッチアップを防止することができる。尚、抵抗３５０を用いた場合、昇圧動作時に抵抗３５０の両端にＶＤＤの電位差が生じ、抵抗３５０に消費電流が発生するが、抵抗３５０の抵抗値を適正な範囲に設定することにより、負荷も含めた昇圧回路の動消費電流に比べ容認できるレベルとなる。

尚、上記第１および第２の実施形態では、出力ノードＶｏｕｔ１に接続される第１の昇圧電圧利用回路として、レベルシフト回路２５０のみを示したが、必要であれば、非昇圧動作時にＶＤＤレベルで活性化する他の回路を接続してもよい。

本発明の第１の実施形態の回路図。 本発明の第２の実施形態の回路図。 従来の回路図。 図１に示す回路におけるラッチアップを説明するための半導体集積回路の要部断面図。

符号の説明

１００ 半導体集積回路
１５０ チャージポンプ回路
２００ 制御回路
２５０ レベルシフト回路（第１の昇圧電圧利用回路）
３００ 昇圧電圧利用回路（第２の昇圧電圧利用回路）
３５０ 抵抗
Ｍ１０ ＰチャネルＭＯＳトランジスタ（第１のスイッチ）
Ｍ１１ ＮチャネルＭＯＳトランジスタ（第２のスイッチ）
Ｍ１２ ＰチャネルＭＯＳトランジスタ

Claims (9)

1. 電源電位ラインと基準電位ラインとの間の電圧を、昇圧電圧出力ノードと前記基準電位ラインとの間に接続されたコンデンサを用いて昇圧し出力する昇圧回路であって、非昇圧動作時に前記コンデンサを昇圧電圧出力ノードから切り離す第１のスイッチを設けるとともに、前記非昇圧動作時に導通状態となる第２のスイッチを前記コンデンサに並列に接続し、さらに、前記非昇圧動作時に前記電源電位ラインと前記昇圧電圧出力ノードとの間に電気通路を形成するようしたことを特徴とする昇圧回路。
2. 前記電気通路はトランジスタを含んで構成される請求項１記載の昇圧回路。
3. 前記電気通路は抵抗を含んで構成される請求項１記載の昇圧回路。
4. 半導体集積回路で構成され、前記昇圧電圧出力ノードに、半導体集積回路内で、前記非昇圧動作時に前記昇圧電圧出力ノードの電位により活性化される第１の昇圧電圧利用回路が接続されていることを特徴とする請求項１記載の昇圧回路。
5. 昇圧動作がチャージポンプ回路により行われることを特徴とする請求項４記載の昇圧回路。
6. 前記第１の昇圧電圧利用回路として、前記非昇圧動作時に前記チャージポンプ回路を非昇圧動作状態に論理固定するための信号を出力する回路を有することを特徴とする請求項５記載の昇圧回路。
7. 半導体集積回路内で、前記コンデンサに第２の昇圧電圧利用回路が接続されていることを特徴とする請求項４記載の昇圧回路。
8. 昇圧動作を実行させるに必要な信号を発生する第１の回路が前記昇圧電圧出力ノードに接続され、前記コンデンサに発生する昇圧電圧を利用する第２の回路は前記コンデンサに接続されて前記非昇圧動作時には前記昇圧電圧出力ノードから電気的に切り離されることを特徴とする請求項１記載の昇圧回路。
9. 前記第１の回路は昇圧クロック信号を発生することを特徴とする請求項８記載の昇圧回路。
   
   
   
   
   
   

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