JP3681731B2 - ドライブ回路 - Google Patents
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Description
【０００１】
【発明の属する分野】
本発明は、レベルシフト回路、振幅拡大回路、及びそれらを用いたドライブ回路に関する。
【０００２】
【従来の技術】
近年、モータやアクチュエータの駆動制御においてPWMドライブ回路が多く用いられている。最終段のドライブ段回路であるプッシュプル回路のパワースイッチング素子を十分にオンさせるためには、その前段にあるプリドライブ回路がプッシュプル回路における電源電圧よりも十分高い電圧を出力する必要がある。このため、通常は十分な耐圧を持つMOSFETを用いてプリドライブ回路を形成し、その出力電圧でモータ及びアクチュエータに接続されたパワースイッチング素子のゲート電圧を制御することによって、モータやアクチュエータのPWM駆動を行う。
【０００３】
以下に従来のPWMドライブ回路について図５を参照しながら説明する。
【０００４】
図５は従来のPWMドライブ回路を説明するための図である。図５に示すPWMドライブ回路は、レベルシフト振幅拡大回路５１と、ドライブ段回路であるプッシュプル回路５２とを有している。レベルシフト振幅拡大回路５１は、VGなる電圧を供給するレベルシフト直流電源線５３と、PチャンネルMOSFET５４及び５５と、NチャンネルMOSFET５６及び５７とを有している。プッシュプル回路５２は、VXなる電圧を供給するドライブ段直流電源線５８と、パワースイッチング素子であるNチャンネルMOSFET５９及び６０とを有している。また、PWMドライブ回路の外部には、図５に示すように、レベルシフト振幅拡大回路５１及びプッシュプル回路５２を制御する制御回路６１と、VDDなる電圧を供給する制御回路直流電源線６２と、インバータ回路６３と、モータやアクチュエータ等の負荷６４とが備えられている。
【０００５】
なお、上記レベルシフト振幅拡大回路５１は、通常、レベルシフト回路と呼ばれるが、ここでレベルシフト振幅拡大回路と呼ぶ理由は、後述する本発明において、振幅を保ったまま電圧の絶対レベルをシフトする回路をレベルシフト回路と呼び、これを受けて振幅を拡大する回路を振幅拡大回路と呼んで、両者を分けて扱っているためである。
【０００６】
以上のように構成されたPWMドライブ回路の動作について以下に説明する。
【０００７】
まず、制御回路６１からVDD振幅のパルス信号がMOSFET５６のゲート端子に入力され、また、インバータ回路６３によってVDD振幅のパルス信号の反転信号がMOSFET５７のゲート端子に入力される。MOSFET５６のゲート端子が"H"レベル、MOSFET５７のゲート端子が"L"レベルの場合、MOSFET５６がオンとなり、MOSFET５７がオフとなる。このため、MOSFET５５のゲート端子に"L"レベルが入力されてMOSFET５５がオンとなる。従って、レベルシフト直流電源線５３の電圧VGが、レベルシフト振幅拡大回路５１におけるMOSFET５４のゲート端子とプッシュプル回路５２のMOSFET５９のゲート端子とに供給され、MOSFET５４はオフとなり、MOSFET５９はオンとなる。
【０００８】
このとき、パワースイッチング素子であるMOSFET５９が十分にオンできるためには、レベルシフト直流電源線５３の電圧VGの電圧値は、ドライブ段直流電源線５８の電圧VXにMOSFET５９の閾値電圧VTを加えた値（VX+VT）を十分に上回る値でなければならない。なお、同様に電圧VDDの電圧値として、パワースイッチング素子であるMOSFET６０が十分にオンできるに足るゲート電圧を与える必要があるが、これについては通常容易に満たされる。
【０００９】
【特許文献】
特開平５−１４１７４号公報
【００１０】
【発明が解決しようとする課題】
上記のような構成のPWMドライブ回路を形成する場合、プッシュプル回路５２の上アーム側のパワースイッチング素子を完全導通させてフルスイング駆動するために、レベルシフト振幅拡大回路は電圧（VX＋VT）を上回る電源電圧で回路動作する必要があり、その電源電圧を十分に上回る耐圧を持つ素子で構成されていることが必要である。この耐圧にはゲート耐圧も含まれるが、ゲート耐圧の向上のためにはゲート酸化膜厚を増大する必要があるので、オン抵抗の増大を招く。ドライブ段回路及びレベルシフト振幅拡大回路が各々における必要最小限のゲート耐圧を満たすように、つまり、電圧VXや電圧VGに見合った耐圧を満たすように、異なるゲート酸化膜厚からなる素子をモノリシックに形成すれば、それぞれの回路を必要最小限の面積で形成できるが、プロセスは複雑となりコストも増大する。
【００１１】
また、ドライブ段回路及びレベルシフト振幅拡大回路における高い方の耐圧、つまり、レベルシフト振幅拡大回路に要求されるゲート耐圧を統一的に満たすようにドライブ段回路及びレベルシフト振幅拡大回路を形成することも考えられるが、ドライブ段回路のパワースイッチング素子は過大な耐圧マージンを持つことになって、単位面積当りのオン抵抗は増大し、必要なオン抵抗を実現するためのパワースイッチング素子のサイズは大きくなりすぎて面積効率が悪い。
【００１２】
そこで、本発明の目的は、ドライブ段回路のパワースイッチング素子に要求される耐圧を満たす低耐圧素子のみを用いて、電圧（VX＋VT）よりも十分に高くなるように、波高値が電圧VXの約２倍の電圧VGとなる出力信号を出力することを可能とするレベルシフト回路、振幅拡大回路、及びこれらを備えたドライブ回路を提供することである。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、請求項１の発明が講じた手段は、第１の電位が与えられる第１の直流電源線と、第２の電位が与えられる第２の直流電源線と、前記第１の電位と前記第２の電位との間の中間電位が与えられる中間電源線と、前記第１の電位と前記中間電位との間で変化する第１のパルス信号を入力とし、前記第１の直流電源線及び中間電源線からの電源供給により動作する第１のインバータ回路と、前記第１のパルス信号のレベルシフトを行って前記第２の電位と前記中間電位との間で変化する第２のパルス信号を出力するレベルシフト回路の出力信号を入力とし、前記第２の直流電流源線及び中間電源線からの電源供給により動作する第２のインバータ回路と、前記第２の直流電源線と前記第１の直流電源線との間に接続され、前記第２のインバータからの出力信号をゲートに受ける一極性の第１のＭＯＳＦＥＴと、前記第１のＭＯＳＦＥＴと前記第１の直流電源線との間に接続され、ゲートが前記中間電源線に接続される一極性の第２のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴと前記第１の直流電源線との間に接続され、前記第１のインバータ回路からの出力信号をゲートに受ける逆極性の第３のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴと前記第３のＭＯＳＦＥＴとの間に接続され、ゲートが前記中間電源線に接続される逆極性の第４のＭＯＳＦＥＴとを備え、前記第２のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴとの共通接続ノードを出力端子とするものである。
【００１４】
請求項１の発明によると、第１の直流電源線と第２の直流電源線との間の電源電圧の約半分に相当する低い耐圧のＭＯＳＦＥＴを用いて回路構成しても、第１のＭＯＳＦＥＴ及び第２のＮＯＳＦＥＴの直列回路または、第３のＭＯＳＦＥＴ及び第４のＭＯＳＦＥＴの直列回路によって、出力電圧を分圧しながらゲート耐圧よりも大きな出力信号を出力することができる。そのため、信号レベルの小さい第１のパルス信号の入力に応じて、電源電圧をフルスイングするような大振幅の出力信号を出力することができる。また、ゲート耐圧の小さいＭＯＳＦＥＴで回路構成することができるため、ＭＯＳＦＥＴやそれらのＭＯＳＦＥＴを集積化する半導体装置の面積を縮小化することができる。また、パワースイッチング素子や、これを制御するレベルシフト回路及び振幅拡大回路を半導体集積回路に集積化する場合、各素子毎に異なる耐圧を持たせる必要がないので、より簡易なプロセスでこれらの素子を形成することができる。
【００１５】
また、請求項２の発明は、請求項１に記載の振幅拡大回路において、前記第１の直流電源線と前記中間電源線との間に与えられる電源電圧とほぼ同じ電源電圧が前記中間電源線と前記第２の直流電源線との間に与えられるものとする。
【００１６】
請求項２の発明によると、第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴの直列回路または、第３のＭＯＳＦＥＴ及び第４のＭＯＳＦＥＴの直列回路によって出力電圧の約半分づつを分担しながら、ゲート耐圧より大きな出力信号を出力することができる。そのため、入力信号レベルの約２倍の信号レベルで出力信号を出力することができる。
【００１７】
また、請求項３の発明は、請求項１または請求項２のいずれか１項に記載の振幅拡大回路において、前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴとの共通接続ノードと、前記中間電源線との間に接続され、ゲートが前記第２の直流電線源に接続される逆極性の第５のＭＯＳＦＥＴと、前記第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴとの共通接続ノードと、前記中間電源線との間に接続され、ゲートが前記第１の直流電源線に接続される一極性の第６のＭＯＳＦＥＴとをさらに備えるものとする。
【００１８】
請求項３の発明によると、不定電位点の電圧がリークなどの影響を受けて上昇または下降する場合に生じる恐れがある第１のＭＯＳＦＥＴや第３のＭＯＳＦＥＴの耐圧破壊を防ぐことができる。
【００１９】
また、請求項４の発明は、請求項３に記載の振幅拡大回路において、前記第２のインバータ回路と前記中間電源線との間に接続されるものであり、ソースが前記第２のインバータ回路の低電位側電源ノードに接続され、ドレインが前記中間電源線に接続され、ゲートが前記第２の直流電源線に接続される逆極性の第７のＭＯＳＦＥＴをさらに備えるものとする。
【００２０】
また、請求項５の発明は、請求項３に記載の振幅拡大回路において、前記第５のＭＯＳＦＥＴと前記中間電源線との間に接続されるものであり、ソースが前記第５のＭＯＳＦＥＴのソースに接続され、ドレインが前記中間電源線に接続され、ゲートが前記第２の直流電源線に接続される逆極性の第８のＭＯＳＦＥＴをさらに備えるものとする。
【００２１】
上記請求項４や請求項５の発明によると、各逆極性のＭＯＳＦＥＴのソース及びドレインを通常と逆方向に接続するため、中間電源線から第２の直流電源線に電流が逆流することを防ぐことができる。
【００２２】
また、請求項６の発明は、請求項３に記載の振幅拡大回路とレベルシフト回路とを備え、前記レベルシフト回路は、前記第１の直流電源線と、前記第２の直流電源線と、前記中間電源線と、前記第１のパルス信号を入力とし、前記第１の直流電源線と前記中間電源線とからの電源供給により動作する第３のインバータ回路と、前記第２の直流電源線と前記中間電源線とからの電源供給により動作する第４のインバータ回路と、アノードが前記中間電源線に接続され、カソードが前記第４のインバータ回路の入力ノードに接続される第１のダイオードと、前記第３のインバータ回路の出力ノードと前記第４のインバータ回路の入力ノードとの間に接続されるキャパシタとを備え、前記第４のインバータ回路の出力が前記第２のインバータ回路への入力となるものとする。
【００２３】
請求項６の発明によると、後段に接続されるプッシュプル回路におけるパワースイッチング素子を十分に駆動させるために必要な第２の電位の約半分である第１の電位程度の低耐圧素子のみを用いて、第１の電位の約２倍の第２の電位を出力することを可能とするプリドライブ回路を実現できる。
【００２４】
また、請求項７の発明は、請求項６に記載のプリドライブ回路において、前記レベルシフト回路は、前記第４のインバータ回路と前記中間電源線との間に接続されるものであり、ソースが前記第４のインバータ回路の低電位側電源ノードに接続され、ドレインが前記中間電源線に接続され、ゲートが前記第２の直流電源線に接続される逆極性の第９のＭＯＳＦＥＴと、前記第１のダイオードのアノードと前記中間電源線との間に接続されるものであり、ソースが前記第１のダイオードのアノードに接続され、ドレインが前記中間電源線に接続され、ゲートが前記第２の直流電源線に接続される逆極性の第１０のＭＯＳＦＥＴとをさらに備えるものとする。
【００２５】
請求項７の発明によると、第９及び第１０ＭＯＳＦＥＴのソース及びドレインを通常と逆方向に接続するため、レベルシフト回路において、中間電源線から第２の直流電源線に電流が逆流することを防ぐことができるプリドライブ回路を実現できる。
【００２６】
また、請求項８の発明は、請求項６または請求項７のいずれか１項に記載のプリドライブ回路において、前記レベルシフト回路は、前記中間電源線と、前記第４のインバータ回路の入力ノードとの間に接続され、ゲートが前記第２の直流電源線に接続される高抵抗として働く第１１のＭＯＳＦＥＴをさらに備えるものとする。
【００２７】
また、請求項９の発明は、請求項６または請求項７のいずれか１項に記載のプリドライブ回路において、前記レベルシフト回路は、前記第２の直流電源線と、前記第４のインバータ回路の入力ノードとの間に接続され、ゲートが前記中間電源線に接続される高抵抗として働く第１２のＭＯＳＦＥＴをさらに備えるものとする。
【００２８】
上記請求項８や請求項９の発明によると、第４のインバータを貫通電流が通過することを防ぐことができる。
【００２９】
また、請求項１０の発明は、請求項１または請求項３のいずれか１項に記載の振幅拡大回路とプッシュプル回路とを備え、前記プッシュプル回路は、所定の電源線と前記第１の直流電源線との間に接続され、前記振幅拡大回路における出力端子からの出力信号をゲートに受ける第１のパワースイッチング素子と、前記第１のパワースイッチング素子と前記第１の直流電源線との間に接続され、前記第１のパルス信号をゲートに受ける第２のパワースイッチング素子とを備え、前記第１のパワースイッチング素子と前記第２のパワースイッチング素子との共通接続ノードを出力端子とするものとする。
【００３０】
請求項１０の発明によると、プッシュプル回路におけるパワースイッチング素子を十分に駆動させるために必要な第２の電位の約半分である第１の電位程度の低耐圧素子のみを用いて、振幅拡大回路から第１の電位の約２倍の第２の電位をプッシュプル回路に出力することを可能とするドライブ回路を実現できる。
【００３１】
【発明の実施の形態】
以下本発明の各実施形態について、図面を参照しながら説明する。なお、以下の各実施形態で参照する図面相互間において、同一または相当する部分には同一の符号を付しており、その詳細な説明は繰り返さない。
【００３２】
（第１の実施形態）
図１は第１の実施形態に係るPWMドライブ回路を説明するための図である。図１に示すPWMドライブ回路は、レベルシフト回路１と、振幅拡大回路２と、ドライブ段回路であるプッシュプル回路３とを有している。また、PWMドライブ回路の外部には、図１に示すように、レベルシフト回路１、振幅拡大回路２、及びプッシュプル回路３を制御する制御回路４と、直流電圧VDDを供給するVDD電源線５と、直流電圧VH（第２の電位に対応する）を供給するVH電源線６（第２の直流電源線に対応する）と、直流電圧VM（中間電位に対応する）を供給するVM電源線７（中間電源線に対応する）と、接地点に接続された接地線（第１の直流電源線に対応する）と、モータやアクチュエータ等の負荷８とが備えられている。ここで、VM電源線７にはVDD電源線５と同じ直流電圧VDDが印加され、VH電源線６には直流電圧VMの約２倍の電圧が印加される。なお、本発明では、レベルシフト回路１と振幅拡大回路２とを有する回路をプリドライブ回路と呼び、また、このプリドライブ回路とプッシュプル回路３とを有する回路をドライブ回路と呼んでいる。
【００３３】
レベルシフト回路１は、CMOSインバータ回路９及び１０（それぞれ第３及び第４のインバータ回路に対応する）、キャパシタ１１及び１２、ダイオード１３（第１のダイオードに対応する）及び１４を有している。なお、本図では、CMOSインバータ回路９の出力端子（ノード）とインバータ回路１０の入力端子（ノード）との間に２個のキャパシタ１１及び１２が直列接続されているが、キャパシタの直列接続段数は３段以上でもよいし、高耐圧のキャパシタを用いる場合は１個であってもよい。
【００３４】
振幅拡大回路２は、CMOSインバータ回路１５及び１６（それぞれ第２及び第１のインバータ回路に対応する）、PチャンネルMOSFET１７及び１８（それぞれ一極性の第１及び第２のMOSFETに対応する）、NチャンネルMOSFET１９及び２０（それぞれ逆極性の第４及び第３のMOSFETに対応する）を有している。
【００３５】
プッシュプル回路３は、直流電圧VMと同じ電圧レベルの直流電圧VXを供給する主回路直流電源線２１（所定の電源線に対応する）、パワースイッチング素子であるNチャンネルMOSFET２２及び２３（それぞれ第１及び第２のパワースイッチング素子に対応する）を有する。なお、プッシュプル回路３は上記従来例の構成と同様である。
【００３６】
以上のように構成された本実施形態に係るPWMドライブ回路の動作について以下に説明する。
【００３７】
第１に、レベルシフト回路１の動作を説明する。
【００３８】
全ての素子の耐圧が直流電圧VMを満たす程度であることを前提とするので、いきなり直流電圧VHを印加する前に、まず低電圧である直流電圧VMを印加する。直流電圧VMが印加されると、電流がダイオード１３を通ってキャパシタ１１及び１２へ流れ、電荷がチャージされる。ダイオード１３の電圧降下分を電圧VDとすると、A点の電位は（VM−VD）となる。この後に高電圧の直流電圧VHを印加する。
【００３９】
上記直流電圧VHの印加後、制御回路４からのVDD振幅のパルス信号（第１のパルス信号に対応する）がCMOSインバータ回路９へ入力される。CMOSインバータ回路９への入力が"H"レベルのとき、A点には、電圧VMからダイオード１３の順方向降下電圧VD分だけ差し引いた電圧（VM−VD）が充電される。CMOSインバータ回路１０は電圧（VM−VD）を入力して電圧VHを出力する。ここで電圧VDは、A点の充電終了時における充電電流が十分小さくなるので、通常0.7Vよりも十分小さくなる。一方、CMOSインバータ回路９への入力が"L"レベルのとき、電圧（VM−VD）をCMOSインバータ回路９の出力電圧VMで昇圧するので、A点の電位は（VH−VD）となり、インバータ回路１０は電圧VMを出力する。なお、ダイオード１４は、A点の電位がスパイクノイズの重畳などによって電圧VHよりも過大に上昇することを抑制するためのダイオードである。
【００４０】
次に、レベルシフト回路１の上記動作において、各素子の各端子間にかかる電圧の範囲について説明する。
【００４１】
CMOSインバータ回路９はVM電源線７とGND（接地線）との間に接続されているので、電位差VMの範囲で動作する。CMOSインバータ回路１０はVH電源線６とVM電源線７との間に接続されているので、ソース・ドレイン間にかかる電位差はVM以下である。ダイオード１３はアノード側をVM電源線７に接続しており、キャパシタが昇圧動作をした場合でも、A点の電位、すなわちカソード側の電位は（VH−VD）までしか上昇しないので、アノード・カソード間にかかる電位差はVM以下である。キャパシタ１１及び１２には最大（VH−VD）の電位差がかかるが、２つのキャパシタが直列に接続されているので、各キャパシタ１１及び１２にかかる電圧はその半分の電圧VM以下である。
【００４２】
以上のように、各素子の耐圧が電圧VMを満たす程度の低耐圧素子のみを用いて、入力される信号のレベルシフトを可能にする。
【００４３】
第２に、振幅拡大回路２の動作について説明する。
【００４４】
上記の通り、レベルシフト回路１のCMOSインバータ回路１０は、電圧VMと電圧VHとの間で振動するパルスにレベルシフトされた信号（第２のパルス信号に対応する）を出力する。CMOSインバータ回路１５はこの信号を入力する。また、CMOSインバータ回路１６は制御回路４からのVDD振幅のパルス信号が入力される。
【００４５】
ここで、CMOSインバータ回路１５に電圧VHレベルの信号が入力されるとともに、CMOSインバータ回路１６に電圧VMレベルの信号が入力される場合を考える。この場合、CMOSインバータ回路１５は電圧VMを出力し、CMOSインバータ回路１６は０Vを出力するので、MOSFET１７はオンとなり、MOSFET２０はオフとなる。従って、B点の電位は電圧VHとなり、MOSFET１８もオンとなるので、振幅拡大回路２の出力であるC点の電位は電圧VHとなる。
【００４６】
同様に、CMOSインバータ回路１５に電圧VMレベルの信号が入力されるとともに、CMOSインバータ回路１６に０Vの信号が入力される場合を考える。この場合、CMOSインバータ回路１５は電圧VHを出力し、CMOSインバータ回路１６は電圧VMを出力するので、MOSFET１７はオフとなり、MOSFET２０はオンとなる。従って、D点の電位はほぼ０Vとなり、MOSFET１９もオンとなるので、振幅拡大回路２の出力であるC点の電位はほぼ０Vとなる。
【００４７】
このように、振幅拡大回路２は、レベルシフト回路１と制御回路４からの入力に応じて０Vまたは電圧VHの電圧を出力する。
【００４８】
次に、振幅拡大回路２の上記動作において、各素子の各端子間にかかる電圧の範囲について説明する。
【００４９】
CMOSインバータ回路１６はVM電源線７とGNDとの間に接続されているので、電位差VM以下の出力振幅で動作する。またCMOSインバータ回路１５はVH電源線６とVM電源線７との間に接続されているので、各端子間にかかる電位差はVM以下である。また、MOSFET１７、１８、１９、及び２０は、上記動作の説明の通り、各素子の端子間にかかる電位差VM以下の範囲で動作する。
【００５０】
以上のように、各素子の耐圧が電圧VMを満たす程度の低耐圧素子のみを用いて、入力される信号の振幅を拡大して０Vと電圧VHとを出力することを可能にする。
【００５１】
上記した振幅拡大回路２の出力を用いてプッシュプル回路３におけるパワースイッチング素子のMOSFET２２（第１のパワースイッチング素子に対応する）を完全導通させて駆動制御する場合、振幅拡大回路２の出力電圧VHは主回路直流電源線２１の電圧VXにMOSFET２２の閾値電圧VTを加えた値（VX+VT）を十分に上回る電圧であることが要求される。そして、これを満たす電圧VHが電圧VMの２倍以内で実現するのであれば、回路を構成する全素子内の各端子間に必要とされる耐圧は電圧VM以内となるので、低耐圧素子のみでレベルシフト回路及び振幅拡大回路を実現できることになる。実際にこのような条件下での応用用途は多い。
【００５２】
すなわち、本実施形態によると、耐圧が電圧VMの低耐圧素子のみを用いて、レベルシフト回路及び電圧VMの約２倍の電圧VHを出力できる振幅拡大回路を実現できる。また、レベルシフト回路１及び振幅拡大回路２を有するプリドライブ回路、さらにはプリドライブ回路及びプッシュプル回路３を有するドライブ回路を実現できる。このため、論理回路全般において、各素子に必要な耐圧の約２倍振幅の出力を外部に出力できるインターフェス回路として用いることが可能である。また、電圧VHレベルを出力できる振幅拡大回路によって、プッシュプル回路３の上アーム側のNチャンネルMOSFET２２を完全導通させて、主回路直流電源の電圧VXと０Vとの間をフルスイングする出力振幅で駆動することができる。さらに、パワースイッチング素子面積の節約の観点に立っても、パワースイッチング素子に電圧VM程度の必要最小限の耐圧を持たせる設計で足りるので、パワースイッチング素子の面積を必要最小限まで縮小することが可能となる。
【００５３】
（第２の実施形態）
図２は第２の実施形態に係るドライブ回路を説明するための図である。
【００５４】
図２においては上記図１と比較して以下の回路が追加されている。すなわち、振幅拡大回路２において、PチャンネルMOSFET２４（一極性の第６のMOSFETに対応する）とNチャンネルMOSFET２５（逆極性の第５のNチャンネルMOSFETに対応する）とを追加している。以下にこれら追加回路のはたらきを説明する。
【００５５】
上記の通り、レベルシフト回路１のCMOSインバータ回路１０は、電圧VHと電圧VMとの間で振動するパルスにレベルシフトされた信号を出力する。CMOSインバータ回路１５はこの信号が入力される。また、CMOSインバータ回路１６は制御回路４からVDD振幅のパルス信号が入力される。
【００５６】
CMOSインバータ回路１５に電圧VHレベルの信号が入力されるとともに、CMOSインバータ回路１６に電圧VMレベルの信号が入力される場合を考える。この場合、CMOSインバータ回路１５は電圧VMを出力し、CMOSインバータ回路１６は０Vを出力するので、MOSFET１７はオンとなり、MOSFET２０はオフとなる。従って、B点の電位は電圧VHとなり、MOSFET１８もオンとなるので、振幅拡大回路２の出力であるC点の電位は電圧VHとなる。
【００５７】
このとき、MOSFET２０はオフしているため、D点の電位が不定電位となってしまい、リーク等の影響でD点の電位がVH電源線６の電源電圧VHに向かって電位上昇する場合は、低耐圧素子であるMOSFET２０にその耐圧をオーバーする電圧がかかって、MOSFET２０を破壊する恐れがある。これを防止するために抵抗成分の十分大きい、すなわちゲート長が長いMOSFET２４を用いて微小電流を流して、D点の電位を電圧VMに固定する。これにより、MOSFET２０の各端子間にかかる電圧差を電圧VM程度に抑えられるので、MOSFET２０の耐圧破壊を防ぐことができる。
【００５８】
同様に、CMOSインバータ回路１５に電圧VMレベルの信号が入力されるとともに、CMOSインバータ回路１６に０Vの信号が入力される場合を考える。CMOSインバータ回路１５は電圧VHを出力し、CMOSインバータ回路１６は電圧VMを出力するので、MOSFET１７はオフとなり、MOSFET２０はオンとなる。従って、D点の電位は０Vとなり、MOSFET１９もオンとなるので、振幅拡大回路２の出力であるC点の電位は０Vとなる。
【００５９】
このときも同様に、MOSFET１７はオフしているため、B点の電位が不定電位となってしまい、リーク等の影響でB点電位が０Vに向かって電位降下した場合は、MOSFET１７を破壊する恐れがある。これを防止するためにゲート長が長いMOSFET２５を用いて微小電流を流して、B点の電位を電圧VMに固定する。これにより、MOSFET１７の各端子間にかかる電圧差を電圧VM程度に抑えられるので、MOSFET１７の耐圧破壊を防ぐことができる。
【００６０】
このように、振幅拡大回路２は、B点及びD点の不定電位がリークなどの影響によって変動する場合に生じる恐れのある耐圧破壊を防止しつつ、レベルシフト回路１と制御回路４からの入力に応じて０Vまたは電圧VHを出力することができる。
【００６１】
なお、本実施形態では、上記耐圧破壊を防止するためにMOSFET２４及び２５を用いる場合について説明したが、抵抗体を用いても同様に実施可能である。
【００６２】
次に、振幅拡大回路２の上記動作において、各素子の各端子間にかかる電圧の範囲について説明する。
【００６３】
CMOSインバータ回路１６は、VM電源線７とGNDとの間に接続されているので、電位差VM以下の範囲で動作する。また、CMOSインバータ回路１５は、VH電源線６とVM電源線７との間に接続されているので、端子間にかかる電位差はVM以下である。MOSFET２４及び２５は、上記の通り、高インピーダンスの浮遊状態におけるB点及びD点の電位を電圧VMへ緩く固定するように動作するため、MOSFET１７、１８、１９、２０、２４、及び２５の各ゲート・ソース間、ゲート・ドレイン間にかかる電位差は電圧VM程度である。
【００６４】
このように、各素子の耐圧が電圧VMを満たす程度の低耐圧素子のみを用いて、入力される信号の振幅を拡大して０Vと電圧VHを出力することができる。
【００６５】
以上のように本実施形態によると、不定電位点がリークなどの影響で電圧上昇または電圧降下するのを抑えて、MOSFETの耐圧破壊を防ぐとともに、耐圧が電圧VMの低耐圧素子のみを用いて、レベルシフト回路１及び電圧VMの約２倍の電圧VHを出力できる振幅拡大回路２を実現できる。また、レベルシフト回路１及び振幅拡大回路２を有するプリドライブ回路、さらにはプリドライブ回路及びプッシュプル回路３を有するドライブ回路を実現できる。このため、第１の実施形態と同様に、論理回路全般において、各素子に必要な耐圧の約２倍の出力振幅を外部に出力できるインターフェス回路として用いることが可能である。また、電圧VHレベルを出力できる振幅拡大回路によって、プッシュプル回路３の上アーム側のNチャンネルMOSFET２２を完全導通させて、主回路直流電源の電圧VXと０Vとの間をフルスイングして駆動することができる。さらに、パワースイッチング素子面積を節約する観点に立っても、パワースイッチング素子に電圧VM程度の必要最小限の耐圧を持たせる設計で足りるので、パワースイッチング素子の面積を必要最小限まで縮小することが可能となる。
【００６６】
（第３の実施形態）
図３は第３の実施形態に係るPWMドライブ回路を説明するための図である。
【００６７】
図３では、図２に対して、NチャンネルMOSFET２６、２７、２８、及び２９（それぞれ逆極性の第９、第７、第８、及び第１０のNチャンネルMOSFETに対応する）が追加されている。また同図には、各MOSFET及び各インバータの寄生ダイオードを明示している。なお、本寄生ダイオードの位置は、NチャンネルMOSFETのPウェル電位とP型基板との間にN型層を形成したプロセスや、絶縁分離プロセスもしくはＳＯＩプロセスを利用して各NチャンネルMOSFETのPウェル電位を独立に扱える場合を想定したものとなっている。
【００６８】
上記の通り、破壊防止のために電源電圧の印加の順番として、まずVM電源線７に電源電圧VMを印加してからVH電源線６に電源電圧VHの印加を行う。VM電源線７にのみ電圧が印加されて、VH電源線６には電圧が印加されていない状態において、CMOSインバータ回路１０及び１５を構成するMOSFETの寄生ダイオードを介して、またはダイオード１３及び１４を介して、またはNチャンネルMOSFET２５及びPチャンネルMOSFET１７の寄生ダイオードを介して、VM電源線７からVH電源線６へ電流が流れてしまう場合がある。
【００６９】
これらを防止する目的でNチャンネルMOSFET２６、２７、２８、及び２９をVM電源線７とCMOSインバータ回路１０、１５、NチャンネルMOSFET２５、さらにダイオード１３との間に挿入し、各ソース端子をCMOSインバータ回路１０、１５、NチャンネルMOSFET２５、さらにダイオード１３の低電位側の端子に、各ゲート端子をVH電源線６に、各ドレイン端子をVM電源線７に接続する。次に、VH電源線６に電圧が印加されたとき、NチャンネルMOSFET２６、２７、２８、及び２９は、そのゲート端子に電圧VHが入力されることになり、電圧VHが印加されている間は常にオン状態となる。NチャンネルMOSFET２６、２７、２８、及び２９がオンになると、ドレイン・ソース間の電位差が無くなるので、VM電源線７からVH電源線６へ電流が流れることなく、CMOSインバータ回路１０、１５、NチャンネルMOSFET２５、及びダイオード１３は上記図２で説明した場合と同様に動作する。なお、この場合のNチャンネルMOSFET２６、２７、２８、及び２９に必要な耐圧は電圧VM程度でよい。
【００７０】
このように、ソース及びドレインを通常と逆方向に接続するNチャンネルMOSFET２６、２７、２８、及び２９を新たに設けることによって、VM電源線７からVH電源線６に電流が逆流することを防ぐことができる。
【００７１】
また、インバータ回路９に対する制御回路４からのパルス信号の入力が停止し、長時間経過した際に、インバータ回路１０の入力端子の電圧が不定になる場合を考える。この場合、A点の電位は電圧VHと電圧VMとの中間電位になる可能性があり、するとインバータ回路１０を介してVH電源線６からVM電源線７に貫ける貫通電流が流れる。
【００７２】
図４は上記貫通電流を避けるためのレベルシフト回路１の回路例を示す図である。図４（ａ）に示すレベルシフト回路１では、ゲート長をゲート幅に対して十分に長くすることによって、極めて高いオン抵抗を有するMOS抵抗として働くように設計されたNチャンネルMOSFET３０（逆極性の第１１のMOSFETに対応する）を追加している。この場合、A点の電位はパルス信号の入力が長時間停止したときに、電圧VMレベルに緩く固定されるので、貫通電流の発生を防止できる。
【００７３】
一方、図４（ｂ）に示すレベルシフト回路１では、上記と同様にMOS抵抗として働くPチャンネルMOSFET３１（一極性の第１２のMOSFETに対応する）を追加することによって、A点の電位はパルス信号の入力が長時間停止したときに、電圧VHレベルに固定されるので、貫通電流の発生を防止できる。
【００７４】
なお、パルス信号の入力が停止したときには、振幅拡大回路２のPチャンネルMOSFET１７がオフとなるように、PチャンネルMOSFET１７のゲート・ソース間にMOS抵抗を挿入しておけば、NチャンネルMOSFET２０がオンとなっても上記MOSFET１７、１８、１９、及び２０の耐圧破壊を予め避けることができる。また、これらのMOSFET３０及び３１は極めて高い抵抗として作用するものであるので、原理的にMOSFETの代わりに抵抗を用いてもよいことは言うまでもない。
【００７５】
また、プッシュプル回路３における上アーム側のNチャンネルMOSFET２２のソース端子が事故で接地短絡された場合を考える。この場合、NチャンネルMOSFET２２の破壊を防ぐためには、NチャンネルMOSFET２２のゲート・ソース間の電位差がVM程度を越えた場合に、C点の電位を"L"レベルまたは高インピーダンス状態にする論理回路を振幅拡大回路２のPチャンネルMOSFET１７の前段に追加すればよい。
【００７６】
なお、上述した各実施形態では、接地線（低電位側電源線）を接地点（GND）に接続し、VH電源線６に最高電位を与える事例で説明したが、本発明はこれに限られるものではなく、低電位側電源線にマイナス電源を接続し、VM電源線７を接地点（GND）に接続し、VH電源線６にプラス電源に接続して実施しても構わない。
【００７７】
さらには、VH電源線６にマイナス電源を接続し、接地線（低電位側電源線）を接地点（GND）に接続し、VH電源線６の電位と接地電位との電位差の約半分の電位をVM電源線７に与えても構わない。ただし、上述した実施形態におけるMOSFETの極性を交互に入れ替える、すなわち、PチャンネルMOSFETとNチャンネルMOSFETとを交互に入れ替える必要が生じるが、本発明を応用することが可能であり、この場合、接地線に最高電位が与えられ、VH電源線６に最低電位が与えられることになる。
【００７８】
【発明の効果】
上述のように、本発明の振幅拡大回路によると、プッシュプル回路におけるパワースイッチング素子を十分に駆動させるために必要な直流電圧VHの約半分の低耐圧素子のみを用いて、電圧VMの約２倍の直流電圧VHを出力することができる。
【図面の簡単な説明】
【図１】 第１の実施形態に係るPWMドライブ回路を説明するための図である。
【図２】 第２の実施形態に係るPWMドライブ回路を説明するための図である。
【図３】 第３の実施形態に係るPWMドライブ回路を説明するための図である。
【図４】 レベルシフト回路の変形例を説明するための図である。
【図５】 従来のPWMドライブ回路を説明するための図である。
【符号の説明】
１ レベルシフト回路
２ 振幅拡大回路
３ プッシュプル回路
４ 制御回路
５ VDD電源線
６ VH電源線（第２の直流電源線）
７ VM電源線（中間電源線）
８ 負荷
９ CMOSインバータ回路（第３のインバータ回路）
１０ CMOSインバータ回路（第４のインバータ回路）
１１、１２ キャパシタ
１３ ダイオード（第１のダイオード）
１５ CMOSインバータ回路（第２のインバータ回路）
１６ CMOSインバータ回路（第１のインバータ回路）
１７ PチャンネルMOSFET（第１のMOSFET）
１８ PチャンネルMOSFET（第２のMOSFET）
１９ NチャンネルMOSFET（第４のMOSFET）
２０ NチャンネルMOSFET（第３のMOSFET）
２１ 主回路直流電源線
２２ NチャンネルMOSFETパワー素子（第１のパワースイッチング素子）
２３ NチャンネルMOSFETパワー素子（第２のパワースイッチング素子）
２４ PチャンネルMOSFET（第６のMOSFET）
２５ NチャンネルMOSFET（第５のMOSFET）
２６ NチャンネルMOSFET（第９のMOSFET）
２７ NチャンネルMOSFET（第７のMOSFET）
２８ NチャンネルMOSFET（第８のMOSFET）
２９ NチャンネルMOSFET（第１０のMOSFET）
３０ NチャンネルMOSFET（第１１のMOSFET）
３１ PチャンネルMOSFET（第１２のMOSFET）
【発明の属する分野】
本発明は、レベルシフト回路、振幅拡大回路、及びそれらを用いたドライブ回路に関する。
【０００２】
【従来の技術】
近年、モータやアクチュエータの駆動制御においてPWMドライブ回路が多く用いられている。最終段のドライブ段回路であるプッシュプル回路のパワースイッチング素子を十分にオンさせるためには、その前段にあるプリドライブ回路がプッシュプル回路における電源電圧よりも十分高い電圧を出力する必要がある。このため、通常は十分な耐圧を持つMOSFETを用いてプリドライブ回路を形成し、その出力電圧でモータ及びアクチュエータに接続されたパワースイッチング素子のゲート電圧を制御することによって、モータやアクチュエータのPWM駆動を行う。
【０００３】
以下に従来のPWMドライブ回路について図５を参照しながら説明する。
【０００４】
図５は従来のPWMドライブ回路を説明するための図である。図５に示すPWMドライブ回路は、レベルシフト振幅拡大回路５１と、ドライブ段回路であるプッシュプル回路５２とを有している。レベルシフト振幅拡大回路５１は、VGなる電圧を供給するレベルシフト直流電源線５３と、PチャンネルMOSFET５４及び５５と、NチャンネルMOSFET５６及び５７とを有している。プッシュプル回路５２は、VXなる電圧を供給するドライブ段直流電源線５８と、パワースイッチング素子であるNチャンネルMOSFET５９及び６０とを有している。また、PWMドライブ回路の外部には、図５に示すように、レベルシフト振幅拡大回路５１及びプッシュプル回路５２を制御する制御回路６１と、VDDなる電圧を供給する制御回路直流電源線６２と、インバータ回路６３と、モータやアクチュエータ等の負荷６４とが備えられている。
【０００５】
なお、上記レベルシフト振幅拡大回路５１は、通常、レベルシフト回路と呼ばれるが、ここでレベルシフト振幅拡大回路と呼ぶ理由は、後述する本発明において、振幅を保ったまま電圧の絶対レベルをシフトする回路をレベルシフト回路と呼び、これを受けて振幅を拡大する回路を振幅拡大回路と呼んで、両者を分けて扱っているためである。
【０００６】
以上のように構成されたPWMドライブ回路の動作について以下に説明する。
【０００７】
まず、制御回路６１からVDD振幅のパルス信号がMOSFET５６のゲート端子に入力され、また、インバータ回路６３によってVDD振幅のパルス信号の反転信号がMOSFET５７のゲート端子に入力される。MOSFET５６のゲート端子が"H"レベル、MOSFET５７のゲート端子が"L"レベルの場合、MOSFET５６がオンとなり、MOSFET５７がオフとなる。このため、MOSFET５５のゲート端子に"L"レベルが入力されてMOSFET５５がオンとなる。従って、レベルシフト直流電源線５３の電圧VGが、レベルシフト振幅拡大回路５１におけるMOSFET５４のゲート端子とプッシュプル回路５２のMOSFET５９のゲート端子とに供給され、MOSFET５４はオフとなり、MOSFET５９はオンとなる。
【０００８】
このとき、パワースイッチング素子であるMOSFET５９が十分にオンできるためには、レベルシフト直流電源線５３の電圧VGの電圧値は、ドライブ段直流電源線５８の電圧VXにMOSFET５９の閾値電圧VTを加えた値（VX+VT）を十分に上回る値でなければならない。なお、同様に電圧VDDの電圧値として、パワースイッチング素子であるMOSFET６０が十分にオンできるに足るゲート電圧を与える必要があるが、これについては通常容易に満たされる。
【０００９】
【特許文献】
特開平５−１４１７４号公報
【００１０】
【発明が解決しようとする課題】
上記のような構成のPWMドライブ回路を形成する場合、プッシュプル回路５２の上アーム側のパワースイッチング素子を完全導通させてフルスイング駆動するために、レベルシフト振幅拡大回路は電圧（VX＋VT）を上回る電源電圧で回路動作する必要があり、その電源電圧を十分に上回る耐圧を持つ素子で構成されていることが必要である。この耐圧にはゲート耐圧も含まれるが、ゲート耐圧の向上のためにはゲート酸化膜厚を増大する必要があるので、オン抵抗の増大を招く。ドライブ段回路及びレベルシフト振幅拡大回路が各々における必要最小限のゲート耐圧を満たすように、つまり、電圧VXや電圧VGに見合った耐圧を満たすように、異なるゲート酸化膜厚からなる素子をモノリシックに形成すれば、それぞれの回路を必要最小限の面積で形成できるが、プロセスは複雑となりコストも増大する。
【００１１】
また、ドライブ段回路及びレベルシフト振幅拡大回路における高い方の耐圧、つまり、レベルシフト振幅拡大回路に要求されるゲート耐圧を統一的に満たすようにドライブ段回路及びレベルシフト振幅拡大回路を形成することも考えられるが、ドライブ段回路のパワースイッチング素子は過大な耐圧マージンを持つことになって、単位面積当りのオン抵抗は増大し、必要なオン抵抗を実現するためのパワースイッチング素子のサイズは大きくなりすぎて面積効率が悪い。
【００１２】
そこで、本発明の目的は、ドライブ段回路のパワースイッチング素子に要求される耐圧を満たす低耐圧素子のみを用いて、電圧（VX＋VT）よりも十分に高くなるように、波高値が電圧VXの約２倍の電圧VGとなる出力信号を出力することを可能とするレベルシフト回路、振幅拡大回路、及びこれらを備えたドライブ回路を提供することである。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、請求項１の発明が講じた手段は、第１の電位が与えられる第１の直流電源線と、第２の電位が与えられる第２の直流電源線と、前記第１の電位と前記第２の電位との間の中間電位が与えられる中間電源線と、前記第１の電位と前記中間電位との間で変化する第１のパルス信号を入力とし、前記第１の直流電源線及び中間電源線からの電源供給により動作する第１のインバータ回路と、前記第１のパルス信号のレベルシフトを行って前記第２の電位と前記中間電位との間で変化する第２のパルス信号を出力するレベルシフト回路の出力信号を入力とし、前記第２の直流電流源線及び中間電源線からの電源供給により動作する第２のインバータ回路と、前記第２の直流電源線と前記第１の直流電源線との間に接続され、前記第２のインバータからの出力信号をゲートに受ける一極性の第１のＭＯＳＦＥＴと、前記第１のＭＯＳＦＥＴと前記第１の直流電源線との間に接続され、ゲートが前記中間電源線に接続される一極性の第２のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴと前記第１の直流電源線との間に接続され、前記第１のインバータ回路からの出力信号をゲートに受ける逆極性の第３のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴと前記第３のＭＯＳＦＥＴとの間に接続され、ゲートが前記中間電源線に接続される逆極性の第４のＭＯＳＦＥＴとを備え、前記第２のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴとの共通接続ノードを出力端子とするものである。
【００１４】
請求項１の発明によると、第１の直流電源線と第２の直流電源線との間の電源電圧の約半分に相当する低い耐圧のＭＯＳＦＥＴを用いて回路構成しても、第１のＭＯＳＦＥＴ及び第２のＮＯＳＦＥＴの直列回路または、第３のＭＯＳＦＥＴ及び第４のＭＯＳＦＥＴの直列回路によって、出力電圧を分圧しながらゲート耐圧よりも大きな出力信号を出力することができる。そのため、信号レベルの小さい第１のパルス信号の入力に応じて、電源電圧をフルスイングするような大振幅の出力信号を出力することができる。また、ゲート耐圧の小さいＭＯＳＦＥＴで回路構成することができるため、ＭＯＳＦＥＴやそれらのＭＯＳＦＥＴを集積化する半導体装置の面積を縮小化することができる。また、パワースイッチング素子や、これを制御するレベルシフト回路及び振幅拡大回路を半導体集積回路に集積化する場合、各素子毎に異なる耐圧を持たせる必要がないので、より簡易なプロセスでこれらの素子を形成することができる。
【００１５】
また、請求項２の発明は、請求項１に記載の振幅拡大回路において、前記第１の直流電源線と前記中間電源線との間に与えられる電源電圧とほぼ同じ電源電圧が前記中間電源線と前記第２の直流電源線との間に与えられるものとする。
【００１６】
請求項２の発明によると、第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴの直列回路または、第３のＭＯＳＦＥＴ及び第４のＭＯＳＦＥＴの直列回路によって出力電圧の約半分づつを分担しながら、ゲート耐圧より大きな出力信号を出力することができる。そのため、入力信号レベルの約２倍の信号レベルで出力信号を出力することができる。
【００１７】
また、請求項３の発明は、請求項１または請求項２のいずれか１項に記載の振幅拡大回路において、前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴとの共通接続ノードと、前記中間電源線との間に接続され、ゲートが前記第２の直流電線源に接続される逆極性の第５のＭＯＳＦＥＴと、前記第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴとの共通接続ノードと、前記中間電源線との間に接続され、ゲートが前記第１の直流電源線に接続される一極性の第６のＭＯＳＦＥＴとをさらに備えるものとする。
【００１８】
請求項３の発明によると、不定電位点の電圧がリークなどの影響を受けて上昇または下降する場合に生じる恐れがある第１のＭＯＳＦＥＴや第３のＭＯＳＦＥＴの耐圧破壊を防ぐことができる。
【００１９】
また、請求項４の発明は、請求項３に記載の振幅拡大回路において、前記第２のインバータ回路と前記中間電源線との間に接続されるものであり、ソースが前記第２のインバータ回路の低電位側電源ノードに接続され、ドレインが前記中間電源線に接続され、ゲートが前記第２の直流電源線に接続される逆極性の第７のＭＯＳＦＥＴをさらに備えるものとする。
【００２０】
また、請求項５の発明は、請求項３に記載の振幅拡大回路において、前記第５のＭＯＳＦＥＴと前記中間電源線との間に接続されるものであり、ソースが前記第５のＭＯＳＦＥＴのソースに接続され、ドレインが前記中間電源線に接続され、ゲートが前記第２の直流電源線に接続される逆極性の第８のＭＯＳＦＥＴをさらに備えるものとする。
【００２１】
上記請求項４や請求項５の発明によると、各逆極性のＭＯＳＦＥＴのソース及びドレインを通常と逆方向に接続するため、中間電源線から第２の直流電源線に電流が逆流することを防ぐことができる。
【００２２】
また、請求項６の発明は、請求項３に記載の振幅拡大回路とレベルシフト回路とを備え、前記レベルシフト回路は、前記第１の直流電源線と、前記第２の直流電源線と、前記中間電源線と、前記第１のパルス信号を入力とし、前記第１の直流電源線と前記中間電源線とからの電源供給により動作する第３のインバータ回路と、前記第２の直流電源線と前記中間電源線とからの電源供給により動作する第４のインバータ回路と、アノードが前記中間電源線に接続され、カソードが前記第４のインバータ回路の入力ノードに接続される第１のダイオードと、前記第３のインバータ回路の出力ノードと前記第４のインバータ回路の入力ノードとの間に接続されるキャパシタとを備え、前記第４のインバータ回路の出力が前記第２のインバータ回路への入力となるものとする。
【００２３】
請求項６の発明によると、後段に接続されるプッシュプル回路におけるパワースイッチング素子を十分に駆動させるために必要な第２の電位の約半分である第１の電位程度の低耐圧素子のみを用いて、第１の電位の約２倍の第２の電位を出力することを可能とするプリドライブ回路を実現できる。
【００２４】
また、請求項７の発明は、請求項６に記載のプリドライブ回路において、前記レベルシフト回路は、前記第４のインバータ回路と前記中間電源線との間に接続されるものであり、ソースが前記第４のインバータ回路の低電位側電源ノードに接続され、ドレインが前記中間電源線に接続され、ゲートが前記第２の直流電源線に接続される逆極性の第９のＭＯＳＦＥＴと、前記第１のダイオードのアノードと前記中間電源線との間に接続されるものであり、ソースが前記第１のダイオードのアノードに接続され、ドレインが前記中間電源線に接続され、ゲートが前記第２の直流電源線に接続される逆極性の第１０のＭＯＳＦＥＴとをさらに備えるものとする。
【００２５】
請求項７の発明によると、第９及び第１０ＭＯＳＦＥＴのソース及びドレインを通常と逆方向に接続するため、レベルシフト回路において、中間電源線から第２の直流電源線に電流が逆流することを防ぐことができるプリドライブ回路を実現できる。
【００２６】
また、請求項８の発明は、請求項６または請求項７のいずれか１項に記載のプリドライブ回路において、前記レベルシフト回路は、前記中間電源線と、前記第４のインバータ回路の入力ノードとの間に接続され、ゲートが前記第２の直流電源線に接続される高抵抗として働く第１１のＭＯＳＦＥＴをさらに備えるものとする。
【００２７】
また、請求項９の発明は、請求項６または請求項７のいずれか１項に記載のプリドライブ回路において、前記レベルシフト回路は、前記第２の直流電源線と、前記第４のインバータ回路の入力ノードとの間に接続され、ゲートが前記中間電源線に接続される高抵抗として働く第１２のＭＯＳＦＥＴをさらに備えるものとする。
【００２８】
上記請求項８や請求項９の発明によると、第４のインバータを貫通電流が通過することを防ぐことができる。
【００２９】
また、請求項１０の発明は、請求項１または請求項３のいずれか１項に記載の振幅拡大回路とプッシュプル回路とを備え、前記プッシュプル回路は、所定の電源線と前記第１の直流電源線との間に接続され、前記振幅拡大回路における出力端子からの出力信号をゲートに受ける第１のパワースイッチング素子と、前記第１のパワースイッチング素子と前記第１の直流電源線との間に接続され、前記第１のパルス信号をゲートに受ける第２のパワースイッチング素子とを備え、前記第１のパワースイッチング素子と前記第２のパワースイッチング素子との共通接続ノードを出力端子とするものとする。
【００３０】
請求項１０の発明によると、プッシュプル回路におけるパワースイッチング素子を十分に駆動させるために必要な第２の電位の約半分である第１の電位程度の低耐圧素子のみを用いて、振幅拡大回路から第１の電位の約２倍の第２の電位をプッシュプル回路に出力することを可能とするドライブ回路を実現できる。
【００３１】
【発明の実施の形態】
以下本発明の各実施形態について、図面を参照しながら説明する。なお、以下の各実施形態で参照する図面相互間において、同一または相当する部分には同一の符号を付しており、その詳細な説明は繰り返さない。
【００３２】
（第１の実施形態）
図１は第１の実施形態に係るPWMドライブ回路を説明するための図である。図１に示すPWMドライブ回路は、レベルシフト回路１と、振幅拡大回路２と、ドライブ段回路であるプッシュプル回路３とを有している。また、PWMドライブ回路の外部には、図１に示すように、レベルシフト回路１、振幅拡大回路２、及びプッシュプル回路３を制御する制御回路４と、直流電圧VDDを供給するVDD電源線５と、直流電圧VH（第２の電位に対応する）を供給するVH電源線６（第２の直流電源線に対応する）と、直流電圧VM（中間電位に対応する）を供給するVM電源線７（中間電源線に対応する）と、接地点に接続された接地線（第１の直流電源線に対応する）と、モータやアクチュエータ等の負荷８とが備えられている。ここで、VM電源線７にはVDD電源線５と同じ直流電圧VDDが印加され、VH電源線６には直流電圧VMの約２倍の電圧が印加される。なお、本発明では、レベルシフト回路１と振幅拡大回路２とを有する回路をプリドライブ回路と呼び、また、このプリドライブ回路とプッシュプル回路３とを有する回路をドライブ回路と呼んでいる。
【００３３】
レベルシフト回路１は、CMOSインバータ回路９及び１０（それぞれ第３及び第４のインバータ回路に対応する）、キャパシタ１１及び１２、ダイオード１３（第１のダイオードに対応する）及び１４を有している。なお、本図では、CMOSインバータ回路９の出力端子（ノード）とインバータ回路１０の入力端子（ノード）との間に２個のキャパシタ１１及び１２が直列接続されているが、キャパシタの直列接続段数は３段以上でもよいし、高耐圧のキャパシタを用いる場合は１個であってもよい。
【００３４】
振幅拡大回路２は、CMOSインバータ回路１５及び１６（それぞれ第２及び第１のインバータ回路に対応する）、PチャンネルMOSFET１７及び１８（それぞれ一極性の第１及び第２のMOSFETに対応する）、NチャンネルMOSFET１９及び２０（それぞれ逆極性の第４及び第３のMOSFETに対応する）を有している。
【００３５】
プッシュプル回路３は、直流電圧VMと同じ電圧レベルの直流電圧VXを供給する主回路直流電源線２１（所定の電源線に対応する）、パワースイッチング素子であるNチャンネルMOSFET２２及び２３（それぞれ第１及び第２のパワースイッチング素子に対応する）を有する。なお、プッシュプル回路３は上記従来例の構成と同様である。
【００３６】
以上のように構成された本実施形態に係るPWMドライブ回路の動作について以下に説明する。
【００３７】
第１に、レベルシフト回路１の動作を説明する。
【００３８】
全ての素子の耐圧が直流電圧VMを満たす程度であることを前提とするので、いきなり直流電圧VHを印加する前に、まず低電圧である直流電圧VMを印加する。直流電圧VMが印加されると、電流がダイオード１３を通ってキャパシタ１１及び１２へ流れ、電荷がチャージされる。ダイオード１３の電圧降下分を電圧VDとすると、A点の電位は（VM−VD）となる。この後に高電圧の直流電圧VHを印加する。
【００３９】
上記直流電圧VHの印加後、制御回路４からのVDD振幅のパルス信号（第１のパルス信号に対応する）がCMOSインバータ回路９へ入力される。CMOSインバータ回路９への入力が"H"レベルのとき、A点には、電圧VMからダイオード１３の順方向降下電圧VD分だけ差し引いた電圧（VM−VD）が充電される。CMOSインバータ回路１０は電圧（VM−VD）を入力して電圧VHを出力する。ここで電圧VDは、A点の充電終了時における充電電流が十分小さくなるので、通常0.7Vよりも十分小さくなる。一方、CMOSインバータ回路９への入力が"L"レベルのとき、電圧（VM−VD）をCMOSインバータ回路９の出力電圧VMで昇圧するので、A点の電位は（VH−VD）となり、インバータ回路１０は電圧VMを出力する。なお、ダイオード１４は、A点の電位がスパイクノイズの重畳などによって電圧VHよりも過大に上昇することを抑制するためのダイオードである。
【００４０】
次に、レベルシフト回路１の上記動作において、各素子の各端子間にかかる電圧の範囲について説明する。
【００４１】
CMOSインバータ回路９はVM電源線７とGND（接地線）との間に接続されているので、電位差VMの範囲で動作する。CMOSインバータ回路１０はVH電源線６とVM電源線７との間に接続されているので、ソース・ドレイン間にかかる電位差はVM以下である。ダイオード１３はアノード側をVM電源線７に接続しており、キャパシタが昇圧動作をした場合でも、A点の電位、すなわちカソード側の電位は（VH−VD）までしか上昇しないので、アノード・カソード間にかかる電位差はVM以下である。キャパシタ１１及び１２には最大（VH−VD）の電位差がかかるが、２つのキャパシタが直列に接続されているので、各キャパシタ１１及び１２にかかる電圧はその半分の電圧VM以下である。
【００４２】
以上のように、各素子の耐圧が電圧VMを満たす程度の低耐圧素子のみを用いて、入力される信号のレベルシフトを可能にする。
【００４３】
第２に、振幅拡大回路２の動作について説明する。
【００４４】
上記の通り、レベルシフト回路１のCMOSインバータ回路１０は、電圧VMと電圧VHとの間で振動するパルスにレベルシフトされた信号（第２のパルス信号に対応する）を出力する。CMOSインバータ回路１５はこの信号を入力する。また、CMOSインバータ回路１６は制御回路４からのVDD振幅のパルス信号が入力される。
【００４５】
ここで、CMOSインバータ回路１５に電圧VHレベルの信号が入力されるとともに、CMOSインバータ回路１６に電圧VMレベルの信号が入力される場合を考える。この場合、CMOSインバータ回路１５は電圧VMを出力し、CMOSインバータ回路１６は０Vを出力するので、MOSFET１７はオンとなり、MOSFET２０はオフとなる。従って、B点の電位は電圧VHとなり、MOSFET１８もオンとなるので、振幅拡大回路２の出力であるC点の電位は電圧VHとなる。
【００４６】
同様に、CMOSインバータ回路１５に電圧VMレベルの信号が入力されるとともに、CMOSインバータ回路１６に０Vの信号が入力される場合を考える。この場合、CMOSインバータ回路１５は電圧VHを出力し、CMOSインバータ回路１６は電圧VMを出力するので、MOSFET１７はオフとなり、MOSFET２０はオンとなる。従って、D点の電位はほぼ０Vとなり、MOSFET１９もオンとなるので、振幅拡大回路２の出力であるC点の電位はほぼ０Vとなる。
【００４７】
このように、振幅拡大回路２は、レベルシフト回路１と制御回路４からの入力に応じて０Vまたは電圧VHの電圧を出力する。
【００４８】
次に、振幅拡大回路２の上記動作において、各素子の各端子間にかかる電圧の範囲について説明する。
【００４９】
CMOSインバータ回路１６はVM電源線７とGNDとの間に接続されているので、電位差VM以下の出力振幅で動作する。またCMOSインバータ回路１５はVH電源線６とVM電源線７との間に接続されているので、各端子間にかかる電位差はVM以下である。また、MOSFET１７、１８、１９、及び２０は、上記動作の説明の通り、各素子の端子間にかかる電位差VM以下の範囲で動作する。
【００５０】
以上のように、各素子の耐圧が電圧VMを満たす程度の低耐圧素子のみを用いて、入力される信号の振幅を拡大して０Vと電圧VHとを出力することを可能にする。
【００５１】
上記した振幅拡大回路２の出力を用いてプッシュプル回路３におけるパワースイッチング素子のMOSFET２２（第１のパワースイッチング素子に対応する）を完全導通させて駆動制御する場合、振幅拡大回路２の出力電圧VHは主回路直流電源線２１の電圧VXにMOSFET２２の閾値電圧VTを加えた値（VX+VT）を十分に上回る電圧であることが要求される。そして、これを満たす電圧VHが電圧VMの２倍以内で実現するのであれば、回路を構成する全素子内の各端子間に必要とされる耐圧は電圧VM以内となるので、低耐圧素子のみでレベルシフト回路及び振幅拡大回路を実現できることになる。実際にこのような条件下での応用用途は多い。
【００５２】
すなわち、本実施形態によると、耐圧が電圧VMの低耐圧素子のみを用いて、レベルシフト回路及び電圧VMの約２倍の電圧VHを出力できる振幅拡大回路を実現できる。また、レベルシフト回路１及び振幅拡大回路２を有するプリドライブ回路、さらにはプリドライブ回路及びプッシュプル回路３を有するドライブ回路を実現できる。このため、論理回路全般において、各素子に必要な耐圧の約２倍振幅の出力を外部に出力できるインターフェス回路として用いることが可能である。また、電圧VHレベルを出力できる振幅拡大回路によって、プッシュプル回路３の上アーム側のNチャンネルMOSFET２２を完全導通させて、主回路直流電源の電圧VXと０Vとの間をフルスイングする出力振幅で駆動することができる。さらに、パワースイッチング素子面積の節約の観点に立っても、パワースイッチング素子に電圧VM程度の必要最小限の耐圧を持たせる設計で足りるので、パワースイッチング素子の面積を必要最小限まで縮小することが可能となる。
【００５３】
（第２の実施形態）
図２は第２の実施形態に係るドライブ回路を説明するための図である。
【００５４】
図２においては上記図１と比較して以下の回路が追加されている。すなわち、振幅拡大回路２において、PチャンネルMOSFET２４（一極性の第６のMOSFETに対応する）とNチャンネルMOSFET２５（逆極性の第５のNチャンネルMOSFETに対応する）とを追加している。以下にこれら追加回路のはたらきを説明する。
【００５５】
上記の通り、レベルシフト回路１のCMOSインバータ回路１０は、電圧VHと電圧VMとの間で振動するパルスにレベルシフトされた信号を出力する。CMOSインバータ回路１５はこの信号が入力される。また、CMOSインバータ回路１６は制御回路４からVDD振幅のパルス信号が入力される。
【００５６】
CMOSインバータ回路１５に電圧VHレベルの信号が入力されるとともに、CMOSインバータ回路１６に電圧VMレベルの信号が入力される場合を考える。この場合、CMOSインバータ回路１５は電圧VMを出力し、CMOSインバータ回路１６は０Vを出力するので、MOSFET１７はオンとなり、MOSFET２０はオフとなる。従って、B点の電位は電圧VHとなり、MOSFET１８もオンとなるので、振幅拡大回路２の出力であるC点の電位は電圧VHとなる。
【００５７】
このとき、MOSFET２０はオフしているため、D点の電位が不定電位となってしまい、リーク等の影響でD点の電位がVH電源線６の電源電圧VHに向かって電位上昇する場合は、低耐圧素子であるMOSFET２０にその耐圧をオーバーする電圧がかかって、MOSFET２０を破壊する恐れがある。これを防止するために抵抗成分の十分大きい、すなわちゲート長が長いMOSFET２４を用いて微小電流を流して、D点の電位を電圧VMに固定する。これにより、MOSFET２０の各端子間にかかる電圧差を電圧VM程度に抑えられるので、MOSFET２０の耐圧破壊を防ぐことができる。
【００５８】
同様に、CMOSインバータ回路１５に電圧VMレベルの信号が入力されるとともに、CMOSインバータ回路１６に０Vの信号が入力される場合を考える。CMOSインバータ回路１５は電圧VHを出力し、CMOSインバータ回路１６は電圧VMを出力するので、MOSFET１７はオフとなり、MOSFET２０はオンとなる。従って、D点の電位は０Vとなり、MOSFET１９もオンとなるので、振幅拡大回路２の出力であるC点の電位は０Vとなる。
【００５９】
このときも同様に、MOSFET１７はオフしているため、B点の電位が不定電位となってしまい、リーク等の影響でB点電位が０Vに向かって電位降下した場合は、MOSFET１７を破壊する恐れがある。これを防止するためにゲート長が長いMOSFET２５を用いて微小電流を流して、B点の電位を電圧VMに固定する。これにより、MOSFET１７の各端子間にかかる電圧差を電圧VM程度に抑えられるので、MOSFET１７の耐圧破壊を防ぐことができる。
【００６０】
このように、振幅拡大回路２は、B点及びD点の不定電位がリークなどの影響によって変動する場合に生じる恐れのある耐圧破壊を防止しつつ、レベルシフト回路１と制御回路４からの入力に応じて０Vまたは電圧VHを出力することができる。
【００６１】
なお、本実施形態では、上記耐圧破壊を防止するためにMOSFET２４及び２５を用いる場合について説明したが、抵抗体を用いても同様に実施可能である。
【００６２】
次に、振幅拡大回路２の上記動作において、各素子の各端子間にかかる電圧の範囲について説明する。
【００６３】
CMOSインバータ回路１６は、VM電源線７とGNDとの間に接続されているので、電位差VM以下の範囲で動作する。また、CMOSインバータ回路１５は、VH電源線６とVM電源線７との間に接続されているので、端子間にかかる電位差はVM以下である。MOSFET２４及び２５は、上記の通り、高インピーダンスの浮遊状態におけるB点及びD点の電位を電圧VMへ緩く固定するように動作するため、MOSFET１７、１８、１９、２０、２４、及び２５の各ゲート・ソース間、ゲート・ドレイン間にかかる電位差は電圧VM程度である。
【００６４】
このように、各素子の耐圧が電圧VMを満たす程度の低耐圧素子のみを用いて、入力される信号の振幅を拡大して０Vと電圧VHを出力することができる。
【００６５】
以上のように本実施形態によると、不定電位点がリークなどの影響で電圧上昇または電圧降下するのを抑えて、MOSFETの耐圧破壊を防ぐとともに、耐圧が電圧VMの低耐圧素子のみを用いて、レベルシフト回路１及び電圧VMの約２倍の電圧VHを出力できる振幅拡大回路２を実現できる。また、レベルシフト回路１及び振幅拡大回路２を有するプリドライブ回路、さらにはプリドライブ回路及びプッシュプル回路３を有するドライブ回路を実現できる。このため、第１の実施形態と同様に、論理回路全般において、各素子に必要な耐圧の約２倍の出力振幅を外部に出力できるインターフェス回路として用いることが可能である。また、電圧VHレベルを出力できる振幅拡大回路によって、プッシュプル回路３の上アーム側のNチャンネルMOSFET２２を完全導通させて、主回路直流電源の電圧VXと０Vとの間をフルスイングして駆動することができる。さらに、パワースイッチング素子面積を節約する観点に立っても、パワースイッチング素子に電圧VM程度の必要最小限の耐圧を持たせる設計で足りるので、パワースイッチング素子の面積を必要最小限まで縮小することが可能となる。
【００６６】
（第３の実施形態）
図３は第３の実施形態に係るPWMドライブ回路を説明するための図である。
【００６７】
図３では、図２に対して、NチャンネルMOSFET２６、２７、２８、及び２９（それぞれ逆極性の第９、第７、第８、及び第１０のNチャンネルMOSFETに対応する）が追加されている。また同図には、各MOSFET及び各インバータの寄生ダイオードを明示している。なお、本寄生ダイオードの位置は、NチャンネルMOSFETのPウェル電位とP型基板との間にN型層を形成したプロセスや、絶縁分離プロセスもしくはＳＯＩプロセスを利用して各NチャンネルMOSFETのPウェル電位を独立に扱える場合を想定したものとなっている。
【００６８】
上記の通り、破壊防止のために電源電圧の印加の順番として、まずVM電源線７に電源電圧VMを印加してからVH電源線６に電源電圧VHの印加を行う。VM電源線７にのみ電圧が印加されて、VH電源線６には電圧が印加されていない状態において、CMOSインバータ回路１０及び１５を構成するMOSFETの寄生ダイオードを介して、またはダイオード１３及び１４を介して、またはNチャンネルMOSFET２５及びPチャンネルMOSFET１７の寄生ダイオードを介して、VM電源線７からVH電源線６へ電流が流れてしまう場合がある。
【００６９】
これらを防止する目的でNチャンネルMOSFET２６、２７、２８、及び２９をVM電源線７とCMOSインバータ回路１０、１５、NチャンネルMOSFET２５、さらにダイオード１３との間に挿入し、各ソース端子をCMOSインバータ回路１０、１５、NチャンネルMOSFET２５、さらにダイオード１３の低電位側の端子に、各ゲート端子をVH電源線６に、各ドレイン端子をVM電源線７に接続する。次に、VH電源線６に電圧が印加されたとき、NチャンネルMOSFET２６、２７、２８、及び２９は、そのゲート端子に電圧VHが入力されることになり、電圧VHが印加されている間は常にオン状態となる。NチャンネルMOSFET２６、２７、２８、及び２９がオンになると、ドレイン・ソース間の電位差が無くなるので、VM電源線７からVH電源線６へ電流が流れることなく、CMOSインバータ回路１０、１５、NチャンネルMOSFET２５、及びダイオード１３は上記図２で説明した場合と同様に動作する。なお、この場合のNチャンネルMOSFET２６、２７、２８、及び２９に必要な耐圧は電圧VM程度でよい。
【００７０】
このように、ソース及びドレインを通常と逆方向に接続するNチャンネルMOSFET２６、２７、２８、及び２９を新たに設けることによって、VM電源線７からVH電源線６に電流が逆流することを防ぐことができる。
【００７１】
また、インバータ回路９に対する制御回路４からのパルス信号の入力が停止し、長時間経過した際に、インバータ回路１０の入力端子の電圧が不定になる場合を考える。この場合、A点の電位は電圧VHと電圧VMとの中間電位になる可能性があり、するとインバータ回路１０を介してVH電源線６からVM電源線７に貫ける貫通電流が流れる。
【００７２】
図４は上記貫通電流を避けるためのレベルシフト回路１の回路例を示す図である。図４（ａ）に示すレベルシフト回路１では、ゲート長をゲート幅に対して十分に長くすることによって、極めて高いオン抵抗を有するMOS抵抗として働くように設計されたNチャンネルMOSFET３０（逆極性の第１１のMOSFETに対応する）を追加している。この場合、A点の電位はパルス信号の入力が長時間停止したときに、電圧VMレベルに緩く固定されるので、貫通電流の発生を防止できる。
【００７３】
一方、図４（ｂ）に示すレベルシフト回路１では、上記と同様にMOS抵抗として働くPチャンネルMOSFET３１（一極性の第１２のMOSFETに対応する）を追加することによって、A点の電位はパルス信号の入力が長時間停止したときに、電圧VHレベルに固定されるので、貫通電流の発生を防止できる。
【００７４】
なお、パルス信号の入力が停止したときには、振幅拡大回路２のPチャンネルMOSFET１７がオフとなるように、PチャンネルMOSFET１７のゲート・ソース間にMOS抵抗を挿入しておけば、NチャンネルMOSFET２０がオンとなっても上記MOSFET１７、１８、１９、及び２０の耐圧破壊を予め避けることができる。また、これらのMOSFET３０及び３１は極めて高い抵抗として作用するものであるので、原理的にMOSFETの代わりに抵抗を用いてもよいことは言うまでもない。
【００７５】
また、プッシュプル回路３における上アーム側のNチャンネルMOSFET２２のソース端子が事故で接地短絡された場合を考える。この場合、NチャンネルMOSFET２２の破壊を防ぐためには、NチャンネルMOSFET２２のゲート・ソース間の電位差がVM程度を越えた場合に、C点の電位を"L"レベルまたは高インピーダンス状態にする論理回路を振幅拡大回路２のPチャンネルMOSFET１７の前段に追加すればよい。
【００７６】
なお、上述した各実施形態では、接地線（低電位側電源線）を接地点（GND）に接続し、VH電源線６に最高電位を与える事例で説明したが、本発明はこれに限られるものではなく、低電位側電源線にマイナス電源を接続し、VM電源線７を接地点（GND）に接続し、VH電源線６にプラス電源に接続して実施しても構わない。
【００７７】
さらには、VH電源線６にマイナス電源を接続し、接地線（低電位側電源線）を接地点（GND）に接続し、VH電源線６の電位と接地電位との電位差の約半分の電位をVM電源線７に与えても構わない。ただし、上述した実施形態におけるMOSFETの極性を交互に入れ替える、すなわち、PチャンネルMOSFETとNチャンネルMOSFETとを交互に入れ替える必要が生じるが、本発明を応用することが可能であり、この場合、接地線に最高電位が与えられ、VH電源線６に最低電位が与えられることになる。
【００７８】
【発明の効果】
上述のように、本発明の振幅拡大回路によると、プッシュプル回路におけるパワースイッチング素子を十分に駆動させるために必要な直流電圧VHの約半分の低耐圧素子のみを用いて、電圧VMの約２倍の直流電圧VHを出力することができる。
【図面の簡単な説明】
【図１】 第１の実施形態に係るPWMドライブ回路を説明するための図である。
【図２】 第２の実施形態に係るPWMドライブ回路を説明するための図である。
【図３】 第３の実施形態に係るPWMドライブ回路を説明するための図である。
【図４】 レベルシフト回路の変形例を説明するための図である。
【図５】 従来のPWMドライブ回路を説明するための図である。
【符号の説明】
１ レベルシフト回路
２ 振幅拡大回路
３ プッシュプル回路
４ 制御回路
５ VDD電源線
６ VH電源線（第２の直流電源線）
７ VM電源線（中間電源線）
８ 負荷
９ CMOSインバータ回路（第３のインバータ回路）
１０ CMOSインバータ回路（第４のインバータ回路）
１１、１２ キャパシタ
１３ ダイオード（第１のダイオード）
１５ CMOSインバータ回路（第２のインバータ回路）
１６ CMOSインバータ回路（第１のインバータ回路）
１７ PチャンネルMOSFET（第１のMOSFET）
１８ PチャンネルMOSFET（第２のMOSFET）
１９ NチャンネルMOSFET（第４のMOSFET）
２０ NチャンネルMOSFET（第３のMOSFET）
２１ 主回路直流電源線
２２ NチャンネルMOSFETパワー素子（第１のパワースイッチング素子）
２３ NチャンネルMOSFETパワー素子（第２のパワースイッチング素子）
２４ PチャンネルMOSFET（第６のMOSFET）
２５ NチャンネルMOSFET（第５のMOSFET）
２６ NチャンネルMOSFET（第９のMOSFET）
２７ NチャンネルMOSFET（第７のMOSFET）
２８ NチャンネルMOSFET（第８のMOSFET）
２９ NチャンネルMOSFET（第１０のMOSFET）
３０ NチャンネルMOSFET（第１１のMOSFET）
３１ PチャンネルMOSFET（第１２のMOSFET）
Claims (10)
- 第１の電位が与えられる第１の直流電源線と、
第２の電位が与えられる第２の直流電源線と、
前記第１の電位と前記第２の電位との間の中間電位が与えられる中間電源線と、
前記第１の電位と前記中間電位との間で変化する第１のパルス信号を入力とし、前記第１の直流電源線及び中間電源線からの電源供給により動作する第１のインバータ回路と、
前記第１のパルス信号のレベルシフトを行って前記第２の電位と前記中間電位との間で変化する第２のパルス信号を出力するレベルシフト回路の出力信号を入力とし、前記第２の直流電流源線及び中間電源線からの電源供給により動作する第２のインバータ回路と、
前記第２の直流電源線と前記第１の直流電源線との間に接続され、前記第２のインバータからの出力信号をゲートに受ける一極性の第１のＭＯＳＦＥＴと、
前記第１のＭＯＳＦＥＴと前記第１の直流電源線との間に接続され、ゲートが前記中間電源線に接続される一極性の第２のＭＯＳＦＥＴと、
前記第２のＭＯＳＦＥＴと前記第１の直流電源線との間に接続され、前記第１のインバータ回路からの出力信号をゲートに受ける逆極性の第３のＭＯＳＦＥＴと、
前記第２のＭＯＳＦＥＴと前記第３のＭＯＳＦＥＴとの間に接続され、ゲートが前記中間電源線に接続される逆極性の第４のＭＯＳＦＥＴとを備え、
前記第２のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴとの共通接続ノードを出力端子とする
ことを特徴とする振幅拡大回路。 - 請求項１に記載の振幅拡大回路において、
前記第１の直流電源線と前記中間電源線との間に与えられる電源電圧とほぼ同じ電源電圧が前記中間電源線と前記第２の直流電源線との間に与えられる
ことを特徴とする振幅拡大回路。 - 請求項１または請求項２のいずれか１項に記載に記載の振幅拡大回路において、
前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴとの共通接続ノードと、前記中間電源線との間に接続され、ゲートが前記第２の直流電線源に接続される逆極性の第５のＭＯＳＦＥＴと、
前記第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴとの共通接続ノードと、前記中間電源線との間に接続され、ゲートが前記第１の直流電源線に接続される一極性の第６のＭＯＳＦＥＴとをさらに備える
ことを特徴とする振幅拡大回路。 - 請求項３に記載の振幅拡大回路において、
前記第２のインバータ回路と前記中間電源線との間に接続されるものであり、ソースが前記第２のインバータ回路の低電位側電源ノードに接続され、ドレインが前記中間電源線に接続され、ゲートが前記第２の直流電源線に接続される逆極性の第７のＭＯＳＦＥＴをさらに備える
ことを特徴する振幅拡大回路。 - 請求項３に記載の振幅拡大回路において、
前記第５のＭＯＳＦＥＴと前記中間電源線との間に接続されるものであり、ソースが前記第５のＭＯＳＦＥＴのソースに接続され、ドレインが前記中間電源線に接続され、ゲートが前記第２の直流電源線に接続される逆極性の第８のＭＯＳＦＥＴをさらに備える
ことを特徴とする振幅拡大回路。 - 請求項３に記載の振幅拡大回路とレベルシフト回路とを備え、
前記レベルシフト回路は、
前記第１の直流電源線と、
前記第２の直流電源線と、
前記中間電源線と、
前記第１のパルス信号を入力とし、前記第１の直流電源線と前記中間電源線とからの電源供給により動作する第３のインバータ回路と、
前記第２の直流電源線と前記中間電源線とからの電源供給により動作する第４のインバータ回路と、
アノードが前記中間電源線に接続され、カソードが前記第４のインバータ回路の入力ノードに接続される第１のダイオードと、
前記第３のインバータ回路の出力ノードと前記第４のインバータ回路の入力ノードとの間に接続されるキャパシタとを備え、
前記第４のインバータ回路の出力が前記第２のインバータ回路への入力となることを特徴するプリドライブ回路。 - 請求項６に記載のプリドライブ回路において、
前記レベルシフト回路は、
前記第４のインバータ回路と前記中間電源線との間に接続されるものであり、ソースが前記第４のインバータ回路の低電位側電源ノードに接続され、ドレインが前記中間電源線に接続され、ゲートが前記第２の直流電源線に接続される逆極性の第９のＭＯＳＦＥＴと、
前記第１のダイオードのアノードと前記中間電源線との間に接続されるものであり、ソースが前記第１のダイオードのアノードに接続され、ドレインが前記中間電源線に接続され、ゲートが前記第２の直流電源線に接続される逆極性の第１０のＭＯＳＦＥＴとをさらに備える
ことを特徴とするプリドライブ回路。 - 請求項６または請求項７のいずれか１項に記載のプリドライブ回路において、
前記レベルシフト回路は、
前記中間電源線と、前記第４のインバータ回路の入力ノードとの間に接続され、ゲートが前記第２の直流電源線に接続される高抵抗として働く第１１のＭＯＳＦＥＴをさらに備える
ことを特徴とするプリドライブ回路。 - 請求項６または請求項７のいずれか１項に記載のプリドライブ回路において、
前記レベルシフト回路は、
前記第２の直流電源線と、前記第４のインバータ回路の入力ノードとの間に接続され、ゲートが前記中間電源線に接続される高抵抗として働く第１２のＭＯＳＦＥＴをさらに備える
ことを特徴とするプリドライブ回路。 - 請求項１または請求項３のいずれか１項に記載の振幅拡大回路とプッシュプル回路とを備え、
前記プッシュプル回路は、
所定の電源線と前記第１の直流電源線との間に接続され、前記振幅拡大回路における出力端子からの出力信号をゲートに受ける第１のパワースイッチング素子と、
前記第１のパワースイッチング素子と前記第１の直流電源線との間に接続され、前記第１のパルス信号をゲートに受ける第２のパワースイッチング素子とを備え、
前記第１のパワースイッチング素子と前記第２のパワースイッチング素子との共通接続ノードを出力端子とする
ことを特徴とするドライブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003027937A JP3681731B2 (ja) | 2002-02-20 | 2003-02-05 | ドライブ回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002042635 | 2002-02-20 | ||
| JP2002-42635 | 2002-02-20 | ||
| JP2003027937A JP3681731B2 (ja) | 2002-02-20 | 2003-02-05 | ドライブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003318714A JP2003318714A (ja) | 2003-11-07 |
| JP3681731B2 true JP3681731B2 (ja) | 2005-08-10 |
Family
ID=29551720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003027937A Expired - Fee Related JP3681731B2 (ja) | 2002-02-20 | 2003-02-05 | ドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3681731B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2571163A4 (en) | 2011-07-12 | 2014-11-19 | Asahi Kasei Microdevices Corp | CONTINUOUS VOLTAGE OUTPUT CIRCUIT AND DECODER HOUSING |
| JP6411017B2 (ja) * | 2013-09-27 | 2018-10-24 | クラリオン株式会社 | サーバ、及び、情報処理方法 |
| JP7491546B2 (ja) | 2020-02-12 | 2024-05-28 | 深▲セン▼通鋭微電子技術有限公司 | 信号出力回路及び表示装置駆動ドライバ |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0650816B2 (ja) * | 1986-07-31 | 1994-06-29 | 日本電気株式会社 | ゲ−ト回路 |
| JPS63303410A (ja) * | 1987-06-03 | 1988-12-12 | Nec Corp | 半導体集積回路装置 |
| JP3312104B2 (ja) * | 1996-12-20 | 2002-08-05 | 株式会社東芝 | 半導体装置用高耐圧プッシュプル出力回路 |
| JPH1168534A (ja) * | 1997-08-25 | 1999-03-09 | Sony Corp | 高電圧駆動回路 |
| JP3493313B2 (ja) * | 1998-12-07 | 2004-02-03 | シャープ株式会社 | 負電圧レベルシフタ回路および不揮発性半導体記憶装置 |
| JP2001238348A (ja) * | 2000-02-21 | 2001-08-31 | Nissan Motor Co Ltd | 誘導負荷用電源装置の保護回路 |
-
2003
- 2003-02-05 JP JP2003027937A patent/JP3681731B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003318714A (ja) | 2003-11-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050221 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050510 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050518 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090527 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100527 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110527 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110527 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120527 Year of fee payment: 7 |
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