JPH1168534A - 高電圧駆動回路 - Google Patents
高電圧駆動回路Info
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- JPH1168534A JPH1168534A JP9228264A JP22826497A JPH1168534A JP H1168534 A JPH1168534 A JP H1168534A JP 9228264 A JP9228264 A JP 9228264A JP 22826497 A JP22826497 A JP 22826497A JP H1168534 A JPH1168534 A JP H1168534A
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Abstract
(57)【要約】
【課題】低電圧振幅の入力信号から生成した高電圧振幅
の出力信号を次段の高電圧動作手段に付与する高電圧駆
動回路について、電圧クリップ部から直流電流が流れる
ため、高速スイッチングと消費電力低減との両立が図れ
ない。 【解決手段】２つの電源電圧線間に直列接続された相補
型の第１および第２の高耐圧トランジスタＭ１，Ｍ２を
有し、Ｍ２の制御電極が入力端子Ｖｉに接続され、Ｍ
１，Ｍ２の接続点が出力端子Ｖｏに接続されている。こ
の高耐圧トランジスタ対の制御電極間に接続されたキャ
パシタＣと、Ｍ１が接続された電源電圧線と当該Ｍ１の
制御電極との間に接続され、当該制御電極の電位をクリ
ップする電圧制限手段（例えば、それぞれダイオード接
続された低耐圧ｐＭＯＳトランジスタＭ３，Ｍ４）とを
有する。この他、電圧制限手段は互いに逆方向に並列接
続されたダイオード（及び、バイアス手段）を含む構成
としてもよい。
の出力信号を次段の高電圧動作手段に付与する高電圧駆
動回路について、電圧クリップ部から直流電流が流れる
ため、高速スイッチングと消費電力低減との両立が図れ
ない。 【解決手段】２つの電源電圧線間に直列接続された相補
型の第１および第２の高耐圧トランジスタＭ１，Ｍ２を
有し、Ｍ２の制御電極が入力端子Ｖｉに接続され、Ｍ
１，Ｍ２の接続点が出力端子Ｖｏに接続されている。こ
の高耐圧トランジスタ対の制御電極間に接続されたキャ
パシタＣと、Ｍ１が接続された電源電圧線と当該Ｍ１の
制御電極との間に接続され、当該制御電極の電位をクリ
ップする電圧制限手段（例えば、それぞれダイオード接
続された低耐圧ｐＭＯＳトランジスタＭ３，Ｍ４）とを
有する。この他、電圧制限手段は互いに逆方向に並列接
続されたダイオード（及び、バイアス手段）を含む構成
としてもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、低電圧振幅の入力
信号から生成した高電圧振幅の出力信号を次段の高電圧
動作手段に付与する高電圧駆動回路に関する。
信号から生成した高電圧振幅の出力信号を次段の高電圧
動作手段に付与する高電圧駆動回路に関する。
【０００２】
【従来の技術】従来、プラズマディスプレイの駆動用Ｉ
Ｃでは、例えば１００Ｖといった高電圧振幅の信号が必
要であり、かかる高電圧駆動信号を例えば５Ｖ程度の低
電圧信号から生成する高電圧駆動回路を入力段に備えて
いる。
Ｃでは、例えば１００Ｖといった高電圧振幅の信号が必
要であり、かかる高電圧駆動信号を例えば５Ｖ程度の低
電圧信号から生成する高電圧駆動回路を入力段に備えて
いる。
【０００３】図７は、従来の高電圧駆動回路の回路図で
ある。この高電圧駆動回路１００では、高電圧（例え
ば、１００Ｖ）の電源電圧ＶDDの供給線（ＶDD線）と接
地電位ＧＮＤの供給線（ＧＮＤ線）との間に、高耐圧ｐ
ＭＯＳトランジスタＭ１、高耐圧ｎＭＯＳトランジスタ
Ｍ２を直列接続させている。高耐圧ｎＭＯＳトランジス
タＭ２のゲートは、インバータＩＮＶを介して入力端子
Ｖｉに接続され、両高耐圧トランジスタＭ１，Ｍ２の接
続点に出力端子Ｖｏが設けられいる。また、高電圧な電
源線ＶDDと接地線ＧＮＤとの間には、高耐圧トランジス
タ対と並列に、２つの分割抵抗Ｒ１，Ｒ２と、ｎＭＯＳ
トランジスタＭ３とが直列接続されている。分割抵抗Ｒ
１，Ｒ２の中点は高耐圧ｐＭＯＳトランジスタＭ１のゲ
ートに接続され、ｎＭＯＳトランジスタＭ３のゲートは
入力端子Ｖｉに接続されている。なお各ＭＯＳトランジ
スタＭ１，Ｍ２およびＭ３の基板はソースに接続されて
いる。
ある。この高電圧駆動回路１００では、高電圧（例え
ば、１００Ｖ）の電源電圧ＶDDの供給線（ＶDD線）と接
地電位ＧＮＤの供給線（ＧＮＤ線）との間に、高耐圧ｐ
ＭＯＳトランジスタＭ１、高耐圧ｎＭＯＳトランジスタ
Ｍ２を直列接続させている。高耐圧ｎＭＯＳトランジス
タＭ２のゲートは、インバータＩＮＶを介して入力端子
Ｖｉに接続され、両高耐圧トランジスタＭ１，Ｍ２の接
続点に出力端子Ｖｏが設けられいる。また、高電圧な電
源線ＶDDと接地線ＧＮＤとの間には、高耐圧トランジス
タ対と並列に、２つの分割抵抗Ｒ１，Ｒ２と、ｎＭＯＳ
トランジスタＭ３とが直列接続されている。分割抵抗Ｒ
１，Ｒ２の中点は高耐圧ｐＭＯＳトランジスタＭ１のゲ
ートに接続され、ｎＭＯＳトランジスタＭ３のゲートは
入力端子Ｖｉに接続されている。なお各ＭＯＳトランジ
スタＭ１，Ｍ２およびＭ３の基板はソースに接続されて
いる。
【０００４】このように構成された従来の高電圧駆動回
路１００では、入力端子Ｖｉに入力される低電圧駆動信
号のレベルが“ロー（Ｌ：０Ｖ）”のときは、ｎＭＯＳ
トランジスタＭ３がオフして分割抵抗Ｒ１，Ｒ２の電流
経路が遮断され、高耐圧ｐＭＯＳトランジスタＭ１のゲ
ートに電源電圧ＶDDが印加されて高耐圧ｐＭＯＳトラン
ジスタＭ１がオフしている。また、インバータＩＮＶの
出力、即ち高耐圧ｎＭＯＳトランジスタＭ２のゲートレ
ベルが“ハイ（Ｈ：例えば５Ｖ）”で、高耐圧ｎＭＯＳ
トランジスタＭ２がオンし、このため、出力端子Ｖｏに
は“Ｌ（０Ｖ）”が出力されている。入力レベルが“Ｌ
（０Ｖ）”から“Ｈ（５Ｖ）”に切り替わると、低耐圧
ｎＭＯＳトランジスタＭ３が導通状態に遷移し、分割抵
抗に電流が流れる。このため、抵抗Ｒ１と抵抗Ｒ２の中
点の電位がそれらの分圧で決まる所定電位だけ下がり、
高耐圧ｐＭＯＳトランジスタＭ１がオンする。また、イ
ンバータＩＮＶの出力端子が“Ｌ”となり、高耐圧ｎＭ
ＯＳトランジスタＭ２が遮断して、出力端子Ｖｏの電位
が０Ｖから一気にＶDD（１００Ｖ）まで上昇する。その
後、入力レベルが“Ｈ（５Ｖ）”から“Ｌ（０Ｖ）”に
切り替わると、上記と逆に、ｎＭＯＳトランジスタＭ３
と高耐圧ｐＭＯＳトランジスタＭ１がオフ、高耐圧ｎＭ
ＯＳトランジスタＭ２がオンとなり、出力端子Ｖｏの電
位がＶDD（１００Ｖ）から一気に０Ｖまで降下する。こ
のように、本高電圧駆動回路１００では、低電圧振幅
（例えば、５Ｖ）の入力駆動信号から、電源電圧Ｖ
DD（１００Ｖ）でフルスイングする高電圧振幅の出力駆
動信号を生成することができる。
路１００では、入力端子Ｖｉに入力される低電圧駆動信
号のレベルが“ロー（Ｌ：０Ｖ）”のときは、ｎＭＯＳ
トランジスタＭ３がオフして分割抵抗Ｒ１，Ｒ２の電流
経路が遮断され、高耐圧ｐＭＯＳトランジスタＭ１のゲ
ートに電源電圧ＶDDが印加されて高耐圧ｐＭＯＳトラン
ジスタＭ１がオフしている。また、インバータＩＮＶの
出力、即ち高耐圧ｎＭＯＳトランジスタＭ２のゲートレ
ベルが“ハイ（Ｈ：例えば５Ｖ）”で、高耐圧ｎＭＯＳ
トランジスタＭ２がオンし、このため、出力端子Ｖｏに
は“Ｌ（０Ｖ）”が出力されている。入力レベルが“Ｌ
（０Ｖ）”から“Ｈ（５Ｖ）”に切り替わると、低耐圧
ｎＭＯＳトランジスタＭ３が導通状態に遷移し、分割抵
抗に電流が流れる。このため、抵抗Ｒ１と抵抗Ｒ２の中
点の電位がそれらの分圧で決まる所定電位だけ下がり、
高耐圧ｐＭＯＳトランジスタＭ１がオンする。また、イ
ンバータＩＮＶの出力端子が“Ｌ”となり、高耐圧ｎＭ
ＯＳトランジスタＭ２が遮断して、出力端子Ｖｏの電位
が０Ｖから一気にＶDD（１００Ｖ）まで上昇する。その
後、入力レベルが“Ｈ（５Ｖ）”から“Ｌ（０Ｖ）”に
切り替わると、上記と逆に、ｎＭＯＳトランジスタＭ３
と高耐圧ｐＭＯＳトランジスタＭ１がオフ、高耐圧ｎＭ
ＯＳトランジスタＭ２がオンとなり、出力端子Ｖｏの電
位がＶDD（１００Ｖ）から一気に０Ｖまで降下する。こ
のように、本高電圧駆動回路１００では、低電圧振幅
（例えば、５Ｖ）の入力駆動信号から、電源電圧Ｖ
DD（１００Ｖ）でフルスイングする高電圧振幅の出力駆
動信号を生成することができる。
【０００５】
【発明が解決しようとする課題】しかし、この従来の高
電圧駆動回路１００では、ｐＭＯＳ（負荷）側の駆動が
抵抗分割Ｒ１，Ｒ２の分圧により行われていることか
ら、スイッチング速度を上げようと抵抗値を小さくする
と消費電力が多くなり、逆に抵抗値を大きくすると、ス
イッチング速度が低下し、また、高抵抗とする必要から
ＩＣのチップ面積が増大するといった不利益がある。
電圧駆動回路１００では、ｐＭＯＳ（負荷）側の駆動が
抵抗分割Ｒ１，Ｒ２の分圧により行われていることか
ら、スイッチング速度を上げようと抵抗値を小さくする
と消費電力が多くなり、逆に抵抗値を大きくすると、ス
イッチング速度が低下し、また、高抵抗とする必要から
ＩＣのチップ面積が増大するといった不利益がある。
【０００６】本発明は、このような実情に鑑みてなさ
れ、電力消費を抑えながらもスイッチングが速くできる
構成の高電圧駆動回路を提供することを目的とする。
れ、電力消費を抑えながらもスイッチングが速くできる
構成の高電圧駆動回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の高電
圧駆動回路は、低電圧振幅の入力信号から生成した高電
圧振幅の出力信号を次段の高電圧動作手段に付与する高
電圧駆動回路であって、２つの電源電圧線間に直列接続
された相補型の第１および第２の高耐圧トランジスタか
ら構成され、第２の高耐圧トランジスタの制御電極が入
力端子に接続され、第１および第２の高耐圧トランジス
タの接続点が出力端子に接続されている高耐圧トランジ
スタ対と、前記高耐圧トランジスタ対の制御電極間に接
続されたキャパシタと、前記第１の高耐圧トランジスタ
が接続された電源電圧線と当該第１の高耐圧トランジス
タの制御電極との間に接続され、当該制御電極の電位を
クリップする電圧制限手段とを有することを特徴とす
る。
点を解決し、上記目的を達成するために、本発明の高電
圧駆動回路は、低電圧振幅の入力信号から生成した高電
圧振幅の出力信号を次段の高電圧動作手段に付与する高
電圧駆動回路であって、２つの電源電圧線間に直列接続
された相補型の第１および第２の高耐圧トランジスタか
ら構成され、第２の高耐圧トランジスタの制御電極が入
力端子に接続され、第１および第２の高耐圧トランジス
タの接続点が出力端子に接続されている高耐圧トランジ
スタ対と、前記高耐圧トランジスタ対の制御電極間に接
続されたキャパシタと、前記第１の高耐圧トランジスタ
が接続された電源電圧線と当該第１の高耐圧トランジス
タの制御電極との間に接続され、当該制御電極の電位を
クリップする電圧制限手段とを有することを特徴とす
る。
【０００８】前記電圧制限手段は、好適には、ダイオー
ド接続された（低耐圧）トランジスタから構成させる
か、或いは互いに逆方向に並列接続された複数のダイオ
ードを含む構成とする。
ド接続された（低耐圧）トランジスタから構成させる
か、或いは互いに逆方向に並列接続された複数のダイオ
ードを含む構成とする。
【０００９】ダイオードを含む構成では、ダイオードの
電源電圧線側のノードを電源電圧より所定電位だけ下げ
る必要がある。このため、このノードの電位を外部から
の電圧で規定してもよいが、好ましくは、前記ダイオー
ドと前記第１の高耐圧トランジスタが接続された電源電
圧線との間にバイアス手段を有する。具体的に、前記バ
イアス手段は、電源電圧線と接地線との間に接続され、
所定の分圧比で電源電圧から降下した電圧を前記ダイオ
ードに付与する複数の分割抵抗、或いは前記電源電圧供
給線と前記ダイオードとの間に接続され、制御電極が所
定の電位にバイアスされているトランジスタから構成さ
せる。バイアス手段を構成するトランジスタの制御電極
を所定の電位にバイアスする一構成例としては、当該制
御電極を前記電源電圧線に接続させるとよい。
電源電圧線側のノードを電源電圧より所定電位だけ下げ
る必要がある。このため、このノードの電位を外部から
の電圧で規定してもよいが、好ましくは、前記ダイオー
ドと前記第１の高耐圧トランジスタが接続された電源電
圧線との間にバイアス手段を有する。具体的に、前記バ
イアス手段は、電源電圧線と接地線との間に接続され、
所定の分圧比で電源電圧から降下した電圧を前記ダイオ
ードに付与する複数の分割抵抗、或いは前記電源電圧供
給線と前記ダイオードとの間に接続され、制御電極が所
定の電位にバイアスされているトランジスタから構成さ
せる。バイアス手段を構成するトランジスタの制御電極
を所定の電位にバイアスする一構成例としては、当該制
御電極を前記電源電圧線に接続させるとよい。
【００１０】このような構成の高電圧駆動回路におい
て、前記電圧制限手段は前記第１の高耐圧トランジスタ
の制御電極の電位を所定の範囲に制限する。たとえば、
当該電圧制限手段がダイオード接続されたトランジスタ
から構成された場合、前記第１の高耐圧トランジスタの
制御電極の電位は、電源電圧を中心に高電位側、低電位
側の何れか一方が当該ダイオード接続されたトランジス
タのゲート閾値電圧、他方が当該ダイオード接続された
トランジスタと一体形成された等価ダイオードの順方向
電圧だけ変位する範囲内の電位をとる。また、並列接続
ダイオードを含む構成では、当該ダイオードの電源電圧
側の電位を中心に、高電位側、低電位側双方ともともダ
イオードの順方向電圧だけ変位する範囲内の電位をと
る。入力端子に低電圧駆動信号が印加され、その信号の
論理状態による電位変化がキャパシタを介して伝達され
る際に、この第１の高耐圧トランジスタの制御電極の電
位が、上記電位変化可能な範囲内で高電位側、低電位側
双方に振れ、しかも、その一方側で第１の高耐圧トラン
ジスタが導通し、他方側で遮断するように当該制御電極
の電位と変化幅を予め設定する。これにより、低電圧駆
動信号にもとづいて高電圧トランジスタ対を差動的に動
作させ、その中間に接続させた出力端子から、電源電圧
でフルスイングする高電圧駆動信号を得ることが可能と
なる。
て、前記電圧制限手段は前記第１の高耐圧トランジスタ
の制御電極の電位を所定の範囲に制限する。たとえば、
当該電圧制限手段がダイオード接続されたトランジスタ
から構成された場合、前記第１の高耐圧トランジスタの
制御電極の電位は、電源電圧を中心に高電位側、低電位
側の何れか一方が当該ダイオード接続されたトランジス
タのゲート閾値電圧、他方が当該ダイオード接続された
トランジスタと一体形成された等価ダイオードの順方向
電圧だけ変位する範囲内の電位をとる。また、並列接続
ダイオードを含む構成では、当該ダイオードの電源電圧
側の電位を中心に、高電位側、低電位側双方ともともダ
イオードの順方向電圧だけ変位する範囲内の電位をと
る。入力端子に低電圧駆動信号が印加され、その信号の
論理状態による電位変化がキャパシタを介して伝達され
る際に、この第１の高耐圧トランジスタの制御電極の電
位が、上記電位変化可能な範囲内で高電位側、低電位側
双方に振れ、しかも、その一方側で第１の高耐圧トラン
ジスタが導通し、他方側で遮断するように当該制御電極
の電位と変化幅を予め設定する。これにより、低電圧駆
動信号にもとづいて高電圧トランジスタ対を差動的に動
作させ、その中間に接続させた出力端子から、電源電圧
でフルスイングする高電圧駆動信号を得ることが可能と
なる。
【００１１】本発明の高電圧駆動回路では、上記スイッ
チング動作の際、第１の高電圧トランジスタの制御電極
の電位がキャパシタを介して変化し、この制御電極側の
キャパシタノードが電源電圧により高速に充放電するの
みであり、２つの電源電圧線間に電流パスが存在しない
ことから、直流電流の消費がない。
チング動作の際、第１の高電圧トランジスタの制御電極
の電位がキャパシタを介して変化し、この制御電極側の
キャパシタノードが電源電圧により高速に充放電するの
みであり、２つの電源電圧線間に電流パスが存在しない
ことから、直流電流の消費がない。
【００１２】
【発明の実施の形態】本発明の高電圧駆動回路は、バイ
ポーラトランジスタ等によっても構成できるが、以下で
は、本発明に係る高電圧駆動回路を、ＭＯＳトランジス
タで構成した場合を例に図面を参照しながら詳細に説明
する。
ポーラトランジスタ等によっても構成できるが、以下で
は、本発明に係る高電圧駆動回路を、ＭＯＳトランジス
タで構成した場合を例に図面を参照しながら詳細に説明
する。
【００１３】第１実施形態 図１は、本実施形態に係る高電圧駆動回路の回路図であ
る。この高電圧駆動回路１では、高電圧（例えば、１０
０Ｖ）の電源電圧ＶDDの供給線（ＶDD線）と共通電圧の
供給線（例えば、ＧＮＤ線）との間に、高耐圧ｐＭＯＳ
トランジスタＭ１、高耐圧ｎＭＯＳトランジスタＭ２が
直列接続されている。高耐圧ｎＭＯＳトランジスタＭ２
のゲートは、入力端子Ｖｉに接続され、両高耐圧トラン
ジスタＭ１，Ｍ２の接続点に出力端子Ｖｏが設けられい
る。
る。この高電圧駆動回路１では、高電圧（例えば、１０
０Ｖ）の電源電圧ＶDDの供給線（ＶDD線）と共通電圧の
供給線（例えば、ＧＮＤ線）との間に、高耐圧ｐＭＯＳ
トランジスタＭ１、高耐圧ｎＭＯＳトランジスタＭ２が
直列接続されている。高耐圧ｎＭＯＳトランジスタＭ２
のゲートは、入力端子Ｖｉに接続され、両高耐圧トラン
ジスタＭ１，Ｍ２の接続点に出力端子Ｖｏが設けられい
る。
【００１４】２つの高電圧トランジスタＭ１，Ｍ２のゲ
ート間には、キャパシタＣが接続されている。また、キ
ャパシタＣの前記高電圧ｐＭＯＳトランジスタ側のノー
ドＮＤと、前記高電圧な電源線ＶDDとの間には、本発明
の電圧制限手段として、ダイオード接続された低耐圧ｐ
ＭＯＳトランジスタが２段、直列接続されている。より
詳しくは、本実施形態の電圧制限手段は、ＶDD線にソー
スが接続されドレインとゲートが共通に接続された第１
の電圧クリップ用ｐＭＯＳトランジスタＭ３と、当該第
１の電圧クリップ用ｐＭＯＳトランジスタＭ３のドレイ
ンにソースが接続され、ドレインとゲートが共通化され
て前記ノードＮＤに接続された第２の電圧クリップ用ｐ
ＭＯＳトランジスタＭ４とから構成されている。なお、
図１では、この２つの電圧クリップ用ｐＭＯＳトランジ
スタＭ３，Ｍ４の等価ダイオードを符号Ｄで示してい
る。また、各電圧クリップ用ｐＭＯＳトランジスタＭ
３，Ｍ４、及び前記高電圧トランジスタＭ１，Ｍ２の基
板はソースに接続されている。
ート間には、キャパシタＣが接続されている。また、キ
ャパシタＣの前記高電圧ｐＭＯＳトランジスタ側のノー
ドＮＤと、前記高電圧な電源線ＶDDとの間には、本発明
の電圧制限手段として、ダイオード接続された低耐圧ｐ
ＭＯＳトランジスタが２段、直列接続されている。より
詳しくは、本実施形態の電圧制限手段は、ＶDD線にソー
スが接続されドレインとゲートが共通に接続された第１
の電圧クリップ用ｐＭＯＳトランジスタＭ３と、当該第
１の電圧クリップ用ｐＭＯＳトランジスタＭ３のドレイ
ンにソースが接続され、ドレインとゲートが共通化され
て前記ノードＮＤに接続された第２の電圧クリップ用ｐ
ＭＯＳトランジスタＭ４とから構成されている。なお、
図１では、この２つの電圧クリップ用ｐＭＯＳトランジ
スタＭ３，Ｍ４の等価ダイオードを符号Ｄで示してい
る。また、各電圧クリップ用ｐＭＯＳトランジスタＭ
３，Ｍ４、及び前記高電圧トランジスタＭ１，Ｍ２の基
板はソースに接続されている。
【００１５】図２は、上記第１および第２の電圧クリッ
プ用ｐＭＯＳトランジスタＭ３，Ｍ４の素子概略構成を
示す断面図である。図２中、符号２はｐ型半導体基板、
４は半導体基板２内の表面側に形成されたｎ型不純物拡
散領域（例えば、ｎウェル）である。ｎ型不純物拡散領
域４内の表面側には、ｐ型不純物が高濃度に導入された
３つのソース・ドレイン領域６ａ〜６ｃが互いに離間し
て配置されている。ソース・ドレイン領域６ａと６ｂ又
は６ｂと６ｃに挟まれた各ｎ型不純物拡散領域部分上に
は、ゲート絶縁膜８を介してゲート電極１０ａまたは１
０ｂが形成されている。また、ソース・ドレイン領域６
ａと所定距離をおいて、高濃度にｎ型不純物が導入され
たｎ型不純物拡散領域４への電圧印加用のｎ+ 不純物領
域１２が形成されている。このｎ+ 不純物領域１２と、
これに隣り合う一方端のソース・ドレイン領域６ａは配
線層で連結され、ＶDD線に接続されている。ゲート電極
１０ａと、これに他方側で隣り合うソース・ドレイン領
域６ｂとは、配線層で連結されている。ゲート電極１０
ｂと、これに他方側で隣り合うソース・ドレイン領域６
ｃとは、同様に配線層で連結され、図１の前記ノードＮ
Ｄに接続されている。
プ用ｐＭＯＳトランジスタＭ３，Ｍ４の素子概略構成を
示す断面図である。図２中、符号２はｐ型半導体基板、
４は半導体基板２内の表面側に形成されたｎ型不純物拡
散領域（例えば、ｎウェル）である。ｎ型不純物拡散領
域４内の表面側には、ｐ型不純物が高濃度に導入された
３つのソース・ドレイン領域６ａ〜６ｃが互いに離間し
て配置されている。ソース・ドレイン領域６ａと６ｂ又
は６ｂと６ｃに挟まれた各ｎ型不純物拡散領域部分上に
は、ゲート絶縁膜８を介してゲート電極１０ａまたは１
０ｂが形成されている。また、ソース・ドレイン領域６
ａと所定距離をおいて、高濃度にｎ型不純物が導入され
たｎ型不純物拡散領域４への電圧印加用のｎ+ 不純物領
域１２が形成されている。このｎ+ 不純物領域１２と、
これに隣り合う一方端のソース・ドレイン領域６ａは配
線層で連結され、ＶDD線に接続されている。ゲート電極
１０ａと、これに他方側で隣り合うソース・ドレイン領
域６ｂとは、配線層で連結されている。ゲート電極１０
ｂと、これに他方側で隣り合うソース・ドレイン領域６
ｃとは、同様に配線層で連結され、図１の前記ノードＮ
Ｄに接続されている。
【００１６】なお、上記説明および図１，図２では、電
圧クリップ用トランジスタを２段構成としているが、そ
の数に限定はなく、電圧クリップレベルに応じて適当な
数にすることができる。
圧クリップ用トランジスタを２段構成としているが、そ
の数に限定はなく、電圧クリップレベルに応じて適当な
数にすることができる。
【００１７】つぎに、このように構成された本例の高電
圧駆動回路１の動作について、振幅が例えば５Ｖの入力
パルス列（低電圧駆動信号）から、振幅が例えば１００
Ｖの出力パルス列（高電圧駆動信号）を生成する場合を
例として説明する。
圧駆動回路１の動作について、振幅が例えば５Ｖの入力
パルス列（低電圧駆動信号）から、振幅が例えば１００
Ｖの出力パルス列（高電圧駆動信号）を生成する場合を
例として説明する。
【００１８】図１の入力端子Ｖｉの電位が５Ｖ、即ち低
電圧駆動信号が“ハイ（Ｈ）”のとき、高電圧ｎＭＯＳ
トランジスタＭ２が導通状態（オン）となっている。こ
のとき、電圧クリップ用ｐＭＯＳトランジスタＭ３およ
びＭ４のゲート閾値電圧をそれぞれＶth３，Ｖth４、等
価ダイオードＤの順方向電圧をＶｆとすれば、電気的に
浮遊状態にあるノードＮＤの電位ＶＮＤは、次式に示す
範囲の値をとる。
電圧駆動信号が“ハイ（Ｈ）”のとき、高電圧ｎＭＯＳ
トランジスタＭ２が導通状態（オン）となっている。こ
のとき、電圧クリップ用ｐＭＯＳトランジスタＭ３およ
びＭ４のゲート閾値電圧をそれぞれＶth３，Ｖth４、等
価ダイオードＤの順方向電圧をＶｆとすれば、電気的に
浮遊状態にあるノードＮＤの電位ＶＮＤは、次式に示す
範囲の値をとる。
【００１９】
【数１】 ＶDD＋Ｖｆ≧ＶＮＤ≧ＶDD−（｜Ｖth3 ｜＋｜Ｖth４｜） …（１） すなわち、ノードＮＤの電位ＶＮＤがＶDD＋Ｖｆを超え
ようとすれば、等価ダイオードＤがオンし電位ＶＮＤが
ＶDD＋Ｖｆまで戻され、逆にノードＮＤの電位ＶＮＤが
ＶDD−（｜Ｖth３｜＋｜Ｖth４｜）より小さくなろうと
しも、電圧クリップ用ｐＭＯＳトランジスタＭ１等のチ
ャネルの深さ（オン抵抗）が変化して、電位ＶＮＤがＶ
DD−（｜Ｖth３｜＋｜Ｖth４｜）を超えることができな
い。
ようとすれば、等価ダイオードＤがオンし電位ＶＮＤが
ＶDD＋Ｖｆまで戻され、逆にノードＮＤの電位ＶＮＤが
ＶDD−（｜Ｖth３｜＋｜Ｖth４｜）より小さくなろうと
しも、電圧クリップ用ｐＭＯＳトランジスタＭ１等のチ
ャネルの深さ（オン抵抗）が変化して、電位ＶＮＤがＶ
DD−（｜Ｖth３｜＋｜Ｖth４｜）を超えることができな
い。
【００２０】この状態で入力端子Ｖｉの電位が０Ｖ、即
ち低電圧駆動信号が“ロー（Ｌ）”になると、高耐圧ｎ
型ＭＯＳトランジスタＭ２が遮断（オフ）する。また、
ノードＮＤには、入力の電圧変化分５Ｖのうち、キャパ
シタＣの容量値と、高耐圧ｐＭＯＳトランジスタＭ１お
よび電圧クリップ用ｐＭＯＳトランジスタＭ４（又は等
価ダイオードＤ）の入力容量和との比で分割された電圧
変化が現れる。高耐圧ｐＭＯＳトランジスタＭ１および
電圧クリップ用ｐＭＯＳトランジスタＭ４（又は等価ダ
イオードＤ）の入力容量の総和に比べ、キャパシタＣの
容量値が十分大きければ、ノードＮＤはほぼ５Ｖ電位が
下がる。ここで、ノードＮＤの電位変化が、前記式
（１）に示す電圧変化幅より大きなとき、即ち次式
（２）が成り立つときは、ノードＮＤの電位ＶＮＤは式
（３）に示す電位でクリップされる。
ち低電圧駆動信号が“ロー（Ｌ）”になると、高耐圧ｎ
型ＭＯＳトランジスタＭ２が遮断（オフ）する。また、
ノードＮＤには、入力の電圧変化分５Ｖのうち、キャパ
シタＣの容量値と、高耐圧ｐＭＯＳトランジスタＭ１お
よび電圧クリップ用ｐＭＯＳトランジスタＭ４（又は等
価ダイオードＤ）の入力容量和との比で分割された電圧
変化が現れる。高耐圧ｐＭＯＳトランジスタＭ１および
電圧クリップ用ｐＭＯＳトランジスタＭ４（又は等価ダ
イオードＤ）の入力容量の総和に比べ、キャパシタＣの
容量値が十分大きければ、ノードＮＤはほぼ５Ｖ電位が
下がる。ここで、ノードＮＤの電位変化が、前記式
（１）に示す電圧変化幅より大きなとき、即ち次式
（２）が成り立つときは、ノードＮＤの電位ＶＮＤは式
（３）に示す電位でクリップされる。
【００２１】
【数２】 ５Ｖ＞｜Ｖth３｜＋｜Ｖth４｜＋Ｖｆ …（２） ＶＮＤ＝ＶDD−（｜Ｖth３｜＋｜Ｖth４｜） …（３）
【００２２】ここで、高耐圧ｐＭＯＳトランジスタＭ１
のゲート閾値電圧をＶth１として、次式（４）が成り立
つならば、高耐圧ｐＭＯＳトランジスタＭ１はオンし、
出力端子Ｖｏには電源電圧ＶDDが現れる。
のゲート閾値電圧をＶth１として、次式（４）が成り立
つならば、高耐圧ｐＭＯＳトランジスタＭ１はオンし、
出力端子Ｖｏには電源電圧ＶDDが現れる。
【００２３】
【数３】 （｜Ｖth３｜＋｜Ｖth４｜）＞｜Ｖth１｜ …（４）
【００２４】再び、入力端子Ｖｉの電位が５Ｖ（低電圧
駆動信号が“Ｈ”）に変化すると、高耐圧ｎＭＯＳトラ
ンジスタＭ２がオンする。また、ノードＮＤの電位ＶＮ
Ｄがほぼ５Ｖの電圧変化で上昇するが、電位ＶＮＤは、
当該ノードの電圧変化範囲の上限、即ち（ＶDD＋Ｖｆ）
でクリップされ、このため高耐圧ｐＭＯＳトランジスタ
Ｍ１がオフする。この結果、出力端子Ｖｏは接地電位０
Ｖに低下する。
駆動信号が“Ｈ”）に変化すると、高耐圧ｎＭＯＳトラ
ンジスタＭ２がオンする。また、ノードＮＤの電位ＶＮ
Ｄがほぼ５Ｖの電圧変化で上昇するが、電位ＶＮＤは、
当該ノードの電圧変化範囲の上限、即ち（ＶDD＋Ｖｆ）
でクリップされ、このため高耐圧ｐＭＯＳトランジスタ
Ｍ１がオフする。この結果、出力端子Ｖｏは接地電位０
Ｖに低下する。
【００２５】つまり、上述の動作を一般化すると、電圧
クリップ用ｐＭＯＳトランジスタがｎ段の場合、次の式
（５）及び式（６）を満たすように、入力信号（低電圧
駆動信号）の振幅Ａｉと、各トランジスタのゲート閾値
電圧および等価ダイオードＤの順方向電圧Ｖｆを設定す
れば、低電圧駆動信号に追従して高耐圧トランジスタか
らなるインバータが動作し、大振幅な高電圧駆動信号を
得ることができる。
クリップ用ｐＭＯＳトランジスタがｎ段の場合、次の式
（５）及び式（６）を満たすように、入力信号（低電圧
駆動信号）の振幅Ａｉと、各トランジスタのゲート閾値
電圧および等価ダイオードＤの順方向電圧Ｖｆを設定す
れば、低電圧駆動信号に追従して高耐圧トランジスタか
らなるインバータが動作し、大振幅な高電圧駆動信号を
得ることができる。
【００２６】
【数４】 （｜Ｖth３｜＋…＋｜Ｖth (ｎ＋３) ｜）＞｜Ｖth１｜ …（５） ｜Ｖth３｜＋…＋｜Ｖth (ｎ＋３) ｜＋Ｖｆ＜ Ａｉ …（６）
【００２７】図３は、上述した動作における入力端子Ｖ
ｉ，ノードＮＤおよび出力端子Ｖｏに現れる信号のタイ
ミングチャートである。図３に示すように、電気的に浮
遊状態となっているノードＮＤが入力信号Ｖｉに追従し
て変化し、このため通常のｐＭＯＳおよびｎＭＯＳの入
力短絡型のインバータと同様な入力信号Ｖｉと逆相の出
力信号Ｖｏを得ることができる。なお、ノードＮＤの電
位は浮遊状態であることに起因して、ノードＮＤ及び出
力信号Ｖｏの初期値は不安定となっているが、最初のパ
ルス印加後はノードＮＤの周期的な変化を安定に得るこ
とができ、確実に高電圧出力Ｖｏを得ることができる。
また、図１に示す回路において、ノードＮＤはＤＣ的に
バイアスされていないことから、電圧クリップ用ｐＭＯ
ＳトランジスタＭ３，Ｍ４（又は等価ダイオードＤ）の
リーク電流等によって、ノードＮＤの電位ＶＮＤは徐々
に電源電圧ＶDDに近づいていくが、入力信号の繰り返し
周期がよほど長くない限り、この電位上昇によって当該
インバータ動作に支障はない。
ｉ，ノードＮＤおよび出力端子Ｖｏに現れる信号のタイ
ミングチャートである。図３に示すように、電気的に浮
遊状態となっているノードＮＤが入力信号Ｖｉに追従し
て変化し、このため通常のｐＭＯＳおよびｎＭＯＳの入
力短絡型のインバータと同様な入力信号Ｖｉと逆相の出
力信号Ｖｏを得ることができる。なお、ノードＮＤの電
位は浮遊状態であることに起因して、ノードＮＤ及び出
力信号Ｖｏの初期値は不安定となっているが、最初のパ
ルス印加後はノードＮＤの周期的な変化を安定に得るこ
とができ、確実に高電圧出力Ｖｏを得ることができる。
また、図１に示す回路において、ノードＮＤはＤＣ的に
バイアスされていないことから、電圧クリップ用ｐＭＯ
ＳトランジスタＭ３，Ｍ４（又は等価ダイオードＤ）の
リーク電流等によって、ノードＮＤの電位ＶＮＤは徐々
に電源電圧ＶDDに近づいていくが、入力信号の繰り返し
周期がよほど長くない限り、この電位上昇によって当該
インバータ動作に支障はない。
【００２８】なお、上記説明では高耐圧ｐＭＯＳトラン
ジスタＭ１のゲートに電圧クリップ用ｐＭＯＳトランジ
スタＭ３，Ｍ４を接続させた構成としたが、電圧クリッ
プ用ＭＯＳトランジスタを高耐圧ｎＭＯＳトランジスタ
Ｍ２側に設けることもできる。この場合、ダイオード接
続した電圧クリップ用ＭＯＳトランジスタのチャネル導
電型をｎ型として必要数、高耐圧ｎＭＯＳトランジスタ
Ｍ２のゲートとＧＮＤ線との間に直列接続させる。これ
により、ＧＮＤ線にアノードが接続され、高耐圧ｎＭＯ
ＳトランジスタＭ２のゲートにカソードが接続されたダ
イオードＤが等価的に形成される。また、高耐圧ｐＭＯ
ＳトランジスタＭ１のゲートに入力される入力信号（低
電圧駆動信号）は、電源電圧ＶDDを基準とした負極性、
即ち“Ｈ”レベルが電源電圧ＶDD、“Ｌ”レベルが（Ｖ
DD−Ａｉ）とする。
ジスタＭ１のゲートに電圧クリップ用ｐＭＯＳトランジ
スタＭ３，Ｍ４を接続させた構成としたが、電圧クリッ
プ用ＭＯＳトランジスタを高耐圧ｎＭＯＳトランジスタ
Ｍ２側に設けることもできる。この場合、ダイオード接
続した電圧クリップ用ＭＯＳトランジスタのチャネル導
電型をｎ型として必要数、高耐圧ｎＭＯＳトランジスタ
Ｍ２のゲートとＧＮＤ線との間に直列接続させる。これ
により、ＧＮＤ線にアノードが接続され、高耐圧ｎＭＯ
ＳトランジスタＭ２のゲートにカソードが接続されたダ
イオードＤが等価的に形成される。また、高耐圧ｐＭＯ
ＳトランジスタＭ１のゲートに入力される入力信号（低
電圧駆動信号）は、電源電圧ＶDDを基準とした負極性、
即ち“Ｈ”レベルが電源電圧ＶDD、“Ｌ”レベルが（Ｖ
DD−Ａｉ）とする。
【００２９】本実施形態の高電圧駆動回路１では、ドラ
イバー用の高耐圧ＭＯＳトランジスタ（図１では、Ｍ
２）は、そのゲートに入力端子が直結されているのに対
し、負荷側の高耐圧ＭＯＳトランジスタ（図１では、Ｍ
１）は、そのゲートがドライバー用の高耐圧ＭＯＳトラ
ンジスタのゲートと容量結合され、しかも、当該負荷用
の高耐圧ＭＯＳトランジスタのソースが接続された一方
の電源電圧供給線（ＶDD線）との間に、ダイオード接続
された電圧クリップ用ＭＯＳトランジスタが接続されて
いる。このため、入力信号がキャパシタを介して負荷用
の高耐圧ＭＯＳトランジスタのゲートに伝達されること
によって、当該ゲート電位（ノードＮＤ）が、電圧クリ
ップ用ＭＯＳトランジスタのゲート閾値電圧と等価ダイ
オードの順方向電圧とにより決まる電圧変化範囲内で入
力信号と同位相で変化し、これにより負荷用の高耐圧Ｍ
ＯＳトランジスタを駆動する。したがって、ノードＮＤ
は、ＶDD線との間でキャパシタを充放電する電荷をやり
取りする際の交流電流が消費されるのみで、従来のよう
に抵抗を介してＶDD線からＧＮＤ線に向けて直流電流が
流れることがない。このため、高速性を犠牲にすること
なく、消費電力を極めて小さくすることができるといっ
た利点がある。たとえば、振幅が５Ｖの入力パスルか
ら、振幅が１００Ｖの出力パルスを周波数が数ＭＨｚで
生成できる。
イバー用の高耐圧ＭＯＳトランジスタ（図１では、Ｍ
２）は、そのゲートに入力端子が直結されているのに対
し、負荷側の高耐圧ＭＯＳトランジスタ（図１では、Ｍ
１）は、そのゲートがドライバー用の高耐圧ＭＯＳトラ
ンジスタのゲートと容量結合され、しかも、当該負荷用
の高耐圧ＭＯＳトランジスタのソースが接続された一方
の電源電圧供給線（ＶDD線）との間に、ダイオード接続
された電圧クリップ用ＭＯＳトランジスタが接続されて
いる。このため、入力信号がキャパシタを介して負荷用
の高耐圧ＭＯＳトランジスタのゲートに伝達されること
によって、当該ゲート電位（ノードＮＤ）が、電圧クリ
ップ用ＭＯＳトランジスタのゲート閾値電圧と等価ダイ
オードの順方向電圧とにより決まる電圧変化範囲内で入
力信号と同位相で変化し、これにより負荷用の高耐圧Ｍ
ＯＳトランジスタを駆動する。したがって、ノードＮＤ
は、ＶDD線との間でキャパシタを充放電する電荷をやり
取りする際の交流電流が消費されるのみで、従来のよう
に抵抗を介してＶDD線からＧＮＤ線に向けて直流電流が
流れることがない。このため、高速性を犠牲にすること
なく、消費電力を極めて小さくすることができるといっ
た利点がある。たとえば、振幅が５Ｖの入力パスルか
ら、振幅が１００Ｖの出力パルスを周波数が数ＭＨｚで
生成できる。
【００３０】また、電圧クリップ用ＭＯＳトランジスタ
は、高電圧がかからないため、図２に示すように低耐圧
ＭＯＳトランジスタを直列接続した簡単な構成で実現で
き、占有面積を小さくでき、高集積化に適した構成とな
っている。
は、高電圧がかからないため、図２に示すように低耐圧
ＭＯＳトランジスタを直列接続した簡単な構成で実現で
き、占有面積を小さくでき、高集積化に適した構成とな
っている。
【００３１】第２実施形態 本実施形態は、電圧制限手段（電圧クリップ部）の他の
形態を示すものである。図４は、本実施形態に係る高電
圧駆動回路の概略構成を示す回路図である。また、図５
は電圧制限手段に含まれるダイオード対が形成された半
導体基板の断面図、図６は各信号等のタイミングチャー
トである。
形態を示すものである。図４は、本実施形態に係る高電
圧駆動回路の概略構成を示す回路図である。また、図５
は電圧制限手段に含まれるダイオード対が形成された半
導体基板の断面図、図６は各信号等のタイミングチャー
トである。
【００３２】本実施形態の高電圧駆動回路２０におい
て、その電圧クリップ部は、図４に示すように、ＶDD線
に接続され、電源電圧ＶDDから所定電圧Ｖｂ低い電位を
付与するバイアス手段２２と、当該バイアス手段２２と
ノードＮＤとの間に接続されたダイオード対２４とから
なる。ダイオード対２４は、ＶDD線からみて順方向に接
続されたダイオードＤ１と、逆方向に接続されたダイオ
ードＤ２を互いに並列接続させてなる。その他の構成、
即ち高耐圧ＭＯＳトランジスタＭ１，Ｍ２、キャパシタ
Ｃ、入力端子Ｖｉおよび出力端子Ｖｏは、上記第１実施
形態と同様である。
て、その電圧クリップ部は、図４に示すように、ＶDD線
に接続され、電源電圧ＶDDから所定電圧Ｖｂ低い電位を
付与するバイアス手段２２と、当該バイアス手段２２と
ノードＮＤとの間に接続されたダイオード対２４とから
なる。ダイオード対２４は、ＶDD線からみて順方向に接
続されたダイオードＤ１と、逆方向に接続されたダイオ
ードＤ２を互いに並列接続させてなる。その他の構成、
即ち高耐圧ＭＯＳトランジスタＭ１，Ｍ２、キャパシタ
Ｃ、入力端子Ｖｉおよび出力端子Ｖｏは、上記第１実施
形態と同様である。
【００３３】ダイオード対２４の形成領域では、図５の
断面図に示すように、ｐ型半導体基板２６内の表面側に
形成された低濃度なｎ- 不純物層２８内に、素子分離領
域３０を挟んで、ｎウェル３２ａおよびｐウェル３２ｂ
が形成されている。そして、ｎウェル３２ａ内の表面側
に、ｐ+ 不純物領域３４ａとｎ+ 不純物領域３６ａを互
いに離間して形成し、これにより電圧クリップ用ダイオ
ードＤ１が形成されている。同様に、ｐウェル３２ｂ内
の表面側に、ｐ+ 不純物領域３４ｂとｎ+ 不純物領域３
６ｂを互いに離間して形成し、これにより電圧クリップ
用ダイオードＤ２が形成されている。ｐ+ 不純物領域３
４ａとｎ+ 不純物領域３６ｂとは、配線層により結線さ
れノードＮＤに接続されている。また、ｐ+ 不純物領域
３４ｂとｎ+ 不純物領域３６ａとが配線層により結線さ
れ、バイアス手段２２を介してＶDD線に接続されてい
る。
断面図に示すように、ｐ型半導体基板２６内の表面側に
形成された低濃度なｎ- 不純物層２８内に、素子分離領
域３０を挟んで、ｎウェル３２ａおよびｐウェル３２ｂ
が形成されている。そして、ｎウェル３２ａ内の表面側
に、ｐ+ 不純物領域３４ａとｎ+ 不純物領域３６ａを互
いに離間して形成し、これにより電圧クリップ用ダイオ
ードＤ１が形成されている。同様に、ｐウェル３２ｂ内
の表面側に、ｐ+ 不純物領域３４ｂとｎ+ 不純物領域３
６ｂを互いに離間して形成し、これにより電圧クリップ
用ダイオードＤ２が形成されている。ｐ+ 不純物領域３
４ａとｎ+ 不純物領域３６ｂとは、配線層により結線さ
れノードＮＤに接続されている。また、ｐ+ 不純物領域
３４ｂとｎ+ 不純物領域３６ａとが配線層により結線さ
れ、バイアス手段２２を介してＶDD線に接続されてい
る。
【００３４】電圧クリップ用ダイオードＤ２側では、ｎ
ウェル３２ｂと基板２６との間には、両者を電気的に分
離するためにｎ+ 埋込不純物領域３８ｂが設けられ、寄
生バイポーラトランジスタが形成されない。また、ｎ-
不純物層２８は電源電圧ＶDDに電位固定され、これをｐ
ウェル３２ｂに対し逆バイアスして、ｐウェル３２ｂか
ら基板２６側に電流が流れるのを阻止している。一方、
電圧クリップ用ダイオードＤ１側では、ｐ+ 不純物領域
３４ａをエミッタ、ｎウェル３２ａをベース、基板２６
をコレクタとするｐｎｐ型の寄生バイポーラトランジス
タが形成されている。この寄生バイポーラトランジスタ
は、ダイオードＤ２がオン状態のときノードＮＤを介し
てベース電流が流れることによって動作するが、この場
合、ベース（ｎウェル３２ａ）がｎ- 不純物層２８を介
して電源電圧ＶDDに電位固定されていることから、この
寄生バイポーラトランジスタがオンすることはない。な
お、ダイオードＤ１が形成されるウェル３２ａを、ダイ
オードＤ２と同様にｐ型としてもよい。この場合、基板
２６との間に形成されたｎ+ 埋込不純物領域３８ａが有
効に機能して、ウェル３２ａと基板２６間が電気的に分
離される。その際、ｎ+ 埋込不純物領域３８ａの両側か
らの電流漏れが無視できるほど小さければ、ｎ- 不純物
層２８を電源電圧ＶDDに電位固定する必要はない。
ウェル３２ｂと基板２６との間には、両者を電気的に分
離するためにｎ+ 埋込不純物領域３８ｂが設けられ、寄
生バイポーラトランジスタが形成されない。また、ｎ-
不純物層２８は電源電圧ＶDDに電位固定され、これをｐ
ウェル３２ｂに対し逆バイアスして、ｐウェル３２ｂか
ら基板２６側に電流が流れるのを阻止している。一方、
電圧クリップ用ダイオードＤ１側では、ｐ+ 不純物領域
３４ａをエミッタ、ｎウェル３２ａをベース、基板２６
をコレクタとするｐｎｐ型の寄生バイポーラトランジス
タが形成されている。この寄生バイポーラトランジスタ
は、ダイオードＤ２がオン状態のときノードＮＤを介し
てベース電流が流れることによって動作するが、この場
合、ベース（ｎウェル３２ａ）がｎ- 不純物層２８を介
して電源電圧ＶDDに電位固定されていることから、この
寄生バイポーラトランジスタがオンすることはない。な
お、ダイオードＤ１が形成されるウェル３２ａを、ダイ
オードＤ２と同様にｐ型としてもよい。この場合、基板
２６との間に形成されたｎ+ 埋込不純物領域３８ａが有
効に機能して、ウェル３２ａと基板２６間が電気的に分
離される。その際、ｎ+ 埋込不純物領域３８ａの両側か
らの電流漏れが無視できるほど小さければ、ｎ- 不純物
層２８を電源電圧ＶDDに電位固定する必要はない。
【００３５】バイアス手段２２の具体的な構成として
は、種々考えられるが、例えばＶDD線とＧＮＤ線との間
に分割抵抗を接続し、その中間ノードから（ＶDD−Ｖ
ｂ）をダイオード対２４に付与するとよい。また、ＶDD
線にドレインを接続させ、ソースをダイオード対２４に
接続させ、ゲートが所定の電位にバイアスさせたＭＯＳ
トランジスタ（ソースフォロア）でバイアス手段２２を
構成させることもできる。このトランジスタのゲート閾
値電圧をＶthｂとすれば、ダイオード対２４のＶDD側ノ
ードは、（ＶDD−Ｖthｂ）に固定される。この構成で
は、ゲートを所定の電位にバイアスさせる代わりに、ゲ
ートとドレイン間を結線したダイオード接続としてもよ
い。また、所望のバイアス電圧Ｖｂに応じてトランジス
タを複数段、直列接続させてもよい。さらに、本発明で
は、バイアス手段２２を省略し、ダイオード対２４のＶ
DD側ノードに（ＶDD−Ｖｂ）を、外部から付与する構成
とすることも可能である。
は、種々考えられるが、例えばＶDD線とＧＮＤ線との間
に分割抵抗を接続し、その中間ノードから（ＶDD−Ｖ
ｂ）をダイオード対２４に付与するとよい。また、ＶDD
線にドレインを接続させ、ソースをダイオード対２４に
接続させ、ゲートが所定の電位にバイアスさせたＭＯＳ
トランジスタ（ソースフォロア）でバイアス手段２２を
構成させることもできる。このトランジスタのゲート閾
値電圧をＶthｂとすれば、ダイオード対２４のＶDD側ノ
ードは、（ＶDD−Ｖthｂ）に固定される。この構成で
は、ゲートを所定の電位にバイアスさせる代わりに、ゲ
ートとドレイン間を結線したダイオード接続としてもよ
い。また、所望のバイアス電圧Ｖｂに応じてトランジス
タを複数段、直列接続させてもよい。さらに、本発明で
は、バイアス手段２２を省略し、ダイオード対２４のＶ
DD側ノードに（ＶDD−Ｖｂ）を、外部から付与する構成
とすることも可能である。
【００３６】なお、電圧クリップ用ダイオード対２４
は、何も単数である必要はなく、順方向と逆方向それぞ
れ複数のダイオードを直列接続させた構成でもよい。こ
れにより、クリップ電圧をダイオードの順方向電圧Ｖｆ
を単位として適宜調整することが可能となる。
は、何も単数である必要はなく、順方向と逆方向それぞ
れ複数のダイオードを直列接続させた構成でもよい。こ
れにより、クリップ電圧をダイオードの順方向電圧Ｖｆ
を単位として適宜調整することが可能となる。
【００３７】つぎに、このように構成された本例の高電
圧駆動回路２０の動作について説明する。
圧駆動回路２０の動作について説明する。
【００３８】図４の入力端子Ｖｉの電位が０Ｖのとき、
高電圧ｎＭＯＳトランジスタＭ２がオフし、このとき、
ダイオード対２４と高耐圧ｐＭＯＳトランジスタＭ１と
の接続ノードＮＤの電圧ＶＮＤは、電圧クリップ用ダイ
オードＤ１，Ｄ２の順方向電圧を、それぞれＶｆ１，Ｖ
ｆ２とすれば、次式に示す範囲の値をとる。
高電圧ｎＭＯＳトランジスタＭ２がオフし、このとき、
ダイオード対２４と高耐圧ｐＭＯＳトランジスタＭ１と
の接続ノードＮＤの電圧ＶＮＤは、電圧クリップ用ダイ
オードＤ１，Ｄ２の順方向電圧を、それぞれＶｆ１，Ｖ
ｆ２とすれば、次式に示す範囲の値をとる。
【００３９】
【数５】 ＶDD−Ｖｂ＋Ｖｆ２≧ＶＮＤ≧ＶDD−Ｖｂ−Ｖｆ１ …（７） すなわち、ノードＮＤの電位ＶＮＤがＶDD−Ｖｂ＋Ｖｆ
２を超えようとすれば、電圧クリップ用ダイオードＤ２
がオンし電位ＶＮＤがＶDD−Ｖｂ＋Ｖｆ２まで戻され、
逆にノードＮＤの電位ＶＮＤがＶDD−Ｖｂ−Ｖｆ１より
小さくなろうとしても、今度は電圧クリップ用ダイオー
ドＤ１がオンし電位ＶＮＤがＶDD−Ｖｂ−Ｖｆ１より低
下することができない。
２を超えようとすれば、電圧クリップ用ダイオードＤ２
がオンし電位ＶＮＤがＶDD−Ｖｂ＋Ｖｆ２まで戻され、
逆にノードＮＤの電位ＶＮＤがＶDD−Ｖｂ−Ｖｆ１より
小さくなろうとしても、今度は電圧クリップ用ダイオー
ドＤ１がオンし電位ＶＮＤがＶDD−Ｖｂ−Ｖｆ１より低
下することができない。
【００４０】この状態で入力端子Ｖｉに振幅Ａｉ（例え
ば、５Ｖ）のパルスが入力されると、高耐圧ｎ型ＭＯＳ
トランジスタＭ２がオンする一方、ノードＮＤには、入
力の電圧変化分Ａｉのうち、キャパシタＣの容量値と、
高耐圧ｐＭＯＳトランジスタＭ１およびダイオード対２
４の入力容量との比で分割された電圧変化が現れる。高
耐圧ｐＭＯＳトランジスタＭ１およびダイオード対２４
の入力容量に比べ、キャパシタＣの容量値が十分大きけ
れば、ノードＮＤはほぼＡｉ（例えば、５Ｖ）だけ電位
が下がる。このとき、ノードＮＤの電圧ＶＮＤは、電圧
クランプ用ダイオードＤ２によって（ＶDD−Ｖｂ＋Ｖｆ
２）の電位でクリップされる。この電位によって高耐圧
ｐＭＯＳトランジスタＭ１がオフするようにすれば、出
力端子Ｖｏの電位は０Ｖとなる。つぎに入力端子Ｖｉの
電位が再度０Ｖとなったとき、高耐圧ｎＭＯＳトランジ
スタＭ２がオフする一方で、ノードＮＤの電位ＶＮＤ
は、電圧クリップ用ダイオードＤ２によって（ＶDD−Ｖ
ｂ−Ｖｆ１）の電位でクリップされる。この電位によっ
て高耐圧ｐＭＯＳトランジスタＭ１がオンするようにす
れば、出力端子Ｖｏの電位は電源電圧ＶDDまで上昇す
る。
ば、５Ｖ）のパルスが入力されると、高耐圧ｎ型ＭＯＳ
トランジスタＭ２がオンする一方、ノードＮＤには、入
力の電圧変化分Ａｉのうち、キャパシタＣの容量値と、
高耐圧ｐＭＯＳトランジスタＭ１およびダイオード対２
４の入力容量との比で分割された電圧変化が現れる。高
耐圧ｐＭＯＳトランジスタＭ１およびダイオード対２４
の入力容量に比べ、キャパシタＣの容量値が十分大きけ
れば、ノードＮＤはほぼＡｉ（例えば、５Ｖ）だけ電位
が下がる。このとき、ノードＮＤの電圧ＶＮＤは、電圧
クランプ用ダイオードＤ２によって（ＶDD−Ｖｂ＋Ｖｆ
２）の電位でクリップされる。この電位によって高耐圧
ｐＭＯＳトランジスタＭ１がオフするようにすれば、出
力端子Ｖｏの電位は０Ｖとなる。つぎに入力端子Ｖｉの
電位が再度０Ｖとなったとき、高耐圧ｎＭＯＳトランジ
スタＭ２がオフする一方で、ノードＮＤの電位ＶＮＤ
は、電圧クリップ用ダイオードＤ２によって（ＶDD−Ｖ
ｂ−Ｖｆ１）の電位でクリップされる。この電位によっ
て高耐圧ｐＭＯＳトランジスタＭ１がオンするようにす
れば、出力端子Ｖｏの電位は電源電圧ＶDDまで上昇す
る。
【００４１】つまり、上述の動作を一般化すると、次の
式（８）を満たすように、入力信号（低電圧駆動信号）
の振幅Ａｉと、各電圧クリップ用ダイオードＤ１，Ｄ２
の段数ｎ，ｍ段、電圧クリップ用ダイオードＤ１の順方
向電圧Ｖｆ11，…，Ｖｆ1n、電圧クリップ用ダイオード
Ｄ２の順方向電圧Ｖｆ21，…，Ｖｆ2mを設定すれば、低
電圧駆動信号に追従して高耐圧トランジスタからなるイ
ンバータが動作し、大振幅な高電圧駆動信号を得ること
ができる。
式（８）を満たすように、入力信号（低電圧駆動信号）
の振幅Ａｉと、各電圧クリップ用ダイオードＤ１，Ｄ２
の段数ｎ，ｍ段、電圧クリップ用ダイオードＤ１の順方
向電圧Ｖｆ11，…，Ｖｆ1n、電圧クリップ用ダイオード
Ｄ２の順方向電圧Ｖｆ21，…，Ｖｆ2mを設定すれば、低
電圧駆動信号に追従して高耐圧トランジスタからなるイ
ンバータが動作し、大振幅な高電圧駆動信号を得ること
ができる。
【００４２】
【数６】 （Ｖｆ11＋…＋Ｖｆ1n）＋（Ｖｆ21＋…＋Ｖｆ2m）＜Ａｉ …（８）
【００４３】この結果、図６のタイミングチャートに示
すように、ノードＮＤが入力信号Ｖｉに追従して変化
し、このため通常のｐＭＯＳおよびｎＭＯＳの入力短絡
型のインバータと同様な入力信号Ｖｉと逆相の出力信号
Ｖｏを得ることができる。なお、ノードＮＤ及び出力信
号Ｖｏの初期値は不安定となっているが、最初のパルス
印加後はノードＮＤの周期的な変化を安定に得ることが
でき、確実に高電圧出力Ｖｏを得ることができる。
すように、ノードＮＤが入力信号Ｖｉに追従して変化
し、このため通常のｐＭＯＳおよびｎＭＯＳの入力短絡
型のインバータと同様な入力信号Ｖｉと逆相の出力信号
Ｖｏを得ることができる。なお、ノードＮＤ及び出力信
号Ｖｏの初期値は不安定となっているが、最初のパルス
印加後はノードＮＤの周期的な変化を安定に得ることが
でき、確実に高電圧出力Ｖｏを得ることができる。
【００４４】なお、本実施形態においても、先の第１実
施形態と同様に、電圧クランプ用ダイオードＤ１，Ｄ２
を高耐圧ｎＭＯＳトランジスタＭ２側に設けることもで
きる。この場合、高耐圧ｐＭＯＳトランジスタＭ１のゲ
ートに入力される入力信号（低電圧駆動信号）は、電源
電圧ＶDDを基準とした負極性、即ち“Ｈ”レベルが電源
電圧ＶDD、“Ｌ”レベルが（ＶDD−Ａｉ）とする。
施形態と同様に、電圧クランプ用ダイオードＤ１，Ｄ２
を高耐圧ｎＭＯＳトランジスタＭ２側に設けることもで
きる。この場合、高耐圧ｐＭＯＳトランジスタＭ１のゲ
ートに入力される入力信号（低電圧駆動信号）は、電源
電圧ＶDDを基準とした負極性、即ち“Ｈ”レベルが電源
電圧ＶDD、“Ｌ”レベルが（ＶDD−Ａｉ）とする。
【００４５】本実施形態の高電圧駆動回路２０によって
も、先の実施形態と同様な効果を奏する。すなわち、入
力信号がキャパシタＣを介して負荷用の高耐圧ＭＯＳト
ランジスタのゲートに伝達されることによって、当該ゲ
ート電位（ＶＮＤ）が、電圧クランプ用ダイオードＤ
１，Ｄ２の各順方向電圧（および、バイアス手段２２が
直列接続されているときは、そのバイアス電圧値Ｖｂ）
により決まる電圧変化範囲内で入力信号と同位相で変化
し、これにより負荷用の高耐圧ＭＯＳトランジスタを駆
動する。したがって、ノードＮＤでは、電源電圧線ＶDD
との間でキャパシタＣを充放電する電荷をやり取りする
際の交流電流が消費されるのみで、従来のように抵抗を
介して電源電圧線ＶDDから接地線ＧＮＤに向けて直流電
流が流れることがない。このため、高速性を犠牲にする
ことなく、消費電力を極めて小さくすることができる、
例えば振幅が５Ｖの入力パスルから、振幅が１００Ｖの
出力パルスを周波数が数ＭＨｚで生成できる。
も、先の実施形態と同様な効果を奏する。すなわち、入
力信号がキャパシタＣを介して負荷用の高耐圧ＭＯＳト
ランジスタのゲートに伝達されることによって、当該ゲ
ート電位（ＶＮＤ）が、電圧クランプ用ダイオードＤ
１，Ｄ２の各順方向電圧（および、バイアス手段２２が
直列接続されているときは、そのバイアス電圧値Ｖｂ）
により決まる電圧変化範囲内で入力信号と同位相で変化
し、これにより負荷用の高耐圧ＭＯＳトランジスタを駆
動する。したがって、ノードＮＤでは、電源電圧線ＶDD
との間でキャパシタＣを充放電する電荷をやり取りする
際の交流電流が消費されるのみで、従来のように抵抗を
介して電源電圧線ＶDDから接地線ＧＮＤに向けて直流電
流が流れることがない。このため、高速性を犠牲にする
ことなく、消費電力を極めて小さくすることができる、
例えば振幅が５Ｖの入力パスルから、振幅が１００Ｖの
出力パルスを周波数が数ＭＨｚで生成できる。
【００４６】また、トランジスタ対２４は、一般的な高
耐圧ウェル構造を採用していることから、他の高耐圧素
子と同時形成でき、これにより製造効率、コスト的な負
担を最小限とできる構造上の利点がある。
耐圧ウェル構造を採用していることから、他の高耐圧素
子と同時形成でき、これにより製造効率、コスト的な負
担を最小限とできる構造上の利点がある。
【００４７】
【発明の効果】以上説明してきたように、本発明に係る
高電圧駆動回路では、負荷側の高耐圧ＭＯＳトランジス
タ（第１の高耐圧ＭＯＳトランジスタ）のゲートがドラ
イバー用の高耐圧ＭＯＳトランジスタ（第２の高耐圧Ｍ
ＯＳトランジスタ）のゲートと容量結合され、しかも、
当該負荷用の高耐圧ＭＯＳトランジスタのゲートと、そ
のソースが接続された一方の電源電圧供給線との間に電
圧制限手段を有していることから、入力信号がキャパシ
タを介して負荷用の高耐圧ＭＯＳトランジスタのゲート
に伝達されることによって、当該ゲート電位が、電圧制
限手段による電圧変化範囲内で入力信号と同位相で変化
し、これにより負荷用の高耐圧ＭＯＳトランジスタを駆
動する。したがって、当該電圧制限手段の動作において
は、電源電圧線との間でキャパシタを充放電する電荷を
やり取りする際の交流電流が消費されるのみで、従来の
ように抵抗を介して電源電圧線から接地線（又は共通電
圧線）に向けて直流電流が流れることがない。このた
め、高速性を犠牲にすることなく、消費電力を極めて小
さくすることができ、例えば振幅が５Ｖの入力パスルか
ら、振幅が１００Ｖの出力パルスを周波数が数ＭＨｚで
生成できる。
高電圧駆動回路では、負荷側の高耐圧ＭＯＳトランジス
タ（第１の高耐圧ＭＯＳトランジスタ）のゲートがドラ
イバー用の高耐圧ＭＯＳトランジスタ（第２の高耐圧Ｍ
ＯＳトランジスタ）のゲートと容量結合され、しかも、
当該負荷用の高耐圧ＭＯＳトランジスタのゲートと、そ
のソースが接続された一方の電源電圧供給線との間に電
圧制限手段を有していることから、入力信号がキャパシ
タを介して負荷用の高耐圧ＭＯＳトランジスタのゲート
に伝達されることによって、当該ゲート電位が、電圧制
限手段による電圧変化範囲内で入力信号と同位相で変化
し、これにより負荷用の高耐圧ＭＯＳトランジスタを駆
動する。したがって、当該電圧制限手段の動作において
は、電源電圧線との間でキャパシタを充放電する電荷を
やり取りする際の交流電流が消費されるのみで、従来の
ように抵抗を介して電源電圧線から接地線（又は共通電
圧線）に向けて直流電流が流れることがない。このた
め、高速性を犠牲にすることなく、消費電力を極めて小
さくすることができ、例えば振幅が５Ｖの入力パスルか
ら、振幅が１００Ｖの出力パルスを周波数が数ＭＨｚで
生成できる。
【００４８】また、電圧制限手段は、比較的に占有面積
が小さい、例えば低耐圧用のトランジスタやダイオード
で構成でき、高集積化に有利である。
が小さい、例えば低耐圧用のトランジスタやダイオード
で構成でき、高集積化に有利である。
【図１】本発明の第１実施形態に係る高電圧駆動回路の
回路図である。
回路図である。
【図２】電圧クリップ用ｐＭＯＳトランジスタの素子概
略構成を示す断面図である。
略構成を示す断面図である。
【図３】図１の高電圧駆動回路の動作を示す、入力端子
Ｖｉ，ノードＮＤおよび出力端子Ｖｏに現れる信号のタ
イミングチャートである。
Ｖｉ，ノードＮＤおよび出力端子Ｖｏに現れる信号のタ
イミングチャートである。
【図４】本発明の第２実施形態に係る高電圧駆動回路の
回路図である。
回路図である。
【図５】ダイオード対が形成された半導体基板の断面図
である。
である。
【図６】図４の高電圧駆動回路の動作を示す、入力端子
Ｖｉ，ノードＮＤおよび出力端子Ｖｏに現れる信号のタ
イミングチャートである。
Ｖｉ，ノードＮＤおよび出力端子Ｖｏに現れる信号のタ
イミングチャートである。
【図７】従来の高電圧駆動回路の回路図である。
１，２０…高電圧駆動回路、２，２６…半導体基板、４
…ｎ型不純物領域、６ａ，６ｂ…ソース・ドレイン領
域、８…ゲート絶縁膜、１０ａ，１０ｂ…ゲート電極、
１２…電圧印加用のｎ+ 不純物領域、２２…バイアス手
段、２４…ダイオード対、２８…ｎ- 不純物層、３０…
素子分離領域、３２ａ，３２ｂ…ウェル、３４ａ，３４
ｂ…ｐ+ 不純物領域、３６ａ，３６ｂ…ｎ+ 不純物領
域、３８…ｎ+ 埋込不純物領域、Ｃ…キャパシタ、Ｄ…
等価ダイオード、Ｄ１，Ｄ２…電圧クリップ用ダイオー
ド、Ｍ１，Ｍ２…高耐圧ＭＯＳトランジスタ（第１およ
び第２の高耐圧トランジスタ）、Ｍ３，Ｍ４…電圧クリ
ップ用ＭＯＳトランジスタ（ダイオード接続されたトラ
ンジスタ）、ＮＤ…ノード、Ｖｉ…入力端子（又は入力
信号）、Ｖｏ…出力端子（又は出力信号）、ＧＮＤ…接
地電位、ＶDD…電源電圧、ＶＮＤ…ノードＮＤの電位。
…ｎ型不純物領域、６ａ，６ｂ…ソース・ドレイン領
域、８…ゲート絶縁膜、１０ａ，１０ｂ…ゲート電極、
１２…電圧印加用のｎ+ 不純物領域、２２…バイアス手
段、２４…ダイオード対、２８…ｎ- 不純物層、３０…
素子分離領域、３２ａ，３２ｂ…ウェル、３４ａ，３４
ｂ…ｐ+ 不純物領域、３６ａ，３６ｂ…ｎ+ 不純物領
域、３８…ｎ+ 埋込不純物領域、Ｃ…キャパシタ、Ｄ…
等価ダイオード、Ｄ１，Ｄ２…電圧クリップ用ダイオー
ド、Ｍ１，Ｍ２…高耐圧ＭＯＳトランジスタ（第１およ
び第２の高耐圧トランジスタ）、Ｍ３，Ｍ４…電圧クリ
ップ用ＭＯＳトランジスタ（ダイオード接続されたトラ
ンジスタ）、ＮＤ…ノード、Ｖｉ…入力端子（又は入力
信号）、Ｖｏ…出力端子（又は出力信号）、ＧＮＤ…接
地電位、ＶDD…電源電圧、ＶＮＤ…ノードＮＤの電位。
Claims (8)
- 【請求項１】低電圧振幅の入力信号から生成した高電圧
振幅の出力信号を次段の高電圧動作手段に付与する高電
圧駆動回路であって、 ２つの電源電圧線間に直列接続された相補型の第１およ
び第２の高耐圧トランジスタから構成され、第２の高耐
圧トランジスタの制御電極が入力端子に接続され、第１
および第２の高耐圧トランジスタの接続点が出力端子に
接続されている高耐圧トランジスタ対と、 前記高耐圧トランジスタ対の制御電極間に接続されたキ
ャパシタと、 前記第１の高耐圧トランジスタが接続された電源電圧線
と当該第１の高耐圧トランジスタの制御電極との間に接
続され、当該制御電極の電位をクリップする電圧制限手
段とを有する高電圧駆動回路。 - 【請求項２】前記電圧制限手段は、ダイオード接続され
たトランジスタから構成されている請求項１に記載の高
電圧駆動回路。 - 【請求項３】前記電圧制限手段は、互いに逆方向に並列
接続された複数のダイオードを含む請求項１に記載の高
電圧駆動回路。 - 【請求項４】前記ダイオード接続されたトランジスタ
は、低耐圧トランジスタである請求項２に記載の高電圧
駆動回路。 - 【請求項５】前記ダイオードと前記第１の高耐圧トラン
ジスタが接続された電源電圧線との間に、バイアス手段
を有する請求項３に記載の高電圧駆動回路。 - 【請求項６】前記バイアス手段は、電源電圧線と接地線
との間に接続され、所定の分圧比で電源電圧から降下し
た電圧を前記ダイオードに付与する複数の分割抵抗から
なる請求項５に記載の高電圧駆動回路。 - 【請求項７】前記バイアス手段は、前記電源電圧線と前
記ダイオードとの間に接続され、制御電極が所定の電位
にバイアスされているトランジスタから構成されている
請求項５に記載の高電圧駆動回路。 - 【請求項８】前記バイアス手段を構成するトランジスタ
の制御電極は、前記電源電圧線に接続されている請求項
７に記載の高電圧駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9228264A JPH1168534A (ja) | 1997-08-25 | 1997-08-25 | 高電圧駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9228264A JPH1168534A (ja) | 1997-08-25 | 1997-08-25 | 高電圧駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168534A true JPH1168534A (ja) | 1999-03-09 |
Family
ID=16873758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9228264A Abandoned JPH1168534A (ja) | 1997-08-25 | 1997-08-25 | 高電圧駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1168534A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002251174A (ja) * | 2000-11-22 | 2002-09-06 | Hitachi Ltd | 表示装置 |
| JP2003501855A (ja) * | 1999-05-28 | 2003-01-14 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | スルーレート制御手段を有するレベルコンバータ |
| JP2003318714A (ja) * | 2002-02-20 | 2003-11-07 | Matsushita Electric Ind Co Ltd | ドライブ回路 |
| JP2007194771A (ja) * | 2006-01-18 | 2007-08-02 | Sony Corp | レベル変換回路および表示装置 |
| JP2007525875A (ja) * | 2003-10-10 | 2007-09-06 | ナノ−プロプライエタリー， インコーポレイテッド | 静電結合を用いた高電圧パルスドライバ |
| JP2009527178A (ja) * | 2006-02-14 | 2009-07-23 | インダストリー−ユニバーシティ・コーペレーション・ファウンデーション・ハンヤン・ユニバーシティ | 低電力消費及び小型の容量結合型レベルシフト回路 |
| US7759985B2 (en) | 2006-12-06 | 2010-07-20 | Rohm Co., Ltd. | Driver circuit and semiconductor device using the same |
| US7812660B2 (en) | 2007-11-28 | 2010-10-12 | Ricoh Company, Ltd. | Level shift circuit |
| JP2014212531A (ja) * | 2002-12-25 | 2014-11-13 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
| US8936319B2 (en) | 2010-02-19 | 2015-01-20 | Atlas Copco Rock Drills Ab | Method and arrangement at trucks for tipping a loading bin |
-
1997
- 1997-08-25 JP JP9228264A patent/JPH1168534A/ja not_active Abandoned
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003501855A (ja) * | 1999-05-28 | 2003-01-14 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | スルーレート制御手段を有するレベルコンバータ |
| JP2002251174A (ja) * | 2000-11-22 | 2002-09-06 | Hitachi Ltd | 表示装置 |
| JP2003318714A (ja) * | 2002-02-20 | 2003-11-07 | Matsushita Electric Ind Co Ltd | ドライブ回路 |
| JP2019169966A (ja) * | 2002-12-25 | 2019-10-03 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| US10535684B2 (en) | 2002-12-25 | 2020-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit having correcting circuit and electronic apparatus thereof |
| JP2022043197A (ja) * | 2002-12-25 | 2022-03-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US11139323B2 (en) | 2002-12-25 | 2021-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit having correcting circuit and electronic apparatus thereof |
| JP2021061624A (ja) * | 2002-12-25 | 2021-04-15 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| JP2014212531A (ja) * | 2002-12-25 | 2014-11-13 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
| US9741749B2 (en) | 2002-12-25 | 2017-08-22 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit having correcting circuit and electronic apparatus thereof |
| US9368526B2 (en) | 2002-12-25 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit having correcting circuit and electronic apparatus thereof |
| JP2007525875A (ja) * | 2003-10-10 | 2007-09-06 | ナノ−プロプライエタリー， インコーポレイテッド | 静電結合を用いた高電圧パルスドライバ |
| JP2007194771A (ja) * | 2006-01-18 | 2007-08-02 | Sony Corp | レベル変換回路および表示装置 |
| JP2009527178A (ja) * | 2006-02-14 | 2009-07-23 | インダストリー−ユニバーシティ・コーペレーション・ファウンデーション・ハンヤン・ユニバーシティ | 低電力消費及び小型の容量結合型レベルシフト回路 |
| US7759985B2 (en) | 2006-12-06 | 2010-07-20 | Rohm Co., Ltd. | Driver circuit and semiconductor device using the same |
| US7812660B2 (en) | 2007-11-28 | 2010-10-12 | Ricoh Company, Ltd. | Level shift circuit |
| US8936319B2 (en) | 2010-02-19 | 2015-01-20 | Atlas Copco Rock Drills Ab | Method and arrangement at trucks for tipping a loading bin |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050208 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050412 |
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