JP2003501855A - スルーレート制御手段を有するレベルコンバータ - Google Patents
スルーレート制御手段を有するレベルコンバータInfo
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Abstract
(57)【要約】
第１の電圧範囲の第１のデジタル信号（Ｕ１）を、第２の電圧範囲の第２のデジタル信号（Ｕ２）に変換する、レベルコンバータは、前記第１のデジタル信号（Ｕ１）を受信する入力と、前記第２のデジタル信号（Ｕ２）を供給する出力とを有する、増幅器（Ｔ０）と、前記第２のデジタル信号（Ｕ２）のスルーレートを制御する直列配置部であって、少なくとも第１のキャパシタ（Ｃ１）と第２のキャパシタ（Ｃ２）とを有し、前記増幅器（Ｔ０）の前記出力と前記入力との間を接続する、直列配置部と、前記少なくとも第１及び第２のキャパシタ（Ｃ１、Ｃ２）を横切る電圧を制御する、電圧制御手段とを備える。前記電圧制御手段は、前記直列配置部の各内部ノード（Ｎ１、Ｎ２）に、個別バイアス電圧を供給する、少なくとも１つの電圧源（Ｖｌｓ１、Ｖｌｓ２）を備える。前記個別バイアス電圧の値、又は、複数の前記個別バイアス電圧の値は、前記第１（Ｕ１）及び第２（Ｕ２）のデジタル信号の値に、依存している。
Description
【０００１】
本発明は、第１の電圧範囲の第１のデジタル信号を、第２の電圧範囲の第２の
デジタル信号に変換するための、レベルコンバータに関する。
デジタル信号に変換するための、レベルコンバータに関する。
【０００２】
このレベルコンバータは、
前記第１のデジタル信号を受信するための入力と、前記第２のデジタル信号を
供給するための出力とを有する、増幅器と、 前記第２のデジタル信号のスルーレートを制御するための直列配置部であって
、少なくとも、第１のキャパシタと第２のキャパシタとを有し、前記増幅器の前
記出力と前記入力との間を接続する、直列配置部と、 少なくとも前記第１及び第２のキャパシタを横切る電圧を制御するための電圧
制御手段と、を備えている。
供給するための出力とを有する、増幅器と、 前記第２のデジタル信号のスルーレートを制御するための直列配置部であって
、少なくとも、第１のキャパシタと第２のキャパシタとを有し、前記増幅器の前
記出力と前記入力との間を接続する、直列配置部と、 少なくとも前記第１及び第２のキャパシタを横切る電圧を制御するための電圧
制御手段と、を備えている。
【０００３】
そのようなレベルコンバータは、図１に示すような技術の一般的な状態から、
既知である。ここでは、「信号のレベル」という言葉が用いられていると、述べ
なければならない。「レベル」という言葉は、信号の可能な最大電圧値から、信
号の可能な最小電圧値を、差し引いたものとして、解釈しなければならない。（
可能な最小電圧レベルは、通常、ゼロボルトに近接している）。既知のレベルコ
ンバータは、第１のデジタル信号Ｕ１を受信するゲートと、基準電源端子ＧＮＤ
に接続するソースと、第２のデジタル信号Ｕ２を送出する出力端子２に接続する
ドレインとを有する電界効果トランジスタＴ０を、備えている。出力端子２は、
負荷ＺＬを介して、レベルコンバータの供給電圧源ＳＰＬＬＶにより供給された
供給電圧へ、接続されている。負荷ＺＬは、例えば電流源のような、様々な種類
の回路に置き換えてもよい。第１及び第２のキャパシタＣ１、Ｃ２の直列配置部
は、電界効果トランジスタＴ０のドレインとゲートの間に接続されている。第１
及び第２のキャパシタＣ１、Ｃ２は、第１及び第２のシャント抵抗Ｒ１、Ｒ２に
より、それぞれシャントされている。既知のレベルコンバータは、さらに、基準
電源端子ＧＮＤに接続する第１の基準電源を有するプレドライブ回路ＰＤＣと、
プレドライブ供給電圧源ＳＰＬＰＤＣへ直列抵抗ＲＰＤＣを介して接続される第
２の基準電源と、レベルコンバータの入力端子１に接続する入力と、電界効果ト
ランジスタＴ０のゲートに接続する出力とを、備えている。
既知である。ここでは、「信号のレベル」という言葉が用いられていると、述べ
なければならない。「レベル」という言葉は、信号の可能な最大電圧値から、信
号の可能な最小電圧値を、差し引いたものとして、解釈しなければならない。（
可能な最小電圧レベルは、通常、ゼロボルトに近接している）。既知のレベルコ
ンバータは、第１のデジタル信号Ｕ１を受信するゲートと、基準電源端子ＧＮＤ
に接続するソースと、第２のデジタル信号Ｕ２を送出する出力端子２に接続する
ドレインとを有する電界効果トランジスタＴ０を、備えている。出力端子２は、
負荷ＺＬを介して、レベルコンバータの供給電圧源ＳＰＬＬＶにより供給された
供給電圧へ、接続されている。負荷ＺＬは、例えば電流源のような、様々な種類
の回路に置き換えてもよい。第１及び第２のキャパシタＣ１、Ｃ２の直列配置部
は、電界効果トランジスタＴ０のドレインとゲートの間に接続されている。第１
及び第２のキャパシタＣ１、Ｃ２は、第１及び第２のシャント抵抗Ｒ１、Ｒ２に
より、それぞれシャントされている。既知のレベルコンバータは、さらに、基準
電源端子ＧＮＤに接続する第１の基準電源を有するプレドライブ回路ＰＤＣと、
プレドライブ供給電圧源ＳＰＬＰＤＣへ直列抵抗ＲＰＤＣを介して接続される第
２の基準電源と、レベルコンバータの入力端子１に接続する入力と、電界効果ト
ランジスタＴ０のゲートに接続する出力とを、備えている。
【０００４】
既知のレベルコンバータの動作原理は、次の通りである。入力１は何れかのデ
ジタル回路に接続されており、このデジタル回路は、デジタル信号を供給する。
デジタル信号の電圧レベルは、通常、高い電圧レベルに適合していなければなら
ない。このデジタル信号は、プレドライブ回路ＰＤＣによりバッファされ、プレ
ドライブ回路ＰＤＣは、レベルコンバータの第１のデジタル信号Ｕ１を、送出す
る。第１のデジタル信号Ｕ１のレベルは、プレドライブ供給電圧源ＳＰＬＰＤＣ により供給される供給電圧の値により、決定される。負荷ＺＬと結合する電界効
果トランジスタＴ０は、第１のデジタル信号Ｕ１を、第２のデジタル信号Ｕ２に
変換する。第２のデジタル信号Ｕ２のレベルは、レベルコンバータの供給電圧源
ＳＰＬＬＶにより供給される供給電圧の値により、決定される。
ジタル回路に接続されており、このデジタル回路は、デジタル信号を供給する。
デジタル信号の電圧レベルは、通常、高い電圧レベルに適合していなければなら
ない。このデジタル信号は、プレドライブ回路ＰＤＣによりバッファされ、プレ
ドライブ回路ＰＤＣは、レベルコンバータの第１のデジタル信号Ｕ１を、送出す
る。第１のデジタル信号Ｕ１のレベルは、プレドライブ供給電圧源ＳＰＬＰＤＣ により供給される供給電圧の値により、決定される。負荷ＺＬと結合する電界効
果トランジスタＴ０は、第１のデジタル信号Ｕ１を、第２のデジタル信号Ｕ２に
変換する。第２のデジタル信号Ｕ２のレベルは、レベルコンバータの供給電圧源
ＳＰＬＬＶにより供給される供給電圧の値により、決定される。
【０００５】
多くの既知のレベルコンバータは、集積回路に適用した場合に、他のデジタル
回路とにおける電磁障害（electromagnetic interference）及び／又はグランド
バウンス（groundbounce）を生じさせるという、欠点を有している。これは、図
１に示すような既知のレベルコンバータにおいては、ある程度は解決されていた
。実際には、２つの手段が、通常、実施されていた。第１の手段は、プレドライ
ブ回路ＰＤＣの出力が供給することのできる電流を制限するための直列抵抗ＲＰ ＤＣ の適用である。第２の手段は、電界効果トランジスタＴ０のドレインとゲー
トとの間に接続される容量パスの適用である。そうすることによって、第２のデ
ジタル信号信号Ｕ２のスルーレートが制御され、制限された電流の値と、容量パ
スにより形成されるキャパシタンスの値との商とにおよそ等しくなる。直列抵抗
ＲＰＤＣの適用は、任意である。なぜなら、電流はプレドライブ回路自体によっ
ても制限されるからである。しかし、直列抵抗ＲＰＤＣの省略は、制限された電
流の値は、一般に、極めて正確には予測することができない。容量パスの最も簡
単な実現方法は、電界効果トランジスタＴ０のドレインとゲートの間に接続され
る単一のキャパシタであろう。しかし、集積回路に適用された場合、これは、単
一のキャパシタを横切る電圧が、許容よりも高いという問題を、もたらすことが
ある。図１に示すような既知のレベルコンバータは、この問題を、第１及び第２
のキャパシタＣ１、Ｃ２の直列配置部により容量パスを形成することにより、解
決している。第１及び第２のキャパシタの共通ノードはＤＣフローティングノー
ドでないので、第１及び第２のキャパシタは、第１及び第２のシャント抵抗Ｒ１ 、Ｒ２により、それぞれシャントされる。
回路とにおける電磁障害（electromagnetic interference）及び／又はグランド
バウンス（groundbounce）を生じさせるという、欠点を有している。これは、図
１に示すような既知のレベルコンバータにおいては、ある程度は解決されていた
。実際には、２つの手段が、通常、実施されていた。第１の手段は、プレドライ
ブ回路ＰＤＣの出力が供給することのできる電流を制限するための直列抵抗ＲＰ ＤＣ の適用である。第２の手段は、電界効果トランジスタＴ０のドレインとゲー
トとの間に接続される容量パスの適用である。そうすることによって、第２のデ
ジタル信号信号Ｕ２のスルーレートが制御され、制限された電流の値と、容量パ
スにより形成されるキャパシタンスの値との商とにおよそ等しくなる。直列抵抗
ＲＰＤＣの適用は、任意である。なぜなら、電流はプレドライブ回路自体によっ
ても制限されるからである。しかし、直列抵抗ＲＰＤＣの省略は、制限された電
流の値は、一般に、極めて正確には予測することができない。容量パスの最も簡
単な実現方法は、電界効果トランジスタＴ０のドレインとゲートの間に接続され
る単一のキャパシタであろう。しかし、集積回路に適用された場合、これは、単
一のキャパシタを横切る電圧が、許容よりも高いという問題を、もたらすことが
ある。図１に示すような既知のレベルコンバータは、この問題を、第１及び第２
のキャパシタＣ１、Ｃ２の直列配置部により容量パスを形成することにより、解
決している。第１及び第２のキャパシタの共通ノードはＤＣフローティングノー
ドでないので、第１及び第２のキャパシタは、第１及び第２のシャント抵抗Ｒ１ 、Ｒ２により、それぞれシャントされる。
【０００６】
既知のレベルコンバータの問題は、シャント抵抗Ｒ１、Ｒ２がレベルコンバー
タの静的な電力消費が増大することである。
タの静的な電力消費が増大することである。
【０００７】
静的な電力消費の削減を図ったレベルコンバータを提供することが、本発明の
１つの目的である。
１つの目的である。
【０００８】
この目的のため、本発明においては、冒頭で述べたタイプのレベルコンバータ
が、電圧制御手段は、直列配置部の各内部ノードに、個別バイアス電圧を供給す
る、少なくとも１つの電圧源を備え、個別バイアス電圧の値、又は、複数の個別
バイアス電圧の値は、第１及び第２のデジタル信号の値に、依存している、こと
を特徴とする。
が、電圧制御手段は、直列配置部の各内部ノードに、個別バイアス電圧を供給す
る、少なくとも１つの電圧源を備え、個別バイアス電圧の値、又は、複数の個別
バイアス電圧の値は、第１及び第２のデジタル信号の値に、依存している、こと
を特徴とする。
【０００９】
本発明は、図１に示す既知のレベルコンバータにおいて、第１及び第２の抵抗
が互いに電界効果トランジスタＴ０のドレインとゲートとの間のＤＣパスを形成
することにより、静的な電力消費を増大させるという見識に基づいている。原理
的には、これは必要なものではない。１又は複数の内部ノード（図１においては
、１つだけの内部ノードＮ１）だけが、バイアスされていなければならない。な
ぜなら、さもなければ、これ／これらの内部ノードが、ＤＣフローティングノー
ドとなるからである。明確化のために、第２のデジタル信号Ｕ２のスルーレート
を制御する直列配置部の外部ノードは、この直列配置部の内部ノードと解釈され
ないであろうと、明言する。
が互いに電界効果トランジスタＴ０のドレインとゲートとの間のＤＣパスを形成
することにより、静的な電力消費を増大させるという見識に基づいている。原理
的には、これは必要なものではない。１又は複数の内部ノード（図１においては
、１つだけの内部ノードＮ１）だけが、バイアスされていなければならない。な
ぜなら、さもなければ、これ／これらの内部ノードが、ＤＣフローティングノー
ドとなるからである。明確化のために、第２のデジタル信号Ｕ２のスルーレート
を制御する直列配置部の外部ノードは、この直列配置部の内部ノードと解釈され
ないであろうと、明言する。
【００１０】
第１及び第２のデジタル信号の状態が変化した場合、内部ノードの電圧も同様
に変化しなければならない。既知のレベルコンバータにおいては、これは、第１
及び第２の抵抗の直列配置部が電圧ディバイダーを構成することによって、自動
的に生じる。本発明に係るレベルコンバータは、そのような電圧ディバイダーを
備えていないため、内部ノードの電圧は、異なるやり方で適合させなければなら
ない。この理由により、内部ノードにバイアス電圧を供給する、又は、各内部ノ
ードに個別バイアス電圧を供給する、少なくとも１つの電圧源は、第１及び第２
のデジタル信号の値に依存するように形成されていなければならない。
に変化しなければならない。既知のレベルコンバータにおいては、これは、第１
及び第２の抵抗の直列配置部が電圧ディバイダーを構成することによって、自動
的に生じる。本発明に係るレベルコンバータは、そのような電圧ディバイダーを
備えていないため、内部ノードの電圧は、異なるやり方で適合させなければなら
ない。この理由により、内部ノードにバイアス電圧を供給する、又は、各内部ノ
ードに個別バイアス電圧を供給する、少なくとも１つの電圧源は、第１及び第２
のデジタル信号の値に依存するように形成されていなければならない。
【００１１】
本発明の１つの実施形態においては、バイアス抵抗が、少なくとも１つの電圧
源の少なくとも１つが直列的に配置されていることを、特徴としても良い。上述
した少なくとも１つの電圧源の依存性が最適化されていない場合（これは、実際
には、かなりあり得るケースである）、レベルコンバータの動的な電力消費は増
大するであろう。この動的な電力消費の増大は、第２のデジタル信号のスルーレ
ートを制御する直列配置部の各内部ノードへのバイアス抵抗の適用により、減少
する。しかし、バイアス抵抗の値は、任意の大きさに設定できない。なぜなら、
バイアス抵抗の値が大きすぎると、内部ノードの電圧の制御が不正確になりすぎ
るからである。バイアス抵抗を物理的に実現することは、必ずしも必要ではない
。なぜなら、内部ノードへ１又は複数のバイアス電圧を供給する１又は複数の電
圧源の内部抵抗も同様に、バイアス抵抗として用いてもよい。
源の少なくとも１つが直列的に配置されていることを、特徴としても良い。上述
した少なくとも１つの電圧源の依存性が最適化されていない場合（これは、実際
には、かなりあり得るケースである）、レベルコンバータの動的な電力消費は増
大するであろう。この動的な電力消費の増大は、第２のデジタル信号のスルーレ
ートを制御する直列配置部の各内部ノードへのバイアス抵抗の適用により、減少
する。しかし、バイアス抵抗の値は、任意の大きさに設定できない。なぜなら、
バイアス抵抗の値が大きすぎると、内部ノードの電圧の制御が不正確になりすぎ
るからである。バイアス抵抗を物理的に実現することは、必ずしも必要ではない
。なぜなら、内部ノードへ１又は複数のバイアス電圧を供給する１又は複数の電
圧源の内部抵抗も同様に、バイアス抵抗として用いてもよい。
【００１２】
本発明のさらなる実施形態においては、スイッチング手段が、少なくとも１つ
の電圧源に、直列的に配置されている、ことを特徴としてもよい。そうすること
により、各内部ノードのクラスＣバイアスのタイプが、このスイッチの適切な機
能により、達成することができる。すなわち、接続している対応する内部ノード
がある電圧範囲にある限り、各スイッチが開いている（非導通状態）。この結果
、対応する内部ノードの電圧が前記電圧範囲内にある限り、充電又は放電が発生
しない。電圧源により送出される（個々の）バイアス電圧がそれほど正確でない
場合でも、これは、レベルコンバータの動的な電力消費が低減されるという効果
がある。
の電圧源に、直列的に配置されている、ことを特徴としてもよい。そうすること
により、各内部ノードのクラスＣバイアスのタイプが、このスイッチの適切な機
能により、達成することができる。すなわち、接続している対応する内部ノード
がある電圧範囲にある限り、各スイッチが開いている（非導通状態）。この結果
、対応する内部ノードの電圧が前記電圧範囲内にある限り、充電又は放電が発生
しない。電圧源により送出される（個々の）バイアス電圧がそれほど正確でない
場合でも、これは、レベルコンバータの動的な電力消費が低減されるという効果
がある。
【００１３】
本発明のさらなる実施形態においては、スイッチング手段がダイオードで形成
されるということを、特徴としても良い。これにより、極めて簡単に、上述した
スイッチの実現を達成できる。
されるということを、特徴としても良い。これにより、極めて簡単に、上述した
スイッチの実現を達成できる。
【００１４】
本発明のさらなる有利な実施形態は、請求項５及び６に特定されている。
【００１５】
本発明は、添付した図面を参照してより詳細に記述されるであろう。
【００１６】
図２は、本発明に係るレベルコンバータの第１実施形態の回路図である。レベ
ルコンバータは、電界効果トランジスタＴ０を備えている。電界効果トランジス
タＴ０は、第１のデジタル信号Ｕ１を受信するゲートと、供給基準端子ＧＮＤに
接続するソースと、第２のデジタル信号Ｕ２を送出するレベルコンバータの出力
端子２に接続するドレインとを、有している。出力端子２は、負荷ＺＬを介して
、レベルコンバータの供給電圧源ＳＰＬＬＶにより供給される供給電圧に、接続
されている。負荷ＺＬは、例えば電流源のような、様々な種類の回路に置き換え
てもよい。第１及び第２のキャパシタＣ１、Ｃ２の直列的な配置は、電界効果ト
ランジスタＴ０のドレインとゲートとの間に接続されている。レベルコンバータ
は、さらに、プレドライブ回路ＰＤＣを備えている。このプレドライブ回路ＰＤ
Ｃは、電源基準端子ＧＮＤに接続された第１供給基準と、直列抵抗ＲＰＤＣを介
してプレドライブ供給電圧源ＳＰＬＰＤＣに接続された第２供給基準と、レベル
コンバータの入力端子１に接続された入力と、電界効果トランジスタＴ０のゲー
トに接続された出力とを、有している。レベルコンバータは、さらに電圧源Ｖｌ ｓ１ を備えている。これは、出力端子２と、バイアス抵抗ＲＢを介して、第１及
び第２のキャパシタＣ１、Ｃ２の直列的な配置の内部ノードＮ１との間に、接続
されている。
ルコンバータは、電界効果トランジスタＴ０を備えている。電界効果トランジス
タＴ０は、第１のデジタル信号Ｕ１を受信するゲートと、供給基準端子ＧＮＤに
接続するソースと、第２のデジタル信号Ｕ２を送出するレベルコンバータの出力
端子２に接続するドレインとを、有している。出力端子２は、負荷ＺＬを介して
、レベルコンバータの供給電圧源ＳＰＬＬＶにより供給される供給電圧に、接続
されている。負荷ＺＬは、例えば電流源のような、様々な種類の回路に置き換え
てもよい。第１及び第２のキャパシタＣ１、Ｃ２の直列的な配置は、電界効果ト
ランジスタＴ０のドレインとゲートとの間に接続されている。レベルコンバータ
は、さらに、プレドライブ回路ＰＤＣを備えている。このプレドライブ回路ＰＤ
Ｃは、電源基準端子ＧＮＤに接続された第１供給基準と、直列抵抗ＲＰＤＣを介
してプレドライブ供給電圧源ＳＰＬＰＤＣに接続された第２供給基準と、レベル
コンバータの入力端子１に接続された入力と、電界効果トランジスタＴ０のゲー
トに接続された出力とを、有している。レベルコンバータは、さらに電圧源Ｖｌ ｓ１ を備えている。これは、出力端子２と、バイアス抵抗ＲＢを介して、第１及
び第２のキャパシタＣ１、Ｃ２の直列的な配置の内部ノードＮ１との間に、接続
されている。
【００１７】
レベルコンバータの動作原理は、次の通りである。入力１は何らかのデジタル
回路に接続されており、デジタル信号Ｖ１を供給する。このデジタル信号の電圧
レベルを、通常、より高い電圧レベルに変更しなければならない。このデジタル
信号Ｖ１は、プレドライブ回路ＰＤＣでバッファされ、このプレドライブ回路Ｐ
ＤＣがレベルコンバータの第１のデジタル信号Ｕ１を送出する。第１のデジタル
信号Ｕ１のレベルは、プレドライブ供給電圧源ＳＰＬＰＤＣにより供給された供
給電圧の値により、決定される。負荷ＺＬに結合した電界効果トランジスタＴ０ は、第１のデジタル信号Ｕ１を、第２のデジタル信号Ｕ２に、変換する。第２の
デジタル信号Ｕ２のレベルは、レベルコンバータの供給電圧源ＳＰＬＬＶにより
供給される供給電圧の値により、決定される。直列抵抗ＲＰＤＣは、プレドライ
ブ回路ＰＤＣの出力により供給することのできる電流を制限する。第２のデジタ
ル信号Ｕ２のスルーレートは、制限された電流の値と、第１及び第２のキャパシ
タＣ１、Ｃ２の直列的な配置により形成されたキャパシタンスの値との、商にお
よそ等しい。
回路に接続されており、デジタル信号Ｖ１を供給する。このデジタル信号の電圧
レベルを、通常、より高い電圧レベルに変更しなければならない。このデジタル
信号Ｖ１は、プレドライブ回路ＰＤＣでバッファされ、このプレドライブ回路Ｐ
ＤＣがレベルコンバータの第１のデジタル信号Ｕ１を送出する。第１のデジタル
信号Ｕ１のレベルは、プレドライブ供給電圧源ＳＰＬＰＤＣにより供給された供
給電圧の値により、決定される。負荷ＺＬに結合した電界効果トランジスタＴ０ は、第１のデジタル信号Ｕ１を、第２のデジタル信号Ｕ２に、変換する。第２の
デジタル信号Ｕ２のレベルは、レベルコンバータの供給電圧源ＳＰＬＬＶにより
供給される供給電圧の値により、決定される。直列抵抗ＲＰＤＣは、プレドライ
ブ回路ＰＤＣの出力により供給することのできる電流を制限する。第２のデジタ
ル信号Ｕ２のスルーレートは、制限された電流の値と、第１及び第２のキャパシ
タＣ１、Ｃ２の直列的な配置により形成されたキャパシタンスの値との、商にお
よそ等しい。
【００１８】
図２におけるレベルコンバータの動作は、図５に示す信号図Ｉ〜VIIとともに
、さらに説明される。一例として、第１のキャパシタＣ１のキャパシタンスは、
第２のキャパシタＣ２のキャパシタンスと、等しいと仮定する。さらに一例とし
て、第１のデジタル信号Ｕ１のレベルが２．５ボルトであり、第２のデジタル信
号Ｕ２のレベルが５．０ボルトであると、仮定する。この状態において、バイア
ス電圧Ｖｌｓ１の最適な依存状態は、図II、III、VIIに示されている。図２にお
ける回路の動作をよりよく説明するために、１つにはまず、次のような理論上の
状態を考えなければならない。内部ノードＮ１はＤＣフローティングであり、第
１及び第２のキャパシタＣ１、Ｃ２は理想的なキャパシタであって、チャージが
されておらず、Ｖ１が０ボルトであり、Ｕ１が０ボルトであり、Ｕ２が５．０ボ
ルトである。時刻ｔ１で、Ｖ１が０ボルトから２．５ボルトに変化する。その結
果、Ｕ１が０ボルトから２．５Ｖに変化し、Ｕ２が５．０ボルトから０ボルトに
変化する。第１のキャパシタＣ１を横切る電圧ＵＣ１と、第２のキャパシタＣ２
を横切る電圧ＵＣ２と、内部ノードＮ１の電圧ＵＮ１とは、信号Ｕ１とＵ２から
直接決定され（キルヒホッフの法則）、図IV、Ｖ及びVIに示されている。ここで
、実際の状態が、第１及び第２のキャパシタＣ１及びＣ２が理想的なキャパシタ
でなく、且つ、寄生ＤＣリークパスが生じてしまうと考えると、電圧ＵＣ１、Ｕ Ｃ２ 及びＵＮ１は、図IV、Ｖ及びVIに示されているように、理想的な状態から逸
脱することは、明らかである。この問題を回避するため、内部ノードＮ１が、バ
イアス抵抗ＲＢと電圧源Ｖｌｓ１との直列配置部により、ＤＣ−バイアスされる
。そうすることにより、レベルコンバータの静的な電力消費が、ほとんど増加し
なくなる。なぜなら、第１及び第２のキャパシタの寄生ＤＣリークパスは、実質
上無限であり、それゆえ、電界効果トランジスタＴ０のドレインとゲートの間の
重要なＤＣパスは存在しないからである。しかし、動的な電力消費の重大な増加
を回避するために、図VIIに示すように電圧Ｖｌｓ１は、図IVに示すように理想
的な電圧ＵＣ１に、およそ等しくなければならない。なぜなら、バイアス抵抗Ｒ
Ｂを通る（動的な）電流は、無視できるからである。この理由により、バイアス
電圧Ｖｌｓ１の精度は、比較的高くなければならない。
、さらに説明される。一例として、第１のキャパシタＣ１のキャパシタンスは、
第２のキャパシタＣ２のキャパシタンスと、等しいと仮定する。さらに一例とし
て、第１のデジタル信号Ｕ１のレベルが２．５ボルトであり、第２のデジタル信
号Ｕ２のレベルが５．０ボルトであると、仮定する。この状態において、バイア
ス電圧Ｖｌｓ１の最適な依存状態は、図II、III、VIIに示されている。図２にお
ける回路の動作をよりよく説明するために、１つにはまず、次のような理論上の
状態を考えなければならない。内部ノードＮ１はＤＣフローティングであり、第
１及び第２のキャパシタＣ１、Ｃ２は理想的なキャパシタであって、チャージが
されておらず、Ｖ１が０ボルトであり、Ｕ１が０ボルトであり、Ｕ２が５．０ボ
ルトである。時刻ｔ１で、Ｖ１が０ボルトから２．５ボルトに変化する。その結
果、Ｕ１が０ボルトから２．５Ｖに変化し、Ｕ２が５．０ボルトから０ボルトに
変化する。第１のキャパシタＣ１を横切る電圧ＵＣ１と、第２のキャパシタＣ２
を横切る電圧ＵＣ２と、内部ノードＮ１の電圧ＵＮ１とは、信号Ｕ１とＵ２から
直接決定され（キルヒホッフの法則）、図IV、Ｖ及びVIに示されている。ここで
、実際の状態が、第１及び第２のキャパシタＣ１及びＣ２が理想的なキャパシタ
でなく、且つ、寄生ＤＣリークパスが生じてしまうと考えると、電圧ＵＣ１、Ｕ Ｃ２ 及びＵＮ１は、図IV、Ｖ及びVIに示されているように、理想的な状態から逸
脱することは、明らかである。この問題を回避するため、内部ノードＮ１が、バ
イアス抵抗ＲＢと電圧源Ｖｌｓ１との直列配置部により、ＤＣ−バイアスされる
。そうすることにより、レベルコンバータの静的な電力消費が、ほとんど増加し
なくなる。なぜなら、第１及び第２のキャパシタの寄生ＤＣリークパスは、実質
上無限であり、それゆえ、電界効果トランジスタＴ０のドレインとゲートの間の
重要なＤＣパスは存在しないからである。しかし、動的な電力消費の重大な増加
を回避するために、図VIIに示すように電圧Ｖｌｓ１は、図IVに示すように理想
的な電圧ＵＣ１に、およそ等しくなければならない。なぜなら、バイアス抵抗Ｒ
Ｂを通る（動的な）電流は、無視できるからである。この理由により、バイアス
電圧Ｖｌｓ１の精度は、比較的高くなければならない。
【００１９】
図３は、本発明に係るレベルコンバータの第２実施形態の回路図を示す。図２
と比較した図３の実施形態の差異は、バイアス抵抗ＲＢが第１のダイオードＤ１ により置き換えられていることである。もう１つの差異は、第２の電圧源Ｖｌｓ ２ と第２のダイオードＤ２の直列的な配置が、第１の電圧源Ｖｌｓ１（これまで
は電圧源Ｖｌｓ１として示された）と第１のダイオードＤ１との直列的な配置と
、並列に配置されていることである。さらにもう１つの差異は、第１のバイアス
電圧Ｖｌｓ１が、もはや依存性のある信号ではなく、一定のＤＣ値を有すること
である。第２のバイアス電圧Ｖｌｓ２も依存性のある信号ではなく、通常、第１
のバイアス電圧Ｖｌｓ１の一定のＤＣ値と異なる一定のＤＣ値を有している。第
１及び第２のダイオードＤ１及びＤ２は、実際は、スイッチであり、内部ノード
Ｎ１に第１の電圧源Ｖｌｓ１を結合するか、内部ノードＮ１に第２の電圧源Ｖｌ ｓ２ を結合するかを、自動的に選択する。そうすることにより、単一の、しかし
、信号依存電圧源Ｖｌｓ１（図５の図VII参照）の機能が、第１の電圧源Ｖｌｓ
１と、第２の電圧源Ｖｌｓ２と、第１のダイオードＤ１と、第２のダイオードＤ ２ とにより、より簡単に実現される。第１及び第２のダイオードＤ１及びＤ２の
さらなる適用により、内部ノードＮ１の望ましい電圧近傍のある電圧範囲が、生
成される。この結果、内部ノードＮ１の電圧が前記電圧範囲にある限り、第１及
び第２のキャパシタの充電や放電が発生しない。これは、第１及び第２の電圧源
Ｖｌｓ１及びＶｌｓ２によりそれぞれ送出される別々のバイアス電圧Ｖｌｓ１及
びＶｌｓ２がそれほど精度の高いものでなくとも、レベルコンバータの動的な電
力消費を削減するという効果を有する。１つの例において、第１及び第２のキャ
パシタＣ１及びＣ２のキャパシタンスが等しいと仮定し、さらに、第１のデジタ
ル信号Ｕ１のレベルは２．５ボルトであり、第２のデジタル信号Ｕ２のレベルは
２．５ボルトであり、第１及び第２のダイオードのしきい値電圧が０．５ボルト
と仮定すると、Ｖｌｓ１及びＶｌｓ２として適切な一定のＤＣ値は、それぞれ、
＋１．７５ボルトと、−１．０ボルトである。
と比較した図３の実施形態の差異は、バイアス抵抗ＲＢが第１のダイオードＤ１ により置き換えられていることである。もう１つの差異は、第２の電圧源Ｖｌｓ ２ と第２のダイオードＤ２の直列的な配置が、第１の電圧源Ｖｌｓ１（これまで
は電圧源Ｖｌｓ１として示された）と第１のダイオードＤ１との直列的な配置と
、並列に配置されていることである。さらにもう１つの差異は、第１のバイアス
電圧Ｖｌｓ１が、もはや依存性のある信号ではなく、一定のＤＣ値を有すること
である。第２のバイアス電圧Ｖｌｓ２も依存性のある信号ではなく、通常、第１
のバイアス電圧Ｖｌｓ１の一定のＤＣ値と異なる一定のＤＣ値を有している。第
１及び第２のダイオードＤ１及びＤ２は、実際は、スイッチであり、内部ノード
Ｎ１に第１の電圧源Ｖｌｓ１を結合するか、内部ノードＮ１に第２の電圧源Ｖｌ ｓ２ を結合するかを、自動的に選択する。そうすることにより、単一の、しかし
、信号依存電圧源Ｖｌｓ１（図５の図VII参照）の機能が、第１の電圧源Ｖｌｓ
１と、第２の電圧源Ｖｌｓ２と、第１のダイオードＤ１と、第２のダイオードＤ ２ とにより、より簡単に実現される。第１及び第２のダイオードＤ１及びＤ２の
さらなる適用により、内部ノードＮ１の望ましい電圧近傍のある電圧範囲が、生
成される。この結果、内部ノードＮ１の電圧が前記電圧範囲にある限り、第１及
び第２のキャパシタの充電や放電が発生しない。これは、第１及び第２の電圧源
Ｖｌｓ１及びＶｌｓ２によりそれぞれ送出される別々のバイアス電圧Ｖｌｓ１及
びＶｌｓ２がそれほど精度の高いものでなくとも、レベルコンバータの動的な電
力消費を削減するという効果を有する。１つの例において、第１及び第２のキャ
パシタＣ１及びＣ２のキャパシタンスが等しいと仮定し、さらに、第１のデジタ
ル信号Ｕ１のレベルは２．５ボルトであり、第２のデジタル信号Ｕ２のレベルは
２．５ボルトであり、第１及び第２のダイオードのしきい値電圧が０．５ボルト
と仮定すると、Ｖｌｓ１及びＶｌｓ２として適切な一定のＤＣ値は、それぞれ、
＋１．７５ボルトと、−１．０ボルトである。
【００２０】
図４は、本発明に係るレベルコンバータの第３実施形態の回路図を示す。
【００２１】
第２実施形態と比較した差異は、第２のデジタル信号Ｕ２のスルーレートを制
御する直列配置部が、第１キャパシタＣ１と、第２キャパシタＣ２と、第３キャ
パシタＣ３とを、備えていることである。この結果、前記直列配置部は、第１の
内部ノードＮ１と第２の内部ノードＮ２の、２つの内部ノードを備えることにな
る。
御する直列配置部が、第１キャパシタＣ１と、第２キャパシタＣ２と、第３キャ
パシタＣ３とを、備えていることである。この結果、前記直列配置部は、第１の
内部ノードＮ１と第２の内部ノードＮ２の、２つの内部ノードを備えることにな
る。
【００２２】
電圧制御手段は、第１乃至第７のＮ型電界効果トランジスタＴ１〜Ｔ７と、第
８乃至第１１のＰ型電界効果トランジスタＴ８〜Ｔ１１とを、備えている。第１
の電界効果トランジスタＴ１は、第１のキャパシタＣ１と第２のキャパシタＣ２ の共通ノードＮ１に接続するソースと、トランジスタＴ０のドレインＤに接続す
るドレインと、ゲートとを、備えている。第２の電界効果トランジスタＴ２は、
第１の電界効果トランジスタＴ１のゲートに接続するソースと、第１の電界効果
トランジスタＴ１のソースに共に接続されるドレイン及びゲートとを、備えてい
る。第３の電界効果トランジスタＴ３は、ソースと、トランジスタＴ０のドレイ
ンＤに接続されるドレインと、ゲートとを、備えている。第４の電界効果トラン
ジスタＴ４は、第１の電界効果トランジスタＴ１のゲートに接続されるソースと
、第３の電界効果トランジスタＴ３のソースに接続されるドレインと、ゲートと
を、備えている。第５の電界効果トランジスタＴ５は、第２のキャパシタＣ２と
第３のキャパシタＣ３との共通ノードＮ２に接続されるソースと、第１の電界効
果トランジスタＴ１のソースに接続されるドレインと、ゲートとを、備えている
。第６の電界効果トランジスタＴ６は、バイアス電圧ＶＢＩＡＳが入力されるバ
イアス基準端子ＢＩＡＳに接続されるソースと、第５の電界効果トランジスタＴ ５ のソースに共に接続されるドレイン及びゲートとを、備えている。第７の電界
効果トランジスタＴ７は、第５の電界効果トランジスタＴ５のゲートに接続する
ソースと、第４の電界効果トランジスタＴ４のソースに接続するドレインと、バ
イアス基準端子ＢＩＡＳに接続されるゲートとを、備えている。第８の電界効果
トランジスタＴ８は、第３の電界効果トランジスタＴ３のゲートに接続されるソ
ースと、トランジスタＴ０のドレインに接続されるドレインと、ゲートとを、備
えている。第９の電界効果トランジスタＴ９は、第３の電界効果トランジスタＴ ３ のゲートに接続されるソースと、第８の電界効果トランジスタＴ８のゲートに
接続されるドレインと、トランジスタＴ０のドレインに接続されるゲートとを、
備えている。第１０の電界効果トランジスタＴ１０は、第４の電界効果トランジ
スタＴ４のゲートと第８の電界効果トランジスタＴ８のゲートとに接続されるソ
ースと、第４の電界効果トランジスタＴ４のドレインに接続されるドレインと、
第７の電界効果トランジスタＴ７のゲートに接続されるゲートとを、備えている
。第１１の電界効果トランジスタＴ１１は、第４の電界効果トランジスタＴ４の
ゲートに接続されるソースと、第１０の電界効果トランジスタＴ１０のゲートに
接続されるドレインと、第１０の電界効果トランジスタＴ１０のドレインに接続
されるゲートとを、備えている。
８乃至第１１のＰ型電界効果トランジスタＴ８〜Ｔ１１とを、備えている。第１
の電界効果トランジスタＴ１は、第１のキャパシタＣ１と第２のキャパシタＣ２ の共通ノードＮ１に接続するソースと、トランジスタＴ０のドレインＤに接続す
るドレインと、ゲートとを、備えている。第２の電界効果トランジスタＴ２は、
第１の電界効果トランジスタＴ１のゲートに接続するソースと、第１の電界効果
トランジスタＴ１のソースに共に接続されるドレイン及びゲートとを、備えてい
る。第３の電界効果トランジスタＴ３は、ソースと、トランジスタＴ０のドレイ
ンＤに接続されるドレインと、ゲートとを、備えている。第４の電界効果トラン
ジスタＴ４は、第１の電界効果トランジスタＴ１のゲートに接続されるソースと
、第３の電界効果トランジスタＴ３のソースに接続されるドレインと、ゲートと
を、備えている。第５の電界効果トランジスタＴ５は、第２のキャパシタＣ２と
第３のキャパシタＣ３との共通ノードＮ２に接続されるソースと、第１の電界効
果トランジスタＴ１のソースに接続されるドレインと、ゲートとを、備えている
。第６の電界効果トランジスタＴ６は、バイアス電圧ＶＢＩＡＳが入力されるバ
イアス基準端子ＢＩＡＳに接続されるソースと、第５の電界効果トランジスタＴ ５ のソースに共に接続されるドレイン及びゲートとを、備えている。第７の電界
効果トランジスタＴ７は、第５の電界効果トランジスタＴ５のゲートに接続する
ソースと、第４の電界効果トランジスタＴ４のソースに接続するドレインと、バ
イアス基準端子ＢＩＡＳに接続されるゲートとを、備えている。第８の電界効果
トランジスタＴ８は、第３の電界効果トランジスタＴ３のゲートに接続されるソ
ースと、トランジスタＴ０のドレインに接続されるドレインと、ゲートとを、備
えている。第９の電界効果トランジスタＴ９は、第３の電界効果トランジスタＴ ３ のゲートに接続されるソースと、第８の電界効果トランジスタＴ８のゲートに
接続されるドレインと、トランジスタＴ０のドレインに接続されるゲートとを、
備えている。第１０の電界効果トランジスタＴ１０は、第４の電界効果トランジ
スタＴ４のゲートと第８の電界効果トランジスタＴ８のゲートとに接続されるソ
ースと、第４の電界効果トランジスタＴ４のドレインに接続されるドレインと、
第７の電界効果トランジスタＴ７のゲートに接続されるゲートとを、備えている
。第１１の電界効果トランジスタＴ１１は、第４の電界効果トランジスタＴ４の
ゲートに接続されるソースと、第１０の電界効果トランジスタＴ１０のゲートに
接続されるドレインと、第１０の電界効果トランジスタＴ１０のドレインに接続
されるゲートとを、備えている。
【００２３】
第１及び第５の電界効果トランジスタＴ１、Ｔ５はそれぞれ、第２実施形態の
第１ダイオードＤ１と同様の機能を有しており、第２及び第５の電界効果トラン
ジスタＴ２、Ｔ６はそれぞれ、第２実施形態の第２のダイオードＤ２と同様の機
能を有している。他の電界効果トランジスタ（Ｔ０を除く）は、実際は、電圧源
Ｖｌｓ１、Ｖｌｓ２などのための装置である。
第１ダイオードＤ１と同様の機能を有しており、第２及び第５の電界効果トラン
ジスタＴ２、Ｔ６はそれぞれ、第２実施形態の第２のダイオードＤ２と同様の機
能を有している。他の電界効果トランジスタ（Ｔ０を除く）は、実際は、電圧源
Ｖｌｓ１、Ｖｌｓ２などのための装置である。
【図１】
図１は、既知のレベルコンバータの回路図である。
【図２】
本発明に係るレベルコンバータの第１実施形態の回路図である。
【図３】
本発明に係るレベルコンバータの第２実施形態の回路図である。
【図４】
本発明に係るレベルコンバータの第３実施形態の回路図である。
【図５】
図２の実施形態をさらに説明するための信号図Ｉ〜VIIのセットである。
これらの図において、同様の機能又は目的を持つパーツやエレメントは、同じ
参照符号が付されている。
参照符号が付されている。
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＫＲ，Ｕ
Ｓ
Ｆターム(参考） 5J056 AA00 AA11 BB17 CC00 CC03
CC21 DD12 DD28 DD51 DD55
EE03 EE07 FF06 FF08
Claims (6)
- 【請求項１】 第１の電圧範囲の第１のデジタル信号を、第２の電圧範囲の第２のデジタル信
号に変換する、レベルコンバータであって、 前記第１のデジタル信号を受信する入力と、前記第２のデジタル信号を供給す
る出力とを有する、増幅器と、 前記第２のデジタル信号のスルーレートを制御する直列配置部であって、少な
くとも第１のキャパシタと第２のキャパシタとを有し、前記増幅器の前記出力と
前記入力との間を接続する、直列配置部と、 前記少なくとも第１及び第２のキャパシタを横切る電圧を制御する、電圧制御
手段と、 を備えるとともに、 前記電圧制御手段は、前記直列配置部の各内部ノードに、個別バイアス電圧を
供給する、少なくとも１つの電圧源を備え、 前記個別バイアス電圧の値、又は、複数の前記個別バイアス電圧の値は、前記
第１及び第２のデジタル信号の値に、依存している、 ことを特徴とするレベルコンバータ。 - 【請求項２】 バイアス抵抗が、前記少なくとも１つの電圧源のうちの少なくとも１つに、直
列的に配置されている、ことを特徴とする請求項１に記載のレベルコンバータ。 - 【請求項３】 スイッチング手段が、前記少なくとも１つの電圧源に、直列的に配置されてい
る、ことを特徴とする請求項１又は請求項２に記載のレベルコンバータ。 - 【請求項４】 前記スイッチング手段は、ダイオードにより形成されている、請求項３に記載
のレベルコンバータ。 - 【請求項５】 第１の電圧範囲の第１のデジタル信号を、第２の電圧範囲の第２のデジタル信
号に変換する、レベルコンバータであって、 制御端子と第１のメイン端子と第２のメイン端子とを有するトランジスタであ
って、前記制御端子と前記第１のメイン端子とが共に前記第１のデジタル信号を
受信する入力を形成し、前記第２のメイン端子と前記第１のメイン端子とが共に
前記第２のデジタル信号を供給する出力を形成する、トランジスタと、 前記第２のデジタル信号のスルーレートを制御する直列配置部であって、少な
くとも第１のキャパシタと第２のキャパシタとを有し、前記トランジスタの前記
第２のメイン端子と前記制御端子との間を接続する、直列配置部と、 前記少なくとも第１及び第２のキャパシタを横切る電圧を制御する、電圧制御
手段と、 を備えるとともに、 前記電圧制御手段は、第１の電圧源と、前記第１の電圧源に直列的に配置され
た第１のダイオードと、第２の電圧源と、前記第２の電圧源に直列的に配置され
た第２のダイオードとを備え、 前記第１の電圧源と前記第１のダイオードとの直列的な配置は、前記第１のキ
ャパシタと並列的に配置されており、前記第２の電圧源と前記第２のダイオード
との直列的な配置は、前記第１のキャパシタと並列的に配置されている、 ことを特徴とするレベルコンバータ。 - 【請求項６】 第１の電圧範囲の第１のデジタル信号を、第２の電圧範囲の第２のデジタル信
号に変換する、レベルコンバータであって、 制御端子と供給基準端子に接続された第１のメイン端子と第２のメイン端子と
を有するトランジスタであって、前記制御端子と前記供給基準端子とが共に前記
第１のデジタル信号を受信する入力を形成し、前記第２のメイン端子と前記供給
基準端子とが共に前記第２のデジタル信号を供給する出力を形成する、トランジ
スタと、 前記第２のデジタル信号のスルーレートを制御する直列配置部であって、第１
のキャパシタと第２のキャパシタと第３のキャパシタを有し、前記トランジスタ
の前記第２のメイン端子と前記制御端子との間を接続する、直列配置部と、 前記第１、第２及び第３のキャパシタを横切る電圧を制御する、電圧制御手段
と、 を備えるとともに、 前記電圧制御手段は、第１の伝導型の第１乃至第７の電界効果トランジスタと
、第２の伝導型の第８乃至第１１の電界効果トランジスタとを備え、 前記第１の電界効果トランジスタは、前記第１のキャパシタと前記第２のキャ
パシタの共通ノードに接続された第１のメイン端子と、前記トランジスタの前記
第２のメイン端子に接続された第２のメイン端子と、ゲートとを、備え、 前記第２の電界効果トランジスタは、前記第１の電界効果トランジスタのゲー
トに接続された第１のメイン端子と、前記第１の電界効果トランジスタの前記第
１のメイン端子にともに接続された第２のメイン端子及びゲートと、を備え、 前記第３の電界効果トランジスタは、第１のメイン端子と、前記トランジスタ
の前記第２のメイン端子に接続された第２のメイン端子と、ゲートとを、備え、 前記第４の電界効果トランジスタは、前記第１の電界効果トランジスタのゲー
トに接続された第１のメイン端子と、前記第３の電界効果トランジスタの前記第
１のメイン端子に接続された第２のメイン端子と、ゲートとを、備え、 前記第５の電界効果トランジスタは、前記第２のキャパシタと前記第３のキャ
パシタとの共通ノードに接続された第１のメイン端子と、前記第１の電界効果ト
ランジスタの前記第１のメイン端子に接続された第２のメイン端子と、ゲートと
を、備え、 前記第６の電界効果トランジスタは、バイアス電圧を受信するバイアス基準端
子に接続された第１のメイン端子と、前記第５の電界効果トランジスタの前記第
１のメイン端子に共に接続された第２のメイン端子及びゲートとを、備え、 前記第７の電界効果トランジスタは、前記第５の電界効果トランジスタの前記
ゲートに接続された第１のメイン端子と、前記第４の電界効果トランジスタの前
記第１のメイン端子に接続された第２のメイン端子と、前記バイアス基準端子に
接続されたゲートとを、備え、 前記第８の電界効果トランジスタは、前記第３の電界効果トランジスタの前記
ゲートに接続された第１のメイン端子と、前記トランジスタの前記第２のメイン
端子に接続された第２のメイン端子と、ゲートとを、備え、 前記第９の電界効果トランジスタは、前記第３の電界効果トランジスタのゲー
トに接続された第１のメイン端子と、前記第８の電界効果トランジスタのゲート
に接続された第２のメイン端子と、前記トランジスタの前記第２のメイン端子に
接続されたゲートとを、備え、 前記第１０の電界効果トランジスタは、前記第４の電界効果トランジスタの前
記ゲート及び前記第８の電界効果トランジスタの前記ゲートに接続された第１の
メイン端子と、前記第４の電界効果トランジスタの前記第２のメイン端子に接続
された第２のメイン端子と、前記第７の電界効果トランジスタの前記ゲートに接
続されたゲートとを、備え 前記第１１の電界効果トランジスタは、前記第４の電界効果トランジスタのゲ
ートに接続された第１のメイン端子と、前記第１０の電界効果トランジスタの前
記ゲートに接続された第２のメイン端子と、前記第１０の電界効果トランジスタ
の前記第２のメイン端子に接続されたゲートとを、備える、 ことを特徴とするレベルコンバータ。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP99201681.6 | 1999-05-28 | ||
| EP99201681 | 1999-05-28 | ||
| EP99202595 | 1999-08-06 | ||
| EP99202595.7 | 1999-08-06 | ||
| PCT/EP2000/004626 WO2000074239A1 (en) | 1999-05-28 | 2000-05-19 | A level converter provided with slew-rate controlling means |
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| Publication Number | Publication Date |
|---|---|
| JP2003501855A true JP2003501855A (ja) | 2003-01-14 |
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|---|---|---|---|
| JP2001500434A Expired - Fee Related JP4542731B2 (ja) | 1999-05-28 | 2000-05-19 | スルーレート制御手段を有するレベルコンバータ |
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| DE (1) | DE60032210T2 (ja) |
| WO (1) | WO2000074239A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101022360B1 (ko) | 2010-11-26 | 2011-03-22 | 엘아이지넥스원 주식회사 | Ｄｃ-ｄｃ 컨버터의 ｐｗｍ 제어 장치 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6653878B2 (en) * | 2001-09-24 | 2003-11-25 | Microchip Technology Inc. | Low-power output controlled circuit |
| JP2009531934A (ja) * | 2006-03-31 | 2009-09-03 | エヌエックスピー ビー ヴィ | 容量帰還を用いる信号ドライバのための方法およびシステム |
| KR20210100478A (ko) | 2020-02-06 | 2021-08-17 | 삼성전자주식회사 | 레벨 시프터를 포함하는 전자 장치 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444619A (en) * | 1987-08-12 | 1989-02-17 | Seiko Epson Corp | Level shift circuit |
| JPH0613231A (ja) * | 1991-08-28 | 1994-01-21 | Sgs Thomson Microelectron Inc | ドレイン出力端子に関しスリューレート制御を有する絶縁ゲートエンハンスメント型電界効果トランジスタ |
| JPH10294660A (ja) * | 1997-02-20 | 1998-11-04 | Matsushita Electric Ind Co Ltd | 差動増幅装置 |
| JPH1168534A (ja) * | 1997-08-25 | 1999-03-09 | Sony Corp | 高電圧駆動回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3323446A1 (de) * | 1983-06-29 | 1985-01-10 | Siemens AG, 1000 Berlin und 8000 München | Eingangssignalpegelwandler fuer eine mos-digitalschaltung |
| US5008568A (en) * | 1989-01-24 | 1991-04-16 | Integrated Device Technology, Inc. | CMOS output driver |
| US5194760A (en) * | 1991-12-23 | 1993-03-16 | Motorola, Inc. | Slew rate limited inductive load driver |
-
2000
- 2000-05-19 JP JP2001500434A patent/JP4542731B2/ja not_active Expired - Fee Related
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444619A (en) * | 1987-08-12 | 1989-02-17 | Seiko Epson Corp | Level shift circuit |
| JPH0613231A (ja) * | 1991-08-28 | 1994-01-21 | Sgs Thomson Microelectron Inc | ドレイン出力端子に関しスリューレート制御を有する絶縁ゲートエンハンスメント型電界効果トランジスタ |
| JPH10294660A (ja) * | 1997-02-20 | 1998-11-04 | Matsushita Electric Ind Co Ltd | 差動増幅装置 |
| JPH1168534A (ja) * | 1997-08-25 | 1999-03-09 | Sony Corp | 高電圧駆動回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101022360B1 (ko) | 2010-11-26 | 2011-03-22 | 엘아이지넥스원 주식회사 | Ｄｃ-ｄｃ 컨버터의 ｐｗｍ 제어 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
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| DE60032210T2 (de) | 2007-09-13 |
| KR20010072057A (ko) | 2001-07-31 |
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