JP4104767B2 - 基準電圧回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は基準電圧回路において、特に低消費電流化した回路に関する。
【０００２】
【従来の技術】
例えば携帯電話に組み込まれるスピーカーアンプなど、本体停止時においても待ち受け動作し続けなければならないものがある。外部からの呼出信号の受信があった場合、直ちにメインスイッチをＯＮにし、本体を立ち上げねばならないため、必要最低限の動作電流を要するものである。
【０００３】
このような場合、図４に示すように、電源１に一方の端子を接続した第１の抵抗１２と、第１の抵抗１２の他方の端子に一方の端子を接続し、ＧＮＤ２に他方の端子を接続した第２の抵抗１３と、第１の抵抗１２と第２の抵抗１３との接続点に一方の端子を接続し、ＧＮＤ２に他方の端子を接続したキャパシタ１４から構成し、第１の抵抗１２と第２の抵抗１３との接続点を基準電圧出力端子４としたものがある。
【０００４】
また、図５に示すように、電源１に一方の端子を接続した第１のスイッチ素子３０と、第１のスイッチ素子３０の他方の端子に一方の端子を接続した第１の抵抗１２と、第１の抵抗１２の他方の端子に一方の端子を接続し、ＧＮＤ２に他方の端子を接続した第２の抵抗１３と、第１の抵抗１２と第２の抵抗１３との接続点に一方の端子を接続し、ＧＮＤ２に他方の端子を接続したキャパシタ１４から構成し、第１の抵抗１２と第２の抵抗１３との接続点を基準電圧出力端子４としたものもある。
【０００５】
【発明が解決しようとする課題】
しかしながら、図４に示した回路では、常に第１、第２の抵抗１２、１３に電流が流れており、たとえ基準電圧回路に接続されるアプリケーションの機能停止時においても無駄な電流が流れている。
【０００６】
一方、図５の回路では、スイッチ素子３０を開くことにより、第１、第２の抵抗１２、１３に流れる電流を抑えることはできるが、スイッチ素子３０を閉じる時、キャパシタ１４ヘの充電により基準電圧が安定するまで時間が掛かる。
【０００７】
本発明は上記問題点を解決し、基準電圧回路に接続されるアプリケーションの機能停止時に多くの電流が流れることはなく、さらには基準電圧回路に接続されるアプリケーションが機能復帰時に基準電圧が安定するまで時間がかからないように動作させることを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、第１の発明に係る基準電圧回路は、電源に直列順方向接続された少なくとも１つのＰＮ接合からなる第１のＰＮ接合群と、該第１のＰＮ接合群に直列接続した第２のＰＮ接合群と、該第１のＰＮ接合群と第２のＰＮ接合群の間に接続した出力端子とを具備する基準電圧回路であって、前記第１及び第２のＰＮ接合群の各ＰＮ接合両端にかかる電圧がすべて当該各ＰＮ接合のビルトイン・ポテンシャル以内で動作し、前記第１のＰＮ接合群に第１の抵抗及び該第１の抵抗に直列接続された第１のスイッチ素子が並列接続され、前記第２のＰＮ接合群に第２の抵抗及び該第２の抵抗に直列接続された第２のスイッチ素子並びにキャパシタがそれぞれ並列接続され、前記第１のスイッチ素子と前記第２のスイッチ素子は同期開閉し、前記第１及び第２のＰＮ接合群のそれぞれに掛かる電圧の比と、前記第１及び第２のスイッチ素子が閉じたときに前記第１及び第２の抵抗のそれぞれに掛かる電圧の比が等しいことを特徴とする。
【０００９】
また、第２の発明に係る基準電圧回路は、電源に直列順方向接続された少なくとも１つのＰＮ接合からなる第１のＰＮ接合群と、該第１のＰＮ接合群に直列接続した第２のＰＮ接合群と、該第１のＰＮ接合群と第２のＰＮ接合群の間に接続した出力端子とを具備する基準電圧回路であって、前記第１及び第２のＰＮ接合群の各ＰＮ接合両端にかかる電圧がすべて当該各ＰＮ接合のビルトイン・ポテンシャル以内で動作し、電源に直列順方向接続された少なくとも１つのＰＮ接合からなる第１のＰＮ接合群と、該第１のＰＮ接合群に直列接続した第２のＰＮ接合群と、該第１のＰＮ接合群と第２のＰＮ接合群の間に接続した出力端子とを具備する基準電圧回路であって、前記第１及び第２のＰＮ接合群の各ＰＮ接合両端にかかる電圧がすべて当該各ＰＮ接合のビルトイン・ポテンシャル以内で動作し、前記出力端子と前記電源の高電位側の間に前記第１のＰＮ接合群と直列に第１の抵抗が接続され、前記出力端子と前記電源の低電位側の間に前記第２のＰＮ接合群と直列に第２の抵抗が設けられ、前記第１のＰＮ接合群に第１のスイッチ素子が並列接続され、前記第２のＰＮ接合群に前記第１のスイッチ素子と同期開閉する第２のスイッチ素子が並列接続され、該第１及び第２のスイッチ素子が開いたときに前記第１のＰＮ接合群と前記第１の抵抗に掛かる電圧の合計値と前記第２のＰＮ接合群と前記第２の抵抗に掛かる電圧の合計値の比と、前記第１及び第２のスイッチ素子が閉じたときに前記第１及び第２の抵抗のそれぞれに掛かる電圧の比とが等しいことを特徴とする。
【００１０】
また、第３の発明に係る基準電圧回路は、電源に直列に順方向接続され、少なくとも１つのＰＮ接合からなる第１、第２のＰＮ接合群及び該第１のＰＮ接合群と該第２のＰＮ接合群の間に直列接続された第３のＰＮ接合と、該第３のＰＮ接合のアノード側端部にベースが接続され、前記電源の高電位側にコレクタが接続されたＮＰＮトランジスタと、前記第３のＰＮ接合のカソード側端部にベースが接続され、前記電源の低電位側にコレクタが接続され、前記ＮＰＮトランジスタのエミッタに自己のエミッタが接続されたＰＮＰトランジスタと、前記ＮＰＮトランジスタと前記ＰＮＰトランジスタの両エミッタに接続された出力端子と、該出力端子と前記電源の高電位側の間に直列接続された第１の抵抗及び第１のスイッチ素子と、前記出力端子と前記電源の低電位側間に直列接続された第２の抵抗及び第２のスイッチ素子と、該第２の抵抗及び第２のスイッチ素子と並列接続されたキャパシタとを具備し、前記第１及び第２のＰＮ接合群並びに前記第３のＰＮ接合の各ＰＮ接合両端にかかる電圧がすべて当該各ＰＮ接合のビルトイン・ポテンシャル以内で動作し、前記ＮＰＮトランジスタのＶ BE と前記ＰＮＰトランジスタのＶ BE がそれぞれのベースとエミッタ間で形成されるＰＮ接合のビルトイン・ポテンシャル以内で動作し、前記第１及び第２のスイッチ素子が開いたときに前記ＮＰＮトランジスタのＶ BE と前記第１のＰＮ接合群に掛かる電圧の合計値と前記ＰＮＰトランジスタのＶ BE と前記第２のＰＮ接合群に掛かる電圧の合計値の比と、前記第１及び第２のスイッチ素子が閉じたときに前記第１及び第２の抵抗のそれぞれに掛かる電圧の比が等しいことを特徴とする。
【００１２】
【発明の実施の形態】
第１図は本発明の実施例で、１は電源、２はＧＮＤ、３は制御入力端子、４は基準電圧出力端子、５はダイオード群、６はＮＰＮトランジスタ、７はＰＮＰトランジスタ、８はＰ型ＭＯＳトランジスタ、９はＮ型ＭＯＳトランジスタ、１０はＰ型ＭＯＳトランジスタ、１１はＮ型ＭＯＳトランジスタ、１２、１３は抵抗、１４はキヤパシタである。
【００１３】
ダイオード群５を各ダイオード両端にかかる電圧がビルトイン・ポテンシャル以内となるような個数のダイオードにより構成している。このうち、任意の１つのダイオードのアノードに電源１にコレクタが接続されたＮＰＮトランジスタ６のベースを接続し、カソードにＧＮＤ２にコレクタが接続されたＰＮＰトランジスタ７のベースを接続している。そして、ＮＰＮトランジスタ６とＰＮＰトランジスタ７のエミッタ同士を接続して、その接続点を基準電圧出力端子４としている。即ち、電源１からＮＰＮトランジスタ６のベース接続点までのダイオード及びＮＰＮトランジスタ６のベース〜エミッタ間のＰＮ接合と、ＰＮＰトランジスタ７のベース接続点からＧＮＤ２までのダイオード及びＰＮＰトランジスタ７のベース〜エミッタ間のＰＮ接合のそれぞれに掛かる順方向電圧の比によって基準電圧が決定される。
【００１４】
また、ＮＰＮトランジスタ６とＰＮＰトランジスタ７それぞれのベース〜エミッタ間のＰＮ接合に掛かる電圧（ＶBE）もそれらＰＮ接合におけるビルトインポテンシャル以内としている。なお、図示しないが、基準電圧出力端子４に接続される回路（アプリケーション）の入力端子は、制御入力端子３をＬレベルとした時には高インピーダンスとなるように設定してあるものとする。
【００１５】
一方、ダイオード群５と並列に抵抗１２、１３が直列接続されたものが設けられ、その抵抗１２と１３の接続点が基準電圧出力端子４に接続されている。また、その接続点と電源１の間に抵抗１２と直列にＰ型ＭＯＳトランジスタ１０が接続され、接続点とＧＮＤ２の間に抵抗１３と直列にＮ型ＭＯＳトランジスタ１１が接続されている。Ｐ型ＭＯＳトランジスタ１０のゲートはＰ型ＭＯＳトランジスタ８とＮ型ＭＯＳトランジスタ９からなるインバーターの出力に接続され、Ｎ型ＭＯＳトランジスタ１１のゲートはインバーターの制御入力端子３に接続している。
【００１６】
また、基準電圧出力端子４とＧＮＤ２の間に抵抗１３及びＮ型ＭＯＳトランジスタ１１と並列にキャパシタ１４が接続されている。
【００１７】
次に回路動作について述べる。まず、制御入力端子３をＨレベルとしたときには、その信号が直接Ｎ型ＭＯＳトランジスタ１１のゲートに入力されるとともに、Ｐ型ＭＯＳトランジスタ８とＮ型ＭＯＳトランジスタ９で構成されたインバーター出力ＬがＰ型ＭＯＳトランジスタ１Ｏのゲートに入力されるため、ＭＯＳトランジスタ１０、１１がともにＯＮとなり、基準電圧出力端子４には抵抗１２、１３で設定された電圧が発生する。
【００１８】
次に、制御入力端子をＬレベルとしたとき、ＭＯＳトランジスタ１０、１１がともにＯＦＦとなり、基準電圧出力端子４にはダイオード群５で設定された電圧が発生する。なおかつダイオード群５の各ダイオード両端にかかる電圧がビルトインポテンシャル以内であるため、流れる電流は図２に示すように微少となる。このとき、基準電圧出力端子４に接続されるアプリケーションが高インピーダンスとなることで、発生する基準電圧は基準電圧出力端子４に接続されるアプリケーションの影響を受けず安定であり、かつ低消費電流化が図れる。例えば携帯電話の待ち受け状態時には、呼出信号受信に必要最低限の電流さえ流れていれば良いので、図１の回路を採用して、その必要最低限の電流値に合わせてダイオード群５の順方向電流を決定すれば、無駄な電流を流さずに済む。
【００１９】
また、交流的に基準電圧出力端子のインピーダンスを下げるためのキャパシタ１４がある場合でも、ダイオード群５による基準電圧と抵抗１２、１３による基準電圧とを同じ値としておけば、制御電圧によって基準電圧出力端子の電圧は変化しない。
【００２０】
ところで、ＮＰＮトランジスタ６とＰＮＰトランジスタ７は、制御入力端子３をＬレベルとしたときの電源１の変動に対してキャパシタ１４の充放電を速く行えるという効果があるので、アプリケーション停止時のキャパシタ１４の充電量を調整し、アプリケーション立ち上げ時に即座に基準電圧を供給できる。
【００２１】
但し、時定数が十分小さい場合や電源１の電圧レベルの変動が小さい場合などは、ＮＰＮトランジスタ６とＰＮＰトランジスタ７は必要無い。この場合、ダイオード群５を２分割する任意の接続点を基準電圧出力端子として構成すれば良い。この際の基準電圧は、分割された一方のダイオード群と他方のダイオード群によって分割された電源電圧値となる。
【００２２】
なお、この場合において、各ダイオードに掛かる電圧がビルトインポテンシャル以内になっていれば、それらに抵抗が直列接続されていても良い。この際、図３に示すように、抵抗２１、２２を第１及び第２のダイオード群２３、２４のそれぞれに直列に挿入し、第１及び第２のダイオード群２３、２４のそれぞれに並列にＭＯＳトランジスタ等のスイッチ素子２５、２６を挿入して、スイッチ素子２５、２６を同期開閉する構成とすれば、スイッチ素子２５、２６の開時には微小電流が流れ、閉時には大電流が流れるようにすることができ、図１に示した回路よりも単純な回路にすることが可能となる。この場合においても、スイッチ素子２５、２６の開時及び閉時のそれぞれに出力される基準電圧の値が同一となるように、ダイオード群２３、２４の順方向電圧及び抵抗２１、２２の電圧降下の値を調整する。
【００２３】
以上の説明から明かなように、本発明によれば、所望の基準電圧を低消費電流で得ることができ、第１、第２の発明によれば、同一の基準電圧をスイッチ素子の開閉によって、大小２通りの出力電流に切り替えることができ、第３の発明によってさらにアプリケーション停止時の電源の変動に対してキャパシタの充放電を早く行なうことができる。
【００２４】
従って、基準電圧回路に接続されるアプリケーションの機能停止時に多くの電流を流すことなく、さらにアプリケーションの機能復帰時には瞬時に立ち上げることが可能となる。このように、本発明は携帯電話をはじめとする、アプリケーションが停止中にそのアプリケーションの起動信号の受信待ちをするような電化製品について、その低消費電流化や安定動作に寄与することができる。
【図面の簡単な説明】
【図１】本発明の実施形態における基準電圧回路の構成例を示す図である。
【図２】ダイオード順方向電流対印加電圧特性を示すグラフである。
【図３】本発明の他の実施の形態を示す図である。
【図４】従来の基準電圧回路の例を示す回路図である。
【図５】従来の基準電圧回路の他の例を示す回路図である。
【符号の説明】
１：電源、２：ＧＮＤ、３：制御入力端子、４：基準電圧出力端子、５：ダイオード群、６：ＮＰＮトランジスタ、７：ＰＮＰトランジスタ、８：Ｐ型ＭＯＳトランジスタ、９：Ｎ型ＭＯＳトランジスタ、１Ｏ：Ｐ型ＭＯＳトランジスタ、１１：Ｎ型ＭＯＳトランジスタ、１２，１３：抵抗、１４，：キャパシタ、２１，２２：抵抗、２３：第１のダイオード群、２４：第２のダイオード群、２５，２６，３０：スイッチ素子
【産業上の利用分野】
本発明は基準電圧回路において、特に低消費電流化した回路に関する。
【０００２】
【従来の技術】
例えば携帯電話に組み込まれるスピーカーアンプなど、本体停止時においても待ち受け動作し続けなければならないものがある。外部からの呼出信号の受信があった場合、直ちにメインスイッチをＯＮにし、本体を立ち上げねばならないため、必要最低限の動作電流を要するものである。
【０００３】
このような場合、図４に示すように、電源１に一方の端子を接続した第１の抵抗１２と、第１の抵抗１２の他方の端子に一方の端子を接続し、ＧＮＤ２に他方の端子を接続した第２の抵抗１３と、第１の抵抗１２と第２の抵抗１３との接続点に一方の端子を接続し、ＧＮＤ２に他方の端子を接続したキャパシタ１４から構成し、第１の抵抗１２と第２の抵抗１３との接続点を基準電圧出力端子４としたものがある。
【０００４】
また、図５に示すように、電源１に一方の端子を接続した第１のスイッチ素子３０と、第１のスイッチ素子３０の他方の端子に一方の端子を接続した第１の抵抗１２と、第１の抵抗１２の他方の端子に一方の端子を接続し、ＧＮＤ２に他方の端子を接続した第２の抵抗１３と、第１の抵抗１２と第２の抵抗１３との接続点に一方の端子を接続し、ＧＮＤ２に他方の端子を接続したキャパシタ１４から構成し、第１の抵抗１２と第２の抵抗１３との接続点を基準電圧出力端子４としたものもある。
【０００５】
【発明が解決しようとする課題】
しかしながら、図４に示した回路では、常に第１、第２の抵抗１２、１３に電流が流れており、たとえ基準電圧回路に接続されるアプリケーションの機能停止時においても無駄な電流が流れている。
【０００６】
一方、図５の回路では、スイッチ素子３０を開くことにより、第１、第２の抵抗１２、１３に流れる電流を抑えることはできるが、スイッチ素子３０を閉じる時、キャパシタ１４ヘの充電により基準電圧が安定するまで時間が掛かる。
【０００７】
本発明は上記問題点を解決し、基準電圧回路に接続されるアプリケーションの機能停止時に多くの電流が流れることはなく、さらには基準電圧回路に接続されるアプリケーションが機能復帰時に基準電圧が安定するまで時間がかからないように動作させることを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、第１の発明に係る基準電圧回路は、電源に直列順方向接続された少なくとも１つのＰＮ接合からなる第１のＰＮ接合群と、該第１のＰＮ接合群に直列接続した第２のＰＮ接合群と、該第１のＰＮ接合群と第２のＰＮ接合群の間に接続した出力端子とを具備する基準電圧回路であって、前記第１及び第２のＰＮ接合群の各ＰＮ接合両端にかかる電圧がすべて当該各ＰＮ接合のビルトイン・ポテンシャル以内で動作し、前記第１のＰＮ接合群に第１の抵抗及び該第１の抵抗に直列接続された第１のスイッチ素子が並列接続され、前記第２のＰＮ接合群に第２の抵抗及び該第２の抵抗に直列接続された第２のスイッチ素子並びにキャパシタがそれぞれ並列接続され、前記第１のスイッチ素子と前記第２のスイッチ素子は同期開閉し、前記第１及び第２のＰＮ接合群のそれぞれに掛かる電圧の比と、前記第１及び第２のスイッチ素子が閉じたときに前記第１及び第２の抵抗のそれぞれに掛かる電圧の比が等しいことを特徴とする。
【０００９】
また、第２の発明に係る基準電圧回路は、電源に直列順方向接続された少なくとも１つのＰＮ接合からなる第１のＰＮ接合群と、該第１のＰＮ接合群に直列接続した第２のＰＮ接合群と、該第１のＰＮ接合群と第２のＰＮ接合群の間に接続した出力端子とを具備する基準電圧回路であって、前記第１及び第２のＰＮ接合群の各ＰＮ接合両端にかかる電圧がすべて当該各ＰＮ接合のビルトイン・ポテンシャル以内で動作し、電源に直列順方向接続された少なくとも１つのＰＮ接合からなる第１のＰＮ接合群と、該第１のＰＮ接合群に直列接続した第２のＰＮ接合群と、該第１のＰＮ接合群と第２のＰＮ接合群の間に接続した出力端子とを具備する基準電圧回路であって、前記第１及び第２のＰＮ接合群の各ＰＮ接合両端にかかる電圧がすべて当該各ＰＮ接合のビルトイン・ポテンシャル以内で動作し、前記出力端子と前記電源の高電位側の間に前記第１のＰＮ接合群と直列に第１の抵抗が接続され、前記出力端子と前記電源の低電位側の間に前記第２のＰＮ接合群と直列に第２の抵抗が設けられ、前記第１のＰＮ接合群に第１のスイッチ素子が並列接続され、前記第２のＰＮ接合群に前記第１のスイッチ素子と同期開閉する第２のスイッチ素子が並列接続され、該第１及び第２のスイッチ素子が開いたときに前記第１のＰＮ接合群と前記第１の抵抗に掛かる電圧の合計値と前記第２のＰＮ接合群と前記第２の抵抗に掛かる電圧の合計値の比と、前記第１及び第２のスイッチ素子が閉じたときに前記第１及び第２の抵抗のそれぞれに掛かる電圧の比とが等しいことを特徴とする。
【００１０】
また、第３の発明に係る基準電圧回路は、電源に直列に順方向接続され、少なくとも１つのＰＮ接合からなる第１、第２のＰＮ接合群及び該第１のＰＮ接合群と該第２のＰＮ接合群の間に直列接続された第３のＰＮ接合と、該第３のＰＮ接合のアノード側端部にベースが接続され、前記電源の高電位側にコレクタが接続されたＮＰＮトランジスタと、前記第３のＰＮ接合のカソード側端部にベースが接続され、前記電源の低電位側にコレクタが接続され、前記ＮＰＮトランジスタのエミッタに自己のエミッタが接続されたＰＮＰトランジスタと、前記ＮＰＮトランジスタと前記ＰＮＰトランジスタの両エミッタに接続された出力端子と、該出力端子と前記電源の高電位側の間に直列接続された第１の抵抗及び第１のスイッチ素子と、前記出力端子と前記電源の低電位側間に直列接続された第２の抵抗及び第２のスイッチ素子と、該第２の抵抗及び第２のスイッチ素子と並列接続されたキャパシタとを具備し、前記第１及び第２のＰＮ接合群並びに前記第３のＰＮ接合の各ＰＮ接合両端にかかる電圧がすべて当該各ＰＮ接合のビルトイン・ポテンシャル以内で動作し、前記ＮＰＮトランジスタのＶ BE と前記ＰＮＰトランジスタのＶ BE がそれぞれのベースとエミッタ間で形成されるＰＮ接合のビルトイン・ポテンシャル以内で動作し、前記第１及び第２のスイッチ素子が開いたときに前記ＮＰＮトランジスタのＶ BE と前記第１のＰＮ接合群に掛かる電圧の合計値と前記ＰＮＰトランジスタのＶ BE と前記第２のＰＮ接合群に掛かる電圧の合計値の比と、前記第１及び第２のスイッチ素子が閉じたときに前記第１及び第２の抵抗のそれぞれに掛かる電圧の比が等しいことを特徴とする。
【００１２】
【発明の実施の形態】
第１図は本発明の実施例で、１は電源、２はＧＮＤ、３は制御入力端子、４は基準電圧出力端子、５はダイオード群、６はＮＰＮトランジスタ、７はＰＮＰトランジスタ、８はＰ型ＭＯＳトランジスタ、９はＮ型ＭＯＳトランジスタ、１０はＰ型ＭＯＳトランジスタ、１１はＮ型ＭＯＳトランジスタ、１２、１３は抵抗、１４はキヤパシタである。
【００１３】
ダイオード群５を各ダイオード両端にかかる電圧がビルトイン・ポテンシャル以内となるような個数のダイオードにより構成している。このうち、任意の１つのダイオードのアノードに電源１にコレクタが接続されたＮＰＮトランジスタ６のベースを接続し、カソードにＧＮＤ２にコレクタが接続されたＰＮＰトランジスタ７のベースを接続している。そして、ＮＰＮトランジスタ６とＰＮＰトランジスタ７のエミッタ同士を接続して、その接続点を基準電圧出力端子４としている。即ち、電源１からＮＰＮトランジスタ６のベース接続点までのダイオード及びＮＰＮトランジスタ６のベース〜エミッタ間のＰＮ接合と、ＰＮＰトランジスタ７のベース接続点からＧＮＤ２までのダイオード及びＰＮＰトランジスタ７のベース〜エミッタ間のＰＮ接合のそれぞれに掛かる順方向電圧の比によって基準電圧が決定される。
【００１４】
また、ＮＰＮトランジスタ６とＰＮＰトランジスタ７それぞれのベース〜エミッタ間のＰＮ接合に掛かる電圧（ＶBE）もそれらＰＮ接合におけるビルトインポテンシャル以内としている。なお、図示しないが、基準電圧出力端子４に接続される回路（アプリケーション）の入力端子は、制御入力端子３をＬレベルとした時には高インピーダンスとなるように設定してあるものとする。
【００１５】
一方、ダイオード群５と並列に抵抗１２、１３が直列接続されたものが設けられ、その抵抗１２と１３の接続点が基準電圧出力端子４に接続されている。また、その接続点と電源１の間に抵抗１２と直列にＰ型ＭＯＳトランジスタ１０が接続され、接続点とＧＮＤ２の間に抵抗１３と直列にＮ型ＭＯＳトランジスタ１１が接続されている。Ｐ型ＭＯＳトランジスタ１０のゲートはＰ型ＭＯＳトランジスタ８とＮ型ＭＯＳトランジスタ９からなるインバーターの出力に接続され、Ｎ型ＭＯＳトランジスタ１１のゲートはインバーターの制御入力端子３に接続している。
【００１６】
また、基準電圧出力端子４とＧＮＤ２の間に抵抗１３及びＮ型ＭＯＳトランジスタ１１と並列にキャパシタ１４が接続されている。
【００１７】
次に回路動作について述べる。まず、制御入力端子３をＨレベルとしたときには、その信号が直接Ｎ型ＭＯＳトランジスタ１１のゲートに入力されるとともに、Ｐ型ＭＯＳトランジスタ８とＮ型ＭＯＳトランジスタ９で構成されたインバーター出力ＬがＰ型ＭＯＳトランジスタ１Ｏのゲートに入力されるため、ＭＯＳトランジスタ１０、１１がともにＯＮとなり、基準電圧出力端子４には抵抗１２、１３で設定された電圧が発生する。
【００１８】
次に、制御入力端子をＬレベルとしたとき、ＭＯＳトランジスタ１０、１１がともにＯＦＦとなり、基準電圧出力端子４にはダイオード群５で設定された電圧が発生する。なおかつダイオード群５の各ダイオード両端にかかる電圧がビルトインポテンシャル以内であるため、流れる電流は図２に示すように微少となる。このとき、基準電圧出力端子４に接続されるアプリケーションが高インピーダンスとなることで、発生する基準電圧は基準電圧出力端子４に接続されるアプリケーションの影響を受けず安定であり、かつ低消費電流化が図れる。例えば携帯電話の待ち受け状態時には、呼出信号受信に必要最低限の電流さえ流れていれば良いので、図１の回路を採用して、その必要最低限の電流値に合わせてダイオード群５の順方向電流を決定すれば、無駄な電流を流さずに済む。
【００１９】
また、交流的に基準電圧出力端子のインピーダンスを下げるためのキャパシタ１４がある場合でも、ダイオード群５による基準電圧と抵抗１２、１３による基準電圧とを同じ値としておけば、制御電圧によって基準電圧出力端子の電圧は変化しない。
【００２０】
ところで、ＮＰＮトランジスタ６とＰＮＰトランジスタ７は、制御入力端子３をＬレベルとしたときの電源１の変動に対してキャパシタ１４の充放電を速く行えるという効果があるので、アプリケーション停止時のキャパシタ１４の充電量を調整し、アプリケーション立ち上げ時に即座に基準電圧を供給できる。
【００２１】
但し、時定数が十分小さい場合や電源１の電圧レベルの変動が小さい場合などは、ＮＰＮトランジスタ６とＰＮＰトランジスタ７は必要無い。この場合、ダイオード群５を２分割する任意の接続点を基準電圧出力端子として構成すれば良い。この際の基準電圧は、分割された一方のダイオード群と他方のダイオード群によって分割された電源電圧値となる。
【００２２】
なお、この場合において、各ダイオードに掛かる電圧がビルトインポテンシャル以内になっていれば、それらに抵抗が直列接続されていても良い。この際、図３に示すように、抵抗２１、２２を第１及び第２のダイオード群２３、２４のそれぞれに直列に挿入し、第１及び第２のダイオード群２３、２４のそれぞれに並列にＭＯＳトランジスタ等のスイッチ素子２５、２６を挿入して、スイッチ素子２５、２６を同期開閉する構成とすれば、スイッチ素子２５、２６の開時には微小電流が流れ、閉時には大電流が流れるようにすることができ、図１に示した回路よりも単純な回路にすることが可能となる。この場合においても、スイッチ素子２５、２６の開時及び閉時のそれぞれに出力される基準電圧の値が同一となるように、ダイオード群２３、２４の順方向電圧及び抵抗２１、２２の電圧降下の値を調整する。
【００２３】
以上の説明から明かなように、本発明によれば、所望の基準電圧を低消費電流で得ることができ、第１、第２の発明によれば、同一の基準電圧をスイッチ素子の開閉によって、大小２通りの出力電流に切り替えることができ、第３の発明によってさらにアプリケーション停止時の電源の変動に対してキャパシタの充放電を早く行なうことができる。
【００２４】
従って、基準電圧回路に接続されるアプリケーションの機能停止時に多くの電流を流すことなく、さらにアプリケーションの機能復帰時には瞬時に立ち上げることが可能となる。このように、本発明は携帯電話をはじめとする、アプリケーションが停止中にそのアプリケーションの起動信号の受信待ちをするような電化製品について、その低消費電流化や安定動作に寄与することができる。
【図面の簡単な説明】
【図１】本発明の実施形態における基準電圧回路の構成例を示す図である。
【図２】ダイオード順方向電流対印加電圧特性を示すグラフである。
【図３】本発明の他の実施の形態を示す図である。
【図４】従来の基準電圧回路の例を示す回路図である。
【図５】従来の基準電圧回路の他の例を示す回路図である。
【符号の説明】
１：電源、２：ＧＮＤ、３：制御入力端子、４：基準電圧出力端子、５：ダイオード群、６：ＮＰＮトランジスタ、７：ＰＮＰトランジスタ、８：Ｐ型ＭＯＳトランジスタ、９：Ｎ型ＭＯＳトランジスタ、１Ｏ：Ｐ型ＭＯＳトランジスタ、１１：Ｎ型ＭＯＳトランジスタ、１２，１３：抵抗、１４，：キャパシタ、２１，２２：抵抗、２３：第１のダイオード群、２４：第２のダイオード群、２５，２６，３０：スイッチ素子
Claims (3)
- 電源に直列順方向接続された少なくとも１つのＰＮ接合からなる第１のＰＮ接合群と、該第１のＰＮ接合群に直列接続した第２のＰＮ接合群と、該第１のＰＮ接合群と第２のＰＮ接合群の間に接続した出力端子とを具備する基準電圧回路であって、前記第１及び第２のＰＮ接合群の各ＰＮ接合両端にかかる電圧がすべて当該各ＰＮ接合のビルトイン・ポテンシャル以内で動作し、前記第１のＰＮ接合群に第１の抵抗及び該第１の抵抗に直列接続された第１のスイッチ素子が並列接続され、前記第２のＰＮ接合群に第２の抵抗及び該第２の抵抗に直列接続された第２のスイッチ素子並びにキャパシタがそれぞれ並列接続され、前記第１のスイッチ素子と前記第２のスイッチ素子は同期開閉し、前記第１及び第２のＰＮ接合群のそれぞれに掛かる電圧の比と、前記第１及び第２のスイッチ素子が閉じたときに前記第１及び第２の抵抗のそれぞれに掛かる電圧の比が等しいことを特徴とする基準電圧回路。
- 電源に直列順方向接続された少なくとも１つのＰＮ接合からなる第１のＰＮ接合群と、該第１のＰＮ接合群に直列接続した第２のＰＮ接合群と、該第１のＰＮ接合群と第２のＰＮ接合群の間に接続した出力端子とを具備する基準電圧回路であって、前記第１及び第２のＰＮ接合群の各ＰＮ接合両端にかかる電圧がすべて当該各ＰＮ接合のビルトイン・ポテンシャル以内で動作し、前記出力端子と前記電源の高電位側の間に前記第１のＰＮ接合群と直列に第１の抵抗が接続され、前記出力端子と前記電源の低電位側の間に前記第２のＰＮ接合群と直列に第２の抵抗が設けられ、前記第１のＰＮ接合群に第１のスイッチ素子が並列接続され、前記第２のＰＮ接合群に前記第１のスイッチ素子と同期開閉する第２のスイッチ素子が並列接続され、該第１及び第２のスイッチ素子が開いたときに前記第１のＰＮ接合群と前記第１の抵抗に掛かる電圧の合計値と前記第２のＰＮ接合群と前記第２の抵抗に掛かる電圧の合計値の比と、前記第１及び第２のスイッチ素子が閉じたときに前記第１及び第２の抵抗のそれぞれに掛かる電圧の比とが等しいことを特徴とする基準電圧回路。
- 電源に直列に順方向接続され、少なくとも１つのＰＮ接合からなる第１、第２のＰＮ接合群及び該第１のＰＮ接合群と該第２のＰＮ接合群の間に直列接続された第３のＰＮ接合と、該第３のＰＮ接合のアノード側端部にベースが接続され、前記電源の高電位側にコレクタが接続されたＮＰＮトランジスタと、前記第３のＰＮ接合のカソード側端部にベースが接続され、前記電源の低電位側にコレクタが接続され、前記ＮＰＮトランジスタのエミッタに自己のエミッタが接続されたＰＮＰトランジスタと、前記ＮＰＮトランジスタと前記ＰＮＰトランジスタの両エミッタに接続された出力端子と、該出力端子と前記電源の高電位側の間に直列接続された第１の抵抗及び第１のスイッチ素子と、前記出力端子と前記電源の低電位側間に直列接続された第２の抵抗及び第２のスイッチ素子と、該第２の抵抗及び第２のスイッチ素子と並列接続されたキャパシタとを具備し、前記第１及び第２のＰＮ接合群並びに前記第３のＰＮ接合の各ＰＮ接合両端にかかる電圧がすべて当該各ＰＮ接合のビルトイン・ポテンシャル以内で動作し、前記ＮＰＮトランジスタのＶ BE と前記ＰＮＰトランジスタのＶ BE がそれぞれのベースとエミッタ間で形成されるＰＮ接合のビルトイン・ポテンシャル以内で動作し、前記第１及び第２のスイッチ素子が開いたときに前記ＮＰＮトランジスタのＶ BE と前記第１のＰＮ接合群に掛かる電圧の合計値と前記ＰＮＰトランジスタのＶ BE と前記第２のＰＮ接合群に掛かる電圧の合計値の比と、前記第１及び第２のスイッチ素子が閉じたときに前記第１及び第２の抵抗のそれぞれに掛かる電圧の比が等しいことを特徴とする基準電圧回路。
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