JP2003078361A - 電源回路及び半導体装置 - Google Patents

電源回路及び半導体装置

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JP2003078361A
JP2003078361A JP2001263490A JP2001263490A JP2003078361A JP 2003078361 A JP2003078361 A JP 2003078361A JP 2001263490 A JP2001263490 A JP 2001263490A JP 2001263490 A JP2001263490 A JP 2001263490A JP 2003078361 A JP2003078361 A JP 2003078361A
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Hiroshi Kawamura
博司 川村
Hidenobu Ito
秀信 伊藤
Katsuya Shimizu
勝哉 清水
Hiroto Nakamichi
博人 中道
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Fujitsu Ltd
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Fujitsu VLSI Ltd
Fujitsu Ltd
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
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    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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Abstract

(57)【要約】 【課題】素子耐圧以上の電圧が印加されても正常に動作
しながら、チップ面積の増大及びコストの上昇を防止し
得る電源回路を提供する。 【解決手段】トランジスタＴr1は、入力される直流電圧
ＶCHを内部電源Ｖｏとして出力し、クランプ回路１は直
流電圧ＶCHが過電圧となったとき活性化して、内部電源
Ｖｏを所定電圧にクランプする。ゲート電圧制御回路３
は、クランプ回路１の活性化に基づいて、過電圧を降圧
して内部電源Ｖｏとして供給するようにトランジスタＴ
r1のゲート電圧を制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、過大な入力電圧
を所定電圧にクランプして出力する機能を備えた電源回
路に関するものである。
【０００２】近年、電子機器の小型化、低価額化によ
り、電源回路用ＩＣチップも小型化及び低価額化が要求
されている。そこで、電源用ＩＣチップの製造コストの
低減及びチップ面積の縮小が必要となっている。
【０００３】
【従来の技術】従来、例えば携帯用電子機器の充電器に
使用される電源用ＩＣチップでは、最大定格電圧の仕様
により、内部回路を構成する素子の耐圧が決定され、そ
の素子耐圧に適合した製造プロセスが採用される。
【０００４】一般的に、チップ内に形成される素子を高
耐圧化すると、素子面積が増大して、チップ面積が増大
するとともに、製造プロセスも複雑化する。従って、チ
ップを高耐圧化すると、コストが上昇する。
【０００５】
【発明が解決しようとする課題】上記のような電源用Ｉ
Ｃチップに、誤って最大定格電圧以上の電源電圧が印加
されると、内部素子が破壊されることがある。そこで、
最大定格電圧以上の電源電圧が印加された場合にも内部
素子の破壊を防止するためには、内部素子を高耐圧化す
る必要がある。
【０００６】しかし、内部素子を高耐圧化すると、チッ
プの大型化及び製造コストの上昇を招くという問題点が
ある。この発明の目的は、素子耐圧以上の電圧が印加さ
れても正常に動作しながら、チップ面積の増大及びコス
トの上昇を防止し得る電源回路を提供することにある。
【０００７】
【課題を解決するための手段】図１は、本発明の原理説
明図である。トランジスタＴr1は、入力される直流電圧
ＶCHを内部電源Ｖｏとして出力し、クランプ回路１は前
記直流電圧ＶCHが過電圧となったとき活性化して、前記
内部電源Ｖｏを所定電圧にクランプする。ゲート電圧制
御回路３は、前記クランプ回路１の活性化に基づいて、
前記過電圧を降圧して前記内部電源Ｖｏとして供給する
ように前記トランジスタＴr1のゲート電圧を制御する。
【０００８】また、図２に示すように、ＰチャネルＭＯ
ＳトランジスタＴr1のソースに直流電圧ＶCHが供給さ
れ、前記ＰチャネルＭＯＳトランジスタＴr1のドレイン
から出力される直流電圧が過電圧となったときクランプ
回路を構成するツェナーダイオードＺＤ１が導通し、前
記ツェナーダイオードＺＤ１の導通に基づいてトランジ
スタＴr4がオンされ、前記トランジスタＴr4のオン動作
に基づいてカレントミラー回路が活性化されて、前記Ｐ
チャネルＭＯＳトランジスタＴr1のゲート電位が引き上
げられ、前記直流電圧ＶCHが降圧されて内部電源Ｖｏと
して出力される。
【０００９】また、図３に示すように、直流電圧ＶCHが
過電圧となるとき、トランジスタＴr1のソースには、直
流電圧ＶCHを降圧した直流電圧が供給される。
【００１０】
【発明の実施の形態】（第一の実施の形態）図２は、こ
の発明を具体化した電源回路の第一の実施の形態を示
す。この電源回路は、携帯電話等のバッテリーを充電す
る充電回路に電源を供給するものであり、直流電圧ＶCH
の供給に基づいて、充電回路に内部電源Ｖｏを出力す
る。
【００１１】直流電圧ＶCHは、ＰチャネルＭＯＳトラン
ジスタＴr1のソース及びカレントミラー回路を構成する
ＰＮＰトランジスタＴr2，Ｔr3のエミッタに供給され
る。前記トランジスタＴr1のドレインは、ダイオードＤ
１のアノードに接続され、そのダイオードＤ１のカソー
ドはツェナーダイオードＺＤ１のカソードに接続され
る。
【００１２】前記ツェナーダイオードＺＤ１のアノード
は、ＮＰＮトランジスタＴr4のコレクタ及びベースに接
続され、同トランジスタＴr4のエミッタは抵抗Ｒ１を介
してグランドＧＮＤに接続される。
【００１３】そして、前記ダイオードＤ１，ツェナーダ
イオードＺＤ１，トランジスタＴr4及び抵抗Ｒ１により
クランプ回路１が構成される。前記トランジスタＴr2，
Ｔr3のベースは互いに接続されるとともに、トランジス
タＴr3のコレクタに接続される。前記トランジスタＴr1
のゲートは、前記トランジスタＴr2のコレクタに接続さ
れるとともに、抵抗Ｒ２を介してグランドＧＮＤに接続
される。
【００１４】前記トランジスタＴr3のコレクタは、抵抗
Ｒ３を介してＮＰＮトランジスタＴr5のコレクタに接続
され、そのトランジスタＴr5のエミッタは抵抗Ｒ４を介
してグランドＧＮＤに接続される。
【００１５】前記トランジスタＴr5のベースは、前記ト
ランジスタＴr4のベースに接続され、トランジスタＴr
4，Ｔr5はカレントミラー回路を構成する。そして、前
記トランジスタＴr1のドレインから内部電源Ｖｏが出力
される。
【００１６】次に、上記のように構成された電源回路の
動作を説明する。直流電圧ＶCHとして、例えば５．５Ｖ
の通常電圧が供給されると、トランジスタＴr1のゲート
電位はグランドＧＮＤレベルまで低下して、同トランジ
スタＴr1がオンされる。
【００１７】すると、直流電圧ＶCHからダイオードＤ１
の順方向電圧降下分低下した電圧がツェナーダイオード
ＺＤ１に印加されるが、この電圧ではツェナーダイオー
ドＺＤ１は不導通状態に維持される。
【００１８】従って、トランジスタＴr4，Ｔr5はオン動
作せず、トランジスタＴr2，トランジスタＴr3も動作し
ない。この結果、直流電圧ＶCHがトランジスタＴr1を介
して内部電源Ｖｏとして供給される。
【００１９】直流電圧ＶCHとして過電圧が供給される
と、トランジスタＴr1及びダイオードＤ１を介してツェ
ナーダイオードＺＤ１に過電圧が印加される。すると、
ツェナーダイオードＺＤ１が導通してトランジスタＴr4
がオンされ、同時にトランジスタＴr5がオンされる。
【００２０】トランジスタＴr5のオン動作に基づいてト
ランジスタＴr3がオンされ、同時にトランジスタＴr2が
オンされる。すると、トランジスタＴr2のコレクタ電流
が抵抗Ｒ２に流れるため、トランジスタＴr1のゲート電
位が上昇し、トランジスタＴr1のドレイン電流が減少す
る。
【００２１】このとき、直流電圧ＶCHが高くなるほどト
ランジスタＴr4のコレクタ電流Ｉ１が増大し、これにと
もなってトランジスタＴr5，Ｔr3のコレクタ電流Ｉ２が
増大する。電流Ｉ２の増大にともなってトランジスタＴ
r2のコレクタ電流Ｉ３が増大し、これにともなってトラ
ンジスタＴr1のゲート電位が上昇する。
【００２２】また、直流電圧ＶCHが低くなるほどトラン
ジスタＴr4のコレクタ電流Ｉ１が減少し、これにともな
ってトランジスタＴr5，Ｔr3のコレクタ電流Ｉ２が減少
する。電流Ｉ２の減少にともなってトランジスタＴr2の
コレクタ電流Ｉ３が減少し、これにともなってトランジ
スタＴr1のゲート電位が低下する。
【００２３】このような動作により、直流電圧ＶCHとし
て過電圧が供給されたとき、その過電圧の変化に関わら
ず、内部電源Ｖｏはカレントミラー回路で設定された電
流に基づいて、所定電圧にクランプされた状態で一定に
維持される。
【００２４】また、トランジスタＴr1のソース・ドレイ
ン間電圧は、直流電圧ＶCHと内部電源Ｖｏとの電位差と
なるため、トランジスタＴr1のソース・ドレイン間の耐
圧以下に維持することができる。トランジスタＴr1のソ
ース・ゲート間電圧は、抵抗Ｒ２により、ソース・ゲー
ト間の耐圧以下に維持することができる。
【００２５】また、トランジスタＴr5のコレクタ・エミ
ッタ間電圧は、抵抗Ｒ３によりその耐圧以下に維持され
る。上記のように構成された電源回路では、次に示す作
用効果を得ることができる。 （１）直流電圧ＶCHとして、通常電圧が供給されると
き、ほぼ直流電圧ＶCHを内部電源Ｖｏとして供給するこ
とができる。 （２）直流電圧ＶCHとして、過電圧が供給されるとき、
その過電圧をあらかじめ設定した所定のクランプ電圧に
降圧して、内部電源Ｖｏとして供給することができる。 （３）直流電圧ＶCHとして、過電圧が供給されても、内
部電源Ｖｏとして過電圧を供給することはない。また、
この電源回路自身の各素子の過電圧による破壊を防止す
ることができる。従って、この電源回路及び内部回路を
搭載したチップを高耐圧化する必要はないので、チップ
面積の増大及び製造コストの上昇を防止することができ
る。 （４）トランジスタＴr1と、クランプ回路１と、カレン
トミラー回路とにより、クランプ機能を備えた電源回路
を簡便な構成で実現することができる。 （第二の実施の形態）図３は、第二の実施の形態を示
す。この実施の形態は、前記第一の実施の形態の電源回
路にＰチャネルＭＯＳトランジスタＴr6、ダイオードＤ
２，Ｄ３及び切換信号発生回路２を付加したものであ
る。
【００２６】前記トランジスタＴr6は、直流電圧ＶCHと
前記トランジスタＴr1のソースとの間に介在され、直列
に接続された前記ダイオードＤ２，Ｄ３は、トランジス
タＴr6のソース・ドレイン間に並列に接続される。
【００２７】前記切換信号発生回路２の具体的構成を図
４に従って説明する。直流電圧ＶCHは、ＰチャネルＭＯ
ＳトランジスタＴr7のソースに供給され、同トランジス
タＴr7のドレインは抵抗Ｒ５を介してグランドＧＮＤに
接続される。そして、トランジスタＴr7のドレインから
前記トランジスタＴr6のゲートに制御信号Ｇが出力され
る。
【００２８】前記直流電圧ＶCHは、ダイオードＤ４のア
ノードに供給され、そのダイオードＤ４のカソードは、
ツェナーダイオードＺＤ２のカソードに接続され、その
ツェナーダイオードＺＤ２のアノードは前記トランジス
タＴr7のドレインに接続される。
【００２９】前記直流電圧ＶCHは、抵抗Ｒ６を介して前
記トランジスタＴr7のゲートに供給され、同トランジス
タＴr7のゲートはツェナーダイオードＺＤ３のカソード
に接続される。そして、ツェナーダイオードＺＤ３のア
ノードは内部電源Ｖｏに接続される。
【００３０】上記のように構成された電源回路では、直
流電圧ＶCHとして通常電圧が供給されると、切換信号発
生回路２ではツェナーダイオードＺＤ２，ＺＤ３は不導
通となり、トランジスタＴr7はオフされる。すると、制
御信号ＧはグランドＧＮＤレベルとなるため、トランジ
スタＴr6はオンされる。
【００３１】この状態では、直流電圧ＶCHがトランジス
タＴr6を介してトランジスタＴr1のソースに供給され、
前記第一の実施の形態と同様に動作する。直流電圧ＶCH
として過電圧が供給されると、切換信号発生回路２では
ツェナーダイオードＺＤ２，ＺＤ３が導通し、抵抗Ｒ６
による電圧降下によりトランジスタＴr7がオンされる。
【００３２】すると、制御信号Ｇはほぼ直流電圧ＶCHレ
ベルとなるため、トランジスタＴr6はオフされる。ダイ
オードＤ４及びツェナーダイオードＺＤ２の動作によ
り、制御信号Ｇの最低電圧は、直流電圧ＶCHからダイオ
ードＤ４の順方向電圧降下分低下した電圧となる。
【００３３】この状態では、直流電圧ＶCHがダイオード
Ｄ２，Ｄ３を介してトランジスタＴr1のソースに供給さ
れること以外は、前記第一の実施の形態と同様に動作す
る。上記のように構成された電源回路では、前記第一の
実施の形態で得られた作用効果に加えて、次に示す作用
効果を得ることができる。 （１）直流電圧ＶCHとして過電圧が供給されるとき、ト
ランジスタＴr1のソースには直流電圧ＶCHからダイオー
ドＤ２，Ｄ３の順方向電圧降下分低下した電圧が印加さ
れる。従って、前記第一の実施の形態に比して、さらに
高電圧の直流電圧ＶCHが供給されても、過電圧による素
子の破壊を防止しながら、所定電圧の内部電源Ｖｏを供
給することができる。 （第三の実施の形態）図５は、第三の実施の形態を示
す。この実施の形態は、前記第一の実施の形態のクラン
プ回路１を構成するダイオードＤ１及びツェナーダイオ
ードＺＤ１を、抵抗Ｒ１とグランドＧＮＤとの間に移
し、トランジスタＴr5のエミッタは抵抗Ｒ４を介してダ
イオードＤ１のアノードに接続し、かつ抵抗Ｒ３を省略
した構成である。
【００３４】このように構成された電源回路では、直流
電圧ＶCHとして通常電圧が供給されるときには、ツェナ
ーダイオードＺＤ１が不導通となるため、トランジスタ
Ｔr2〜Ｔr5が動作せず、第一の実施の形態と同様に、直
流電圧ＶCHが内部電源Ｖｏとして出力される。
【００３５】直流電圧ＶCHとして過電圧が供給されると
き、ツェナーダイオードＺＤ１が導通して、トランジス
タＴr2〜Ｔr5が動作し、直流電圧ＶCHを所定電圧にクラ
ンプした内部電源Ｖｏが出力される。
【００３６】このとき、抵抗Ｒ４がダイオードＤ１のア
ノードに接続されているため、第一及び第二の実施の形
態に比してトランジスタＴr5のエミッタ電位が上昇す
る。上記のように構成された電源回路では、前記第一の
実施の形態で得られた作用効果に加えて、次に示す作用
効果を得ることができる。 （１）抵抗Ｒ４がダイオードＤ１のアノードに接続され
ているため、トランジスタＴr5のエミッタ電位が上昇す
る。従って、第一の実施の形態では、トランジスタＴr5
のコレクタ・エミッタ間電圧を素子耐圧以下に維持する
ために抵抗Ｒ３が必要であったが、この実施の形態で
は、抵抗Ｒ３を省略しても、トランジスタＴr5のコレク
タ・エミッタ間電圧を素子耐圧以下に維持することがで
きる。 （第四の実施の形態）図６は、第四の実施の形態を示
す。この実施の形態は、前記第三の実施の形態のトラン
ジスタＴr1のドレインとトランジスタＴr4のコレクタと
の間にダイオードＤ５を介在させ、かつ抵抗Ｒ１とツェ
ナーダイオードＺＤ１との間のダイオードＤ１を省略し
た構成としたものである。
【００３７】このような構成により、トランジスタＴr2
〜Ｔr5のカレントミラー回路が動作し始めるとき、トラ
ンジスタＴr5の飽和が防止される。すなわち、前記第三
の実施の形態では、トランジスタＴr2〜Ｔr5のカレント
ミラー回路が動作し始めるとき、トランジスタＴr5のコ
レクタ電位は直流電圧ＶCHからトランジスタＴr2あるい
は同Ｔr3のベース・エミッタ間電圧降下ＶBE分低下した
電位となり、トランジスタＴr5のベース電位はほぼ直流
電圧ＶCHとなる。
【００３８】この結果、トランジスタＴr5のコレクタと
エミッタはほぼ同電位となってトランジスタＴr5が飽和
し、トランジスタＴr2の動作が遅延して、トランジスタ
Ｔr1のゲート電位の上昇が遅延する。
【００３９】この実施の形態では、ダイオードＤ５を設
けたことにより、トランジスタＴr2〜Ｔr5のカレントミ
ラー回路が動作し始めるとき、トランジスタＴr5のエミ
ッタ電位をコレクタ電位よりダイオードＤ５の順方向電
圧降下分低下させて、トランジスタＴr5の飽和を防止す
るようにしたものである。
【００４０】従って、第三の実施の形態に比して、カレ
ントミラー回路の動作速度を向上させて、内部電源Ｖｏ
を速やかに安定させることができる。上記実施の形態
は、次に示すように変更することもできる。 ・第一及び第三の実施の形態におけるダイオードＤ１
は、クランプ電圧を調整するために任意の個数に変更し
てもよい。 ・第二の実施の形態におけるダイオードＤ２，Ｄ３は、
トランジスタＴr1のソースに供給する直流電圧を調整す
るために任意の個数に変更してもよい。 ・第四の実施の形態におけるダイオードＤ５は、トラン
ジスタＴr5のベース電位を調整するために、任意の個数
に変更してもよい。 ・前記各実施の形態のダイオード及びツェナーダイオー
ドは、同様に動作する他の素子に変更してもよい。 ・カレントミラー回路を構成する各バイポーラトランジ
スタをＦＥＴで構成してもよい。 ・前記各実施の形態では、カレントミラー回路の電流比
を１：１としたが、任意の電流比に変更してもよい。 ・前記各実施の形態において、トランジスタＴr1をバイ
ポーラトランジスタで構成してもよい。
【００４１】
【発明の効果】以上詳述したように、この発明は素子耐
圧以上の電圧が印加されても正常に動作しながら、チッ
プ面積の増大及びコストの上昇を防止し得る電源回路を
提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態を示す回路図である。
【図３】 第二の実施の形態を示す回路図である。
【図４】 第二の実施の形態の切換信号発生回路を示す
回路図である。
【図５】 第三の実施の形態を示す回路図である。
【図６】 第四の実施の形態を示す回路図である。
【符号の説明】
１ クランプ回路 ３ ゲート電圧制御回路 Ｔr1 トランジスタ Ｖｏ 内部電源 ＶCH 直流電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 秀信 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 清水 勝哉 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 中道 博人 鹿児島県薩摩郡入来町副田5950番地 株式 会社九州富士通エレクトロニクス内 Ｆターム(参考） 5J055 AX37 BX17 CX07 DX14 DX55 EX06 EY01 EY12 EY13 EY17 EY21 EZ00 EZ04 EZ16 FX19 FX31 GX01 5J091 AA03 AA58 CA57 CA92 FA01 GP02 HA08 HA10 HA18 HA19 HA20 HA25 KA09 KA12 KA21 MA21 SA00 5J500 AA03 AA58 AC57 AC92 AF01 AH08 AH10 AH18 AH19 AH20 AH25 AK09 AK12 AK21 AM21 AS00 PG02

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 入力される直流電圧を内部電源として出
    力するトランジスタと、 前記直流電圧が過電圧となったとき活性化して、前記内
    部電源を所定電圧にクランプするクランプ回路と、 前記クランプ回路の活性化に基づいて、前記過電圧を降
    圧して前記内部電源として供給するように前記トランジ
    スタのゲート電圧を制御するゲート電圧制御回路とを備
    えたことを特徴とする電源回路。
  2. 【請求項２】 前記トランジスタは、そのソースに前記
    直流電圧が供給されるＰチャネルＭＯＳトランジスタで
    構成し、 前記クランプ回路は、 前記ＰチャネルＭＯＳトランジスタのドレインから出力
    される直流電圧が過電圧となったとき導通するツェナー
    ダイオードと、 前記ツェナーダイオードの導通に基づいて、オン動作す
    るトランジスタとから構成し、 前記ゲート電圧制御回路は、 前記クランプ回路のトランジスタのオン動作に基づいて
    活性化して、前記ＰチャネルＭＯＳトランジスタのゲー
    ト電位を上昇させるカレントミラー回路で構成したこと
    を特徴とする請求項１記載の電源回路。
  3. 【請求項３】 前記クランプ回路は、ダイオードと、前
    記ツェナーダイオードと、ダイオード接続した第一のＮ
    ＰＮトランジスタとを直列に接続して構成し、 前記カレントミラー回路は、前記第一のＮＰＮトランジ
    スタと共通のベース電位で動作する第二のＮＰＮトラン
    ジスタと、該第二のＮＰＮトランジスタのコレクタ電流
    に基づいてカレントミラー動作する一対のＰＮＰトラン
    ジスタで構成したことを特徴とする請求項２記載の電源
    回路。
  4. 【請求項４】 前記ＰチャネルＭＯＳトランジスタのソ
    ースには、降圧用ダイオードを介して前記直流電圧を供
    給し、前記ダイオードには前記直流電圧として通常電圧
    が供給されたとき前記降圧用ダイオードを短絡するスイ
    ッチ回路を並列に接続したことを特徴とする請求項２ま
    たは３記載の電源回路。
  5. 【請求項５】 前記ツェナーダイオードは、前記第一及
    び第二のＮＰＮトランジスタのエミッタとグランドとの
    間に介在させたことを特徴とする請求項２乃至４のいず
    れかに記載の電源回路。
  6. 【請求項６】 前記クランプ回路を構成するダイオード
    は、前記ＰチャネルＭＯＳトランジスタのドレインと、
    前記第一のＮＰＮトランジスタのコレクタとの間に介在
    させたことを特徴とする請求項３乃至５のいずれかに記
    載の電源回路。
  7. 【請求項７】 前記請求項１乃至６のいずれかに記載の
    電源回路を備えた半導体装置。
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