JP3637848B2 - 負荷駆動回路 - Google Patents

負荷駆動回路 Download PDF

Info

Publication number
JP3637848B2
JP3637848B2 JP2000205286A JP2000205286A JP3637848B2 JP 3637848 B2 JP3637848 B2 JP 3637848B2 JP 2000205286 A JP2000205286 A JP 2000205286A JP 2000205286 A JP2000205286 A JP 2000205286A JP 3637848 B2 JP3637848 B2 JP 3637848B2
Authority
JP
Japan
Prior art keywords
transistor
current
load
output
constant current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000205286A
Other languages
English (en)
Other versions
JP2001168697A (ja
Inventor
板倉  弘和
淳一 永田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP11-279302 priority Critical
Priority to JP27930299 priority
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2000205286A priority patent/JP3637848B2/ja
Publication of JP2001168697A publication Critical patent/JP2001168697A/ja
Application granted granted Critical
Publication of JP3637848B2 publication Critical patent/JP3637848B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0822Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/14Modifications for compensating variations of physical values, e.g. of temperature
    • H03K17/145Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches

Description

【0001】
【発明の属する技術分野】
本発明は、負荷を駆動する負荷駆動回路に関し、特に負荷電流を所定電流以下に制限する機能を有する負荷駆動回路に関する。
【0002】
【従来の技術】
従来より、負荷電流が過電流になったときに負荷電流を制限する負荷駆動回路として、特開平2−226808号公報に開示されているように、MOSトランジスタからなる出力トランジスタに対して、ドレイン及びゲートが共通接続されたMOSトランジスタからなる電流検出用のトランジスタ(以下、検出トランジスタという)を設けると共に、この検出トランジスタのソース側にカレントミラー回路を構成する一方のトランジスタ(以下、第1トランジスタという)を設け、カレントミラー回路を構成する他方のトランジスタ(以下、第2トランジスタという)に流れる電流によって出力トランジスタのゲート電圧を制御することにより、出力トランジスタを介して負荷に流れる負荷電流を所定値以下に制限するようにしたものが知られている。
【0003】
しかしながら、この公報に開示された負荷駆動回路では、出力トランジスタのゲートと検出トランジスタのゲートとを抵抗を介して接続するか、或いは直結するようにしていることから、出力トランジスタのゲート−ソース間電圧と、検出トランジスタのゲート−ソース間電圧とを一致させることができず、各トランジスタの動作点がずれてしまうという問題があった。
【0004】
つまり、検出トランジスタのソース側にカレントミラー回路を構成する第1トランジスタが接続され、出力トランジスタのソース側にはこうしたトランジスタは接続されないことから、これら各トランジスタのソース電位が、第1トランジスタに電流が流れることによって生じる電圧降下分(第1トランジスタがバイポーラトランジスタの場合、PN接合の順方向電圧Vf:約0.7Vとなる)だけ電位差が生じ、出力トランジスタと検出トランジスタとの動作点がずれてしまうのである。
【0005】
そして、このように動作点がずれると、検出トランジスタにより出力トランジスタに流れる負荷電流を正確に検出することができなくなり、電流制限を高精度に実行できなくなってしまう。
一方、こうした問題を解決し得る負荷駆動回路として、本願出願人は、既に、出力トランジスタのゲートと検出トランジスタのゲートとの間に、第1トランジスタにて生じる電圧降下と同じ電圧降下を発生させる電圧降下手段を設けたものを提案している(特開平10−32475号公報参照)。
【0006】
以下、この提案の負荷駆動回路の一例を図15を用いて説明する。
図15は、出力トランジスタTo及び検出トランジスタTsにNチャネルのMOSトランジスタを使用し、出力トランジスタToのドレインを、出力端子4を介して、一端に負荷駆動用の直流電源の正極側より正の電源電圧を受ける負荷2の他端に接続し、出力トランジスタToのソースを、出力端子6を介して、直流電源の負極側と同電位のグランドに接地することにより、出力トランジスタToが所謂ローサイドスイッチとして動作するようにした負荷駆動回路を表す。
【0007】
そして、図15に示すように、上記提案の負荷駆動回路によれば、検出トランジスタTsのドレインは、出力トランジスタToのドレインに接続され、検出トランジスタTsのソースは、カレントミラー回路10を構成する一方のトランジスタ(第1トランジスタ)Taを介して、出力トランジスタToのソースに接続され、出力トランジスタToのゲート−ソース間には、カレントミラー回路10を構成する他方のトランジスタ(第2トランジスタ)Tbが接続され、更に、出力トランジスタTo及び検出トランジスタTsのゲート間には、検出トランジスタTsを介して第1トランジスタTaに流れる負荷電流に比例した電流によって第1トランジスタTaで生じる電圧降下を発生させる電圧降下手段20が設けられる。
【0008】
このため、上記提案の負荷駆動回路によれば、出力トランジスタToに負荷電流が流れているときには、この出力トランジスタToのドレイン−ソース間電圧と、検出トランジスタTsのドレイン−ソース間電圧とが一致して、検出トランジスタTsには、負荷電流に比例した電流が正確に流れることになり、出力トランジスタTo及び検出トランジスタTsのドレイン間を直結又は抵抗を介して接続した場合に比べて、出力トランジスタToに流れる負荷電流を精度よく制限することができる。
【0009】
【発明が解決しようとする課題】
しかしながら、上記提案の負荷駆動回路は、図15に示すように、電源端子8を介して外部から供給される電源電圧にて定電圧を生成する定電圧回路50を備え、この定電圧回路50にて生成された定電圧を、抵抗Raを介して検出トランジスタTsの制御端子(詳しくはゲート)に印加することにより、出力トランジスタTo及び検出トランジスタTsを定電圧駆動するように構成されていたため、出力トランジスタToや抵抗Raのばらつき或いはその温度特性等によって、出力トランジスタToに流れる負荷電流を設計値に制御できないことがあった。
【0010】
つまり、出力トランジスタToに流れる負荷電流(換言すればドレイン電流)ID は、図16に曲線で示すVGS−ID 特性から明らかなように、ゲート−ソース間電圧VGSが増加するに従い急激に上昇する。
一方、図15に示す負荷駆動回路において、定電圧回路50から抵抗Raを介して検出トランジスタTsのゲート側に供給される電流は、抵抗Raの抵抗値と抵抗Raの両端電圧とにより決定され、出力トランジスタToのゲート−ソース間電圧VGSが増加する程低下する。このため、定電圧回路50からカレントミラー回路10の第2トランジスタTbに供給可能な電流(詳しくはこの電流のドレイン電流ID 換算値)も、図16に実線で示す供給電流特性のように、出力トランジスタToのゲート−ソース間電圧VGSが増加する程少なくなる。
【0011】
そして、図15に示す負荷駆動回路では、検出トランジスタTsからカレントミラー回路10の第1トランジスタTaに流れる電流(負荷電流に比例した電流)を第2トランジスタTbに供給できなくなったときに、出力トランジスタToのゲート電圧が低下して、負荷電流(ドレイン電流ID )をそのときの電流値に制限することから、負荷電流の制限値は、MOSトランジスタのVGS−ID 特性と供給電流特性との交点(図16に黒丸で示す)でのドレイン電流ID となる。
【0012】
ところが、図16に点線で示すように、MOSトランジスタのVGS−ID 特性は、MOSトランジスタ自体の特性のばらつきや温度変化によって変動し、また、定電圧回路50からカレントミラー回路10への供給電流特性も、抵抗Raやカレントミラー回路10を構成するトランジスタTa,Tbの特性のばらつき、或いはその温度変化によって変動する。
【0013】
このため、上記提案の負荷駆動回路では、出力トランジスタToに流れる負荷電流に比例した電流を、検出トランジスタTsを介して、カレントミラー回路10の第1トランジスタTaに流すことはできるものの、カレントミラー回路10を介して制限可能な負荷電流が、上記各回路素子のばらつきや温度変化によって変動してしまい、出力トランジスタToに流れる負荷電流を設計値に制御することができなくなってしまうのである。
【0014】
本発明は、こうした問題に鑑みなされたものであり、回路素子の特性のばらつきや温度変化等の影響を受けることなく、負荷電流を所定値以下に高精度に制限し得る負荷駆動回路を提供することを目的とする。
【0016】
【課題を解決するための手段及び発明の効果】
かかる目的を達成するためになされた請求項1記載の負荷駆動回路においては、図1に例示するように、負荷2に負荷電流を供給する出力トランジスタToに対して、検出トランジスタTsと第1トランジスタTaとの直列回路が並列に接続され、出力トランジスタTo及び検出トランジスタTsの制御端子間(図1では各トランジスタのゲート間)には、検出トランジスタTsに負荷電流に比例した電流が流れた際に第1トランジスタTaで生じる電圧降下と実質的に同じ電圧降下を生じさせる電圧降下手段20が設けられる。また、検出トランジスタTsの制御端子(図1ではゲート)には、負荷駆動用の制御信号として定電流Icを供給する定電流回路30が接続され、更に、出力トランジスタToの制御端子(図1ではゲート)には、第1トランジスタTaと共にカレントミラー回路10を構成し、検出トランジスタTsに流れる負荷電流に比例した電流によりその制御端子の電圧レベル(図1ではゲート電圧)を変化させる第2トランジスタTbが接続される。
【0017】
このため、請求項1記載の負荷駆動回路によれば、図15に示した従来の負荷駆動回路のように、電圧降下手段20の動作によって、出力トランジスタToと検出トランジスタTsとの動作点を一致させることができるだけでなく、出力トランジスタToをオンさせる制御信号として、定電流回路30から検出トランジスタTsの制御端子に定電流Icを供給することから、第2トランジスタTbが出力トランジスタToをオフさせる際の負荷電流を一定にすることができる。
【0018】
即ち、図1に例示するように、出力トランジスタTo及び検出トランジスタTsを、図15に示した従来回路と同様にNチャネルのMOSトランジスタにて構成し、負荷駆動用の制御信号として、定電流回路30から検出トランジスタTsの制御端子に定電流Icを供給するよう構成した場合、定電流回路30からカレントミラー回路10に供給可能な電流(詳しくはこの電流の負荷電流ドレイン電流ID 換算値)は、図2に実線で示す供給電流特性のように、出力トランジスタToのゲート−ソース間電圧VGSが、定電流回路30が電源端子8を介して外部から供給される電源電圧により定電流Icを生成できなくなる所定電圧に達するまでの間は、略一定になる。
【0019】
このため、請求項1記載の負荷駆動回路によれば、図2に示すように、MOSトランジスタのVGS−ID 特性が、MOSトランジスタ自体の特性のばらつきや温度変化によって変化したとしても、カレントミラー回路10を介して制限可能な負荷電流(ドレイン電流ID )を略一定にすることができる。
【0020】
よって、請求項1記載の負荷駆動回路によれば、図15に示した従来の負荷駆動回路のように、カレントミラー回路10によって制限可能な負荷電流の制限値が、出力トランジスタTo等の回路素子の特性のばらつきや温度変化によって変動するのを防止でき、負荷電流をより高精度の制限することができる。
【0021】
ここで、図1に例示した負荷駆動回路は、図15に示した従来回路に対応して、本発明の負荷駆動回路を、出力トランジスタTo及び検出トランジスタTsにNチャネルのMOSトランジスタを使用し、一端に負荷駆動用の直流電源の正極側より正の電源電圧を受ける負荷2の他端に、出力端子4を介して出力トランジスタToのドレインを接続し、出力トランジスタToのソースを、出力端子6を介して、直流電源の負極側と同電位のグランドに接地することにより、出力トランジスタToが所謂ローサイドスイッチとして動作するように構成した場合の基本回路を表しているが、例えば、本発明の負荷駆動回路を、図1に示すようなハイサイド型の負荷駆動回路として構成する際には、出力トランジスタTo及び検出トランジスタTsをNPN型のバイポーラトランジスタにて構成してもよい。
【0022】
また、例えば、負荷駆動回路を、出力トランジスタToを直流電源の正極側から負荷2に至る電流経路上に設けた所謂ハイサイド型の負荷駆動回路として構成する場合には、例えば、出力トランジスタTo及び検出トランジスタTsを、PチャネルMOSトランジスタ若しくはPNP型バイポーラトランジスタにて構成するようにしてもよい。
【0023】
そして、特に、請求項2に記載のように、出力トランジスタTo及び検出トランジスタTsをMOSトランジスタにて構成した場合には、MOSトランジスタは、バイポーラトランジスタに比べて、大電流を流せることから、負荷2に対してより大きな負荷電流を供給できることになる。尚、この場合、請求項2に記載のように、出力トランジスタTo及び検出トランジスタTsのドレインは互いに接続し、各トランジスタTo,Tsの制御端子であるゲートを電圧降下手段20を介して互いに接続するようにすればよい。
【0024】
また、このように出力トランジスタTo及び検出トランジスタTsをMOSトランジスタにて構成する際には、一般に、NチャネルMOSトランジスタの方が、PチャネルMOSトランジスタよりも大電流を流せることから、より好ましくは、請求項3に記載のように、出力トランジスタTo及び検出トランジスタTsを、Nチャネル型のMOSトランジスタにて構成するとよい。尚、この場合には、定電流回路30が、検出トランジスタTsのゲートに対して定電流Icを流し込み、第2トランジスタTbが、定電流回路30から電圧降下手段20を介して出力トランジスタToのゲートに供給される定電流Icを引き込むように構成すればよい。
【0025】
また出力トランジスタToにMOSトランジスタを使用した場合、出力トランジスタToをオフさせるために、定電流回路30からの定電流Icの出力を停止させても、出力トランジスタToを構成するMOSトランジスタの寄生容量に蓄積された電荷が放電されるのに時間がかかり、出力トランジスタToを速やかにオフさせることができないことが考えられる。
【0026】
そこで、請求項2又は請求項3に記載の負荷駆動回路においては、更に、請求項4に記載のように、出力トランジスタToをオフする際に、出力トランジスタToのゲートを放電させる放電手段を設けるとよい。つまり、このようにすれば、負荷2への電流供給を停止する際に、出力トランジスタToを速やかにオフさせて、負荷電流を速やかに遮断することが可能となる。
【0027】
一方、カレントミラー回路10を構成する第1トランジスタTa及び第2トランジスタTbとしては、請求項5に記載のように、バイポーラトランジスタにて構成することもできるし、請求項7に記載のように、MOSトランジスタにて構成することもできる。
【0028】
そして、第1トランジスタTa及び第2トランジスタTbをバイポーラトランジスタにて構成する場合には、請求項5に記載のように、これらバイポーラトランジスタのベース及びエミッタを夫々共通接続し、第1トランジスタTaを構成するバイポーラトランジスタのコレクタを、その共通接続されたベースと検出トランジスタTsとに接続し、第2トランジスタTbを構成するバイポーラトランジスタのコレクタを、出力トランジスタToの制御端子に接続すればよい。
【0029】
また、このように第1トランジスタTa及び第2トランジスタTbをバイポーラトランジスタにて構成した場合には、請求項6に記載のように、電圧降下手段20を、例えばダイオードのように、PN接合により順方向電圧を発生させる半導体素子にて構成すればよい。つまり、電圧降下手段20に、このような半導体素子を用いれば、第2トランジスタTbでの電圧降下と同様の電圧降下を発生させることができ、出力トランジスタToと検出トランジスタTsとの動作点を一致させることができる。
【0030】
また次に、第1トランジスタTa及び第2トランジスタTbをMOSトランジスタにて構成する場合には、請求項7に記載のように、第1トランジスタTa及び第2トランジスタTbのゲート及びソースを夫々共通接続し、第1トランジスタTaを構成するMOSトランジスタのドレインを、その共通接続されたゲートと検出トランジスタTsとに接続し、第2トランジスタTbを構成するMOSトランジスタのドレインを、出力トランジスタToの制御端子に接続すればよい。
【0031】
また、このように第1トランジスタTa及び第2トランジスタTbをMOSトランジスタにて構成した場合には、請求項8に記載のように、電圧降下手段20を、これらと同じMOSトランジスタにて構成し、そのゲート−ソース間電圧により電圧降下を生じさせるようにすればよい。つまり、電圧降下手段20をこのように構成すれば、MOSトランジスタからなる第2トランジスタTbでの電圧降下と同様の電圧降下を発生させることができ、出力トランジスタToと検出トランジスタTsとの動作点を一致させることができる。
【0032】
一方、定電流回路30としては、請求項9に記載のように、カレントミラー回路を構成する第3トランジスタ及び第4トランジスタと、第3トランジスタと共に正負の電源ライン間に接続され、第3トランジスタに定電流Icを流す定電流源とから構成し、第4トランジスタを検出トランジスタTsの制御端子に接続することにより、第3トランジスタに流れる電流に比例した定電流Icを、第4トランジスタを介して、検出トランジスタTsの制御端子に供給するように構成するとよい。
【0033】
つまり、定電流回路30をこのように構成すれば、定電流源への供給電圧を、検出トランジスタTsの制御端子の電圧変化に関わらず、常に、正・負の電源ラインに印加された電源電圧に対応させることができ、第4トランジスタを介して、検出トランジスタTsの制御端子に安定した定電流Icを供給することが可能となる。
【0034】
また、定電流回路30をこのように構成する場合、カレントミラー回路を構成する第3トランジスタ及び第4トランジスタとしては、上述した負荷電流制限用のカレントミラー回路10を構成する第1トランジスタTa及び第2トランジスタTbと同様、バイポーラトランジスタにて構成することもできるし、MOSトランジスタにて構成することもできる。
【0035】
そして、第3トランジスタ及び第4トランジスタをバイポーラトランジスタにて構成する場合には、請求項10に記載のように、各トランジスタのベース及びエミッタを夫々共通接続し、第3トランジスタを構成するバイポーラトランジスタのコレクタを、その共通接続されたベース及び定電流源に接続し、第4トランジスタを構成するバイポーラトランジスタのコレクタを、検出トランジスタTsの制御端子に接続するようにすればよい。
【0036】
ところで、このように第3トランジスタ及び第4トランジスタをバイポーラトランジスタにて構成した場合には、第4トランジスタのコレクタ−エミッタ間電圧が変動し、定電流回路30から検出トランジスタTsの制御端子側に供給される電流が、第4トランジスタのアーリ効果によって変動することが考えられる。
【0037】
つまり、バイポーラトランジスタのアーリ効果は、コレクタ−エミッタ間電圧を増加させると、コレクタ−ベース接合の空乏層がベース領域側に延びて、実行的ベース幅が減少するため、コレクタ電流が増大する、というものであることから、検出トランジスタTs(延いては出力トランジスタTo)の制御端子電圧が低い程、検出トランジスタTsの制御端子側に供給される電流が大きくなる。従って、第4トランジスタにアーリ効果が生じた際には、図2に一点鎖線で示すように、供給電流特性が若干傾き、ゲート−ソース間電圧VGSが増加する程、制限可能な負荷電流(ドレイン電流ID )が低下することになる。
【0038】
そこで、こうした問題を防止するためには、請求項11に記載のように、第4トランジスタに、第4トランジスタと同じバイポーラトランジスタからなるアーリ効果キャンセル用の第5トランジスタ及び第6トランジスタを設けるとよい。
即ち、請求項11記載の負荷駆動回路は、請求項10記載の負荷駆動回路の定電流回路30内に、第4トランジスタのコレクタにベースが接続され、第4トランジスタのエミッタにエミッタが接続され、コレクタが定電流源の第3トランジスタとは反対側の電源ラインに接続された第5トランジスタと、第4トランジスタのコレクタにエミッタが接続され、第5トランジスタのコレクタにベースが接続され、コレクタが前記検出トランジスタTsの制御端子に接続された第6トランジスタとを設け、第3トランジスタに流れる電流に比例した定電流Icを第6トランジスタを介して検出トランジスタTsの制御端子に供給するようにしている。
【0039】
このため、請求項11に記載の負荷駆動回路によれば、定電流回路30内でカレントミラー回路を構成する第3トランジスタ及び第4トランジスタにバイポーラトランジスタを使用したとしても、第4トランジスタのコレクタ−エミッタ間電圧を、第5トランジスタのベース−エミッタ間の順方向電圧Vf(約0.7V)に固定して、第4トランジスタのアーリ効果をキャンセルすることができる。従って、請求項11記載の負荷駆動回路によれば、第4トランジスタから第6トランジスタに、第3トランジスタに流れた電流に比例した定電流Icを流し、これを第6トランジスタから検出トランジスタTsの制御端子側に供給できることになる。
【0040】
よって、この負荷駆動回路によれば、第4トランジスタのアーリ効果の影響を受けることなく、検出トランジスタTsの制御端子側に定電流Icを安定して供給できることになり、負荷電流をより高精度に所定値以下に制限することが可能となる。
【0041】
また次に、定電流回路30は、検出トランジスタTsの制御端子に定電流Icを供給することにより、検出トランジスタTsを直接駆動すると共に、出力トランジスタToを電圧降下手段20を介して駆動し、しかも、電流制限用のカレントミラー回路10を構成する第2トランジスタTbに対して、検出トランジスタTsに流れた電流に対応した電流を供給するものであるが、この場合、出力トランジスタToを駆動するのに最低必要な定電流回路30からの出力電圧は、出力トランジスタToがオンするのに必要な制御端子電圧(図1に示したNチャネルMOSトランジスタからなる出力トランジスタToの場合、MOSトランジスタのしきい値電圧)に、電圧降下手段20にて生じる電圧降下分を加えた電圧となる。
【0042】
従って、定電流回路30に供給する電源電圧(上記正・負の電源ラインに印加される電源電圧)も、定電流回路30からの出力電圧がこの電圧以上となるように設定する必要があり、例えば、電源電圧がこれより低い電圧まで変動した際には、出力トランジスタToを駆動(オン)できなくなってしまう。
【0043】
そこで、電源電圧が変動(低下)した際に負荷の駆動を継続できるようにするには、請求項12に記載のように、請求項10又は請求項11記載の定電流回路30において、コレクタが検出トランジスタTsの制御端子に接続されるバイポーラトランジスタ(第4トランジスタ若しくは第6トランジスタ)を、出力トランジスタToの制御端子に接続される第2のコレクタを有し、この第2のコレクタを介して、出力トランジスタToの制御端子にも直接定電流Icを供給するように構成するとよい。
【0044】
つまり、このようにすれば、検出トランジスタTsだけでなく、出力トランジスタToについても、定電流回路30が供給する定電流Icによって直接駆動することができることから、電源電圧の変動(低下)によって出力トランジスタToを駆動(オン)できなくなる最低電圧を、電圧降下手段20による電圧降下分だけ低くすることができ、負荷をより安定して駆動することが可能となる。
【0045】
一方、本発明(請求項1〜請求項12)では、定電流回路30による定電流Icの供給によって出力トランジスタTo及び検出トランジスタTsを駆動することから、これら各トランジスタTo,Tsの制御端子電圧(換言すれば、定電流回路30の出力電圧)は、定電流回路30の電源電圧付近まで上昇する。このため、定電流回路30の電源電圧が高い場合には、各トランジスタTo,Tsが破壊してしまうことが考えられる。
【0046】
このため、本発明(請求項1〜請求項12)の負荷駆動回路においては、更に、請求項13に記載のように、出力トランジスタToの制御端子を所定電圧以下にクランプするクランプ手段を設けるとよい。つまり、このようにすれば、出力トランジスタToの制御端子電圧(延いては、検出トランジスタTsの制御端子電圧)が過大となって、各トランジスタTo,Tsが破壊するのを防止できる。
【0047】
尚、このクランプ手段としては、例えば、出力トランジスタToの制御端子電圧を直接所定電圧以下にクランプするように構成してもよく、或いは、定電流回路30に供給される電源電圧を所定電圧以下にクランプすることにより、出力トランジスタToの制御端子電圧を間接的に所定電圧以下にクランプするように構成してもよい。
【0048】
次に、請求項14に記載の負荷駆動回路は、上述した請求項1〜請求項13に記載の負荷駆動回路に対して、更に、第1トランジスタTa及び第2トランジスタTbと共にカレントミラー回路を構成する第7トランジスタと、この第7トランジスタに流れる電流により、負荷電流が所定値以上の過電流になったことを検出すると、出力トランジスタTo及び検出トランジスタTsをオフさせ、この後、負荷電流が過電流でなくなったことを検出すると出力トランジスタTo及び検出トランジスタTsをオンさせる断続制御回路とを設けたものである。つまり、この負荷駆動回路は、負荷電流が過電流のときに出力トランジスタToをオフさせることにより、過電流時の出力トランジスタToの損失を低減するようにしているのである。
【0049】
尚、このように断続制御回路にて、出力トランジスタTo及び検出トランジスタTsをオン・オフさせる場合には、請求項15に記載のように、断続制御回路に、過電流を検出してから所定時間後に出力トランジスタTo及び検出トランジスタTsをオフさせる遅延手段を設けるとよい。つまり、このようにすれば、負荷2への通電開始時の突入電流を過電流として、誤って出力トランジスタToをオフさせるのを防止することができる。
【0050】
また、この場合、断続制御回路が過電流として検出する負荷電流は、定電流回路30からの供給電流と第2トランジスタTbに流れる電流値とで決まる負荷電流の制限値よりも低い値に設定しておく必要はある。これは、断続制御回路による過電流判定値が負荷電流の制限値よりも高いと、負荷電流は、断続制御回路にて過電流が検出される前に、第2トランジスタTbに流れる電流によって制限されてしまい、断続制御回路を機能させることができないためである。
【0051】
ところで、本発明(請求項1〜請求項15)の負荷駆動回路においては、出力トランジスタToの制御端子と検出トランジスタTsの制御端子との間に、カレントミラー回路を構成するトランジスタ1段分の電圧降下を発生させる電圧降下手段を設けることにより、出力トランジスタToと検出トランジスタTsとの動作点を一致させていることから、例えば、一時的に電源電圧が低下して、電圧降下手段に所望の電流を流せなくなると、出力トランジスタToの制御端子の電位が不安定となって、負荷電流の制限動作が正常に機能しなくなることが考えられる。
【0052】
そこで、例えば自動車等、電源電圧が変動し易い条件化で本発明の負荷駆動回路を使用する場合には、請求項16に記載のように、出力トランジスタToの制御端子と出力端子との間に、第2トランジスタTbをバイパスする電流経路を形成して出力トランジスタToの動作を安定化させるバイアス手段を設けるとよい。
【0053】
つまり、このようにすれば、電源電圧が低下しても電圧降下手段にはバイアス手段を介して確実に電流が流れ、電圧降下手段にて所望の電圧降下を発生させることができる。よって、請求項16記載の負荷駆動回路によれば、電源電圧が低下しても、出力トランジスタToと検出トランジスタTsとの動作点を一致させ、負荷電流の制限動作を安定して機能させることが可能となる。
【0054】
一方、第2トランジスタTbは、電圧降下手段20を介して出力トランジスタToの制御端子側に流れ込む定電流を、検出トランジスタTsに流れる電流に応じて電源ライン側(図1では負の電源ラインであるグランドライン)に引き込むことにより、負荷電流を制限するものであるが、例えば、負荷電流の増大等に伴い、第2トランジスタTbの出力端子が接続される電源ラインの電位が変動すると、第2トランジスタTb(換言すればカレントミラー回路10)の動作が不安定となって、第2トランジスタによる負荷電流の制限動作が正常に機能しなくなることが考えられる。
【0055】
そこで、こうした問題を防止するには、例えば請求項17に記載のように、第2トランジスタTbの制御端子と該第2トランジスタTbの出力端子が接続される電源ラインとの間に電流経路を形成して第2トランジスタTb(換言すればカレントミラー回路10)の動作を安定化させるバイアス手段を設けるとよい。
【0056】
つまり、このようにすれば、第2トランジスタTbの2つの出力端子(ドレイン及びソース、或いは、コレクタ及びエミッタ)の内、出力トランジスタToの制御端子に接続される出力端子とは反対側の出力端子が接続される電源ラインの電位が変動しても、バイアス手段によって、第2トランジスタTbの制御端子の電源ラインに対する電位差を略一定に保持することができる。よって、請求項17記載の装置によれば、第2トランジスタTb、延いてはカレントミラー回路10の動作が、電源ラインの電位変動によって不安定となるのを防止することができる。
【0057】
尚、請求項16及び請求項17において、バイアス手段としては、電源電圧や電源ラインの電位が安定しているときの動作に影響を与えることのないように、微小電流を流すことができればよいため、具体的には、抵抗値が比較的大きい抵抗、若しくは、微小電流を強制的に流す定電流回路を使用すればよい。
【0058】
【発明の実施の形態】
以下に、本発明の実施形態を図面に沿って説明する。
(第1実施例)
図3は、第1実施例の負荷駆動回路の構成を表す電気回路図である。
【0059】
第1実施例の負荷駆動回路は、図1に例示した基本回路と同様、出力トランジスタTo及び検出トランジスタTsにNチャネル型のMOSトランジスタを使用し、出力トランジスタToのドレインを、出力端子4を介して、一端が負荷駆動用直流電源の正極側に接続された負荷2の他端に接続し、出力トランジスタToのソースを、出力端子6を介して、負荷駆動用直流電源の負極側と同電位のグランドに接地した、所謂ローサイド型の負荷駆動回路である。
【0060】
そして、本実施例の負荷駆動回路では、検出トランジスタTsのドレインが、出力トランジスタToのドレインに接続され、検出トランジスタTsのソースが、カレントミラー回路10を構成する第1トランジスタとしてのNPNトランジスタT1を介して、出力トランジスタToのソースに接続され、検出トランジスタTs及び出力トランジスタToのゲート間には、検出トランジスタTsのゲート側をアノード、出力トランジスタToのゲート側をカソードとして、電圧降下手段20を構成するダイオードDが設けられている。
【0061】
また、カレントミラー回路10において、第1トランジスタとしてのNPNトランジスタT1は、コレクタが検出トランジスタTsのソースに接続され、エミッタが出力トランジスタToのソースに接続され、ベースが自己のコレクタに接続されると共に第2トランジスタとしてのNPNトランジスタT2のベースに共通接続されている。そして、この第2トランジスタとしてのNPNトランジスタT2は、エミッタがNPNトランジスタT1のエミッタに共通接続され、コレクタが、出力トランジスタToのゲートに接続されている。
【0062】
また、本実施例の負荷駆動回路においては、検出トランジスタTsのゲートに、電源端子8を介して外部から電源供給を受けて定電流を生成する定電流回路30が接続されており、この定電流回路30から検出トランジスタTsのゲート側に定電流Icを流し込むようにされている。
【0063】
このように構成された本実施例の負荷駆動回路において、負荷2を駆動する際には、電源端子8を介して定電流回路30に電源電圧を供給することにより、定電流回路30を動作させる。すると、定電流回路30から検出トランジスタTsのゲート側に定電流Icが流れ出し、検出トランジスタTsのゲートに電流が流れ込むと共に、出力トランジスタToのゲートにも、ダイオードDを介して電流が流れ込む。この結果、検出トランジスタTs及び出力トランジスタToのゲート−ソース間電圧VGSが共に各トランジスタTs,Toのしきい値電圧を超えて、各トランジスタTs,Toがオン状態となる。そして、このとき、負荷2には、出力トランジスタToを介して、負荷電流が供給される。
【0064】
またこのとき、負荷2がショートなど何らかの原因で低インピーダスになると、負荷電流が通常動作電流よりも大きくなって、出力端子4の電圧が上昇する。そして、この出力端子4の電圧が、第1トランジスタとしてのNPNトランジスタT1にベース電流を供給できる電圧、すなわちベース−エミッタ間順方向電圧以上になると、検出トランジスタTsには、負荷電流の一部(換言すれば負荷電流に比例した電流)が流れる。
【0065】
この電流は、NPNトランジスタT1,T2により構成されるカレントミラー回路10によって、1/n倍され、第2トランジスタとしてのNPNトランジスタT2が、1/n倍された電流分だけ、出力トランジスタToのゲート側から電流を引き抜く。
【0066】
またこのとき、NPNトランジスタT2が引き抜く電流が、定電流回路30が供給する定電流Icよりも小さい場合には、出力トランジスタTo及び検出トランジスタTsはオン状態に保持されるが、負荷電流が更に増大して、NPNトランジスタT2が引き抜く電流が、定電流回路30が供給する定電流Icを越えると、定電流回路30からの定電流はNPNトランジスタT2側に吸収されてしまい、出力トランジスタTo及び検出トランジスタTsのゲート電圧が低下して、負荷電流が減少する。この結果、負荷電流は所定値以下に制限されることになる。
【0067】
そして、こうしたカレントミラー回路10による負荷電流の制限値Imax は、出力トランジスタToに流れる電流と検出トランジスタTs(換言すればNPNトランジスタT1)に流れる電流との比をm対1とし、NPNトランジスタT1に流れる電流とNPNトランジスタT2に流れる電流との比をn対1とすると、次式(1) のように表すことができる。
【0068】
Imax =Ic×m×n …(1)
即ち、本実施例の負荷駆動回路においては、負荷電流の制限値Imax は、定電流回路30が供給する定電流Icと、検出トランジスタTs及びカレントミラー回路10による負荷電流のフィードバック定数(m,n)だけで決まり、図2を用いて説明したように、出力トランジスタToのVGS−ID 特性のばらつき等、他の回路素子の電気的特性に依存しないことが解る。
【0069】
また、カレントミラー回路10の動作時においては、検出トランジスタTsのソース電位が、出力トランジスタToのソース電位に対して、NPNトランジスタT1のベース−エミッタ間電圧分だけ上昇するが、これら各トランジスタTs,Toのゲート間には、ダイオードDが挿入されているため、出力トランジスタToのゲート電圧は、ダイオードDの順方向電圧分だけ、検出トランジスタTsのゲート電圧よりも高くなる。このため、出力トランジスタToと検出トランジスタTsのゲート−ソース間電圧は同一となり、これら各トランジスタTo,Tsの動作点を一致させることができる。
【0070】
従って、本実施例の負荷駆動回路によれば、負荷電流を所望の電流制限値以下に高精度に制限することができるようになる。
尚、本実施例においては、電圧降下手段20として、ダイオードDを用いるようにしているが、電圧降下手段20は、カレントミラー回路10におけるNPNトランジスタT1のベース−エミッタ間電圧と等しい電圧を発生させるためのものであるため、PN接合を用いた順方向電圧を発生させる他の手段、例えばベースとエミッタを共通にしたバイポーラトランジスタ、或いは、ベースとコレクタを共通にしたバイポーラトランジスタ等を用いて構成してもよい。また、NPNトランジスタT1のベース−エミッタ間電圧と実質的に等しい電圧降下を生じさせるものであれば他の手段を用いてもよい。
【0071】
(第2実施例)
図4は、第2実施例の負荷駆動回路の構成を表す電気回路図である。
第2実施例の負荷駆動回路は、出力トランジスタTo及び検出トランジスタTsにPチャネル型のMOSトランジスタを使用し、出力トランジスタToのソースを、出力端子4を介して、負荷駆動用直流電源の正極側に接続し、出力トランジスタのドレインを、出力端子6を介して、一端が直流電源の負極側と同電位のグランドに接地された負荷2の他端に接続した、所謂ハイサイド型の負荷駆動回路である。
【0072】
そして、本実施例の負荷駆動回路では、検出トランジスタTsのドレインが、出力トランジスタToのドレインに接続され、検出トランジスタTsのソースが、カレントミラー回路10を構成する第1トランジスタとしてのPNPトランジスタT3を介して、出力トランジスタToのソースに接続され、検出トランジスタTs及び出力トランジスタToのゲート間には、出力トランジスタToのゲート側をアノード、検出トランジスタTsのゲート側をカソードとして、電圧降下手段20を構成するダイオードDが設けられている。
【0073】
また、カレントミラー回路10において、第1トランジスタとしてのPNPトランジスタT3は、コレクタが検出トランジスタTsのソースに接続され、エミッタが出力トランジスタToのソースに接続され、ベースが自己のコレクタに接続されると共に第2トランジスタとしてのPNPトランジスタT4のベースに共通接続されている。そして、この第2トランジスタとしてのPNPトランジスタT4は、エミッタがPNPトランジスタT3のエミッタに共通接続され、コレクタが、出力トランジスタToのゲートに接続されている。
【0074】
また、本実施例の負荷駆動回路においては、検出トランジスタTsのゲートに、電源端子9を介して外部から電源供給を受けて定電流を生成する定電流回路30が接続されており、この定電流回路30により、検出トランジスタTsのゲート側から定電流Icを引き込むようにされている。
【0075】
このように構成された本実施例の負荷駆動回路において、負荷2を駆動する際には、電源端子9を介して定電流回路30に電源電圧を供給することにより、定電流回路30を動作させる。すると、定電流回路30が検出トランジスタTsのゲート側から定電流Icを引き込むことから、検出トランジスタTs及び出力トランジスタToのゲート電圧が低下し、検出トランジスタTs及び出力トランジスタToのゲート−ソース間電圧VGSが共に各トランジスタTs,Toのしきい値電圧を超えて、各トランジスタTs,Toがオン状態となる。そして、このとき、負荷2には、出力トランジスタToを介して、負荷電流が供給される。
【0076】
またこのとき、負荷2がショートなど何らかの原因で低インピーダスになると、負荷電流が通常動作電流よりも大きくなって、出力端子6の電圧が低下する。そして、この出力端子6の電圧が、第1トランジスタとしてのPNPトランジスタT3にベース電流を供給できる電圧、すなわちベース−エミッタ間順方向電圧以上になると、検出トランジスタTsには、負荷電流の一部(換言すれば負荷電流に比例した電流)が流れる。
【0077】
この電流は、PNPトランジスタT3,T4により構成されるカレントミラー回路10によって、1/n倍され、第2トランジスタとしてのPNPトランジスタT4が、1/n倍された電流分だけ、出力トランジスタToのゲート側に電流を流し込む。
【0078】
またこのとき、PNPトランジスタT4が流し込む電流が、定電流回路30が引き込む定電流Icよりも小さい場合には、出力トランジスタTo及び検出トランジスタTsはオン状態に保持されるが、負荷電流が更に増大して、PNPトランジスタT4が流し込む電流が、定電流回路30が引き込む定電流Icを越えると、定電流回路30はPNPトランジスタT4が出力トランジスタToのゲート側に流し込む電流を吸収できなくなり、出力トランジスタTo及び検出トランジスタTsのゲート電圧が上昇して、負荷電流が減少する。この結果、負荷電流は所定値以下に制限されることになる。
【0079】
このように、本実施例の負荷駆動回路においては、出力トランジスタTo及び検出トランジスタTsにPチャネルMOSトランジスタを使用することにより、出力トランジスタToをハイサイドスイッチとして動作させることから、定電流回路30及びカレントミラー回路10が流す電流方向や、電圧降下手段20を構成するダイオードDによる電圧降下方向が、出力トランジスタTo及び検出トランジスタTsにNチャネルMOSトランジスタを使用した第1実施例の負荷駆動回路とは逆方向になる。
【0080】
しかし、カレントミラー回路10による負荷電流の制限値Imax は、第1実施例の負荷駆動回路と同様、上述の(1) 式で表すことができ、また、ダイオードDからなる電圧降下手段20の動作によって、出力トランジスタTo及び検出トランジスタTsの動作点を一致させることができる。従って、本実施例の負荷駆動回路においても、第1実施例のものと同様、負荷電流を所望の電流制限値以下に高精度に制限することができるようになる。
【0081】
(第3実施例)
図5は、第3実施例の負荷駆動回路の構成を表す電気回路図である。
第3実施例の負荷駆動回路は、図3に示した第1実施例のローサイド型の負荷駆動回路に対して、カレントミラー回路10及び電圧降下手段20を構成する回路素子を変更したものであり、カレントミラー回路10及び電圧降下手段20以外の構成は、第1実施例のものと同様である。そこで、以下の説明では、この相違点のみ説明し、第1実施例と同じ構成要素については、説明を省略する。
【0082】
図5に示す如く、本実施例では、カレントミラー回路10を構成する第1トランジスタ及び第2トランジスタが、夫々、Nチャネル型のMOSトランジスタT5,T6にて構成され、これに対応して、電圧降下手段20もNチャネル型のMOSトランジスタT7にて構成されている。
【0083】
そして、カレントミラー回路10において、第1トランジスタとしてのMOSトランジスタT5は、ドレインが検出トランジスタTsのソースに接続され、ソースが出力トランジスタToのソースに接続され、ゲートが自己のドレインに接続されると共に第2トランジスタとしてのMOSトランジスタT6のゲートに共通接続されている。また、第2トランジスタとしてのMOSトランジスタT6は、ソースがMOSトランジスタT5のソースに共通接続され、ドレインが、出力トランジスタToのゲートに接続されている。また、電圧降下手段20を構成するMOSトランジスタT7は、ドレイン及びゲートが検出トランジスタTsのゲートに接続され、ソースが出力トランジスタToのゲートに接続されている。
【0084】
このように、本実施例では、カレントミラー回路10を、第1実施例のようなバイポーラトランジスタではなく、MOSトランジスタT5,T6にて構成しているが、カレントミラー回路10による電流制限動作は、第1実施例のものと全く同様である。
【0085】
また、電圧降下手段20を、カレントミラー回路10において第1トランジスタとして機能するMOSトランジスタT5と同じMOSトランジスタT7にて構成していることから、カレントミラー回路10の動作時には、検出トランジスタTs及び出力トランジスタToのゲート間に、カレントミラー回路10を構成する第1トランジスタ(MOSトランジスタT5)と同じ電圧降下を発生させ、検出トランジスタTs及び出力トランジスタToの動作点を一致させることができる。
【0086】
よって、本実施例の負荷駆動回路においても、第1実施例のものと同じ作用・効果が得られることができ、負荷電流を高精度に制限できることになる。
(第4実施例)
図6は、第4実施例の負荷駆動回路の構成を表す電気回路図である。
【0087】
第4実施例の負荷駆動回路は、図3に示した第1実施例のローサイド型の負荷駆動回路における定電流回路30をより具体化したものであり、定電流回路30以外の構成は、第1実施例のものと同様である。そこで、以下の説明では、この定電流回路30についてのみ説明し、他の構成要素については説明を省略する。
【0088】
図6に示す如く、本実施例では、定電流回路30が、電源端子8,9を介して、図示しない正・負の電源ラインに接続され、この電源ラインから直流の電源電圧が供給されることにより、動作するように構成されている。
そして、本実施例では、定電流回路30内に、カレントミラー回路を構成する前述の第3トランジスタ及び第4トランジスタとして、一対のPNPトランジスタT11,T12を設け、第3トランジスタとしてのPNPトランジスタT11にバイアス回路となる定電流源32を直列に接続して、PNPトランジスタT11に定電流を流し、この定電流に比例した定電流を、第4トランジスタとしてのPNPトランジスタT12を介して、検出トランジスタTsのゲート側に流し出すようにされている。
【0089】
即ち、定電流回路30において、PNPトランジスタT11は、エミッタが電源端子8を介して正の電源ラインに接続され、コレクタが定電流源32及び電源端子9を介して負の電源ラインに接続され、ベースが自己のコレクタに接続されると共にPNPトランジスタT12のベースに共通接続されている。また、PNPトランジスタT12は、エミッタがPNPトランジスタT11のエミッタに共通接続され、コレクタが検出トランジスタTsのゲートに接続されている。
【0090】
このため、PNPトランジスタT12から検出トランジスタTsのゲート側には、定電流源32の動作によってPNPトランジスタT11に流れる電流に比例した定電流が供給されることになり、負荷駆動回路は、この定電流によって、第1実施例と同様に動作し、第1実施例と同様の効果を得ることができる。
【0091】
また、特に、本実施例では、定電流回路30内で、定電流を生成する回路(PNPトランジスタT11及び定電流源32)と、検出トランジスタTsのゲート側に定電流を流し出す回路(PNPトランジスタT12)とを分離していることから、定電流回路30内で、外部の電圧変化(例えば、出力端子4の電圧変化)の影響を受けることなく、安定した定電流を生成し、検出トランジスタTsのゲート側に供給することができる。
【0092】
(第5実施例)
図7は、第5実施例の負荷駆動回路の構成を表す電気回路図である。
第5実施例の負荷駆動回路は、図6に示した第4実施例の負荷駆動回路において、電源端子8,9を介して定電流回路30に供給される電源電圧が低下した際に、出力トランジスタToをより確実に駆動(オン)できるようにしたものであり、第4実施例のものと異なる点は、定電流回路30を構成する第4トランジスタとしてのPNPトランジスタT12を、2つのコレクタを有するトランジスタにて構成し、各コレクタを、検出トランジスタTsのゲートと、出力トランジスタToのゲートとに、夫々接続した点である。
【0093】
つまり、第4実施例のように、PNPトランジスタT12から検出トランジスタTsのゲート側にだけ定電流を流し出すように構成した場合、出力トランジスタToを駆動するには、定電流回路30からの出力電圧を、出力トランジスタToのしきい値電圧に、電圧降下手段20を構成するダイオードDの順方向電圧を加えた電圧となり、定電流回路30に供給される電源電圧が低下して出力電圧がその電圧よりも低くなると、検出トランジスタTsを駆動(オン)できるにも関わらず、出力トランジスタToを駆動できなくなってしまう。
【0094】
そこで、本実施例では、検出トランジスタTsのゲートだけでなく、出力トランジスタToのゲートにも定電流を供給することにより、出力トランジスタToを、より低い電圧にて駆動できるようにしているのである。よって、本実施例によれば、電源端子8,9を介して供給される電源電圧が低下した際に、出力トランジスタTo(延いては負荷2)を駆動できなくなるのを抑制し、負荷2をより安定して駆動することが可能となる。
【0095】
尚、本実施例のように、検出トランジスタTsのゲートだけでなく、出力トランジスタToのゲートにも定電流を供給するようにした場合、電源端子8,9間に供給される電源電圧が正常であれば、負荷電流が上昇して、電流制限値に近づきつつあるときには、まず、出力トランジスタToのゲートに直接供給される定電流がカレントミラー回路10内のNPNトランジスタT2により吸収され、その後、ダイオードDを介して出力トランジスタToのゲート側に流れ込む定電流が吸収されて、出力トランジスタToを介して流れる負荷電流が減少することになる。このため、本実施例においても、カレントミラー回路10は、上記各実施例と同様に機能し、負荷電流を高精度に制限することができる。
【0096】
(第6実施例)
図8は、第6実施例の負荷駆動回路の構成を表す電気回路図である。
第6実施例の負荷駆動回路は、図6に示した第4実施例の負荷駆動回路において、電源端子8,9を介して定電流回路30に供給される電源電圧が高い場合に、定電流回路30からの出力電圧によって検出トランジスタTs及び出力トランジスタToが劣化或いは破壊するのを防止できるようにしたものであり、第4実施例と異なる点は、出力トランジスタToのゲート−ソース間に、クランプ手段としてのツェナーダイオードZDを設けた点である。
【0097】
つまり、定電流回路30を第4実施例のように構成した場合、定電流回路30からの出力電圧は、電源端子8,9を介して供給される電源電圧付近まで上昇する。このため、その電源電圧が高いと、出力トランジスタTo及び検出トランジスタTsのゲート−ソース間電圧が高くなりすぎ、これらトランジスタが劣化若しくは破壊することがある。
【0098】
そこで、本実施例では、ツェナーダイオードZDのアノードを出力トランジスタToのソースに接続し、カソードを出力トランジスタToのゲートに接続することにより、出力トランジスタToのゲート−ソース間電圧を、ツェナーダイオードZDの降伏電圧以下にクランプし、定電流回路30からの出力電圧が高くなった際に、この電圧から出力トランジスタTo(延いては検出トランジスタTs)を保護できるようにしているのである。
【0099】
(第7実施例)
図9は、第7実施例の負荷駆動回路の構成を表す電気回路図である。
第7実施例の負荷駆動回路は、上記第6実施例におけるクランプ手段としてのツェナーダイオードZDを、出力トランジスタToのゲート−ソース間ではなく、定電流回路30内に設けたものである。
【0100】
つまり、定電流回路30の出力電圧から出力トランジスタToを保護するには、必ずしも出力トランジスタToのゲート−ソース間電圧を直接クランプする必要はなく、定電流回路30からの出力電圧自体を所定電圧以下にクランプするようにしてもよい。
【0101】
そこで、本実施例では、定電流回路30内で定電流を生成する第3トランジスタとしてのPNPトランジスタT11と定電流源32との直列回路に対して並列に、電圧クランプ用のツェナーダイオードZDを接続し、電源端子8,9を介して外部から供給される電源電圧が高くなっても、PNPトランジスタT11と定電流源32との直列回路には、常に所定電圧以下の電源電圧が供給されて、定電流回路30からの出力電圧(延いては、出力トランジスタTo,検出トランジスタTsのゲート電圧)を、その電源電圧に対応した所定電圧以下にクランプするようにしているのである。
【0102】
尚、本実施例の負荷駆動回路は、基本的には、図7に示した第5実施例の負荷駆動回路と同様に構成されており、第5実施例の負荷駆動回路と異なる点は、下記の2点である。
即ち、本実施例では、定電流回路30において、電源端子8とPNPトランジスタT11,T12のエミッタとを抵抗R1を介して接続し、その接続点と電源端子9との間に、接続点側をカソード、電源端子9側をアノードとして、電圧クランプ用のツェナーダイオードZDを設けている。この結果、定電流回路30内で定電流を生成するための電源電圧は、ツェナーダイオードZDの降伏電圧で決まる所定電圧以下にクランプされ、電源端子8,9を介して外部から供給される電源電圧が高くなった際に、出力トランジスタToや検出トランジスタTsが定電流回路30からの出力電圧によって劣化するのを防止できる。
【0103】
また、本実施例では、定電流回路30において、PNPトランジスタT12と共にカレントミラー回路を構成するPNPトランジスタT11のベース−コレクタ間を直結するのではなく、PNPトランジスタT11のベースにPNPトランジスタT13のエミッタを接続し、PNPトランジスタT11のコレクタにPNPトランジスタT13のベースを接続することにより、PNPトランジスタT11のベース−コレクタ間をPNPトランジスタT13のエミッタ−ベース間で接続し、更に、PNPトランジスタT13のコレクタを電源端子9に接続している。
【0104】
これは、第5実施例の負荷駆動回路のように、定電流回路30内のPNPトランジスタT11のベース−コレクタ間を直結すると、定電流源32に、PNPトランジスタT11及びT12のベース電流が流れ込み、定電流回路30から検出トランジスタTs及び出力トランジスタToのゲートに供給される電流が、定電流源32に流れる定電流からずれてしまうためである。つまり、本実施例では、定電流回路30にPNPトランジスタT13を設けることにより、PNPトランジスタT11,T12のベース電流をPNPトランジスタT13に流し、定電流回路30から各トランジスタTs,Toのゲートに供給される定電流を、より高精度に制御できるようにしているのである。
【0105】
(第8実施例)
図10は、第8実施例の負荷駆動回路の構成を表す電気回路図である。
第8実施例の負荷駆動回路は、上記第7実施例における定電流回路30を更に改良したものであり、第7実施例と異なる点は、定電流回路30において、電源端子8とPNPトランジスタT11,T12のエミッタとを、抵抗R1ではなく、PNPトランジスタT14を介して接続し、更に、このPNPトランジスタT14と共にカレントミラー回路を構成するPNPトランジスタT15と、PNPトランジスタT15に定電流を流す定電流源34とを設けた点である。
【0106】
つまり、第7実施例の定電流回路30では、電源端子8とPNPトランジスタT11,T12のエミッタとを抵抗R1を介して接続していることから、抵抗R1にて消費される電力量により、定電流回路30での電力消費量が多くなるとか、抵抗R1が発熱するという問題がある。
【0107】
そこで、本実施例では、この抵抗R1の代わりに、エミッタが電源端子8に接続され、コレクタがPNPトランジスタT11,T12のエミッタに接続されたPNPトランジスタT14を設け、このPNPトランジスタT14を介して、PNPトランジスタT11,T12側に電流を供給することにより、定電流回路30での電力消費量を低減するようにしているのである。
【0108】
尚、PNPトランジスタT14と共にカレントミラー回路を構成するPNPトランジスタT15は、エミッタ及びベースが、夫々、PNPトランジスタT14のエミッタ及びベースに共通接続されると共に、ベース−コレクタ間が直結され、コレクタが定電流源34を介して電源端子9に接続されている。
【0109】
(第9実施例)
図11は、第9実施例の負荷駆動回路の構成を表す電気回路図である。
第9実施例の負荷駆動回路は、上述した第4実施例〜第8実施例の負荷駆動回路のように、定電流回路30内にPNPトランジスタT11,T12からなるカレントミラー回路を設け、一方のPNPトランジスタT12から検出トランジスタTsのゲート側に定電流を供給するようにした場合に生じるPNPトランジスタT12のアーリ効果をキャンセルできるようにしたものであり、基本的には、図6に示した第4実施例の負荷駆動回路と同様に構成されている。
【0110】
そして、第4実施例の負荷駆動回路と異なる点は、PNPトランジスタT12のアーリ効果をキャンセルするために、定電流回路30内に、第5トランジスタとしてのPNPトランジスタT16と、第6トランジスタとしてのPNPトランジスタT17とを設けた点と、定電流源32にPNPトランジスタT11,T12のベース電流が流れ込むのを防止するために、図9に示した第7実施例のものと同様に、PNPトランジスタT13を設けた点である。
【0111】
尚、PNPトランジスタT13の結線状態及びその機能は、第7実施例で説明した通りであるため、説明は省略し、ここでは、アーリ効果キャンセル用のPNPトランジスタT16,T17について説明する。
まず、第5トランジスタとしてのPNPトランジスタT16は、エミッタがPNPトランジスタT12のエミッタに接続され、ベースがPNPトランジスタT12のコレクタに接続され、コレクタが抵抗R2を介して、電源端子9に接続されている。
【0112】
また、第6トランジスタとしてのPNPトランジスタT17は、エミッタがPNPトランジスタT12のコレクタに接続され、ベースがPNPトランジスタT16のコレクタに接続され、コレクタが検出トランジスタTsのゲートに接続されている。
【0113】
このため、本実施例の負荷駆動回路においては、定電流を流し出すPNPトランジスタT12のコレクタ−エミッタ間電圧を、PNPトランジスタT16のベース−エミッタ間の順方向電圧Vf(約0.7V)に固定して、PNPトランジスタT12のアーリ効果をキャンセルすることができる。
【0114】
従って、本実施例の負荷駆動回路によれば、PNPトランジスタT12にPNPトランジスタT11に流れた電流に比例した定電流が流れ、この定電流をPNPトランジスタT17を介して、検出トランジスタTsのゲート側に供給できることになり、負荷電流をより高精度に所定値以下に制限することが可能となる。尚、この理由は、「課題を解決するための手段」の項で既に説明しているので、説明は省略する。
【0115】
(第10実施例)
図12は、第10実施例の負荷駆動回路の構成を表す電気回路図である。
第10実施例の負荷駆動回路は、負荷2への通電・遮断を外部からの制御信号によって速やかに切り換えることができるようにしたものであり、具体的には、図3に示した第1実施例の負荷駆動回路に対して、定電流回路30から検出トランジスタTsのゲートに至る定電流の供給経路上にスイッチング素子S1を設け、更に、出力トランジスタToのゲートと電源端子9とをスイッチング素子S2を介して接続できるように構成されている。尚、本実施例では、電源端子9は、負荷駆動用直流電源の負極側と同電位となるように、グランドに接地される。
【0116】
このため、本実施例の負荷駆動回路によれば、負荷2を駆動する際には、スイッチング素子SW1をオンして、定電流回路30から検出トランジスタTsのゲート側に定電流を供給させ、負荷2の駆動を停止する際には、スイッチング素子SW1をオフし、スイッチング素子SW2をオンすればよい。
【0117】
そして、負荷2の駆動を停止するためにスイッチング素子SW2をオンした際には、出力トランジスタToのゲートがグランドに接地されることになるので、出力トランジスタToの寄生容量に蓄積された電荷が速やかに放電され、出力トランジスタToが速やかにオフすることになる。
【0118】
このため、本実施例の負荷駆動回路によれば、負荷2の駆動を停止する際に、負荷2への通電を速やかに遮断することができる。尚、スイッチング素子SW2は、本発明の放電手段として機能する。
(第11実施例)
図13は、第11実施例の負荷駆動回路の構成を表す電気回路図である。
【0119】
第11実施例の負荷駆動回路は、図12に示した第10実施例の負荷駆動回路に対して、第1,第2トランジスタとしてのNPNトランジスタT1,T2と共にカレントミラー回路10を構成する第7トランジスタとしてのNPNトランジスタT8を設けると共に、このNPNトランジスタT8に流れる電流から負荷電流が所定値以上の過電流になったか否かを判断して、その判断結果に従い負荷2の駆動(通電)を停止或いは開始させる断続制御回路40を設けたものである。
【0120】
図13に示すように、NPNトランジスタT8は、ベース及びエミッタが、夫々、NPNトランジスタT1,T2のベース及びエミッタに共通接続されており、コレクタが、断続制御回路40に設けられた定電流源42を介して、電源端子8に接続されている。
【0121】
一方、断続制御回路40には、上記定電流源42に加えて、定電流源42とNPNトランジスタT8との接続点にベースが接続され、エミッタが電源端子8に接続され、コレクタがコンデンサC1を介して電源端子9に接続されたPNPトランジスタT21と、コンデンサC1に並列接続された定電流源44と、コンデンサC1とPNPトランジスタT21との接続点の電圧(以下、コンデンサ電圧という)と予め設定された基準電圧Vthとを比較して、コンデンサ電圧が基準電圧Vth以下であるときには、スイッチング素子SW1をオン状態、スイッチング素子SW2をオフ状態にするための制御信号(例えばHighレベルの制御信号)を出力し、コンデンサ電圧が基準電圧Vthを越えると、スイッチング素子SW1をオフ状態、スイッチング素子SW2をオン状態にするための制御信号(例えばLow レベルの制御信号)を出力するシュミットトリガ46とが設けられている。
【0122】
ここで、定電流源42は、電源端子8から電源供給を受けて、NPNトランジスタT8のコレクタ側に電流を流し出すものであり、定電流源44は、PNPトランジスタT21を介してコンデンサC1に蓄積された電荷を放電させるものである。
【0123】
また、シュミットトリガ46は、入力電圧(この場合コンデンサ電圧)の基準電圧Vth付近で変化した際に出力がハンチングすることのないように、入力電圧の判定動作にヒステリシスを持たせたものであることから、実際には、Highレベルの制御信号を出力しているときには、コンデンサ電圧が基準電圧Vthに対して所定電圧以上高い電圧になったか否かを判断し、Low レベルの制御信号を出力しているときには、コンデンサ電圧が基準電圧Vthに対して所定電圧以上低い電圧になったか否かを判断する。
【0124】
このように構成された断続制御回路40において、負荷電流が正常な通常時には、カレントミラー回路10を構成するNPNトランジスタT8に電流が流れないことから、PNPトランジスタT21のベースは、電源端子8を介して供給される電源電圧となって、PNPトランジスタT21は完全にオフ状態となり、コンデンサC1が充電されることはない。
【0125】
また、たとえ、コンデンサC1に電荷が蓄積されていても、定電流源44による放電動作によって、コンデンサC1に蓄積された電荷は完全に放電されることから、シュミットトリガ46に入力されるコンデンサ電圧は0V(電源端子9が接地されるグランド電位)となる。
【0126】
このため、シュミットトリガ46からは、スイッチング素子SW1をオンし、スイッチング素子SW2をオフするHighレベルの制御信号が出力され、定電流回路30から検出トランジスタTsのゲートに定電流が供給されて、負荷2には、出力トランジスタToを介して負荷電流が供給されることになる。
【0127】
この状態で、負荷電流が増加し、検出トランジスタTs及びNPNトランジスタT1に負荷電流に比例した電流が流れると、NPNトランジスタT8にも、負荷電流に比例した電流が流れる。尚、このとき、NPNトランジスタT8に流れる電流は、定電流源42から供給される。
【0128】
そして、負荷電流が更に増加し、定電流源42からNPNトランジスタT8に電流を供給できなくなると、PNPトランジスタT21のエミッタ−ベース間に順方向に電流が流れ、NPNトランジスタT8には、定電流源42とPNPトランジスタT21との両方から電流が供給されることになる。
【0129】
また、このようにPNPトランジスタT21にベース電流が流れると、このベース電流をhFE倍した電流が、PNPトランジスタT21のコレクタからコンデンサC1に供給される。
一方、コンデンサC1には、充電電荷を放電させる定電流源44が接続されていることから、PNPトランジスタT21のコレクタ電流が定電流源44が流す定電流よりも小さい場合には、コンデンサC1に電荷が充電されることはない。
【0130】
しかし、負荷電流が更に増加し、それに応じて、PNPトランジスタT21のコレクタ電流が増加し、定電流源44が流し得る電流値を越えると、コンデンサC1は、PNPトランジスタT21から供給されるコレクタ電流により充電される。
【0131】
尚、本実施例の断続制御回路40では、PNPトランジスタT21のコレクタ電流が定電流源44が流し得る電流値を越えて、コンデンサC1への充電が開始されるときの負荷電流が、過電流の判定値として設定されている。そして、この過電流判定値は、例えば、5Aに設定されており、定電流回路30が検出トランジスタTsのゲート側に流し出す定電流Icによって決まる電流制限値(例えば8A)よりも低い値となっている。
【0132】
そして、コンデンサC1への充電によって、コンデンサ電圧が基準電圧Vthよりも所定値以上高い電圧に達すると、シュミットトリガ46から出力される制御信号がHighレベルからLow レベルに反転して、スイッチング素子SW1がオフされ、スイッチング素子SW2をオンされる。この結果、出力トランジスタToは速やかにオフされ、負荷2への負荷電流の供給が遮断される。
【0133】
またこのように、出力トランジスタToがオフされると、負荷電流が遮断されることから、カレントミラー回路10を構成するNPNトランジスタT1,T2,T8にも電流が流れなくなり、PNPトランジスタT21はオフ状態となる。この結果、コンデンサC1に蓄積された電荷は、定電流源44を介して放電される。
【0134】
そして、この放電により、コンデンサ電圧が基準電圧Vthよりも所定電圧以上低くなると、シュミットトリガ46から出力される制御信号は、再びHighレベルとなり、スイッチング素子SW1がオン状態、スイッチング素子SW2がオフ状態に切り換えられて、負荷2への電流供給が再開される。
【0135】
以上説明したように、本実施例の負荷駆動回路においては、負荷電流が過電流判定値以上になると、コンデンサC1への充電時間によって定まる所定の遅延時間経過後に、スイッチング素子SW1及びSW2のオン・オフ状態を反転させて、出力トランジスタToを速やかにオフさせ、負荷2への電流供給を停止させる。また、負荷2への電流供給を停止すると、今度は、コンデンサC1からの放電時間によって定まる所定時間経過後に、スイッチング素子SW1及びSW2のオン・オフ状態を再度反転させることにより、出力トランジスタToをオンさせ、負荷2への電流供給を再開する。従って、負荷2に過電流が流れる際には、出力トランジスタToが繰り返しオン・オフされることになり、出力トランジスタToに過電流が流れることによって生じる電力損失を低減できる。
【0136】
また、過電流を判定してから(換言すればコンデンサC1への充電を開始してから)、コンデンサC1への充電に要する所定時間が経過する迄の間は、出力トランジスタToをオフしないようにしていることから、起動時に負荷2に流れる突入電流を、過電流と誤判定し、出力トランジスタToを誤ってオフさせてしまうのを防止できる。尚、本実施例では、こうした遅延時間を設定するために使用されるコンデンサC1が、本発明の遅延手段として機能することになる。
【0137】
また更に、本実施例では、過電流を判定して、出力トランジスタToをオフする迄に遅延時間を設けていることから、例えば、負荷2が短絡故障した場合には、出力トランジスタToに大きな負荷電流が流れることになるが、この負荷電流は、カレントミラー回路10を構成するNPNトランジスタT2が出力トランジスタToのゲートから電流を引き抜くことにより、所定値以下に制限されることから、出力トランジスタToが負荷電流によって劣化或いは破壊することはない。
【0138】
(第12実施例)
図14は、第12実施例の負荷駆動回路の構成を表す電気回路図である。
第12実施例の負荷駆動回路は、図13に示した第11実施例の負荷駆動回路に対して、カレントミラー回路10を構成するNPNトランジスタT1,T2,T8において互いに接続されている制御端子(ベース)と負の電源ラインとの間に接続された抵抗Aと、出力トランジスタToの制御端子(ゲート)と負の電源ラインとの間に(換言すればカレントミラー回路10のNPNトランジスタT2に対して並列に)接続された抵抗Bとを追加したものである。
【0139】
ここで、抵抗Aは、請求項17に記載のバイアス手段に相当するものであり、カレントミラー回路10を構成する各NPNトランジスタT1,T2,T8のベースから負の電源ライン側に微小電流を流すことによって、負の電源ラインの電位が変動しても、各トランジスタT1,T2,T8のベース電位が、負の電源ラインに対して所定電位差となるように保持する。
【0140】
また、抵抗Bは、請求項16に記載のバイアス手段に相当するものであり、電圧降下手段20としてのダイオードDを介して出力トランジスタToのゲート側に供給された電流の一部をカレントミラー回路10を迂回する電流経路で負の電源ライン側に流すことによって、電源電圧の低下時にダイオードDに電流が流れなくなるのを防止し、出力トランジスタToのゲート電位を検出トランジスタTsのゲート電位に対応した一定値に保持する。
【0141】
従って、本第12実施例の負荷駆動回路によれば、例えば負荷電流の増大等に伴い負の電源ラインの電位が変動し際に、カレントミラー回路10の動作が不安定となって、NPNトランジスタT2による負荷電流の制限動作が正常に機能しなくなるのを防止することができる。また、電源電圧の低下時に、ダイオードDに電流が流れず、出力トランジスタToのゲート電位が不安定となって、負荷電流の制限動作が正常に機能しなくなるのを防止することができる。よって、本第12実施例の負荷駆動回路によれば、第11実施例の負荷駆動回路に比べて、負荷電流をより安定して制限することが可能となる。
【0142】
尚、バイアス手段としての抵抗A,Bは、図13に示した第11実施例の負荷駆動回路に限らず、上述した第1実施例〜第10実施例の負荷駆動回路にも同様に設けることができ、同様の効果を発揮することができる。また、これら各抵抗A,Bは、何れか一方を設けるようにしてもよい。これら各抵抗A,Bは、微小電流を流すことにより、NPNトランジスタT2のベース電位或いは出力トランジスタToのゲート電位を安定化させるものであることから、各抵抗A,Bに代えて、定電流回路を設けるようにしてもよい。
【0143】
以上、本発明を適用した各種実施例について説明したが、本発明は、上述した実施例に限定されるものではなく、種々の態様を採ることができる。
例えば、上記各実施例では、出力トランジスタTo,検出トランジスタTsには、MOSトランジスタを使用するものとして説明したが、これら各トランジスタTo,Tsは、夫々、バイポーラトランジスタに変更することもできる。具体的には、例えば、負荷駆動回路が図3に示したローサイド型のものであれば、出力トランジスタTo,検出トランジスタTsを、NチャネルMOSトランジスタに代えて、NPN型のバイポーラトランジスタを使用するようにすればよく、負荷駆動回路が図4に示したハイサイド型のものであれば、出力トランジスタTo,検出トランジスタTsを、PチャネルMOSトランジスタに代えて、PNP型のバイポーラトランジスタを使用するようにすればよい。
【0144】
また、第4実施例以降の説明では、全て、図3に示した第1実施例の負荷駆動回路を基本回路とするローサイド型の負荷駆動回路を例に採り説明したが、第四実施例以降で説明した定電流回路30や電圧クランプ用の回路、或いは電源断続制御回路40等は、ハイサイド型の負荷駆動回路等、第1実施例以外の負荷駆動回路にも適用できる。
【図面の簡単な説明】
【図1】 本発明の負荷駆動回路の基本構成を例示するブロック図である。
【図2】 本発明の負荷駆動回路による負荷電流制限動作を説明する説明図である。
【図3】 第1実施例の負荷駆動回路の構成を表す電気回路図である。
【図4】 第2実施例の負荷駆動回路の構成を表す電気回路図である。
【図5】 第3実施例の負荷駆動回路の構成を表す電気回路図である。
【図6】 第4実施例の負荷駆動回路の構成を表す電気回路図である。
【図7】 第5実施例の負荷駆動回路の構成を表す電気回路図である。
【図8】 第6実施例の負荷駆動回路の構成を表す電気回路図である。
【図9】 第7実施例の負荷駆動回路の構成を表す電気回路図である。
【図10】 第8実施例の負荷駆動回路の構成を表す電気回路図である。
【図11】 第9実施例の負荷駆動回路の構成を表す電気回路図である。
【図12】 第10実施例の負荷駆動回路の構成を表す電気回路図である。
【図13】 第11実施例の負荷駆動回路の構成を表す電気回路図である。
【図14】 第12実施例の負荷駆動回路の構成を表す電気回路図である。
【図15】 従来の負荷駆動回路の構成を表す電気回路図である。
【図16】 従来の負荷駆動回路による負荷電流制限動作を説明する説明図である。
【符号の説明】
To…出力トランジスタ、Ts…検出トランジスタ、2…負荷、4,6…出力端子、8,9…電源端子、10…カレントミラー回路、20…電圧降下手段、30…定電流回路、40…断続制御回路。

Claims (17)

  1. 負荷に負荷電流を供給する出力トランジスタと、
    該出力トランジスタに流れる負荷電流を検出するための検出トランジスタと、
    該検出トランジスタに直列に接続されると共に、前記検出トランジスタに前記負荷電流に比例した電流が流れるように前記検出トランジスタと共に前記出力トランジスタに並列に接続される第1トランジスタと、
    該第1トランジスタと共にカレントミラー回路を構成する第2トランジスタと、
    を備え、前記出力トランジスタ及び前記検出トランジスタの制御端子を互いに電気的に接続して、前記負荷駆動用の制御信号にて前記出力トランジスタ及び前記検出トランジスタを略同時に駆動できるように構成すると共に、前記第2トランジスタに流れる電流により前記出力トランジスタの制御端子の電圧レベルを変化させて前記負荷電流を所定値に制限するように構成してなる負荷駆動回路であって、
    前記出力トランジスタ及び前記検出トランジスタの制御端子間に、
    前記検出トランジスタに前記負荷電流に比例した電流が流れた際に前記第1トランジスタで生じる電圧降下と実質的に同じ電圧降下を生じさせて、前記出力トランジスタと前記検出トランジスタとの動作点を略一致させる電圧降下手段、
    を設け、更に、
    前記制御信号として、前記検出トランジスタの制御端子に定電流を供給する定電流回路を設けたことを特徴とする負荷駆動回路。
  2. 前記出力トランジスタ及び前記検出トランジスタは、ドレインが互いに接続され、制御端子であるゲートが前記電圧降下手段を介して互いに接続されたMOSトランジスタから構成されていることを特徴とする請求項1に記載の負荷駆動回路。
  3. 前記出力トランジスタ及び前記検出トランジスタを構成するMOSトランジスタは、Nチャネル型であり、前記定電流回路は、前記検出トランジスタの制御端子であるゲート側に定電流を流し込み、前記第2トランジスタは、該定電流回路から前記電圧降下手段を介して前記出力トランジスタの制御端子であるゲートに供給される定電流を引き込むことを特徴とする請求項2に記載の負荷駆動回路。
  4. 前記定電流回路からの定電流の供給を遮断して前記出力トランジスタをオフする際に、前記出力トランジスタのゲートを放電させる放電手段を備えたことを特徴とする請求項2又は請求項3記載の負荷駆動回路。
  5. 前記第1トランジスタ及び第2トランジスタは、ベース及びエミッタが夫々共通接続されたバイポーラトランジスタからなり、前記第1トランジスタを構成するバイポーラトランジスタのコレクタが、前記検出トランジスタ及び前記共通接続されたベースに接続され、前記第2トランジスタを構成するバイポーラトランジスタのコレクタが、前記出力トランジスタの制御端子に接続されていることを特徴とする請求項1〜請求項4いずれか記載の負荷駆動回路。
  6. 前記電圧降下手段は、PN接合により順方向電圧を発生させる半導体素子であることを特徴とする請求項5に記載の負荷駆動回路。
  7. 前記第1トランジスタ及び第2トランジスタは、ゲート及びソースが夫々共通接続されたMOSトランジスタからなり、前記第1トランジスタを構成するMOSトランジスタのドレインが、前記検出トランジスタ及び前記共通接続されたゲートに接続され、前記第2トランジスタを構成するMOSトランジスタのドレインが、前記出力トランジスタの制御端子に接続されていることを特徴とする請求項1〜請求項4いずれか記載の負荷駆動回路。
  8. 前記電圧降下手段は、ゲート−ソース間電圧により電圧降下を生じさせるMOSトランジスタからなることを特徴とする請求項7記載の負荷駆動回路。
  9. 前記定電流回路は、
    カレントミラー回路を構成する第3トランジスタ及び第4トランジスタと、
    前記第3トランジスタと共に正負の電源ライン間に接続され、該第3トランジスタに定電流を流す定電流源とを備え、
    前記第4トランジスタを前記検出トランジスタの制御端子に接続することにより、前記第3トランジスタに流れる電流に比例した定電流を、前記第4トランジスタを介して、前記検出トランジスタの制御端子に供給するよう構成されていることを特徴とする請求項1〜請求項8いずれか記載の負荷駆動回路。
  10. 前記第3トランジスタ及び第4トランジスタは、ベース及びエミッタが夫々共通接続されたバイポーラトランジスタからなり、前記第3トランジスタを構成するバイポーラトランジスタのコレクタが、前記定電流源及び前記共通接続されたベースに接続され、前記第4トランジスタを構成するバイポーラトランジスタのコレクタが、前記検出トランジスタの制御端子に接続されていることを特徴とする請求項9記載の負荷駆動回路。
  11. 前記定電流回路は、
    前記第4トランジスタのコレクタにベースが接続され、前記第4トランジスタのエミッタにエミッタが接続され、コレクタが前記定電流源の第3トランジスタとは反対側の電源ラインに接続された、前記第4トランジスタと同じバイポーラトランジスタからなる第5トランジスタと、
    前記第4トランジスタのコレクタにエミッタが接続され、前記第5トランジスタのコレクタにベースが接続され、コレクタが前記検出トランジスタのベースに接続された、前記第4トランジスタと同じバイポーラトランジスタからなる第6トランジスタと、
    を備え、前記第6トランジスタを介して前記第3トランジスタに流れる電流に比例した定電流を前記検出トランジスタの制御端子に供給することにより、前記第4トランジスタのアーリ効果によって生じる電流変化を防止したことを特徴とする請求項10記載の負荷駆動回路。
  12. 前記定電流回路において、コレクタが前記検出トランジスタの制御端子に接続されるバイポーラトランジスタは、前記出力トランジスタの制御端子に接続される第2のコレクタを有し、該第2のコレクタを介して、前記出力トランジスタの制御端子にも直接定電流を供給することを特徴とする請求項10又は請求項11記載の負荷駆動回路。
  13. 前記出力トランジスタの制御端子を所定電圧以下にクランプするクランプ手段を設けたことを特徴とする請求項1〜請求項12いずれか記載の負荷駆動回路。
  14. 前記第1トランジスタ及び第2トランジスタと共にカレントミラー回路を構成する第7トランジスタと、
    該第7トランジスタに流れる電流により、前記負荷電流が所定値以上の過電流になったことを検出すると、前記出力トランジスタ及び前記検出トランジスタをオフさせ、この後、前記負荷電流が過電流でなくなったことを検出すると前記出力トランジスタ及び前記検出トランジスタをオンさせる断続制御回路と、
    を備えたことを特徴とする請求項1〜請求項13いずれか記載の負荷駆動回路。
  15. 前記断続制御回路は、前記過電流を検出してから所定時間後に前記出力トランジスタおよび前記検出トランジスタをオフさせる遅延手段を備えたことを特徴とする請求項14記載の負荷駆動回路。
  16. 前記出力トランジスタの制御端子と出力端子との間に、前記第2トランジスタをバイパスする電流経路を形成して前記出力トランジスタの動作を安定化させるバイアス手段を設けたことを特徴とする請求項1〜請求項15いずれか記載の負荷駆動回路。
  17. 前記第2トランジスタの制御端子と該第2トランジスタの出力端子が接続される電源ラインとの間に電流経路を形成して前記第2トランジスタの動作を安定化させるバイアス手段を設けたことを特徴とする請求項1〜請求項16いずれか記載の負荷駆動回路。
JP2000205286A 1999-09-30 2000-07-06 負荷駆動回路 Expired - Fee Related JP3637848B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP11-279302 1999-09-30
JP27930299 1999-09-30
JP2000205286A JP3637848B2 (ja) 1999-09-30 2000-07-06 負荷駆動回路

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2000205286A JP3637848B2 (ja) 1999-09-30 2000-07-06 負荷駆動回路
IT2000MI002106A IT1318942B1 (it) 1999-09-30 2000-09-28 Circuito di attuazione di carico
US09/671,141 US6396249B1 (en) 1999-09-30 2000-09-28 Load actuation circuit
DE10048433A DE10048433B4 (de) 1999-09-30 2000-09-29 Lastbetätigungsschaltkreis

Publications (2)

Publication Number Publication Date
JP2001168697A JP2001168697A (ja) 2001-06-22
JP3637848B2 true JP3637848B2 (ja) 2005-04-13

Family

ID=26553263

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000205286A Expired - Fee Related JP3637848B2 (ja) 1999-09-30 2000-07-06 負荷駆動回路

Country Status (4)

Country Link
US (1) US6396249B1 (ja)
JP (1) JP3637848B2 (ja)
DE (1) DE10048433B4 (ja)
IT (1) IT1318942B1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9087714B2 (en) 2010-09-01 2015-07-21 Ricoh Electronic Devices Co., Ltd. Semiconductor integrated circuit and semiconductor integrated circuit apparatus
US10082813B1 (en) 2017-09-13 2018-09-25 Kabushiki Kaisha Toshiba Constant voltage circuit

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7109558B2 (en) 2001-06-06 2006-09-19 Denso Corporation Power MOS transistor having capability for setting substrate potential independently of source potential
US7132868B2 (en) * 2001-06-27 2006-11-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JP2003124757A (ja) * 2001-10-16 2003-04-25 Texas Instr Japan Ltd アーリー効果の影響を低減する方法および装置
US6885239B2 (en) * 2001-10-31 2005-04-26 Kabushiki Kaisha Toshiba Mobility proportion current generator, and bias generator and amplifier using the same
JP3810364B2 (ja) 2002-12-19 2006-08-16 松下電器産業株式会社 表示装置用ドライバ
US7000946B2 (en) * 2003-01-21 2006-02-21 Delphi Technologies, Inc. Temperature compensated air bag control system
US7255476B2 (en) * 2004-04-14 2007-08-14 International Business Machines Corporation On chip temperature measuring and monitoring circuit and method
US20110018621A1 (en) * 2006-01-31 2011-01-27 Nxp B.V. Current mirror circuit
EP1873917A1 (en) * 2006-06-30 2008-01-02 Infineon Technologies Austria AG Circuit arrangment with at least two semiconductor switches
JP4814769B2 (ja) * 2006-11-29 2011-11-16 日本オプネクスト株式会社 光送信器
JP5064905B2 (ja) * 2007-06-26 2012-10-31 ルネサスエレクトロニクス株式会社 半導体装置
JP5403592B2 (ja) * 2009-03-24 2014-01-29 フリースケール セミコンダクター インコーポレイテッド 電流駆動回路
JP5352500B2 (ja) 2010-03-02 2013-11-27 ルネサスエレクトロニクス株式会社 半導体装置
JP5423624B2 (ja) * 2010-09-09 2014-02-19 株式会社デンソー 過電流保護回路
ITMI20112278A1 (it) * 2011-12-15 2013-06-16 St Microelectronics Srl Struttura bipolare di potenza, in particolare per applicazioni ad alta tensione
JP5958156B2 (ja) * 2012-08-02 2016-07-27 富士電機株式会社 半導体装置
US9041369B2 (en) * 2012-08-24 2015-05-26 Sandisk Technologies Inc. Method and apparatus for optimizing linear regulator transient performance
JP6510828B2 (ja) * 2015-02-05 2019-05-08 ローム株式会社 リニア電源及びこれを用いた電子機器
US10283970B2 (en) * 2016-07-11 2019-05-07 Analog Devices, Inc. Dynamic exchange of electrical current control devices in a load current controller
JP6906390B2 (ja) * 2017-07-27 2021-07-21 国立大学法人 大分大学 スイッチング回路

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL176478C (nl) 1978-05-22 1985-04-16 Miles Lab Werkwijze voor het verlagen van de thermische stabiliteit van uit mucor-organismen verkregen lebferment, alsmede het bereiden van kaas onder toepassing van een aldus behandeld lebferment.
IT1209219B (it) 1980-05-12 1989-07-16 Ora Sgs Microelettronica Spa S Circuito a specchio di corrente ad alta impedenza di uscita a bassa 'perdita di tensione'.
US4435678A (en) 1982-02-26 1984-03-06 Motorola, Inc. Low voltage precision current source
DE3238880A1 (de) 1982-10-21 1984-04-26 Robert Bosch Gmbh, 7000 Stuttgart Schaltungsanordnung
JPS59138912A (en) 1983-01-31 1984-08-09 Toshiba Corp Apparatus for detecting opening degree of isolating valve of main vapor
JPH0474734B2 (ja) 1983-05-13 1992-11-27
US4562550A (en) * 1983-11-01 1985-12-31 General Electric Company Remote load control relay processor
US4533845A (en) 1984-02-22 1985-08-06 Motorola, Inc. Current limit technique for multiple-emitter vertical power transistor
US4553084A (en) 1984-04-02 1985-11-12 Motorola, Inc. Current sensing circuit
US4618816A (en) 1985-08-22 1986-10-21 National Semiconductor Corporation CMOS ΔVBE bias current generator
NL8503394A (nl) 1985-12-10 1987-07-01 Philips Nv Stroomaftastschakeling voor een vermogenshalfgeleiderinrichting, in het bijzonder geintegreerde intelligente vermogenshalfgeleiderschakelaar voor met name automobieltoepassingen.
US4893148A (en) 1986-09-04 1990-01-09 Asahi Kasei Kogyo Kabushiki Kaisha Method for storing dry silver salt roll film for rotary type microphotography and rotary type microphotography camera system
IT1201848B (it) 1986-10-02 1989-02-02 Sgs Microelettronica Spa Circuito di interfaccia logica ad alta stabilita' e bassa corrente di riposo
US4792750A (en) 1987-04-13 1988-12-20 Teledyne Industries, Inc. Resistorless, precision current source
US4739246A (en) 1987-06-01 1988-04-19 Gte Communication Systems Corporation Current reference for feedback current source
US4893158A (en) 1987-06-22 1990-01-09 Nissan Motor Co., Ltd. MOSFET device
GB2248739B (en) 1988-01-29 1992-09-02 Hitachi Ltd Solid state current sensing circuit
US4820968A (en) 1988-07-27 1989-04-11 Harris Corporation Compensated current sensing circuit
JPH02226808A (en) 1989-02-28 1990-09-10 Nissan Motor Co Ltd Power mosfet with overcurrent protecting function
US5018041A (en) 1989-06-16 1991-05-21 National Semiconductor Corp. Circuit for internal current limiting in a fast high side power switch
EP0428813B1 (en) 1989-11-17 1995-02-01 STMicroelectronics S.r.l. Nevice for protection against the short circuit of a MOS-type power device, with a preset dependance on the temperature at which the power device operates
US5177374A (en) * 1990-10-03 1993-01-05 International Business Machines Corporation Current mode gate drive for power mos transistors
EP0483744A3 (en) 1990-11-02 1993-03-17 Hitachi, Ltd. Current detection circuit of power semiconductor device and power converter using the circuit
DE4122653C2 (de) 1991-07-09 1996-04-11 Daimler Benz Ag Steuerbare Halbleiterschalteinrichtung mit integrierter Strombegrenzung und Übertemperaturabschaltung
JP3110502B2 (ja) * 1991-07-31 2000-11-20 キヤノン株式会社 カレント・ミラー回路
US5220207A (en) 1991-09-03 1993-06-15 Allegro Microsystems, Inc. Load current monitor for MOS driver
JPH05235365A (ja) 1992-02-25 1993-09-10 Hitachi Ltd 複合半導体装置
JP3031059B2 (ja) 1992-05-15 2000-04-10 日産自動車株式会社 負荷短絡保護機能付きmos形パワー素子
JP3413469B2 (ja) 1993-06-11 2003-06-03 大日本印刷株式会社 グラビアシリンダー汚れ防止装置
US5481179A (en) 1993-10-14 1996-01-02 Micron Technology, Inc. Voltage reference circuit with a common gate output stage
JPH07321621A (ja) 1994-05-27 1995-12-08 Toshiba Micro Comput Eng Corp 半導体集積回路
US5504448A (en) 1994-08-01 1996-04-02 Motorola, Inc. Current limit sense circuit and method for controlling a transistor
DE4444623A1 (de) 1994-12-14 1996-06-27 Siemens Ag Schaltungsanordnung zur Laststromregelung eines Leistungs-MOSFET
JP3188371B2 (ja) 1995-03-01 2001-07-16 シャープ株式会社 Mos駆動回路
JP3125916B2 (ja) * 1996-05-07 2001-01-22 アンデン株式会社 サージ保護機能をもつ負荷駆動回路
JP3704856B2 (ja) 1996-05-17 2005-10-12 株式会社デンソー 負荷駆動回路
US5999041A (en) 1996-05-17 1999-12-07 Denso Corporation Load actuation circuit
US5689176A (en) * 1996-08-07 1997-11-18 Deloy; Jeff J. Power factor/harmonics correction circuitry and method thereof
DE19633367A1 (de) 1996-08-19 1998-03-26 Siemens Ag Ansteuerschaltung für ein Feldeffekt gesteuertes Halbleiterbauelement

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9087714B2 (en) 2010-09-01 2015-07-21 Ricoh Electronic Devices Co., Ltd. Semiconductor integrated circuit and semiconductor integrated circuit apparatus
US10082813B1 (en) 2017-09-13 2018-09-25 Kabushiki Kaisha Toshiba Constant voltage circuit

Also Published As

Publication number Publication date
IT1318942B1 (it) 2003-09-19
JP2001168697A (ja) 2001-06-22
DE10048433B4 (de) 2011-02-24
ITMI20002106D0 (it) 2000-09-28
DE10048433A1 (de) 2001-04-05
ITMI20002106A1 (it) 2002-03-28
US6396249B1 (en) 2002-05-28

Similar Documents

Publication Publication Date Title
JP3637848B2 (ja) 負荷駆動回路
US7579880B2 (en) Circuit for driving a semiconductor element
US7626792B2 (en) Power supply control apparatus including highly-reliable overcurrent detecting circuit
JP4070654B2 (ja) 半導体集積回路装置
JP5067786B2 (ja) 電力用半導体装置
JP3633522B2 (ja) 負荷駆動回路
JP5383426B2 (ja) 異常検出時急速放電回路
US6650520B2 (en) Power supply reverse bias protection circuit for protecting both analog and digital devices coupled thereto
EP1887333B1 (en) Microelectronic device equipped with a thermal protection circuit and thermal protection method for a microelectronic device
KR100189594B1 (ko) 전압 클램프 회로와 클램프 해제 회로를 갖는 bicmos 푸쉬-풀 형 논리 장치
JP2777307B2 (ja) 短絡保護回路
US8174808B2 (en) Load driving device
EP0881769A2 (en) Abnormal current detection circuit and load drive circuit including the same
EP0427086B1 (en) Adaptive gate discharge circuit for power FETS
US6891708B2 (en) Reduced current and power consumption structure of drive circuit
JP5423624B2 (ja) 過電流保護回路
JP2003078361A (ja) 電源回路及び半導体装置
JP3022861B1 (ja) Dc−dcコンバータの入力回路
JP3704856B2 (ja) 負荷駆動回路
US20030090249A1 (en) Power supply circuit
JPH07321621A (ja) 半導体集積回路
JPH09213893A (ja) 半導体装置
JP4124562B2 (ja) Rc時定数回路
JP2005237028A (ja) 負荷駆動装置
JP3802412B2 (ja) Mosトランジスタ出力回路

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040602

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040928

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041124

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041221

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050103

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080121

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110121

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120121

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130121

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140121

Year of fee payment: 9

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees