KR100812876B1 - 전원 회로 및 반도체 장치 - Google Patents

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Abstract

본 발명은 소자 내압 이상의 전압이 인가되더라도 정상적으로 동작하면서, 칩 면적의 증대 및 비용의 상승을 방지할 수 있는 전원 회로를 제공하는 것을 목적으로 한다.
트랜지스터(Tr1)는 입력되는 직류 전압(VCH)을 내부 전원(Vo)으로서 출력하고, 클램프 회로(1)는 직류 전압(VCH)이 과전압이 되었을 때에 활성화하여 내부 전원(Vo)을 소정 전압으로 클램프한다. 게이트 전압 제어 회로(3)는 클램프 회로(1)의 활성화에 기초하여 과전압을 전압 강하하여 내부 전원(Vo)으로서 공급하도록 트랜지스터(Tr1)의 게이트 전압을 제어한다.

Description

전원 회로 및 반도체 장치{POWER SUPPLY CIRCUIT FOR CLAMPING EXCESSIVE INPUT VOLTAGE AT PREDETERMINED VOLTAGE}
도 1은 본 발명의 원리 설명도.
도 2는 제1 실시예를 도시한 회로도.
도 3은 제2 실시예를 도시한 회로도.
도 4는 제2 실시예의 전환 신호 발생 회로를 도시한 회로도.
도 5는 제3 실시예를 도시한 회로도.
도 6은 제4 실시예를 도시한 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 클램프 회로
3 : 게이트 전압 제어 회로
Tr1 : 트랜지스터
Vo : 내부 전원
VCH : 직류 전압
본 발명은 과도한 입력 전압을 소정 전압으로 클램프하여 출력하는 기능을 구비한 전원 회로에 관한 것이다.
최근, 전자 기기의 소형화, 저가격화에 따라 전원 회로용 IC 칩도 소형화 및 저가격화가 요구되고 있다. 그에 따라서, 전원용 IC 칩의 제조 비용의 저감 및 칩 면적의 축소가 필요로 되고 있다.
종래, 예컨대 휴대용 전자 기기의 충전기에 사용되는 전원용 IC 칩에서는, 최대 정격 전압의 사양에 의해서 내부 회로를 구성하는 소자의 내압이 결정되고, 그 소자의 내압에 적합한 제조 방법이 채용된다.
일반적으로, 칩 내에 형성되는 소자를 고내압화하면, 소자 면적이 증대하여 칩 면적이 증대됨과 동시에, 제조 방법도 복잡하게 된다. 따라서, 칩을 고내압화하면 비용이 상승한다.
상기와 같은 전원용 IC 칩에 실수로 최대 정격 전압 이상의 전원 전압이 인가되면, 내부 소자가 파괴되는 경우가 있다. 그래서, 최대 정격 전압 이상의 전원 전압이 인가된 경우에도 내부 소자의 파괴를 방지하기 위해서는 내부 소자를 고내압화할 필요가 있다.
그러나, 내부 소자를 고내압화하면, 칩의 대형화 및 제조 비용의 상승을 초래한다고 하는 문제점이 있다.
본 발명의 목적은 소자 내압 이상의 전압이 인가되더라도 정상적으로 동작하면서, 칩 면적의 증대 및 비용의 상승을 방지할 수 있는 전원 회로를 제공하는 것 에 있다.
도 1은 본 발명의 원리 설명도이다. 트랜지스터(Tr1)는 입력되는 직류 전압(VCH)을 내부 전원(Vo)으로서 출력하고, 클램프 회로(1)는 상기 직류 전압(VCH)이 과전압이 되었을 때에 활성화하여 상기 내부 전원(Vo)을 소정 전압으로 클램프한다. 게이트 전압 제어 회로(3)는 상기 클램프 회로(1)의 활성화에 기초하여 상기 과전압을 전압 강하하여 상기 내부 전원(Vo)으로서 공급하도록 상기 트랜지스터(Tr1)의 게이트 전압을 제어한다.
또한, 도 2에 도시된 바와 같이, P 채널 MOS 트랜지스터(Tr1)의 소스에 직류 전압(VCH)이 공급되고, 상기 P 채널 MOS 트랜지스터(Tr1)의 드레인으로부터 출력되는 직류 전압이 과전압이 되었을 때에 클램프 회로를 구성하는 제너 다이오드(ZD1)가 도통하며, 상기 제너 다이오드(ZD1)의 도통에 기초하여 트랜지스터(Tr4)가 온 상태로 되고, 상기 트랜지스터(Tr4)의 온 동작에 기초하여 전류 미러 회로가 활성화되어 상기 P 채널 MOS 트랜지스터(Tr1)의 게이트 전위가 상승하며, 상기 직류 전압(VCH)이 강하되어 내부 전원(Vo)으로서 출력된다.
또한, 도 3에 도시된 바와 같이, 직류 전압(VCH)이 과전압이 될 때에, 트랜지스터(Tr1)의 소스에는 직류 전압(VCH)을 전압 강하한 직류 전압이 공급된다.
(제1 실시예)
도 2는 본 발명을 구체화한 전원 회로의 제1 실시예를 도시한다. 이 전원 회로는 휴대 전화 등의 배터리를 충전하는 충전 회로에 전원을 공급하는 것으로, 직 류 전압(VCH)의 공급에 기초하여 충전 회로에 내부 전원(Vo)을 출력한다.
직류 전압(VCH)은 P 채널 MOS 트랜지스터(Tr1)의 소스 및 전류 미러 회로를 구성하는 PNP 트랜지스터(Tr2, Tr3)의 이미터에 공급된다.
상기 트랜지스터(Tr1)의 드레인은 다이오드(D1)의 애노드에 접속되고, 그 다이오드(D1)의 캐소드는 제너 다이오드(ZD1)의 캐소드에 접속된다.
상기 제너 다이오드(ZD1)의 애노드는 NPN 트랜지스터(Tr4)의 콜렉터 및 베이스에 접속되고, 상기 NPN 트랜지스터(Tr4)의 이미터는 저항(R1)을 통해 접지(GND)에 접속된다.
그리고, 상기 다이오드(D1), 제너 다이오드(ZD1), 트랜지스터(Tr4) 및 저항(R1)에 의해서 클램프 회로(1)가 구성된다.
상기 트랜지스터(Tr2, Tr3)의 베이스는 서로 접속됨과 동시에, 트랜지스터(Tr3)의 콜렉터에 접속된다. 상기 트랜지스터(Tr1)의 게이트는 상기 트랜지스터(Tr2)의 콜렉터에 접속됨과 동시에, 저항(R2)을 통해 접지(GND)에 접속된다.
상기 트랜지스터(Tr3)의 콜렉터는 저항(R3)을 통해 NPN 트랜지스터(Tr5)의 콜렉터에 접속되고, 그 트랜지스터(Tr5)의 이미터는 저항(R4)을 통해 접지(GND)에 접속된다.
상기 트랜지스터(Tr5)의 베이스는 상기 트랜지스터(Tr4)의 베이스에 접속되고, 트랜지스터(Tr4, Tr5)는 전류 미러 회로를 구성한다. 그리고, 상기 트랜지스터(Tr1)의 드레인으로부터 내부 전원(Vo)이 출력된다.
다음에, 전술한 바와 같이 구성된 전원 회로의 동작을 설명한다.
직류 전압(VCH)으로서, 예컨대 5.5 V의 통상 전압이 공급되면, 트랜지스터(Tr1)의 게이트 전위는 접지(GND) 레벨까지 저하하여 상기 트랜지스터(Tr1)가 온 상태로 된다.
그러면, 직류 전압(VCH)으로부터 다이오드(D1)의 순방향 전압 강하분만큼 저하된 전압이 제너 다이오드(ZD1)에 인가되지만, 이 저하된 전압에 의해서는 제너 다이오드(ZD1)는 비도통 상태로 유지된다.
따라서, 트랜지스터(Tr4, Tr5)는 온 동작하지 않고, 트랜지스터(Tr2), 트랜지스터(Tr3)도 동작하지 않는다.
이 결과, 직류 전압(VCH)이 트랜지스터(Tr1)를 통해 내부 전원(Vo)으로서 공급된다.
직류 전압(VCH)으로서 과전압이 공급되면, 트랜지스터(Tr1) 및 다이오드(D1)를 통해 제너 다이오드(ZD1)에 과전압이 인가된다. 그러면, 제너 다이오드(ZD1)가 도통하여 트랜지스터(Tr4)가 온 상태로 되고, 동시에 트랜지스터(Tr5)가 온 상태로 된다.
트랜지스터(Tr5)의 온 동작에 기초하여 트랜지스터(Tr3)가 온 상태로 되고, 동시에 트랜지스터(Tr2)가 온 상태로 된다. 그러면, 트랜지스터(Tr2)의 콜렉터 전류가 저항(R2)에 흐르기 때문에, 트랜지스터(Tr1)의 게이트 전위가 상승하고, 트랜지스터(Tr1)의 드레인 전류가 감소한다.
이 때, 직류 전압(VCH)이 높아질수록 트랜지스터(Tr4)의 콜렉터 전류(I1)가 증대하고, 이 콜렉터 전류(I1)가 증대함에 따라 트랜지스터(Tr5, Tr3)의 콜렉터 전류(I2)가 증대한다. 전류(I2)가 증대함에 따라 트랜지스터(Tr2)의 콜렉터 전류(I3)가 증대하고, 이 콜렉터 전류(I3)가 증대함에 따라 트랜지스터(Tr1)의 게이트 전위가 상승한다.
또한, 직류 전압(VCH)이 낮아질수록 트랜지스터(Tr4)의 콜렉터 전류(I1)가 감소하고, 이 콜렉터 전류(I1)가 감소함에 따라 트랜지스터(Tr5, Tr3)의 콜렉터 전류(I2)가 감소한다. 전류(I2)가 감소함에 따라 트랜지스터(Tr2)의 콜렉터 전류(I3)가 감소하고, 이 콜렉터 전류(I3)가 감소함에 따라 트랜지스터(Tr1)의 게이트 전위가 저하한다.
이러한 동작에 의해서, 직류 전압(VCH)으로서 과전압이 공급되었을 때에, 그 과전압의 변화에 상관없이 내부 전원(Vo)은 전류 미러 회로로 설정된 전류에 기초하여 소정 전압으로 클램프된 상태로 일정하게 유지된다.
또한, 트랜지스터(Tr1)의 소스·드레인간 전압은 직류 전압(VCH)과 내부 전원(Vo)과의 전위차가 되기 때문에, 트랜지스터(Tr1)의 소스·드레인간의 내압 이하로 유지할 수 있다. 트랜지스터(Tr1)의 소스·게이트간 전압은 저항(R2)에 의해서 소스·게이트간의 내압 이하로 유지할 수 있다.
또한, 트랜지스터(Tr5)의 콜렉터·이미터간 전압은 저항(R3)에 의해서 그 내압 이하로 유지된다.
전술한 바와 같이 구성된 전원 회로에서는, 다음에 나타내는 작용 효과를 얻을 수 있다.
(1) 직류 전압(VCH)으로서 통상 전압이 공급될 때에, 거의 직류 전압(VCH)을 내부 전원(Vo)으로서 공급할 수 있다.
(2) 직류 전압(VCH)으로서 과전압이 공급될 때에, 그 과전압을 미리 설정한 소정의 클램프 전압으로 전압 강하하여 내부 전원(Vo)으로서 공급할 수 있다.
(3) 직류 전압(VCH)으로서 과전압이 공급되더라도 내부 전원(Vo)으로서 과전압을 공급하는 일은 없다. 또한, 이 전원 회로 자신의 각 소자가 과전압에 의해서 파괴되는 것을 방지할 수 있다. 따라서, 이 전원 회로 및 내부 회로를 탑재한 칩을 고내압화할 필요는 없기 때문에, 칩 면적의 증대 및 제조 비용의 상승을 방지할 수 있다.
(4) 트랜지스터(Tr1)와, 클램프 회로(1)와, 전류 미러 회로에 의해서 클램프 기능을 구비한 전원 회로를 간단한 구성으로 실현할 수 있다.
(제2 실시예)
도 3은 제2 실시예를 도시한다. 이 실시예는 상기 제1 실시예의 전원 회로에 P 채널 MOS 트랜지스터(Tr6), 다이오드(D2, D3) 및 전환 신호 발생 회로(2)를 부가한 것이다.
상기 트랜지스터(Tr6)는 직류 전압(VCH)과 상기 트랜지스터(Tr1)의 소스 사이에 삽입되고, 직렬로 접속된 상기 다이오드(D2, D3)는 트랜지스터(Tr6)의 소스·드레인간에 병렬로 접속된다.
상기 전환 신호 발생 회로(2)의 구체적인 구성을 도 4에 따라서 설명한다. 직류 전압(VCH)은 P 채널 MOS 트랜지스터(Tr7)의 소스에 공급되고, 상기 트랜지스 터(Tr7)의 드레인은 저항(R5)을 통해 접지(GND)에 접속된다. 그리고, 트랜지스터(Tr7)의 드레인으로부터 상기 트랜지스터(Tr6)의 게이트에 제어 신호(G)가 출력된다.
상기 직류 전압(VCH)은 다이오드(D4)의 애노드에 공급되고, 그 다이오드(D4)의 캐소드는 제너 다이오드(ZD2)의 캐소드에 접속되며, 그 제너 다이오드(ZD2)의 애노드는 상기 트랜지스터(Tr7)의 드레인에 접속된다.
상기 직류 전압(VCH)은 저항(R6)을 통해 상기 트랜지스터(Tr7)의 게이트에 공급되고, 상기 트랜지스터(Tr7)의 게이트는 제너 다이오드(ZD3)의 캐소드에 접속된다. 그리고, 제너 다이오드(ZD3)의 애노드는 내부 전원(Vo)에 접속된다.
전술한 바와 같이 구성된 전원 회로에서는, 직류 전압(VCH)으로서 통상 전압이 공급되면, 전환 신호 발생 회로(2)에서는 제너 다이오드(ZD2, ZD3)는 비도통이 되고, 트랜지스터(Tr7)는 오프 상태가 된다. 그러면, 제어 신호(G)는 접지(GND) 레벨이 되기 때문에, 트랜지스터(Tr6)는 온 상태가 된다.
이 상태에서는, 직류 전압(VCH)이 트랜지스터(Tr6)를 통해 트랜지스터(Tr1)의 소스에 공급되고, 상기 제1 실시예와 동일하게 동작한다.
직류 전압(VCH)으로서 과전압이 공급되면, 전환 신호 발생 회로(2)에서는 제너 다이오드(ZD2, ZD3)가 도통하고, 저항(R6)에 의한 전압 강하에 따라 트랜지스터(Tr7)가 온 상태로 된다.
그러면, 제어 신호(G)는 거의 직류 전압(VCH) 레벨이 되기 때문에, 트랜지스터(Tr6)는 오프 상태가 된다. 다이오드(D4) 및 제너 다이오드(ZD2)의 동작에 의해 서 제어 신호(G)의 최저 전압은 직류 전압(VCH)으로부터 다이오드(D4)의 순방향 전압 강하분만큼 저하된 전압이 된다.
이 상태에서는, 직류 전압(VCH)이 다이오드(D2, D3)를 통해 트랜지스터(Tr1)의 소스에 공급되는 것 이외에는 상기 제1 실시예와 동일하게 동작한다.
전술한 바와 같이 구성된 전원 회로에서는, 상기 제1 실시예에서 얻어진 작용 효과에 부가해서 다음에 나타내는 작용 효과를 얻을 수 있다.
(1) 직류 전압(VCH)으로서 과전압이 공급될 때에, 트랜지스터(Tr1)의 소스에는 직류 전압(VCH)으로부터 다이오드(D2, D3)의 순방향 전압 강하분만큼 저하된 전압이 인가된다. 따라서, 상기 제1 실시예에 비하여 더욱 고전압의 직류 전압(VCH)이 공급되더라도 과전압에 의한 소자의 파괴를 방지하면서, 소정 전압의 내부 전원(Vo)을 공급할 수 있다.
(제3 실시예)
도 5는 제3 실시예를 도시한다. 이 실시예는 상기 제1 실시예의 클램프 회로(1)를 구성하는 다이오드(D1) 및 제너 다이오드(ZD1)를 저항(R1)과 접지(GND) 사이로 이동시키고, 트랜지스터(Tr5)의 이미터는 저항(R4)을 통해 다이오드(D1)의 애노드에 접속하며, 또한 저항(R3)을 생략한 구성이다.
이와 같이 구성된 전원 회로에서는, 직류 전압(VCH)으로서 통상 전압이 공급될 때에는 제너 다이오드(ZD1)가 비도통이 되기 때문에, 트랜지스터(Tr2∼Tr5)가 동작하지 않고, 제1 실시예와 마찬가지로 직류 전압(VCH)이 내부 전원(Vo)으로서 출력된다.
직류 전압(VCH)으로서 과전압이 공급될 때에, 제너 다이오드(ZD1)가 도통하여 트랜지스터(Tr2∼Tr5)가 동작하고, 직류 전압(VCH)을 소정 전압으로 클램프한 내부 전원(Vo)이 출력된다.
이 때, 저항(R4)이 다이오드(D1)의 애노드에 접속되어 있기 때문에, 제1 및 제2 실시예에 비하여 트랜지스터(Tr5)의 이미터 전위가 상승한다.
전술한 바와 같이 구성된 전원 회로에서는, 상기 제1 실시예에서 얻어진 작용 효과에 부가해서 다음에 나타내는 작용 효과를 얻을 수 있다.
(1) 저항(R4)이 다이오드(D1)의 애노드에 접속되어 있기 때문에, 트랜지스터(Tr5)의 이미터 전위가 상승한다. 따라서, 제1 실시예에서는 트랜지스터(Tr5)의 콜렉터·이미터간 전압을 소자의 내압 이하로 유지하기 위해서 저항(R3)이 필요하였지만, 이 실시예에서는 저항(R3)을 생략하여도 트랜지스터(Tr5)의 콜렉터·이미터간 전압을 소자의 내압 이하로 유지할 수 있다.
(제4 실시예)
도 6은 제4 실시예를 도시한다. 이 실시예는 상기 제3 실시예의 트랜지스터(Tr1)의 드레인과 트랜지스터(Tr4)의 콜렉터 사이에 다이오드(D5)를 삽입하고, 또한 저항(R1)과 제너 다이오드(ZD1) 사이의 다이오드(D1)를 생략한 구성으로 한 것이다.
이러한 구성에 의해서, 트랜지스터(Tr2∼Tr5)의 전류 미러 회로가 동작하기 시작할 때에, 트랜지스터(Tr5)의 포화가 방지된다.
즉, 상기 제3 실시예에서는, 트랜지스터(Tr2∼Tr5)의 전류 미러 회로가 동작 하기 시작할 때에, 트랜지스터(Tr5)의 콜렉터 전위는 직류 전압(VCH)으로부터 트랜지스터(Tr2) 또는 상기 트랜지스터(Tr3)의 베이스·이미터간 전압 강하(VBE)분만큼 저하된 전위가 되며, 트랜지스터(Tr5)의 베이스 전위는 거의 직류 전압(VCH)이 된다.
이 결과, 트랜지스터(Tr5)의 콜렉터와 이미터는 거의 동일한 전위가 되어 트랜지스터(Tr5)가 포화하고, 트랜지스터(Tr2)의 동작이 지연되어 트랜지스터(Tr1)의 게이트 전위의 상승이 지연된다.
이 실시예에서는, 다이오드(D5)를 설치함으로써 트랜지스터(Tr2∼Tr5)의 전류 미러 회로가 동작하기 시작할 때에, 트랜지스터(Tr5)의 이미터 전위를 콜렉터 전위보다 다이오드(D5)의 순방향 전압 강하분만큼 저하시켜 트랜지스터(Tr5)의 포화를 방지하도록 한 것이다.
따라서, 제3 실시예에 비하여 전류 미러 회로의 동작 속도를 향상시켜 내부 전원(Vo)을 신속하게 안정시킬 수 있다.
상기 실시예는 다음에 나타낸 바와 같이 변경할 수도 있다.
·제1 및 제3 실시예에 있어서의 다이오드(D1)는 클램프 전압을 조정하기 위해서 임의의 갯수로 변경하여도 좋다.
·제2 실시예에 있어서의 다이오드(D2, D3)는 트랜지스터(Tr1)의 소스에 공급하는 직류 전압을 조정하기 위해서 임의의 갯수로 변경하여도 좋다.
·제4 실시예에 있어서의 다이오드(D5)는 트랜지스터(Tr5)의 베이스 전위를 조정하기 위해서 임의의 갯수로 변경하여도 좋다.
·상기 각 실시예의 다이오드 및 제너 다이오드는 동일하게 동작하는 다른 소자로 변경하여도 좋다.
·전류 미러 회로를 구성하는 각 바이폴러 트랜지스터를 FET로 구성하여도 좋다.
·상기 각 실시예에서는, 전류 미러 회로의 전류비를 1:1로 하였지만, 임의의 전류비로 변경하여도 좋다.
·상기 각 실시예에 있어서, 트랜지스터(Tr1)를 바이폴러 트랜지스터로 구성하여도 좋다.
이상 상세히 설명한 바와 같이, 본 발명은 소자 내압 이상의 전압이 인가되더라도 정상적으로 동작하면서, 칩 면적의 증대 및 비용의 상승을 방지할 수 있는 전원 회로를 제공할 수 있다.

Claims (7)

  1. 입력되는 직류 전압을 내부 전원으로서 출력하는 트랜지스터와;
    상기 직류 전압이 과전압이 되었을 때에 활성화하고, 상기 내부 전원을 소정 전압으로 클램프하는 클램프 회로와;
    상기 클램프 회로의 활성화에 기초하여 상기 과전압을 전압 강하하여 상기 내부 전원으로서 공급하도록 상기 트랜지스터의 게이트 전압을 제어하는 게이트 전압 제어 회로
    를 구비한 것을 특징으로 하는 전원 회로.
  2. 제1항에 있어서, 상기 트랜지스터는 그 소스에 상기 직류 전압이 공급되는 P 채널 MOS 트랜지스터로 구성하고,
    상기 클램프 회로는,
    상기 P 채널 MOS 트랜지스터의 드레인으로부터 출력되는 직류 전압이 과전압이 되었을 때에 도통하는 제너 다이오드와,
    상기 제너 다이오드의 도통에 기초하여 온 동작을 행하는 트랜지스터
    로 구성하며,
    상기 게이트 전압 제어 회로는,
    상기 클램프 회로의 트랜지스터의 온 동작에 기초하여 활성화하고 상기 P 채널 MOS 트랜지스터의 게이트 전위를 상승시키는 전류 미러 회로로 구성하는 것을 특징으로 하는 전원 회로.
  3. 제2항에 있어서, 상기 클램프 회로는, 다이오드와, 상기 제너 다이오드와, 다이오드 접속된 제1 NPN 트랜지스터를 직렬 접속하여 구성하고,
    상기 전류 미러 회로는, 상기 제1 NPN 트랜지스터와 공통의 베이스 전위로 동작하는 제2 NPN 트랜지스터와, 상기 제2 NPN 트랜지스터의 콜렉터 전류에 기초하여 전류 미러 동작하는 한 쌍의 PNP 트랜지스터로 구성하는 것을 특징으로 하는 전원 회로.
  4. 제2항 또는 제3항에 있어서, 상기 P 채널 MOS 트랜지스터의 소스에는 전압 강하용 다이오드를 통해 상기 직류 전압을 공급하고, 상기 다이오드에는 상기 직류 전압으로서 통상 전압이 공급되었을 때에 상기 전압 강하용 다이오드를 단락하는 스위치 회로를 병렬로 접속한 것을 특징으로 하는 전원 회로.
  5. 제3항에 있어서, 상기 제너 다이오드는 상기 제1 및 제2 NPN 트랜지스터의 이미터와 접지 사이에 삽입된 것을 특징으로 하는 전원 회로.
  6. 제3항에 있어서, 상기 클램프 회로를 구성하는 다이오드는 상기 P 채널 MOS 트랜지스터의 드레인과, 상기 제1 NPN 트랜지스터의 콜렉터 사이에 삽입된 것을 특징으로 하는 전원 회로.
  7. 제1항 내지 제3항 중 어느 한 항에 기재된 전원 회로를 구비하는 것을 특징으로 하는 반도체 장치.
KR1020020020337A 2001-08-31 2002-04-15 전원 회로 및 반도체 장치 KR100812876B1 (ko)

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