JPH06244693A - Ｍｏｓ電界効果トランジスタスイッチ回路 - Google Patents
Ｍｏｓ電界効果トランジスタスイッチ回路Info
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- JPH06244693A JPH06244693A JP4045109A JP4510992A JPH06244693A JP H06244693 A JPH06244693 A JP H06244693A JP 4045109 A JP4045109 A JP 4045109A JP 4510992 A JP4510992 A JP 4510992A JP H06244693 A JPH06244693 A JP H06244693A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0036—Means reducing energy consumption
Landscapes
- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】出力ＭＯＳＦＥＴの過電流破壊を保護する。
【構成】出力ＭＯＳＦＥＴＱ１のドレイン点電圧ＶＤ１
と基準ＭＯＳＦＥＴＱ２のドレイン点電圧ＶＤ２をコン
パレーダ２により比較し、（ＶＤ１〉ＶＤ２）の場合に
コンパレータ２の比較出力電圧Ｖ２によって保護用のＮ
ＰＮトランジスタＮ，順直列ダイオードＳＤを有するゲ
ートバイアス電圧制限回路１４を動作させゲート電圧Ｖ
Ｇを落す。 【効果】出力ＭＯＳＦＥＴＱ１のスイッチング過度時に
おいても常に負荷電流ＩＬの異常過電流を制限し、トラ
ンジスタ破壊を防ぐ。
と基準ＭＯＳＦＥＴＱ２のドレイン点電圧ＶＤ２をコン
パレーダ２により比較し、（ＶＤ１〉ＶＤ２）の場合に
コンパレータ２の比較出力電圧Ｖ２によって保護用のＮ
ＰＮトランジスタＮ，順直列ダイオードＳＤを有するゲ
ートバイアス電圧制限回路１４を動作させゲート電圧Ｖ
Ｇを落す。 【効果】出力ＭＯＳＦＥＴＱ１のスイッチング過度時に
おいても常に負荷電流ＩＬの異常過電流を制限し、トラ
ンジスタ破壊を防ぐ。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ電界効果スイッチ
回路に関し、特に出力用のＭＯＳ電界効果トランジスタ
の過電流保護回路に関する。
回路に関し、特に出力用のＭＯＳ電界効果トランジスタ
の過電流保護回路に関する。
【０００２】
【従来の技術】従来のＭＯＳ電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）スイッチ回路の一例は図６（ａ）に示すよ
うに、負荷抵抗Ｒ１の短絡などの負荷異常時にＮチャネ
ルの出力ＭＯＳＦＥＴＱ１を過電流破壊から防ぐため
に、ソース点Ｓ１に電流検出用抵抗Ｒ８を接続してい
る。この電流検出用抵抗Ｒ８の電圧Ｖ８をコンパレータ
２の（−）入力端子に印加し、コンパレータ２の（＋）
入力端子に基準電源１５から基準電圧ＶＥを印加してい
る。
ＯＳＦＥＴ）スイッチ回路の一例は図６（ａ）に示すよ
うに、負荷抵抗Ｒ１の短絡などの負荷異常時にＮチャネ
ルの出力ＭＯＳＦＥＴＱ１を過電流破壊から防ぐため
に、ソース点Ｓ１に電流検出用抵抗Ｒ８を接続してい
る。この電流検出用抵抗Ｒ８の電圧Ｖ８をコンパレータ
２の（−）入力端子に印加し、コンパレータ２の（＋）
入力端子に基準電源１５から基準電圧ＶＥを印加してい
る。
【０００３】負荷電流ＩＬに過電流が流れ、電流検出用
抵抗Ｒ８の電圧降下Ｖ８が基準電圧ＶＥを越えると、コ
ンパレータ２の比較出力電圧Ｖ２が反転しインバータ１
２介して正のゲートトリガ電圧Ｖｇを生じるので、サイ
リスタ１３がオンしてゲートバイアス電圧制御回路１４
ａが動作し、またＮＯＲゲート１１で入力パルス電圧Ｖ
３を禁止してゲート点Ｇの電圧ＶＧをサイリスタ１３の
オン電圧に降下させることによって、出力ＭＯＳＦＥＴ
Ｑ１のゲートバイアス電圧ＶＧを制限している。
抵抗Ｒ８の電圧降下Ｖ８が基準電圧ＶＥを越えると、コ
ンパレータ２の比較出力電圧Ｖ２が反転しインバータ１
２介して正のゲートトリガ電圧Ｖｇを生じるので、サイ
リスタ１３がオンしてゲートバイアス電圧制御回路１４
ａが動作し、またＮＯＲゲート１１で入力パルス電圧Ｖ
３を禁止してゲート点Ｇの電圧ＶＧをサイリスタ１３の
オン電圧に降下させることによって、出力ＭＯＳＦＥＴ
Ｑ１のゲートバイアス電圧ＶＧを制限している。
【０００４】また、図６（ｂ）に示すように出力ＭＯＳ
ＦＥＴＱ１のドレイン・ソース間電圧ＶＤＳをコンパレ
ータ２の（−）入力端子に入力し、コンパレータ２の
（＋）入力端子に基準電圧ＶＥを印加して、負荷電流Ｉ
Ｌにおいて過電流通電時には、コンパレータ２の比較出
力電圧Ｖ２を反転させることにより、ゲートトリガ電圧
Ｖｇを生じてゲートバイアス電圧制御回路１４ｂのサイ
リスタ１３をオン動作させ、ゲートバイアス電圧ＶＧを
制限して出力ＭＯＳＦＥＴＱ１に流れる負荷電流ＩＬを
制限している。
ＦＥＴＱ１のドレイン・ソース間電圧ＶＤＳをコンパレ
ータ２の（−）入力端子に入力し、コンパレータ２の
（＋）入力端子に基準電圧ＶＥを印加して、負荷電流Ｉ
Ｌにおいて過電流通電時には、コンパレータ２の比較出
力電圧Ｖ２を反転させることにより、ゲートトリガ電圧
Ｖｇを生じてゲートバイアス電圧制御回路１４ｂのサイ
リスタ１３をオン動作させ、ゲートバイアス電圧ＶＧを
制限して出力ＭＯＳＦＥＴＱ１に流れる負荷電流ＩＬを
制限している。
【０００５】しかし本回路の場合は、出力ＭＯＳＦＥＴ
Ｑ１のドレイン・ソース間電圧ＶＤＳは、図５に示すよ
うに直流電源電圧ＶＣＣからソース電圧ＶＳ１を引く電
圧（ＶＣＣ−ＶＳ１）になるので、入力パルス電圧Ｖ３
を印加してからソース電圧ＶＳ１が過電流判定電圧ＶＡ
に達する時点ｔ０までの期間Ｔはコンパレータ２は過電
流と判定してしまう。
Ｑ１のドレイン・ソース間電圧ＶＤＳは、図５に示すよ
うに直流電源電圧ＶＣＣからソース電圧ＶＳ１を引く電
圧（ＶＣＣ−ＶＳ１）になるので、入力パルス電圧Ｖ３
を印加してからソース電圧ＶＳ１が過電流判定電圧ＶＡ
に達する時点ｔ０までの期間Ｔはコンパレータ２は過電
流と判定してしまう。
【０００６】本回路はこれを防ぐため抵抗Ｒ１０，コン
デンサＣ４からなる遅延回路１６によって時点ｔ０以前
の期間Ｔにおいて、ゲートバイアス電圧制限１４ｂが動
作するのを禁止している。
デンサＣ４からなる遅延回路１６によって時点ｔ０以前
の期間Ｔにおいて、ゲートバイアス電圧制限１４ｂが動
作するのを禁止している。
【０００７】
【発明が解決しようとする課題】この従来のＭＯＳＦＥ
Ｔスイッチ回路において、図６（ａ）に示したスイッチ
回路では電流検出用抵抗Ｒ８が出力ＭＯＳＦＥＴと直列
に接続されるため、スイッチ回路の損失が大きいという
問題があった。
Ｔスイッチ回路において、図６（ａ）に示したスイッチ
回路では電流検出用抵抗Ｒ８が出力ＭＯＳＦＥＴと直列
に接続されるため、スイッチ回路の損失が大きいという
問題があった。
【０００８】また図６（ｂ）の出力ＭＯＳＦＥＴスイッ
チ回路では、ターンオンの過渡時にドレイン・ソース間
電圧が高い状態を必ず通過するため、入力信号印加後に
過電流制限回路が動作するのを一定時間禁止するための
遅延回路が必要となった。従って遅延回路による遅延時
間の間は過電流が流れても制限できないという欠点があ
った。
チ回路では、ターンオンの過渡時にドレイン・ソース間
電圧が高い状態を必ず通過するため、入力信号印加後に
過電流制限回路が動作するのを一定時間禁止するための
遅延回路が必要となった。従って遅延回路による遅延時
間の間は過電流が流れても制限できないという欠点があ
った。
【０００９】特にソースＳ１に負荷抵抗Ｒ１が接続さ
れ、出力ＭＯＳＦＥＴＱ１のゲートバイアス電圧ＶＧが
チャージポンプ回路５の出力電圧Ｖ５で与えられる場合
には、図５のＶＳ１に示すように時点ｔ０迄の間はドレ
イン・ソース間電圧ＶＤＳの高い状態が長く続くため、
遅延時間を長くする必要がある。
れ、出力ＭＯＳＦＥＴＱ１のゲートバイアス電圧ＶＧが
チャージポンプ回路５の出力電圧Ｖ５で与えられる場合
には、図５のＶＳ１に示すように時点ｔ０迄の間はドレ
イン・ソース間電圧ＶＤＳの高い状態が長く続くため、
遅延時間を長くする必要がある。
【００１０】
【課題を解決するための手段】本発明のＭＯＳ電界効果
トランジスタスイッチ回路は、ゲート点がゲート電源直
列抵抗に接続しドレイン（ソース）点が負荷抵抗を介し
て直流電源の一端に接続され、ソース（ドレイン）点が
前記直流電源の他端に接続された出力ＭＯＳ電界効果ト
ランジスタと、ゲート点が前記ゲート点に接続されドレ
イン（ソース）点が前記負荷抵抗の値のｎ倍以下の値を
有する基準抵抗を介して前記直流電源の一端に接続され
ソース（ドレイン）点が前記直流電源の他端に接続さ
れ、かつ前記出力ＭＯＳ電界効果トランジスタのオン抵
抗のｎ倍となるように同一拡散層に形成された基準ＭＯ
Ｓ電界効果トランジスタと、前記負荷抵抗および基準抵
抗と前記ドレイン（ソース）点とのそれぞれ接続点に
正，負入力端子が接続して比較出力電圧を出力するコン
パレータと、ベースが前記比較出力電圧を入力しエミッ
タが前記ソース（ドレイン）点に接続しコレクタが半導
体抵抗を介して前記ゲート点に接続する保護トランジス
タを有するゲートバイアス電圧制限回路とを含んで構成
されている。
トランジスタスイッチ回路は、ゲート点がゲート電源直
列抵抗に接続しドレイン（ソース）点が負荷抵抗を介し
て直流電源の一端に接続され、ソース（ドレイン）点が
前記直流電源の他端に接続された出力ＭＯＳ電界効果ト
ランジスタと、ゲート点が前記ゲート点に接続されドレ
イン（ソース）点が前記負荷抵抗の値のｎ倍以下の値を
有する基準抵抗を介して前記直流電源の一端に接続され
ソース（ドレイン）点が前記直流電源の他端に接続さ
れ、かつ前記出力ＭＯＳ電界効果トランジスタのオン抵
抗のｎ倍となるように同一拡散層に形成された基準ＭＯ
Ｓ電界効果トランジスタと、前記負荷抵抗および基準抵
抗と前記ドレイン（ソース）点とのそれぞれ接続点に
正，負入力端子が接続して比較出力電圧を出力するコン
パレータと、ベースが前記比較出力電圧を入力しエミッ
タが前記ソース（ドレイン）点に接続しコレクタが半導
体抵抗を介して前記ゲート点に接続する保護トランジス
タを有するゲートバイアス電圧制限回路とを含んで構成
されている。
【００１１】また、基準ＭＯＳ電界効果トランジスタ
は、出力ＭＯＳ電界効果トランジスタに比較してチャネ
ル長は同一で、かつｎ分の１のチャネル幅を有してい
る。
は、出力ＭＯＳ電界効果トランジスタに比較してチャネ
ル長は同一で、かつｎ分の１のチャネル幅を有してい
る。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の回路図である。出力
ＭＯＳＦＥＴＱ１と基準ＭＯＳＦＥＴＱ２は半導体基板
上の同一拡散層にて形成されそれぞれのソース，ゲート
が共通である。
る。図１は本発明の第１の実施例の回路図である。出力
ＭＯＳＦＥＴＱ１と基準ＭＯＳＦＥＴＱ２は半導体基板
上の同一拡散層にて形成されそれぞれのソース，ゲート
が共通である。
【００１３】ここで基準ＭＯＳＦＥＴＱ２のオン抵抗は
出力ＭＯＳＦＥＴＱ１のオン抵抗のｎ倍に設定してい
る。主力ＭＯＳＦＥＴＱ１のドレイン点Ｄ１には負荷抵
抗Ｒ１を接続し、基準ＭＯＳＦＥＴＱ２のドレイン点Ｄ
２には（ｎ−１）Ｒ１の抵抗値を有する基準抵抗Ｒ２を
接続している。
出力ＭＯＳＦＥＴＱ１のオン抵抗のｎ倍に設定してい
る。主力ＭＯＳＦＥＴＱ１のドレイン点Ｄ１には負荷抵
抗Ｒ１を接続し、基準ＭＯＳＦＥＴＱ２のドレイン点Ｄ
２には（ｎ−１）Ｒ１の抵抗値を有する基準抵抗Ｒ２を
接続している。
【００１４】このＭＯＳＦＥＴスイッチ回路は“Ｌ”レ
ベルの入力パルス電圧Ｖ３が入力端子３に印加される
と、ＰＮＰトランジスタＰ，抵抗Ｒ４およびゲート点Ｇ
を介してゲートバイアス電源４の電圧Ｖ４が出力および
基準ＭＯＳＦＥＴＱ１，Ｑ２のゲート点Ｇに与えられ、
抵抗Ｒ１，Ｒ２にＶＣＣの直流電源１から電流ＩＬ，Ｉ
Ｄ２が供給される。
ベルの入力パルス電圧Ｖ３が入力端子３に印加される
と、ＰＮＰトランジスタＰ，抵抗Ｒ４およびゲート点Ｇ
を介してゲートバイアス電源４の電圧Ｖ４が出力および
基準ＭＯＳＦＥＴＱ１，Ｑ２のゲート点Ｇに与えられ、
抵抗Ｒ１，Ｒ２にＶＣＣの直流電源１から電流ＩＬ，Ｉ
Ｄ２が供給される。
【００１５】この時、基準ＭＯＳＦＥＴＱ２のドレイン
点電圧ＶＤ２はオン抵抗の差によって出力ＭＯＳＦＥＴ
Ｑ１のドレイン電圧ＶＤ１よりも僅に高く、コンパレー
タ２の比較出力電圧Ｖ２は“Ｌ”レベルであり、ゲート
バイアス電圧制限回路１４の保護用のＮＰＮトランジス
タＮはオフ状態にあるため、出力ＭＯＳＦＥＴＱ１の負
荷電流ＩＬ１は外部回路に制限されることなく負荷抵抗
Ｒ１に流れる。
点電圧ＶＤ２はオン抵抗の差によって出力ＭＯＳＦＥＴ
Ｑ１のドレイン電圧ＶＤ１よりも僅に高く、コンパレー
タ２の比較出力電圧Ｖ２は“Ｌ”レベルであり、ゲート
バイアス電圧制限回路１４の保護用のＮＰＮトランジス
タＮはオフ状態にあるため、出力ＭＯＳＦＥＴＱ１の負
荷電流ＩＬ１は外部回路に制限されることなく負荷抵抗
Ｒ１に流れる。
【００１６】図２（ａ），（ｂ）はそれぞれ図１の出力
ＭＯＳＦＥＴおよび基準ＭＯＳＦＥＴの負荷電圧電流特
性図である。通常負荷時は、出力ＭＯＳＦＥＴＱ１のド
レイン・ソース間電圧ＶＤＳ１はドレイン・ソース特性
線Ｌ１と（１／Ｒ１）抵抗負荷線との交点ｘ１で求めら
れる電圧Ｖ１であり、基準ＭＯＳＦＥＴＱ２のドレイン
・ソース間電圧ＶＤＳ２は同様に特性線Ｌ２と［１／
（ｎ−１）Ｒ１］抵抗負荷線との交点ｘ０で求められる
電圧Ｖ０である。
ＭＯＳＦＥＴおよび基準ＭＯＳＦＥＴの負荷電圧電流特
性図である。通常負荷時は、出力ＭＯＳＦＥＴＱ１のド
レイン・ソース間電圧ＶＤＳ１はドレイン・ソース特性
線Ｌ１と（１／Ｒ１）抵抗負荷線との交点ｘ１で求めら
れる電圧Ｖ１であり、基準ＭＯＳＦＥＴＱ２のドレイン
・ソース間電圧ＶＤＳ２は同様に特性線Ｌ２と［１／
（ｎ−１）Ｒ１］抵抗負荷線との交点ｘ０で求められる
電圧Ｖ０である。
【００１７】つまり、基準ＭＯＳＦＥＴＱ２のドレイン
・ソース間電圧ＶＤＳ２は常に出力ＭＯＳＦＥＴＱ１の
ドレイン・ソース間電圧ＶＤＳ１よりも高いため、図１
のコンパレータ２の出力電圧Ｖ２は常に“Ｌ”レベルで
ある。いま何らかの原因で負荷抵抗Ｒ１の抵抗値が通常
の値よりもＫだけ小さくなると、出力ＭＯＳＦＥＴＱ１
のドレイン・ソース間電圧ＶＳＤ１は、図２（ａ）の特
性線Ｌ１と［１／（Ｒ１−Ｋ）］抵抗負荷線との交点ｘ
２によって求められ図２（ｂ）の電圧Ｖ２となる。
・ソース間電圧ＶＤＳ２は常に出力ＭＯＳＦＥＴＱ１の
ドレイン・ソース間電圧ＶＤＳ１よりも高いため、図１
のコンパレータ２の出力電圧Ｖ２は常に“Ｌ”レベルで
ある。いま何らかの原因で負荷抵抗Ｒ１の抵抗値が通常
の値よりもＫだけ小さくなると、出力ＭＯＳＦＥＴＱ１
のドレイン・ソース間電圧ＶＳＤ１は、図２（ａ）の特
性線Ｌ１と［１／（Ｒ１−Ｋ）］抵抗負荷線との交点ｘ
２によって求められ図２（ｂ）の電圧Ｖ２となる。
【００１８】これにより、コンパレータ２の出力電圧Ｖ
２は反転してトランジスタＮはオンし、ゲート点Ｇの電
圧である出力および基準ＭＯＳＦＥＴＱ１，Ｑ２共通の
ゲートバイアス電圧ＶＧ１は２直列ダイオードＳＤの順
電圧降下（２ＶＦ）とトランジスタＮのコレクタ・エミ
ッタ間飽和電圧ＶＣＥ（ｓａｔ）に低下して制限され
る。すなわち、図３のゲート・ソース特性線Ｌ３に示す
ように出力ＭＯＳＦＥＴＱ１のゲートバイアス電圧ＶＧ
ＳがＶＧＳ１からＶＧＳ２に変化することにより、負荷
電流ＩＤＬ１はＩＤＡからＩＤＢに制限される。
２は反転してトランジスタＮはオンし、ゲート点Ｇの電
圧である出力および基準ＭＯＳＦＥＴＱ１，Ｑ２共通の
ゲートバイアス電圧ＶＧ１は２直列ダイオードＳＤの順
電圧降下（２ＶＦ）とトランジスタＮのコレクタ・エミ
ッタ間飽和電圧ＶＣＥ（ｓａｔ）に低下して制限され
る。すなわち、図３のゲート・ソース特性線Ｌ３に示す
ように出力ＭＯＳＦＥＴＱ１のゲートバイアス電圧ＶＧ
ＳがＶＧＳ１からＶＧＳ２に変化することにより、負荷
電流ＩＤＬ１はＩＤＡからＩＤＢに制限される。
【００１９】図４は本発明の第２の実施例の回路図であ
る。出力および基準ＭＯＳＦＥＴＱ１，Ｑ２のチャネル
長を同一とし、チャネル幅の比をｎ：１として、それぞ
れのソース点Ｓ１，Ｓ２に負荷抵抗Ｒ１と基準抵抗Ｒ２
を接続している。ゲート点Ｇにゲート電圧ＶＧを提供す
るゲートバイアス電圧源として、入力パルス電圧Ｖ３に
同期して動作するチャージポンプ回路５の出力電圧Ｖ５
を用いている。
る。出力および基準ＭＯＳＦＥＴＱ１，Ｑ２のチャネル
長を同一とし、チャネル幅の比をｎ：１として、それぞ
れのソース点Ｓ１，Ｓ２に負荷抵抗Ｒ１と基準抵抗Ｒ２
を接続している。ゲート点Ｇにゲート電圧ＶＧを提供す
るゲートバイアス電圧源として、入力パルス電圧Ｖ３に
同期して動作するチャージポンプ回路５の出力電圧Ｖ５
を用いている。
【００２０】チャージポンプ回路５は、インバータ９，
ＮＯＲゲート１０からなる発振器ＯＳＣの発振出力電圧
ＶＯＳＣをインバータ６，８によってパルス電圧φ，
（φバー）としており、平滑用のコンデンサＣ１には直
流電源Ｉの電圧ＶＣＣの２倍の電圧２ＶＣＣが充電され
る。チャージポンプ回路５の出力電圧Ｖ５は、ゲート直
列の抵抗Ｒ４を介して出力，基準ＭＯＳＦＥＴＱ１，Ｑ
２の入力ゲート容量を図５のＶＧに示すように徐々に充
電していき、ゲートバイアス電圧ＶＧはゆるやかに上昇
し、負荷電流ＩＬ１も徐々に増加する。
ＮＯＲゲート１０からなる発振器ＯＳＣの発振出力電圧
ＶＯＳＣをインバータ６，８によってパルス電圧φ，
（φバー）としており、平滑用のコンデンサＣ１には直
流電源Ｉの電圧ＶＣＣの２倍の電圧２ＶＣＣが充電され
る。チャージポンプ回路５の出力電圧Ｖ５は、ゲート直
列の抵抗Ｒ４を介して出力，基準ＭＯＳＦＥＴＱ１，Ｑ
２の入力ゲート容量を図５のＶＧに示すように徐々に充
電していき、ゲートバイアス電圧ＶＧはゆるやかに上昇
し、負荷電流ＩＬ１も徐々に増加する。
【００２１】出力，基準ＭＯＳＦＥＴＱ１，Ｑ２のチャ
ネル幅の比をｎ：１としていて、かつ負荷と基準抵抗Ｒ
１，Ｒ２の比を１：（ｎ−１）と設定し、基準ＭＯＳＦ
ＥＴＱ２のソース電圧ＶＳ２は、オン抵抗の相違によっ
て出力ＭＯＳＦＥＴＱ１のソース電圧ＶＳ１よりも常に
低レベルのため、コンパレータ２の出力電圧Ｖ２は過度
状態を含め常に“Ｌ”レベルとなり、トランジスタＮは
オンしないので、出力ＭＯＳＦＥＴＱ１のゲートバイア
ス電圧ＶＧは制限されない。
ネル幅の比をｎ：１としていて、かつ負荷と基準抵抗Ｒ
１，Ｒ２の比を１：（ｎ−１）と設定し、基準ＭＯＳＦ
ＥＴＱ２のソース電圧ＶＳ２は、オン抵抗の相違によっ
て出力ＭＯＳＦＥＴＱ１のソース電圧ＶＳ１よりも常に
低レベルのため、コンパレータ２の出力電圧Ｖ２は過度
状態を含め常に“Ｌ”レベルとなり、トランジスタＮは
オンしないので、出力ＭＯＳＦＥＴＱ１のゲートバイア
ス電圧ＶＧは制限されない。
【００２２】いま負荷抵抗Ｒ１の一部短絡などで、出力
ＭＯＳＦＥＴＱ１の負荷電流ＩＬが過大になり、そのソ
ース点電圧ＶＳ１が基準ＭＯＳＦＥＴＱ２のソース点電
圧ＶＳ２よりも低くなると、コンパレータ２の出力電圧
Ｖ２は反転し、ＮＰＮトランジスタＮがオンする。これ
により出力および基準ＭＯＳＦＥＴＱ１，Ｑ２のゲート
バイアス電圧ＶＧは２つのダイオードＳＤの順電圧（２
ＶＦ）とトランジスタＮのコレクタ・エミッタ間飽和電
圧ＶＣＥ（ｓａｔ）の和に制限され、出力ＭＯＳＦＥＴ
Ｑ１の負荷電流ＩＬの増大を制限して、その過電流破壊
を保護する。
ＭＯＳＦＥＴＱ１の負荷電流ＩＬが過大になり、そのソ
ース点電圧ＶＳ１が基準ＭＯＳＦＥＴＱ２のソース点電
圧ＶＳ２よりも低くなると、コンパレータ２の出力電圧
Ｖ２は反転し、ＮＰＮトランジスタＮがオンする。これ
により出力および基準ＭＯＳＦＥＴＱ１，Ｑ２のゲート
バイアス電圧ＶＧは２つのダイオードＳＤの順電圧（２
ＶＦ）とトランジスタＮのコレクタ・エミッタ間飽和電
圧ＶＣＥ（ｓａｔ）の和に制限され、出力ＭＯＳＦＥＴ
Ｑ１の負荷電流ＩＬの増大を制限して、その過電流破壊
を保護する。
【００２３】
【発明の効果】以上説明したように本発明は出力トラン
ジスタに従来は直列接続していた電流検出用抵抗を接続
せずに、出力ＭＯＳ電界効果トランジスタのオン抵抗の
ｎ倍の値を有する基準ＭＯＳ電界効果トランジスタを使
用し、それぞれの負荷抵抗値を１：（ｎ−１）として、
それぞれの抵抗の接続点をコンパレータの反転，非反転
入力に接続し、この２つの入力電圧を比較することによ
り、過電流を検出したので、低損失でありかつスイッチ
ングの過渡時においても安定に負荷電流の状態を検知し
て出力ＭＯＳ電界効果トランジスタの過電流破壊を防ぐ
ことができる。
ジスタに従来は直列接続していた電流検出用抵抗を接続
せずに、出力ＭＯＳ電界効果トランジスタのオン抵抗の
ｎ倍の値を有する基準ＭＯＳ電界効果トランジスタを使
用し、それぞれの負荷抵抗値を１：（ｎ−１）として、
それぞれの抵抗の接続点をコンパレータの反転，非反転
入力に接続し、この２つの入力電圧を比較することによ
り、過電流を検出したので、低損失でありかつスイッチ
ングの過渡時においても安定に負荷電流の状態を検知し
て出力ＭＯＳ電界効果トランジスタの過電流破壊を防ぐ
ことができる。
【図１】本発明の第１の実施例の回路図である。
【図２】（ａ），（ｂ）はそれぞれ図１の回路の動作を
説明するための出力および基準ＭＯＳＦＥＴの負荷電流
電圧特性図である。
説明するための出力および基準ＭＯＳＦＥＴの負荷電流
電圧特性図である。
【図３】図１の出力ＭＯＳＦＥＴのゲートバイアス電圧
対ドレイン電流特性図である。
対ドレイン電流特性図である。
【図４】本発明の第２の実施例の回路図である。
【図５】図４および図６（ｂ）の出力ＭＯＳＦＥＴのゲ
ートバイアス電圧およびソース電圧変化特性図である。
ートバイアス電圧およびソース電圧変化特性図である。
【図６】（ａ），（ｂ）は、従来のＭＯＳ電界効果トラ
ンジスタスイッチ回路の第１および第２の例の回路図で
ある。
ンジスタスイッチ回路の第１および第２の例の回路図で
ある。
１ 直流電源 ２ コンパレータ ３ 入力端子 ４ ゲートバイアス電源 ５ チャージポンプ回路 ６〜９ インバータ １０ ＮＯＲゲート Ｎ ＮＰＮトランジスタ Ｐ ＰＮＰトランジスタ Ｃ１〜Ｃ３ コンデンサ ＩＬ１ 出力負荷電流 ＩＬ２ 基準負荷電流 Ｌ１，Ｌ２ ドレイン・ソース特性線 Ｑ１ 出力ＭＯＳＦＥＴ Ｑ２ 基準ＭＯＳＦＥＴ ＳＤ 直列ダイオード Ｒ１ 負荷抵抗 Ｒ２ 基準抵抗 Ｒ３〜Ｒ７ 抵抗 ＶＣＣ 直流電圧 ＶＤ１，ＶＤ２ ドレイン点電圧 ＶＤＳ１，ＶＤＳ２ ドレイン・ソース間電圧 ＶＳ１，ＶＳ２ ソース点電圧 ＶＧ ゲート点電圧 Ｖ２ 比較出力電圧 Ｖ３ 入力パルス電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/12 9184−5Ｊ
Claims (2)
- 【請求項１】 ゲート点がゲート電源直列抵抗に接続し
ドレイン（ソース）点が負荷抵抗を介して直流電源の一
端に接続され、ソース（ドレイン）点が前記直流電源の
他端に接続された出力ＭＯＳ電界効果トランジスタと、
ゲート点が前記ゲート点に接続されドレイン（ソース）
点が前記負荷抵抗の値のｎ倍以下の値を有する基準抵抗
を介して前記直流電源の一端に接続されソース（ドレイ
ン）点が前記直流電源の他端に接続され、かつ前記出力
ＭＯＳ電界効果トランジスタのオン抵抗のｎ倍となるよ
うに同一拡散層に形成された基準ＭＯＳ電界効果トラン
ジスタと、前記負荷抵抗および基準抵抗と前記ドレイン
（ソース）点とのそれぞれ接続点に正，負入力端子が接
続して比較出力電圧を出力するコンパレータと、ベース
が前記比較出力電圧を入力しエミッタが前記ソース（ド
レイン）点に接続しコレクタが半導体抵抗を介して前記
ゲート点に接続する保護トランジスタを有するゲートバ
イアス電圧制限回路とを含むことを特徴とするＭＯＳ電
界効果トランジスタスイッチ回路。 - 【請求項２】 基準ＭＯＳ電界効果トランジスタは、出
力ＭＯＳ電界効果トランジスタに比較してチャネル長は
同一で、かつｎ分の１のチャネル幅を有することを特徴
とする請求項１記載のＭＯＳ電界効果トランジスタスイ
ッチ回路。
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|---|---|---|---|
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| US08/025,751 US5361008A (en) | 1992-03-03 | 1993-03-03 | Switching circuit of low power consumption |
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| JP4045109A JPH06244693A (ja) | 1992-03-03 | 1992-03-03 | Ｍｏｓ電界効果トランジスタスイッチ回路 |
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