JPH06245366A - 過電圧保護回路 - Google Patents
過電圧保護回路Info
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- JPH06245366A JPH06245366A JP2703293A JP2703293A JPH06245366A JP H06245366 A JPH06245366 A JP H06245366A JP 2703293 A JP2703293 A JP 2703293A JP 2703293 A JP2703293 A JP 2703293A JP H06245366 A JPH06245366 A JP H06245366A
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Abstract
(57)【要約】
【目的】内部損失や被保護回路への供給電圧低下が少な
く集積回路に組込める電源の過電圧保護回路を提供す
る。 【構成】電源過電圧時導通するツエナダイオードＤ１は
常時オフ、従ってＮＰＮトランジスタＱ２もオフ、従っ
てオペアンプＯＰ１の出力電圧Ｖ３はグランドレベルと
なり、ＰチャネルＦＥＴＱ１はオンし集積回路２には電
源Ｖｉｎが供給される。電源に過電圧が発生するとツエ
ナダイオードＤ１がオン、よってトランジスタＱ２がオ
ン、従ってオペアンプＯＰ１の正，負入力端子間の差電
圧の極性が反転し、アンプＯＰ１の出力Ｖ３のレベルは
電源ＶｉｎのレベルとなりＦＥＴＱ１はオフし集積回路
２への過電圧印加を阻止する。この回路はダイオードＤ
１が低損失、且つＦＥＴＱ１の常時の電圧降下が少なく
集積回路に組込可能である。
く集積回路に組込める電源の過電圧保護回路を提供す
る。 【構成】電源過電圧時導通するツエナダイオードＤ１は
常時オフ、従ってＮＰＮトランジスタＱ２もオフ、従っ
てオペアンプＯＰ１の出力電圧Ｖ３はグランドレベルと
なり、ＰチャネルＦＥＴＱ１はオンし集積回路２には電
源Ｖｉｎが供給される。電源に過電圧が発生するとツエ
ナダイオードＤ１がオン、よってトランジスタＱ２がオ
ン、従ってオペアンプＯＰ１の正，負入力端子間の差電
圧の極性が反転し、アンプＯＰ１の出力Ｖ３のレベルは
電源ＶｉｎのレベルとなりＦＥＴＱ１はオフし集積回路
２への過電圧印加を阻止する。この回路はダイオードＤ
１が低損失、且つＦＥＴＱ１の常時の電圧降下が少なく
集積回路に組込可能である。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路などを電
源の過電圧から保護する回路であって、かつ半導体集積
回路の内部に組込み可能な過電圧保護回路に関する。
源の過電圧から保護する回路であって、かつ半導体集積
回路の内部に組込み可能な過電圧保護回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路の電源入力に対す
る過電圧保護回路としては、ツエナダイオードやレギュ
レータ回路等の部品を集積回路の外部の電源入力部に挿
入することで、半導体集積回路内部の素子を保護するこ
とが一般に行われている。
る過電圧保護回路としては、ツエナダイオードやレギュ
レータ回路等の部品を集積回路の外部の電源入力部に挿
入することで、半導体集積回路内部の素子を保護するこ
とが一般に行われている。
【０００３】
【発明が解決しようとする課題】しかしながら前述した
従来技術においては、ツエナダイオード等での内部損失
が大きいという問題や、更にレギュレータ回路を挿入し
た場合にはレギュレータ回路部での電圧降下の発生によ
り正常時においても集積回路内部への供給電圧が低下す
るという問題があった。
従来技術においては、ツエナダイオード等での内部損失
が大きいという問題や、更にレギュレータ回路を挿入し
た場合にはレギュレータ回路部での電圧降下の発生によ
り正常時においても集積回路内部への供給電圧が低下す
るという問題があった。
【０００４】そこで本発明の課題は耐圧の低い素子を含
む集積回路に対し、内部損失が少なく、かつ正常時にお
ける保護回路での電圧降下の少ない過電圧保護回路を提
供することにある。
む集積回路に対し、内部損失が少なく、かつ正常時にお
ける保護回路での電圧降下の少ない過電圧保護回路を提
供することにある。
【０００５】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の過電圧保護回路は、電源（端子１な
ど）と基準電位部（グランドＧＮＤなど）との間に設け
られ、前記電源の過電圧時に導通するツエナダイオード
（Ｄ１など）及び第１の抵抗（Ｒ１など）の直列回路
と、前記電源から被保護回路（集積回路２など）への電
源路に直列に挿入された第１のトランジスタと、前記ツ
エナダイオードの非導通時に前記第１のトランジスタを
オンさせ、前記ツエナダイオードの導通時に前記第１の
トランジスタをオフさせるトランジスタ制御手段とを備
えたものとする。
めに、請求項１の過電圧保護回路は、電源（端子１な
ど）と基準電位部（グランドＧＮＤなど）との間に設け
られ、前記電源の過電圧時に導通するツエナダイオード
（Ｄ１など）及び第１の抵抗（Ｒ１など）の直列回路
と、前記電源から被保護回路（集積回路２など）への電
源路に直列に挿入された第１のトランジスタと、前記ツ
エナダイオードの非導通時に前記第１のトランジスタを
オンさせ、前記ツエナダイオードの導通時に前記第１の
トランジスタをオフさせるトランジスタ制御手段とを備
えたものとする。
【０００６】また請求項２の過電圧保護回路では、請求
項１に記載の過電圧保護回路において、前記トランジス
タ制御手段は、少なくとも前記ツエナダイオードと第１
の抵抗との接続点に制御電極が接続され、このツエナダ
イオードの導通，非導通に応じて夫々オン，オフする第
２のトランジスタと、この第２のトランジスタの制御電
極およびコレクタに、２つの入力端子が夫々接続され、
出力端子が前記第１のトランジスタの制御電極に接続さ
れたオペアンプ（ＯＰ１など）とを備えたものであるよ
うにする。
項１に記載の過電圧保護回路において、前記トランジス
タ制御手段は、少なくとも前記ツエナダイオードと第１
の抵抗との接続点に制御電極が接続され、このツエナダ
イオードの導通，非導通に応じて夫々オン，オフする第
２のトランジスタと、この第２のトランジスタの制御電
極およびコレクタに、２つの入力端子が夫々接続され、
出力端子が前記第１のトランジスタの制御電極に接続さ
れたオペアンプ（ＯＰ１など）とを備えたものであるよ
うにする。
【０００７】また請求項３の過電圧保護回路では、請求
項１または請求項２に記載の過電圧保護回路において、
前記第１のトランジスタはＰチャネルＭＯＳＦＥＴ（Ｑ
１など）であるようにする。また請求項４の過電圧保護
回路ては、請求項１ないし請求項３のいずれかに記載の
過電圧保護回路において、前記第２のトランジスタはＮ
ＰＮトランジスタ（Ｑ２など）であるようにする。
項１または請求項２に記載の過電圧保護回路において、
前記第１のトランジスタはＰチャネルＭＯＳＦＥＴ（Ｑ
１など）であるようにする。また請求項４の過電圧保護
回路ては、請求項１ないし請求項３のいずれかに記載の
過電圧保護回路において、前記第２のトランジスタはＮ
ＰＮトランジスタ（Ｑ２など）であるようにする。
【０００８】また請求項５の過電圧保護回路では、請求
項１ないし請求項４のいずれたに記載の過電圧保護回路
は前記被保護回路と共に集積回路内に組込まれたもので
あるようにする。
項１ないし請求項４のいずれたに記載の過電圧保護回路
は前記被保護回路と共に集積回路内に組込まれたもので
あるようにする。
【０００９】
【作用】電源とグランドの間に、電源の過電圧時に導通
するツエナダイオードＤ１と抵抗Ｒ１との直列回路を設
け、電源から被保護回路への電源路に直列にＰチャネル
ＭＯＳＦＥＴＱ１を挿入し、前記ツエナダイオードＤ１
のアノードにベースが接続され、このツエナダイオード
の導通，非導通によって夫々オン，オフするＮＰＮトラ
ンジスタＱ２と、このＮＰＮトランジスタのベース，コ
レクタに２つの入力端子が夫々接続され、出力端子が前
記ＰチャネルＭＯＳＦＥＴＱ１のゲートに接続されたオ
ペアンプＯＰ１とを介してツエナダイオードＤ１の非導
通時にはＦＥＴＱ１をオンし、ツエナダイオードの導通
時にはＦＥＴＱ１をオフして被保護回路に加わる過電圧
を阻止するようにする。
するツエナダイオードＤ１と抵抗Ｒ１との直列回路を設
け、電源から被保護回路への電源路に直列にＰチャネル
ＭＯＳＦＥＴＱ１を挿入し、前記ツエナダイオードＤ１
のアノードにベースが接続され、このツエナダイオード
の導通，非導通によって夫々オン，オフするＮＰＮトラ
ンジスタＱ２と、このＮＰＮトランジスタのベース，コ
レクタに２つの入力端子が夫々接続され、出力端子が前
記ＰチャネルＭＯＳＦＥＴＱ１のゲートに接続されたオ
ペアンプＯＰ１とを介してツエナダイオードＤ１の非導
通時にはＦＥＴＱ１をオンし、ツエナダイオードの導通
時にはＦＥＴＱ１をオフして被保護回路に加わる過電圧
を阻止するようにする。
【００１０】この場合、小容量のツエナダイオードＤ１
の後段にＮＰＮトランジスタＱ２を設けるようにしたの
でツエナダイオードＤ１の内部損失を小とすることがで
き、またＰチャネルＭＯＳＦＥＴＱ１の常時の電圧降下
が小さいため被保護回路への供給電圧低下を防ぐことが
できる。
の後段にＮＰＮトランジスタＱ２を設けるようにしたの
でツエナダイオードＤ１の内部損失を小とすることがで
き、またＰチャネルＭＯＳＦＥＴＱ１の常時の電圧降下
が小さいため被保護回路への供給電圧低下を防ぐことが
できる。
【００１１】
【実施例】図１は本発明の一実施例としての構成を示す
回路図である。同図において１は直流電源Ｖｉｎの正電
圧の入力端子、ＧＮＤは基準電位部となるグランド、２
は保護対象の集積回路である。またＱ１は電源端子１と
集積回路２との間に挿入された過電圧阻止用のＰチャネ
ルＭＯＳＦＥＴ、ＯＰ１はこのＦＥＴＱ１を開閉駆動す
るためのオペアンプ、Ｄ１は電源と並列に設けられた過
電圧検出用のツエナダイオード、Ｑ２は過電圧時にツエ
ナダイオードＤ１の検出電流によってオンしオペアンプ
ＯＰ１への差動入力信号を反転させるＮＰＮトランジス
タ、Ｒ１〜Ｒ４は抵抗である。
回路図である。同図において１は直流電源Ｖｉｎの正電
圧の入力端子、ＧＮＤは基準電位部となるグランド、２
は保護対象の集積回路である。またＱ１は電源端子１と
集積回路２との間に挿入された過電圧阻止用のＰチャネ
ルＭＯＳＦＥＴ、ＯＰ１はこのＦＥＴＱ１を開閉駆動す
るためのオペアンプ、Ｄ１は電源と並列に設けられた過
電圧検出用のツエナダイオード、Ｑ２は過電圧時にツエ
ナダイオードＤ１の検出電流によってオンしオペアンプ
ＯＰ１への差動入力信号を反転させるＮＰＮトランジス
タ、Ｒ１〜Ｒ４は抵抗である。
【００１２】次に図１の回路の動作を説明する。ツエナ
ダイオードＤ１は保護すべき内部回路（この例では集積
回路２）の降伏電圧より低い電圧で降伏するツエナダイ
オードであるが、電源入力電圧Ｖｉｎが正常入力電圧で
ある場合は動作しないため、ＮＰＮトランジスタＱ２は
常時はＯＦＦしており、オペアンプＯＰ１負入力端子の
電圧Ｖ２は、Ｖｉｎとほぼ等しい電圧である。更に、抵
抗Ｒ４によってオペアンプＯＰ１の正入力端子の電圧Ｖ
１はグランドＧＮＤのレベル（０Ｖ）である。ゆえにオ
ペアンプＯＰ１の出力電圧Ｖ３はグランドＧＮＤレベル
（０Ｖ）となり、電源入力端子１（電圧Ｖｉｎ）と集積
回路２の入力端子（電圧Ｖｉｎ’）の間に直列に挿入さ
れているＰチャネルＭＯＳＦＥＴＱ１は充分ＯＮしてお
り、ほぼＶｉｎ＝Ｖｉｎ’の電圧が集積回路２に供給さ
れる。
ダイオードＤ１は保護すべき内部回路（この例では集積
回路２）の降伏電圧より低い電圧で降伏するツエナダイ
オードであるが、電源入力電圧Ｖｉｎが正常入力電圧で
ある場合は動作しないため、ＮＰＮトランジスタＱ２は
常時はＯＦＦしており、オペアンプＯＰ１負入力端子の
電圧Ｖ２は、Ｖｉｎとほぼ等しい電圧である。更に、抵
抗Ｒ４によってオペアンプＯＰ１の正入力端子の電圧Ｖ
１はグランドＧＮＤのレベル（０Ｖ）である。ゆえにオ
ペアンプＯＰ１の出力電圧Ｖ３はグランドＧＮＤレベル
（０Ｖ）となり、電源入力端子１（電圧Ｖｉｎ）と集積
回路２の入力端子（電圧Ｖｉｎ’）の間に直列に挿入さ
れているＰチャネルＭＯＳＦＥＴＱ１は充分ＯＮしてお
り、ほぼＶｉｎ＝Ｖｉｎ’の電圧が集積回路２に供給さ
れる。
【００１３】次に入力電源Ｖｉｎに過電圧が印加された
場合、ツエナダイオードＤ１が導通することにより流れ
る電流及び抵抗Ｒ１により、ＮＰＮトランジスタＱ２の
ベース電位が上がり、Ｑ２はＯＮする。それにより流れ
る電流が、抵抗Ｒ２を流れることでオペアンプＯＰ１の
負入力端子の電圧Ｖ２は、
場合、ツエナダイオードＤ１が導通することにより流れ
る電流及び抵抗Ｒ１により、ＮＰＮトランジスタＱ２の
ベース電位が上がり、Ｑ２はＯＮする。それにより流れ
る電流が、抵抗Ｒ２を流れることでオペアンプＯＰ１の
負入力端子の電圧Ｖ２は、
【００１４】
【数１】Ｖ１−ＶＢＥ＝Ｖｉｎ−ＶＺＤ１−ＶＢＥ 但し ＶＢＥ：ＮＰＮトランジスタＱ２のベース・エミッタ間
電圧 ＶＺＤ１：ツエナダイオードＤ１のツエナ電圧 まで低下する。
電圧 ＶＺＤ１：ツエナダイオードＤ１のツエナ電圧 まで低下する。
【００１５】なおこのツエナダイオードＤ１の導通時点
でダイオードＤ１を流れる電流と抵抗Ｒ４によりオペア
ンプＯＰ１の正入力端子の電圧Ｖ１はＶｉｎ−ＶＺＤ１
まで上昇する。これによりオペアンプＯＰ１の出力電圧
Ｖ３は、ほぼＶｉｎ＝Ｖｉｎ’と等しくなることで、Ｆ
ＥＴＱ１はオフする。これにより集積回路２内の素子は
過電圧から保護される。
でダイオードＤ１を流れる電流と抵抗Ｒ４によりオペア
ンプＯＰ１の正入力端子の電圧Ｖ１はＶｉｎ−ＶＺＤ１
まで上昇する。これによりオペアンプＯＰ１の出力電圧
Ｖ３は、ほぼＶｉｎ＝Ｖｉｎ’と等しくなることで、Ｆ
ＥＴＱ１はオフする。これにより集積回路２内の素子は
過電圧から保護される。
【００１６】ここで、上記した回路部品Ｄ１，Ｄ２，Ｒ
１，Ｒ２，Ｒ３，Ｒ４，Ｑ１，Ｑ２，ＯＰ１において、
入力される電源電圧に対して充分な耐圧を有する素子を
形成することが可能であれば、集積回路内に集積するこ
とが可能である。このとき、ツエナダイオードＤ１はＲ
１とＲ４の並列抵抗を１００ｋΩ〜２００ｋΩとするこ
とで１０Ｖ程度までの電源入力に対して、標準的な接合
面積をもつツエナダイオードとして形成することが可能
である。また抵抗Ｒ２，Ｒ３をそれぞれ１００ｋΩ〜２
００ｋΩ程度とすることで、１０Ｖ程度までの電源入力
に対し、本発明による内部損失は１０ｍＷ程度にでき、
従来用いられていたツエナダイオードによる保護回路の
内部損失が数百ｍＷであることに比べ、約１／１０にす
ることが可能となる。
１，Ｒ２，Ｒ３，Ｒ４，Ｑ１，Ｑ２，ＯＰ１において、
入力される電源電圧に対して充分な耐圧を有する素子を
形成することが可能であれば、集積回路内に集積するこ
とが可能である。このとき、ツエナダイオードＤ１はＲ
１とＲ４の並列抵抗を１００ｋΩ〜２００ｋΩとするこ
とで１０Ｖ程度までの電源入力に対して、標準的な接合
面積をもつツエナダイオードとして形成することが可能
である。また抵抗Ｒ２，Ｒ３をそれぞれ１００ｋΩ〜２
００ｋΩ程度とすることで、１０Ｖ程度までの電源入力
に対し、本発明による内部損失は１０ｍＷ程度にでき、
従来用いられていたツエナダイオードによる保護回路の
内部損失が数百ｍＷであることに比べ、約１／１０にす
ることが可能となる。
【００１７】またスイッチとして用いるＦＥＴＱ１は、
充分小さな動作抵抗（〜１０Ω）とすることで、負荷と
なる集積回路２の消費電流が１０ｍＡ程度であれば、本
発明の保護回路による電源入力電圧の降下分は、正常入
力時においても０．１Ｖ程度と、従来のレギュレータ回
路に比べ約１／１０になる。なお図１のＮＰＮトランジ
スタＱ２はバイポーラトランジスタに限定されるもので
はなくＮチャネルＦＥＴのようなＭＯＳＦＥＴであって
もよい。また図１の電源電圧，ツエナダイオードＤ１，
オペアンプＯＰ１の入力端子の夫々の極性を反転し、且
つＰチャネルＦＥＴをＮチャネルＦＥＴに、ＮＰＮトラ
ンジスタをＰＮＰトランジスタに夫々置換えても本発明
が適用し得ることは明らかである。
充分小さな動作抵抗（〜１０Ω）とすることで、負荷と
なる集積回路２の消費電流が１０ｍＡ程度であれば、本
発明の保護回路による電源入力電圧の降下分は、正常入
力時においても０．１Ｖ程度と、従来のレギュレータ回
路に比べ約１／１０になる。なお図１のＮＰＮトランジ
スタＱ２はバイポーラトランジスタに限定されるもので
はなくＮチャネルＦＥＴのようなＭＯＳＦＥＴであって
もよい。また図１の電源電圧，ツエナダイオードＤ１，
オペアンプＯＰ１の入力端子の夫々の極性を反転し、且
つＰチャネルＦＥＴをＮチャネルＦＥＴに、ＮＰＮトラ
ンジスタをＰＮＰトランジスタに夫々置換えても本発明
が適用し得ることは明らかである。
【００１８】
【発明の効果】本発明によれば、電源とグランドの間に
電源の過電圧時に導通するツエナダイオードＤ１と抵抗
Ｒ１との直列回路を設け、電源から被保護回路への電源
路に直列にＰチャネルＭＯＳＦＥＴＱ１を挿入し、前記
ツエナダイオードＤ１のアノードにベースが接続され、
このツエナダイオードの導通，非導通によって夫々オ
ン，オフするＮＰＮトランジスタＱ２と、このＮＰＮト
ランジスタのベース，コレクタに２つの入力端子が夫々
接続され、出力端子が前記ＰチャネルＭＯＳＦＥＴＱ１
のゲートに接続されたオペアンプＯＰ１とを介してツエ
ナダイオードＤ１の非導通時にはＦＥＴＱ１をオンし、
ツエナダイオードの導通時にはＦＥＴＱ１をオフして被
保護回路に加わる過電圧を阻止するようにしたので、内
部損失が少なく、正常入力電源電圧時の電圧降下が少な
い過電圧保護回路を実現することができる。
電源の過電圧時に導通するツエナダイオードＤ１と抵抗
Ｒ１との直列回路を設け、電源から被保護回路への電源
路に直列にＰチャネルＭＯＳＦＥＴＱ１を挿入し、前記
ツエナダイオードＤ１のアノードにベースが接続され、
このツエナダイオードの導通，非導通によって夫々オ
ン，オフするＮＰＮトランジスタＱ２と、このＮＰＮト
ランジスタのベース，コレクタに２つの入力端子が夫々
接続され、出力端子が前記ＰチャネルＭＯＳＦＥＴＱ１
のゲートに接続されたオペアンプＯＰ１とを介してツエ
ナダイオードＤ１の非導通時にはＦＥＴＱ１をオンし、
ツエナダイオードの導通時にはＦＥＴＱ１をオフして被
保護回路に加わる過電圧を阻止するようにしたので、内
部損失が少なく、正常入力電源電圧時の電圧降下が少な
い過電圧保護回路を実現することができる。
【図１】本発明の一実施例としての構成を示す回路図
１ 電源 ２ 集積回路 ＧＮＤ グランド Ｑ１ ＰチャネルＭＯＳＦＥＴ Ｑ２ ＮＰＮトランジスタ Ｄ１ ツエナダイオード ＯＰ１ オペアンプ Ｒ１〜Ｒ４ 抵抗
Claims (5)
- 【請求項１】電源と基準電位部との間に設けられ、前記
電源の過電圧時に導通するツエナダイオード及び第１の
抵抗の直列回路と、 前記電源から被保護回路への電源路に直列に挿入された
第１のトランジスタと、 前記ツエナダイオードの非導
通時に前記第１のトランジスタをオンさせ、前記ツエナ
ダイオードの導通時に前記第１のトランジスタをオフさ
せるトランジスタ制御手段とを備えたことを特徴とする
過電圧保護回路。 - 【請求項２】請求項１に記載の過電圧保護回路におい
て、前記トランジスタ制御手段は、少なくとも前記ツエ
ナダイオードと第１の抵抗との接続点に制御電極が接続
され、このツエナダイオードの導通，非導通に応じて夫
々オン，オフする第２のトランジスタと、 この第２のトランジスタの制御電極およびコレクタに、
２つの入力端子が夫々接続され、手段端子が前記第１の
トランジスタの制御電極に接続されたオペアンプとを備
えたものであることを特徴とする過電圧保護回路。 - 【請求項３】請求項１または請求項２に記載の過電圧保
護回路において、前記第１のトランジスタはＰチャネル
ＭＯＳＦＥＴであることを特徴とする過電圧保護回路。 - 【請求項４】請求項１ないし請求項３のいずれかに記載
の過電圧保護回路において、前記第２のトランジスタは
ＮＰＮトランジスタであることを特徴とする過電圧保護
回路。 - 【請求項５】請求項１ないし請求項４のいずれかに記載
の過電圧保護回路は前記被保護回路と共に集積回路内に
組込まれたものであることを特徴とする過電圧保護回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2703293A JPH06245366A (ja) | 1993-02-17 | 1993-02-17 | 過電圧保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2703293A JPH06245366A (ja) | 1993-02-17 | 1993-02-17 | 過電圧保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06245366A true JPH06245366A (ja) | 1994-09-02 |
Family
ID=12209735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2703293A Pending JPH06245366A (ja) | 1993-02-17 | 1993-02-17 | 過電圧保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06245366A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7274543B2 (en) | 2002-04-09 | 2007-09-25 | Fuji Electric Co., Ltd. | Over-voltage protection circuit |
| JP2008535459A (ja) * | 2005-04-01 | 2008-08-28 | フリースケール セミコンダクター インコーポレイテッド | 低電圧送受信器を保護するためのシステム及び方法 |
| JP2009148097A (ja) * | 2007-12-14 | 2009-07-02 | Nintendo Co Ltd | 過電圧保護回路およびそれを備える電子機器 |
| CN108366466A (zh) * | 2018-04-24 | 2018-08-03 | 盘锦润富堂科技发展有限公司 | 一种新型机床节能照明灯 |
-
1993
- 1993-02-17 JP JP2703293A patent/JPH06245366A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7274543B2 (en) | 2002-04-09 | 2007-09-25 | Fuji Electric Co., Ltd. | Over-voltage protection circuit |
| DE10315176B4 (de) * | 2002-04-09 | 2014-04-24 | Fuji Electric Co., Ltd. | Überspannungsschutzschaltung |
| JP2008535459A (ja) * | 2005-04-01 | 2008-08-28 | フリースケール セミコンダクター インコーポレイテッド | 低電圧送受信器を保護するためのシステム及び方法 |
| JP2009148097A (ja) * | 2007-12-14 | 2009-07-02 | Nintendo Co Ltd | 過電圧保護回路およびそれを備える電子機器 |
| CN108366466A (zh) * | 2018-04-24 | 2018-08-03 | 盘锦润富堂科技发展有限公司 | 一种新型机床节能照明灯 |
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