JPH11113169A - 半導体回路の保護装置 - Google Patents
半導体回路の保護装置Info
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- JPH11113169A JPH11113169A JP9287623A JP28762397A JPH11113169A JP H11113169 A JPH11113169 A JP H11113169A JP 9287623 A JP9287623 A JP 9287623A JP 28762397 A JP28762397 A JP 28762397A JP H11113169 A JPH11113169 A JP H11113169A
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Abstract
(57)【要約】 （修正有）
【課題】ＣＭＯＳ回路等、電子，電気機器に内蔵される
半導体回路を、電源装置の故障による異常な過電圧や逆
接続に対して保護する。 【解決手段】電源電圧ＶccがツェナーダイオードＺD の
ツェナー電圧ＶZに達するまでは電源電圧Ｖccの変化に
応じてＭＯＳトランジスタＴr1を流れる電流Ｉ´、ＣＭ
ＯＳ回路１０に印加される電圧Ｖ及びＣＭＯＳ回路１０
を流れる電流Ｉを変化させ、電源電圧Ｖccがツェナー電
圧ＶZ に達しツェナーダイオードＺD の動作によりＭＯ
ＳトランジスタＴr1を流れる前記電流Ｉ´、ＣＭＯＳ回
路１０に印加される電圧Ｖ及びＣＭＯＳ回路を流れる電
流Ｉを一定に保持する。
半導体回路を、電源装置の故障による異常な過電圧や逆
接続に対して保護する。 【解決手段】電源電圧ＶccがツェナーダイオードＺD の
ツェナー電圧ＶZに達するまでは電源電圧Ｖccの変化に
応じてＭＯＳトランジスタＴr1を流れる電流Ｉ´、ＣＭ
ＯＳ回路１０に印加される電圧Ｖ及びＣＭＯＳ回路１０
を流れる電流Ｉを変化させ、電源電圧Ｖccがツェナー電
圧ＶZ に達しツェナーダイオードＺD の動作によりＭＯ
ＳトランジスタＴr1を流れる前記電流Ｉ´、ＣＭＯＳ回
路１０に印加される電圧Ｖ及びＣＭＯＳ回路を流れる電
流Ｉを一定に保持する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ回路等、電
子，電気機器に内蔵される半導体回路を過電圧や逆接続
から保護するための半導体回路の保護装置に関する。
子，電気機器に内蔵される半導体回路を過電圧や逆接続
から保護するための半導体回路の保護装置に関する。
【０００２】
【従来の技術】図７は従来のＣＭＯＳ回路の保護装置を
示し、電源電圧Ｖを抵抗Ｒにより分圧した電圧ＶA によ
り駆動されるＣＭＯＳ回路に対して、前記ＣＭＯＳ回路
の耐圧（定格電圧）に応じたツェナー電圧を有するツェ
ナーダイオードＺD を並列に接続した構成となってお
り、前記ＣＭＯＳ回路に加わる電圧ＶA が前記ＣＭＯＳ
回路の定格電圧に応じたツェナーダイオードＺD のツェ
ナー電圧に達すると、前記ツェナーダイオードＺD が動
作してその端子電圧がツェナー電圧に保持され、前記Ｃ
ＭＯＳ回路にそれ以上の電圧が加わらないようになって
いる。
示し、電源電圧Ｖを抵抗Ｒにより分圧した電圧ＶA によ
り駆動されるＣＭＯＳ回路に対して、前記ＣＭＯＳ回路
の耐圧（定格電圧）に応じたツェナー電圧を有するツェ
ナーダイオードＺD を並列に接続した構成となってお
り、前記ＣＭＯＳ回路に加わる電圧ＶA が前記ＣＭＯＳ
回路の定格電圧に応じたツェナーダイオードＺD のツェ
ナー電圧に達すると、前記ツェナーダイオードＺD が動
作してその端子電圧がツェナー電圧に保持され、前記Ｃ
ＭＯＳ回路にそれ以上の電圧が加わらないようになって
いる。
【０００３】
【発明が解決しようとする課題】しかしながら、前記従
来のＣＭＯＳ回路の保護装置では、電源電圧Ｖに対しＣ
ＭＯＳ回路と直列となる抵抗Ｒの抵抗値によって前記Ｃ
ＭＯＳ回路の駆動電圧ＶA を設定しているので、例え
ば、自動車に搭載された電子機器においてバッテリーの
過充電、電源回路の不良、或いは電源の故障等により異
常な過電圧が加わると、前記ツェナーダイオードＺD に
より保護されるものの、前記抵抗Ｒが小さい場合、前記
ツェナーダイオードＺD を流れる電流が大きくなり、電
流容量の大きなものを用いることが必要になり、サイ
ズ、コストの増大を招く。また、前記抵抗Ｒが大きい場
合、通常の使用時に前記抵抗Ｒを流れる電流による電圧
降下が大きくなり、前記ＣＭＯＳ回路が最低動作電圧以
下になることによる誤動作や、電源電圧を基準として信
号を出力する装置においては、供給される電圧Ｖと前記
ＣＭＯＳ回路の電源電圧ＶA との差が誤差要因となり、
大幅な精度低下が生じてしまう。
来のＣＭＯＳ回路の保護装置では、電源電圧Ｖに対しＣ
ＭＯＳ回路と直列となる抵抗Ｒの抵抗値によって前記Ｃ
ＭＯＳ回路の駆動電圧ＶA を設定しているので、例え
ば、自動車に搭載された電子機器においてバッテリーの
過充電、電源回路の不良、或いは電源の故障等により異
常な過電圧が加わると、前記ツェナーダイオードＺD に
より保護されるものの、前記抵抗Ｒが小さい場合、前記
ツェナーダイオードＺD を流れる電流が大きくなり、電
流容量の大きなものを用いることが必要になり、サイ
ズ、コストの増大を招く。また、前記抵抗Ｒが大きい場
合、通常の使用時に前記抵抗Ｒを流れる電流による電圧
降下が大きくなり、前記ＣＭＯＳ回路が最低動作電圧以
下になることによる誤動作や、電源電圧を基準として信
号を出力する装置においては、供給される電圧Ｖと前記
ＣＭＯＳ回路の電源電圧ＶA との差が誤差要因となり、
大幅な精度低下が生じてしまう。
【０００４】また、前記従来のＣＭＯＳ回路の保護装置
では、電源装置を誤って逆接続した場合にも、前記ＣＭ
ＯＳ回路を保護することができない問題がある。
では、電源装置を誤って逆接続した場合にも、前記ＣＭ
ＯＳ回路を保護することができない問題がある。
【０００５】本発明は前記したような問題に鑑みなされ
たものであり、それ故、本発明の目的は電源の故障によ
る異常な過電圧や逆接続に対して半導体回路を保護する
ことができると共に、過電圧保護のかからない通常の使
用時に電圧降下を小さくすることができる半導体回路の
保護装置を提供することにある。
たものであり、それ故、本発明の目的は電源の故障によ
る異常な過電圧や逆接続に対して半導体回路を保護する
ことができると共に、過電圧保護のかからない通常の使
用時に電圧降下を小さくすることができる半導体回路の
保護装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明による半導体回路
の保護装置おいては、定格電圧を有する半導体回路と、
前記半導体回路に接続された電源と、前記電源に接続さ
れ、前記半導体回路の定格電圧に応じたツェナー電圧を
有するツェナーダイオードと、前記半導体回路に電流が
流れるように、前記半導体回路と直列に接続された第１
のトランジスタと、制御電圧が前記ツェナー電圧により
クランプされるように、前記電源に接続された第２のト
ランジスタとを具備し、前記電源の電源電圧が前記ツェ
ナーダイオードの前記ツェナー電圧に達するまでは前記
電源電圧の変化に応じて前記第２のトランジスタを流れ
る電流、前記半導体回路に印加される電圧及び前記半導
体回路を流れる電流を変化させ、前記電源電圧が前記ツ
ェナー電圧に達し前記ツェナーダイオードの動作により
前記第２のトランジスタを流れる前記電流、前記半導体
回路に印加される前記電圧及び前記半導体回路を流れる
前記電流を一定に保持するようにしている。
の保護装置おいては、定格電圧を有する半導体回路と、
前記半導体回路に接続された電源と、前記電源に接続さ
れ、前記半導体回路の定格電圧に応じたツェナー電圧を
有するツェナーダイオードと、前記半導体回路に電流が
流れるように、前記半導体回路と直列に接続された第１
のトランジスタと、制御電圧が前記ツェナー電圧により
クランプされるように、前記電源に接続された第２のト
ランジスタとを具備し、前記電源の電源電圧が前記ツェ
ナーダイオードの前記ツェナー電圧に達するまでは前記
電源電圧の変化に応じて前記第２のトランジスタを流れ
る電流、前記半導体回路に印加される電圧及び前記半導
体回路を流れる電流を変化させ、前記電源電圧が前記ツ
ェナー電圧に達し前記ツェナーダイオードの動作により
前記第２のトランジスタを流れる前記電流、前記半導体
回路に印加される前記電圧及び前記半導体回路を流れる
前記電流を一定に保持するようにしている。
【０００７】
【発明の実施の形態】電源の電源電圧Ｖccに対して保護
すべきＣＭＯＳ回路のような半導体回路を接続し、前記
ＣＭＯＳ回路に電流が流れるように前記ＣＭＯＳ回路と
直列にバイポーラトランジスタを接続し、前記バイポー
ラトランジスタのベース・電源間にはＭＯＳトランジス
タと抵抗との直列回路が接続され、さらに、前記ＭＯＳ
トランジスタのゲートにはツェナーダイオードと抵抗と
の分圧比で決まる電圧が印加されるように構成され、前
記電源電圧Ｖccが前記ツェナーダイオードのツェナー電
圧ＶZ に達するまでは前記電源電圧Ｖccの変化に応じて
前記ＭＯＳトランジスタを流れる電流Ｉ´、前記ＣＭＯ
Ｓ回路に印加される電圧Ｖ及び前記ＣＭＯＳ回路を流れ
る電流Ｉを変化させ、前記電源電圧Ｖccが前記ツェナー
電圧ＶZ に達し前記ツェナーダイオードの動作により前
記ＭＯＳトランジスタを流れる前記電流Ｉ´、前記ＣＭ
ＯＳ回路に印加される前記電圧Ｖ及び前記ＣＭＯＳ回路
Ｉを流れる前記電流を一定に保持するようにしている。
すべきＣＭＯＳ回路のような半導体回路を接続し、前記
ＣＭＯＳ回路に電流が流れるように前記ＣＭＯＳ回路と
直列にバイポーラトランジスタを接続し、前記バイポー
ラトランジスタのベース・電源間にはＭＯＳトランジス
タと抵抗との直列回路が接続され、さらに、前記ＭＯＳ
トランジスタのゲートにはツェナーダイオードと抵抗と
の分圧比で決まる電圧が印加されるように構成され、前
記電源電圧Ｖccが前記ツェナーダイオードのツェナー電
圧ＶZ に達するまでは前記電源電圧Ｖccの変化に応じて
前記ＭＯＳトランジスタを流れる電流Ｉ´、前記ＣＭＯ
Ｓ回路に印加される電圧Ｖ及び前記ＣＭＯＳ回路を流れ
る電流Ｉを変化させ、前記電源電圧Ｖccが前記ツェナー
電圧ＶZ に達し前記ツェナーダイオードの動作により前
記ＭＯＳトランジスタを流れる前記電流Ｉ´、前記ＣＭ
ＯＳ回路に印加される前記電圧Ｖ及び前記ＣＭＯＳ回路
Ｉを流れる前記電流を一定に保持するようにしている。
【０００８】また、前記電源電圧Ｖccと接地間に前記Ｃ
ＭＯＳ回路と前記バイポーラトランジスタとの直列回路
を接続する代わりに、前記バイポーラトランジスタに前
記電源電圧Ｖccが印加されるように接続することもでき
る。
ＭＯＳ回路と前記バイポーラトランジスタとの直列回路
を接続する代わりに、前記バイポーラトランジスタに前
記電源電圧Ｖccが印加されるように接続することもでき
る。
【０００９】さらに、前記ＣＭＯＳ回路と並列に他のツ
ェナーダイオードを接続することにより前記ＣＭＯＳ回
路における電気的特性の固体差による消費電流のばらつ
きにより生じる電流を抑えることもできる。
ェナーダイオードを接続することにより前記ＣＭＯＳ回
路における電気的特性の固体差による消費電流のばらつ
きにより生じる電流を抑えることもできる。
【００１０】
【実施例】図１は本発明の第１実施例によるＣＭＯＳ回
路の保護装置を示し、電源から供給される電源電圧Ｖcc
にはＣＭＯＳ回路１０の＋側電源端子が接続され、前記
ＣＭＯＳ回路１０の−側電源端子はＮＰＮトランジスタ
Ｔr2のコレクタに接続されており、前記ＮＰＮトランジ
スタＴr2のエミッタは接地されている。
路の保護装置を示し、電源から供給される電源電圧Ｖcc
にはＣＭＯＳ回路１０の＋側電源端子が接続され、前記
ＣＭＯＳ回路１０の−側電源端子はＮＰＮトランジスタ
Ｔr2のコレクタに接続されており、前記ＮＰＮトランジ
スタＴr2のエミッタは接地されている。
【００１１】また、前記ＣＭＯＳ回路１０の＋側電源端
子にはツェナーダイオードＺD のカソードが接続され、
前記ツェナーダイオードＺD のアノードは抵抗Ｒ2 を介
して接地されている。
子にはツェナーダイオードＺD のカソードが接続され、
前記ツェナーダイオードＺD のアノードは抵抗Ｒ2 を介
して接地されている。
【００１２】さらに、前記ＣＭＯＳ回路１０の＋側電源
端子にはＰチャネルＭＯＳトランジスタＴr1のソースが
接続され、ドレインは抵抗Ｒ1 を介して前記ＮＰＮトラ
ンジスタＴr2のベースに接続されている。また、前記Ｐ
チャネルＭＯＳトランジスタＴr1のゲートは前記ツェナ
ーダイオードＺD と抵抗Ｒ2 との接続点に接続されてい
る。
端子にはＰチャネルＭＯＳトランジスタＴr1のソースが
接続され、ドレインは抵抗Ｒ1 を介して前記ＮＰＮトラ
ンジスタＴr2のベースに接続されている。また、前記Ｐ
チャネルＭＯＳトランジスタＴr1のゲートは前記ツェナ
ーダイオードＺD と抵抗Ｒ2 との接続点に接続されてい
る。
【００１３】即ち、前記電源電圧Ｖccに対して、前記Ｃ
ＭＯＳ回路１０の＋側電源端子と前記ツェナーダイオー
ドＺD の前記カソード及び前記ＰチャネルＭＯＳトラン
ジスタＴr1のソースが共通に接続され、接地ＧＮＤには
前記ＮＰＮトランジスタＴr2のエミッタと抵抗Ｒ2 が共
通に接続される。
ＭＯＳ回路１０の＋側電源端子と前記ツェナーダイオー
ドＺD の前記カソード及び前記ＰチャネルＭＯＳトラン
ジスタＴr1のソースが共通に接続され、接地ＧＮＤには
前記ＮＰＮトランジスタＴr2のエミッタと抵抗Ｒ2 が共
通に接続される。
【００１４】次に、前記ＣＭＯＳ回路の保護装置の動作
について説明する。図２は前記ＣＭＯＳ回路の保護装置
における回路動作を示す特性図であり、同図（Ａ）は前
記電源電圧Ｖccと前記ＰチャネルＭＯＳトランジスタＴ
r1から前記ＮＰＮトランジスタＴr2に流れ込む電流Ｉ′
との関係を示す図、同図（Ｂ）は前記電源電圧Ｖccと前
記ＣＭＯＳ回路１０から前記ＮＰＮトランジスタＴr2に
流れ込む電流Ｉとの関係を示す図、同図（Ｃ）は前記電
源電圧Ｖccと前記ＣＭＯＳ回路１０に対する印加電圧Ｖ
との関係を示す図である。
について説明する。図２は前記ＣＭＯＳ回路の保護装置
における回路動作を示す特性図であり、同図（Ａ）は前
記電源電圧Ｖccと前記ＰチャネルＭＯＳトランジスタＴ
r1から前記ＮＰＮトランジスタＴr2に流れ込む電流Ｉ′
との関係を示す図、同図（Ｂ）は前記電源電圧Ｖccと前
記ＣＭＯＳ回路１０から前記ＮＰＮトランジスタＴr2に
流れ込む電流Ｉとの関係を示す図、同図（Ｃ）は前記電
源電圧Ｖccと前記ＣＭＯＳ回路１０に対する印加電圧Ｖ
との関係を示す図である。
【００１５】図１から明らかなように、前記電源電圧Ｖ
ccは逆方向に接続された前記ツェナーダイオードＺD と
前記抵抗Ｒ2 に印加されているので、前記ＰチャネルＭ
ＯＳトランジスタＴr1のゲート・ソース間の電圧ＶG は
前記抵抗Ｒ2 との比で決まり前記ツェナーダイオードＺ
D に印加される電圧となる。
ccは逆方向に接続された前記ツェナーダイオードＺD と
前記抵抗Ｒ2 に印加されているので、前記ＰチャネルＭ
ＯＳトランジスタＴr1のゲート・ソース間の電圧ＶG は
前記抵抗Ｒ2 との比で決まり前記ツェナーダイオードＺ
D に印加される電圧となる。
【００１６】それ故、前記電源電圧Ｖccが前記ツェナー
ダイオードＺD の前記ツェナー電圧ＶZ より低い電圧に
ある範囲では、前記ツェナーダイオードＺD は動作しな
いが、前記ＰチャネルＭＯＳトランジスタＴr1は導通
し、前記ＮＰＮトランジスタＴr2のＶBEが拡散電位
（０．７Ｖ）以上となると、前記ＰチャネルＭＯＳトラ
ンジスタＴr1をとおして電流Ｉ´が流れる。前記電源電
圧Ｖccが前記ツェナー電圧ＶZ （＝ＶG ）に達すると、
前記ＰチャネルＭＯＳトランジスタＴr1のゲート・ソー
ス間電圧は一定となるので、図２（Ａ）に示したように
前記電流Ｉ´も一定となる。
ダイオードＺD の前記ツェナー電圧ＶZ より低い電圧に
ある範囲では、前記ツェナーダイオードＺD は動作しな
いが、前記ＰチャネルＭＯＳトランジスタＴr1は導通
し、前記ＮＰＮトランジスタＴr2のＶBEが拡散電位
（０．７Ｖ）以上となると、前記ＰチャネルＭＯＳトラ
ンジスタＴr1をとおして電流Ｉ´が流れる。前記電源電
圧Ｖccが前記ツェナー電圧ＶZ （＝ＶG ）に達すると、
前記ＰチャネルＭＯＳトランジスタＴr1のゲート・ソー
ス間電圧は一定となるので、図２（Ａ）に示したように
前記電流Ｉ´も一定となる。
【００１７】一方、前記したように、前記電源電圧Ｖcc
が前記ツェナー電圧ＶZ 以下では、前記電流Ｉ´が変化
する、即ち、ほぼ直線的に増加し、ＶBEつまり前記ＮＰ
ＮトランジスタＴr2のベース電流も変化するので、図２
（Ｂ）に示したように前記ＮＰＮトランジスタＴr2を流
れる電流Ｉも変化する。前記電源電圧Ｖccが前記ツェナ
ー電圧ＶZ 以上では、前記電流Ｉ´は一定の値となるの
で、前記電流Ｉも一定となる。
が前記ツェナー電圧ＶZ 以下では、前記電流Ｉ´が変化
する、即ち、ほぼ直線的に増加し、ＶBEつまり前記ＮＰ
ＮトランジスタＴr2のベース電流も変化するので、図２
（Ｂ）に示したように前記ＮＰＮトランジスタＴr2を流
れる電流Ｉも変化する。前記電源電圧Ｖccが前記ツェナ
ー電圧ＶZ 以上では、前記電流Ｉ´は一定の値となるの
で、前記電流Ｉも一定となる。
【００１８】なお、前記電流Ｉ´はＶccに対して前記Ｎ
ＰＮトランジスタＴr2のＶBEとＩ´・Ｒ1 との加算電圧
から立上がり、また、前記電流ＩはＶccに対して前記Ｎ
ＰＮトランジスタＴr2のＶCEから立上がる。
ＰＮトランジスタＴr2のＶBEとＩ´・Ｒ1 との加算電圧
から立上がり、また、前記電流ＩはＶccに対して前記Ｎ
ＰＮトランジスタＴr2のＶCEから立上がる。
【００１９】また、図２（Ｃ）に示したように前記ＣＭ
ＯＳ回路１０に印加される電圧Ｖは、同様に、前記電源
電圧Ｖccが前記ツェナー電圧ＶZ 以下では変化し、前記
ツェナー電圧ＶZ 以上では一定の値となる。
ＯＳ回路１０に印加される電圧Ｖは、同様に、前記電源
電圧Ｖccが前記ツェナー電圧ＶZ 以下では変化し、前記
ツェナー電圧ＶZ 以上では一定の値となる。
【００２０】したがって、前記電源電圧Ｖccが前記ツェ
ナ電圧ＶZ 以上の前記ＣＭＯＳ回路１０の定格電圧を上
回る異常な過電圧に上昇した場合でも、前記ＣＭＯＳ回
路１０に印加される電圧Ｖ及び電流Ｉは増加することな
く一定に維持され、破壊から保護されるようになる。
ナ電圧ＶZ 以上の前記ＣＭＯＳ回路１０の定格電圧を上
回る異常な過電圧に上昇した場合でも、前記ＣＭＯＳ回
路１０に印加される電圧Ｖ及び電流Ｉは増加することな
く一定に維持され、破壊から保護されるようになる。
【００２１】さらに、前記電源電圧Ｖccと接地ＧＮＤと
が誤って逆に接続されても、前記ＮＰＮトランジスタＴ
r2は遮断状態となり、また、逆電圧により流れる電流は
前記抵抗Ｒ2 と前記ツェナーダイオードＺD に流れ前記
ＮＰＮトランジスタＴr2と前記ＣＭＯＳ回路１０には流
れなく、前記ＣＭＯＳ回路１０には逆電圧や逆電流が加
わることはなく、破壊から保護されるようになる。
が誤って逆に接続されても、前記ＮＰＮトランジスタＴ
r2は遮断状態となり、また、逆電圧により流れる電流は
前記抵抗Ｒ2 と前記ツェナーダイオードＺD に流れ前記
ＮＰＮトランジスタＴr2と前記ＣＭＯＳ回路１０には流
れなく、前記ＣＭＯＳ回路１０には逆電圧や逆電流が加
わることはなく、破壊から保護されるようになる。
【００２２】また、前記電源電圧Ｖccが前記ツェナー電
圧ＶZ に到達しない範囲では、前記ＣＭＯＳ回路１０に
印加される電圧Ｖは前記電源電圧Ｖccに依存して変化す
るので、前記ＣＭＯＳ回路１０内部のアナログ回路部の
出力電圧を前記電源電圧Ｖccに略比例させることができ
る。
圧ＶZ に到達しない範囲では、前記ＣＭＯＳ回路１０に
印加される電圧Ｖは前記電源電圧Ｖccに依存して変化す
るので、前記ＣＭＯＳ回路１０内部のアナログ回路部の
出力電圧を前記電源電圧Ｖccに略比例させることができ
る。
【００２３】図３は本発明の第２実施例によるＣＭＯＳ
回路の保護装置を示す。前記第１実施例における前記Ｃ
ＭＯＳ回路の保護装置では、前記ＣＭＯＳ回路１０に直
列に接続された前記ＮＰＮトランジスタＴr2を前記ＣＭ
ＯＳ回路１０の下段に設け、前記ＣＭＯＳ回路１０の出
力電圧がＮＰＮトランジスタＴr2のコレクタ−エミッタ
間電圧ＶCEを含む電圧値として得られる回路構成とした
が、第２実施例におけるＣＭＯＳ回路の保護装置に示す
ように、前記ＣＭＯＳ回路１０に直列に接続されたトラ
ンジスタＴr2を前記ＣＭＯＳ回路１０の上段に設け、前
記ＣＭＯＳ回路１０の出力電圧が、前記トランジスタＴ
r2のコレクタ−エミッタ間電圧ＶCEを差し引いた電圧値
として得られる回路構成としている。
回路の保護装置を示す。前記第１実施例における前記Ｃ
ＭＯＳ回路の保護装置では、前記ＣＭＯＳ回路１０に直
列に接続された前記ＮＰＮトランジスタＴr2を前記ＣＭ
ＯＳ回路１０の下段に設け、前記ＣＭＯＳ回路１０の出
力電圧がＮＰＮトランジスタＴr2のコレクタ−エミッタ
間電圧ＶCEを含む電圧値として得られる回路構成とした
が、第２実施例におけるＣＭＯＳ回路の保護装置に示す
ように、前記ＣＭＯＳ回路１０に直列に接続されたトラ
ンジスタＴr2を前記ＣＭＯＳ回路１０の上段に設け、前
記ＣＭＯＳ回路１０の出力電圧が、前記トランジスタＴ
r2のコレクタ−エミッタ間電圧ＶCEを差し引いた電圧値
として得られる回路構成としている。
【００２４】図３に示すように、この実施例におけるＣ
ＭＯＳ回路の保護装置では、電源電圧Ｖccと接地ＧＮＤ
との間において、前記第１実施例における前記ＣＭＯＳ
回路の保護装置におけるツェナーダイオードＺD と抵抗
Ｒ2 との接続関係、及びＭＯＳトランジスタＴr1と抵抗
Ｒ1 との接続関係、及びＣＭＯＳ回路１０とトランジス
タＴr2との接続関係を、それぞれにおいて上位電位側と
下位電位側とで入れ替えて構成し、前記ＣＭＯＳ回路１
０における電流Ｉを一定に保持するトランジスタＴr2と
してＰＮＰトランジスタＴr2を用いている。
ＭＯＳ回路の保護装置では、電源電圧Ｖccと接地ＧＮＤ
との間において、前記第１実施例における前記ＣＭＯＳ
回路の保護装置におけるツェナーダイオードＺD と抵抗
Ｒ2 との接続関係、及びＭＯＳトランジスタＴr1と抵抗
Ｒ1 との接続関係、及びＣＭＯＳ回路１０とトランジス
タＴr2との接続関係を、それぞれにおいて上位電位側と
下位電位側とで入れ替えて構成し、前記ＣＭＯＳ回路１
０における電流Ｉを一定に保持するトランジスタＴr2と
してＰＮＰトランジスタＴr2を用いている。
【００２５】それ故、前記電源電圧Ｖccが前記ツェナー
電圧ＶZ 以下の状態では、前記電源電圧Ｖccの上昇に応
じて、前記ＰＮＰトランジスタＴr2のベースからＮチャ
ネルＭＯＳトランジスタＴr1に流入する電流Ｉ′及び前
記ＰＮＰトランジスタＴr2のコレクタから前記ＣＭＯＳ
回路１０に流れる電流Ｉも増加し、前記ＣＭＯＳ回路１
０に印加される電圧Ｖは前記電源電圧Ｖccに依存して変
化するようになり、前記電源電圧Ｖccが前記ツェナー電
圧ＶZ を越えると、それらは一定となって、図２（Ａ）
乃至（Ｃ）と同様な特性となり、前記第１実施例と同様
な作用効果が得られる。
電圧ＶZ 以下の状態では、前記電源電圧Ｖccの上昇に応
じて、前記ＰＮＰトランジスタＴr2のベースからＮチャ
ネルＭＯＳトランジスタＴr1に流入する電流Ｉ′及び前
記ＰＮＰトランジスタＴr2のコレクタから前記ＣＭＯＳ
回路１０に流れる電流Ｉも増加し、前記ＣＭＯＳ回路１
０に印加される電圧Ｖは前記電源電圧Ｖccに依存して変
化するようになり、前記電源電圧Ｖccが前記ツェナー電
圧ＶZ を越えると、それらは一定となって、図２（Ａ）
乃至（Ｃ）と同様な特性となり、前記第１実施例と同様
な作用効果が得られる。
【００２６】図４は本発明の第３実施例によるＣＭＯＳ
回路の保護装置を示し、このＣＭＯＳ回路の保護装置で
は、図１で示した第１実施例における前記ＣＭＯＳ回路
の保護装置に対して、さらに、前記ＣＭＯＳ回路１０に
並列接続した第２のツェナーダイオードＺD2を設けてい
る。
回路の保護装置を示し、このＣＭＯＳ回路の保護装置で
は、図１で示した第１実施例における前記ＣＭＯＳ回路
の保護装置に対して、さらに、前記ＣＭＯＳ回路１０に
並列接続した第２のツェナーダイオードＺD2を設けてい
る。
【００２７】即ち、この実施例においては、第１のツェ
ナーダイオードＺD1がツェナー電圧ＶZ に達して動作す
ることにより、ＰチャネルＭＯＳトランジスタＴr1のゲ
ート電圧ＶG がツェナー電圧ＶZ にクランプされ、前記
ＰチャネルＭＯＳトランジスタＴr1及びＮＰＮトランジ
スタＴr2が飽和して、前記ＣＭＯＳ回路１０における電
圧Ｖ，電流Ｉを一定に保持する第１の保護機能と共に、
第２のツェナーダイオードＺD2がツェナー電圧ＶZ に達
して動作することにより、前記ＣＭＯＳ回路１０におけ
る電圧Ｖ，電流Ｉを一定に維持する第２の保護機能とを
合わせ持つ構成としている。
ナーダイオードＺD1がツェナー電圧ＶZ に達して動作す
ることにより、ＰチャネルＭＯＳトランジスタＴr1のゲ
ート電圧ＶG がツェナー電圧ＶZ にクランプされ、前記
ＰチャネルＭＯＳトランジスタＴr1及びＮＰＮトランジ
スタＴr2が飽和して、前記ＣＭＯＳ回路１０における電
圧Ｖ，電流Ｉを一定に保持する第１の保護機能と共に、
第２のツェナーダイオードＺD2がツェナー電圧ＶZ に達
して動作することにより、前記ＣＭＯＳ回路１０におけ
る電圧Ｖ，電流Ｉを一定に維持する第２の保護機能とを
合わせ持つ構成としている。
【００２８】図５は前記第３実施例における前記ＣＭＯ
Ｓ回路の保護装置の回路動作を示す特性図であり、同図
（Ａ）は前記電源電圧Ｖccと前記ＰチャネルＭＯＳトラ
ンジスタＴr1から前記ＮＰＮトランジスタＴr2に流れ込
む電流Ｉ′との関係を示す図、同図（Ｂ）は前記ＣＭＯ
Ｓ回路１０の消費電流にばらつきがある場合の前記電源
電圧Ｖccと前記ＣＭＯＳ回路１０から前記ＮＰＮトラン
ジスタＴr2に流れ込む電流Ｉとの関係を第２のツェナー
ダイオードＺD2の有無で対比して示す図、同図（Ｃ）は
前記電源電圧Ｖccと前記ＣＭＯＳ回路１０に印加される
電圧Ｖとの関係を示す図である。
Ｓ回路の保護装置の回路動作を示す特性図であり、同図
（Ａ）は前記電源電圧Ｖccと前記ＰチャネルＭＯＳトラ
ンジスタＴr1から前記ＮＰＮトランジスタＴr2に流れ込
む電流Ｉ′との関係を示す図、同図（Ｂ）は前記ＣＭＯ
Ｓ回路１０の消費電流にばらつきがある場合の前記電源
電圧Ｖccと前記ＣＭＯＳ回路１０から前記ＮＰＮトラン
ジスタＴr2に流れ込む電流Ｉとの関係を第２のツェナー
ダイオードＺD2の有無で対比して示す図、同図（Ｃ）は
前記電源電圧Ｖccと前記ＣＭＯＳ回路１０に印加される
電圧Ｖとの関係を示す図である。
【００２９】即ち、例えば、前記ＣＭＯＳ回路１０にお
ける電気的特性の固体差により、消費電流にばらつきが
ある場合、前記電源電圧Ｖccが前記ツェナー電圧ＶZ に
達して前記第１のツェナーダイオードＺD1が動作し、前
記ＰチャネルＭＯＳトランジスタＴr1の前記ゲート電圧
ＶG がクランプされて前記ＰチャネルＭＯＳトランジス
タＴr1が飽和しても、図５（Ｂ）のａで示すように、前
記第２のツェナーダイオードＺD2がなく、前記ＮＰＮト
ランジスタＴr2のコレクタ電流が飽和しないと、前記Ｃ
ＭＯＳ回路１０における電流Ｉは前記電源電圧Ｖccが前
記ツェナー電圧ＶZ を越えても前記ＮＰＮトランジスタ
Ｔr2のコレクタ電流が飽和するまで増加してしまう。
ける電気的特性の固体差により、消費電流にばらつきが
ある場合、前記電源電圧Ｖccが前記ツェナー電圧ＶZ に
達して前記第１のツェナーダイオードＺD1が動作し、前
記ＰチャネルＭＯＳトランジスタＴr1の前記ゲート電圧
ＶG がクランプされて前記ＰチャネルＭＯＳトランジス
タＴr1が飽和しても、図５（Ｂ）のａで示すように、前
記第２のツェナーダイオードＺD2がなく、前記ＮＰＮト
ランジスタＴr2のコレクタ電流が飽和しないと、前記Ｃ
ＭＯＳ回路１０における電流Ｉは前記電源電圧Ｖccが前
記ツェナー電圧ＶZ を越えても前記ＮＰＮトランジスタ
Ｔr2のコレクタ電流が飽和するまで増加してしまう。
【００３０】このような場合に、前記ＣＭＯＳ回路１０
に並列接続した前記第２のツェナーダイオードＺD2が設
けられていると、前記電源電圧Ｖccが前記ツェナー電圧
ＶZに達して動作した際には、前記ＮＰＮトランジスタ
Ｔr2のコレクタ電流が飽和するまで前記電流Ｉが流れ、
前記ＣＭＯＳ回路１０における電圧Ｖは確実に前記ツェ
ナー電圧ＶZ で保持され、過電圧から保護されるように
なる。
に並列接続した前記第２のツェナーダイオードＺD2が設
けられていると、前記電源電圧Ｖccが前記ツェナー電圧
ＶZに達して動作した際には、前記ＮＰＮトランジスタ
Ｔr2のコレクタ電流が飽和するまで前記電流Ｉが流れ、
前記ＣＭＯＳ回路１０における電圧Ｖは確実に前記ツェ
ナー電圧ＶZ で保持され、過電圧から保護されるように
なる。
【００３１】したがって、この第３実施例における前記
ＣＭＯＳ回路の保護装置によれば、前記電源電圧Ｖccが
前記ツェナー電圧ＶZ に達しない範囲では、前記ＣＭＯ
Ｓ回路１０に印加される電圧Ｖは前記電源電圧Ｖccに依
存して変化するので、前記ＣＭＯＳ回路１０内部のアナ
ログ回路部の出力電圧を、電源電圧Ｖccに略比例させる
ことができる。しかも、前記ＣＭＯＳ回路１０の消費電
流に固体差によるばらつきがある場合で、前記電源電圧
Ｖccが前記ツェナー電圧ＶZ に達した際に、前記第１の
ツェナーダイオードＺD1が動作して前記ＰチャネルＭＯ
ＳトランジスタＴr1が飽和したにも拘らず、前記ＮＰＮ
トランジスタＴr2のコレクタ電流が飽和しない状態とな
っても、前記第２のツェナーダイオードＺD2が前記ツェ
ナー電圧ＶZ で動作することにより、前記ＣＭＯＳ回路
１０における電流Ｉ及び印加電圧Ｖは、それ以上Ｖccが
上昇しても一定に維持され、破壊から保護することがで
きる。さらに、前記電源電圧Ｖccが逆接続された場合で
も、前記ＣＭＯＳ回路１０への電源供給は前記ＮＰＮト
ランジスタＴr2により遮断され、また、逆電圧により流
れる電流は前記抵抗Ｒ2 と前記ツェナーダイオードＺD1
に流れ前記ＮＰＮトランジスタＴr2と前記ＣＭＯＳ回路
１０には流れなく、前記ＣＭＯＳ回路１０には逆電圧や
逆電流が加わることはなく、破壊から保護されるように
なる。
ＣＭＯＳ回路の保護装置によれば、前記電源電圧Ｖccが
前記ツェナー電圧ＶZ に達しない範囲では、前記ＣＭＯ
Ｓ回路１０に印加される電圧Ｖは前記電源電圧Ｖccに依
存して変化するので、前記ＣＭＯＳ回路１０内部のアナ
ログ回路部の出力電圧を、電源電圧Ｖccに略比例させる
ことができる。しかも、前記ＣＭＯＳ回路１０の消費電
流に固体差によるばらつきがある場合で、前記電源電圧
Ｖccが前記ツェナー電圧ＶZ に達した際に、前記第１の
ツェナーダイオードＺD1が動作して前記ＰチャネルＭＯ
ＳトランジスタＴr1が飽和したにも拘らず、前記ＮＰＮ
トランジスタＴr2のコレクタ電流が飽和しない状態とな
っても、前記第２のツェナーダイオードＺD2が前記ツェ
ナー電圧ＶZ で動作することにより、前記ＣＭＯＳ回路
１０における電流Ｉ及び印加電圧Ｖは、それ以上Ｖccが
上昇しても一定に維持され、破壊から保護することがで
きる。さらに、前記電源電圧Ｖccが逆接続された場合で
も、前記ＣＭＯＳ回路１０への電源供給は前記ＮＰＮト
ランジスタＴr2により遮断され、また、逆電圧により流
れる電流は前記抵抗Ｒ2 と前記ツェナーダイオードＺD1
に流れ前記ＮＰＮトランジスタＴr2と前記ＣＭＯＳ回路
１０には流れなく、前記ＣＭＯＳ回路１０には逆電圧や
逆電流が加わることはなく、破壊から保護されるように
なる。
【００３２】図６は本発明の第４実施例によるＣＭＯＳ
回路の保護装置を示し、電源電圧Ｖccと接地ＧＮＤとの
間において、前記第３実施例の前記ＣＭＯＳ回路の保護
装置における第１のツェナーダイオードＺD1と抵抗Ｒ2
との接続関係、及びＭＯＳトランジスタＴr1と抵抗Ｒ1
との接続関係、及びＣＭＯＳ回路１０，第２のツェナー
ダイオードＺD2の並列接続部とトランジスタＴr2との接
続関係を、それぞれにおいて上位電位側と下位電位側と
で入れ替えて構成し、前記ＣＭＯＳ回路１０における電
流Ｉを一定に保持するトランジスタＴr2としてＰＮＰト
ランジスタＴr2を用いている。
回路の保護装置を示し、電源電圧Ｖccと接地ＧＮＤとの
間において、前記第３実施例の前記ＣＭＯＳ回路の保護
装置における第１のツェナーダイオードＺD1と抵抗Ｒ2
との接続関係、及びＭＯＳトランジスタＴr1と抵抗Ｒ1
との接続関係、及びＣＭＯＳ回路１０，第２のツェナー
ダイオードＺD2の並列接続部とトランジスタＴr2との接
続関係を、それぞれにおいて上位電位側と下位電位側と
で入れ替えて構成し、前記ＣＭＯＳ回路１０における電
流Ｉを一定に保持するトランジスタＴr2としてＰＮＰト
ランジスタＴr2を用いている。
【００３３】それ故、前記電源電圧Ｖccが前記ツェナー
電圧ＶZ 以下の状態では、前記電源電圧Ｖccの上昇に応
じて、前記ＰＮＰトランジスタＴr2のベースからＮチャ
ネルＭＯＳトランジスタＴr1に流入する電流Ｉ′及び前
記ＰＮＰトランジスタＴr2のコレクタから前記ＣＭＯＳ
回路１０に流入する電流Ｉも増加し、前記ＣＭＯＳ回路
１０に印加される電圧Ｖは前記電源電圧Ｖccに依存して
変化するようになる。よって、前記ＣＭＯＳ回路１０内
部のアナログ回路部の出力電圧を、前記電源電圧Ｖccに
略比例させることができる。
電圧ＶZ 以下の状態では、前記電源電圧Ｖccの上昇に応
じて、前記ＰＮＰトランジスタＴr2のベースからＮチャ
ネルＭＯＳトランジスタＴr1に流入する電流Ｉ′及び前
記ＰＮＰトランジスタＴr2のコレクタから前記ＣＭＯＳ
回路１０に流入する電流Ｉも増加し、前記ＣＭＯＳ回路
１０に印加される電圧Ｖは前記電源電圧Ｖccに依存して
変化するようになる。よって、前記ＣＭＯＳ回路１０内
部のアナログ回路部の出力電圧を、前記電源電圧Ｖccに
略比例させることができる。
【００３４】また、前記電源電圧Ｖccがツェナー電圧Ｖ
Z に達し、前記第１のツェナーダイオードＺD1の動作に
より前記ＮチャネルＭＯＳトランジスタＴr1が飽和した
際に、前記ＣＭＯＳ回路１０の消費電流に固体差による
ばらつきにより前記ＰＮＰトランジスタＴr2のコレクタ
電流が飽和せず、さらなる前記電源電圧Ｖccの上昇によ
り前記ＣＭＯＳ回路１０に流れる電流Ｉが上昇しようと
しても、前記ツェナー電圧ＶZ により保持され、前記Ｐ
ＮＰトランジスタＴr2のコレクタ電流が飽和するまで前
記電流Ｉが流れ、前記ＣＭＯＳ回路１０における電流Ｉ
及び印加電圧Ｖは、それ以上Ｖccが上昇しても一定に維
持され、破壊から保護されるようになる。しかも、電源
電圧Ｖccが逆接続された場合には、前記ＰＮＰトランジ
スタＴr2がオフすることにより前記ＣＭＯＳ回路１０へ
の電源供給が遮断され、また、逆電圧により流れる電流
は前記抵抗Ｒ2 と前記ツェナーダイオードＺD1に流れ前
記ＰＮＰトランジスタＴr2と前記ＣＭＯＳ回路１０には
流れなく、破壊から保護されるようになる。
Z に達し、前記第１のツェナーダイオードＺD1の動作に
より前記ＮチャネルＭＯＳトランジスタＴr1が飽和した
際に、前記ＣＭＯＳ回路１０の消費電流に固体差による
ばらつきにより前記ＰＮＰトランジスタＴr2のコレクタ
電流が飽和せず、さらなる前記電源電圧Ｖccの上昇によ
り前記ＣＭＯＳ回路１０に流れる電流Ｉが上昇しようと
しても、前記ツェナー電圧ＶZ により保持され、前記Ｐ
ＮＰトランジスタＴr2のコレクタ電流が飽和するまで前
記電流Ｉが流れ、前記ＣＭＯＳ回路１０における電流Ｉ
及び印加電圧Ｖは、それ以上Ｖccが上昇しても一定に維
持され、破壊から保護されるようになる。しかも、電源
電圧Ｖccが逆接続された場合には、前記ＰＮＰトランジ
スタＴr2がオフすることにより前記ＣＭＯＳ回路１０へ
の電源供給が遮断され、また、逆電圧により流れる電流
は前記抵抗Ｒ2 と前記ツェナーダイオードＺD1に流れ前
記ＰＮＰトランジスタＴr2と前記ＣＭＯＳ回路１０には
流れなく、破壊から保護されるようになる。
【００３５】なお、前記第１乃至第４実施例において、
電源異常による過電圧や逆接続による破壊防止の保護対
象となる半導体回路として、ＣＭＯＳ回路１０を実施例
として示し説明したが、この電源異常からの保護対象と
なる半導体回路はＣＭＯＳ回路１０に限定されるもので
なく、定格電圧を有するあらゆる半導体回路に適用する
ことができる。
電源異常による過電圧や逆接続による破壊防止の保護対
象となる半導体回路として、ＣＭＯＳ回路１０を実施例
として示し説明したが、この電源異常からの保護対象と
なる半導体回路はＣＭＯＳ回路１０に限定されるもので
なく、定格電圧を有するあらゆる半導体回路に適用する
ことができる。
【００３６】
【発明の効果】本発明によれば、電源の電源電圧Ｖccに
対して保護すべきＣＭＯＳ回路のような半導体回路を接
続し、前記ＣＭＯＳ回路に電流が流れるように前記ＣＭ
ＯＳ回路と直列にバイポーラトランジスタを接続し、前
記バイポーラトランジスタのベース・電源間にはＭＯＳ
トランジスタと抵抗との直列回路が接続され、さらに、
前記ＭＯＳトランジスタのゲートにはツェナーダイオー
ドと抵抗との分圧比で決まる電圧が印加されるように構
成され、電源電圧Ｖccが前記ツェナーダイオードのツェ
ナー電圧ＶZ に達するまでは前記電源電圧Ｖccの増加に
応じて前記ＭＯＳトランジスタを流れる電流Ｉ´、前記
ＣＭＯＳ回路に印加される電圧Ｖ及び前記ＣＭＯＳ回路
を流れる電流Ｉを増加させ、前記電源電圧Ｖccが前記ツ
ェナー電圧ＶZ に達し前記ツェナーダイオードの動作に
より前記ＭＯＳトランジスタを流れる前記電流Ｉ´、前
記ＣＭＯＳ回路に印加される前記電圧Ｖ及び前記ＣＭＯ
Ｓ回路Ｉを流れる前記電流を一定に保持するようにして
いる。
対して保護すべきＣＭＯＳ回路のような半導体回路を接
続し、前記ＣＭＯＳ回路に電流が流れるように前記ＣＭ
ＯＳ回路と直列にバイポーラトランジスタを接続し、前
記バイポーラトランジスタのベース・電源間にはＭＯＳ
トランジスタと抵抗との直列回路が接続され、さらに、
前記ＭＯＳトランジスタのゲートにはツェナーダイオー
ドと抵抗との分圧比で決まる電圧が印加されるように構
成され、電源電圧Ｖccが前記ツェナーダイオードのツェ
ナー電圧ＶZ に達するまでは前記電源電圧Ｖccの増加に
応じて前記ＭＯＳトランジスタを流れる電流Ｉ´、前記
ＣＭＯＳ回路に印加される電圧Ｖ及び前記ＣＭＯＳ回路
を流れる電流Ｉを増加させ、前記電源電圧Ｖccが前記ツ
ェナー電圧ＶZ に達し前記ツェナーダイオードの動作に
より前記ＭＯＳトランジスタを流れる前記電流Ｉ´、前
記ＣＭＯＳ回路に印加される前記電圧Ｖ及び前記ＣＭＯ
Ｓ回路Ｉを流れる前記電流を一定に保持するようにして
いる。
【００３７】それ故、電源の故障による異常な過電圧や
逆接続に対して前記ＣＭＯＳ回路を保護することがで
き、また、前記電源電圧Ｖccが前記ツェナ電圧ＶZ に到
達しない範囲では、前記ＣＭＯＳ回路１０に印加される
電圧Ｖは該電源電圧Ｖccに依存して変化するので、前記
ＣＭＯＳ回路１０内部のアナログ回路部の出力電圧を前
記電源電圧Ｖccに略比例させることができる。
逆接続に対して前記ＣＭＯＳ回路を保護することがで
き、また、前記電源電圧Ｖccが前記ツェナ電圧ＶZ に到
達しない範囲では、前記ＣＭＯＳ回路１０に印加される
電圧Ｖは該電源電圧Ｖccに依存して変化するので、前記
ＣＭＯＳ回路１０内部のアナログ回路部の出力電圧を前
記電源電圧Ｖccに略比例させることができる。
【図１】本発明の第１実施例によるＣＭＯＳ回路の保護
装置を示す回路図である。
装置を示す回路図である。
【図２】前記第１実施例における前記ＣＭＯＳ回路の保
護装置の回路動作を示す図である。
護装置の回路動作を示す図である。
【図３】本発明の第２実施例によるＣＭＯＳ回路の保護
装置を示す回路図である。
装置を示す回路図である。
【図４】本発明の第３実施例によるＣＭＯＳ回路の保護
装置を示す回路図である。
装置を示す回路図である。
【図５】前記第３実施例における前記ＣＭＯＳ回路の保
護装置の回路動作を示す図である。
護装置の回路動作を示す図である。
【図６】本発明の第４実施例によるＣＭＯＳ回路の保護
装置を示す回路図である。
装置を示す回路図である。
【図７】従来のＣＭＯＳ回路の保護装置を示す回路図で
ある。
ある。
１０…ＣＭＯＳ回路、ＺD …ツェナーダイオード、ＺD1
…第１のツェナーダイオード、ＺD2…第２のツェナーダ
イオード、Ｔr1…ＭＯＳトランジスタ、Ｔr2…バイポー
ラトランジスタ、Ｖcc…電源電圧、ＧＮＤ…接地
…第１のツェナーダイオード、ＺD2…第２のツェナーダ
イオード、Ｔr1…ＭＯＳトランジスタ、Ｔr2…バイポー
ラトランジスタ、Ｖcc…電源電圧、ＧＮＤ…接地
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 19/00
Claims (3)
- 【請求項１】 定格電圧を有する半導体回路と、 前記半導体回路に接続された電源と、 前記電源に接続され、前記半導体回路の定格電圧に応じ
たツェナー電圧を有するツェナーダイオードと、 前記半導体回路に電流が流れるように、前記半導体回路
と直列に接続された第１のトランジスタと、 制御電圧が前記ツェナー電圧によりクランプされるよう
に、前記電源に接続された第２のトランジスタとを具備
し、 前記電源の電源電圧が前記ツェナーダイオードの前記ツ
ェナー電圧に達するまでは前記電源電圧の変化に応じて
前記第２のトランジスタを流れる電流、前記半導体回路
に印加される電圧及び前記半導体回路を流れる電流を変
化させ、前記電源電圧が前記ツェナー電圧に達し前記ツ
ェナーダイオードの動作により前記第２のトランジスタ
を流れる前記電流、前記半導体回路に印加される前記電
圧及び前記半導体回路を流れる前記電流を一定に保持す
ることを特徴とする半導体回路の保護装置。 - 【請求項２】 別個のツェナーダイオードが前記半導体
回路と並列に接続されることを特徴とする請求項１記載
の半導体回路の保護装置。 - 【請求項３】 前記第１のトランジスタがバイポーラト
ランジスタであり、前記第２のトランジスタがＭＯＳト
ランジスタであることを特徴とする請求項１記載の半導
体回路の保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9287623A JPH11113169A (ja) | 1997-10-06 | 1997-10-06 | 半導体回路の保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9287623A JPH11113169A (ja) | 1997-10-06 | 1997-10-06 | 半導体回路の保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11113169A true JPH11113169A (ja) | 1999-04-23 |
Family
ID=17719657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9287623A Pending JPH11113169A (ja) | 1997-10-06 | 1997-10-06 | 半導体回路の保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11113169A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020077327A (ko) * | 2002-09-19 | 2002-10-11 | 김창선 | 과부하 방지용 단락회로 |
| JP2008235625A (ja) * | 2007-03-22 | 2008-10-02 | Seiko Epson Corp | 半導体集積回路 |
| KR100956717B1 (ko) | 2002-04-09 | 2010-05-06 | 후지 덴키 시스템즈 가부시키가이샤 | 과전압 보호 회로 |
| JP2012238693A (ja) * | 2011-05-11 | 2012-12-06 | Renesas Electronics Corp | 保護回路 |
| JP2014050032A (ja) * | 2012-09-03 | 2014-03-17 | Denso Corp | 半導体装置 |
| CN103648070A (zh) * | 2013-12-21 | 2014-03-19 | 哈尔滨固泰电子有限责任公司 | 无触点电子喇叭用mos管做防反接电路及防反接方法 |
| JP2014086580A (ja) * | 2012-10-24 | 2014-05-12 | Toshiba Corp | 保護回路 |
-
1997
- 1997-10-06 JP JP9287623A patent/JPH11113169A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100956717B1 (ko) | 2002-04-09 | 2010-05-06 | 후지 덴키 시스템즈 가부시키가이샤 | 과전압 보호 회로 |
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