CN111668208B - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，例如具有：外部端子、输出元件、对所述外部端子中负电压的产生进行检测的检测元件、在所述检测元件检测出所述负电压的产生时强制性使所述输出元件截止的截止电路。

Description

半导体装置
本申请以下述的日本申请为基础，其内容在本申请说明书中通过参照而被引用。
(1)日本特愿2019-041792(申请日：2019年3月7日)
(2)日本特愿2019-041796(申请日：2019年3月7日)
(3)日本特愿2019-041798(申请日：2019年3月7日)
技术领域
本说明书中公开的发明涉及半导体装置。
背景技术
以往，在半导体装置的动作中，有时因来自装置外部的施加电流、或者因线圈或布线等的电感成分等原因，而在半导体装置的外部端子产生负电压。
另外，作为与上述相关的现有技术的一例，可以列举日本特开2015-29251号公报。
有时在半导体装置的外部端子产生负电压时，装置内部的寄生元件进行动作。该寄生元件是没有列入到原本的电路动作的元件。因此，成为引起不同于原本电路动作的出乎意料的误动作的原因，进而，可能导致搭载了半导体装置的组的误动作或损坏。
另外，难以预测寄生元件形成于装置内部的何处，即使对芯片布局或电路下工夫，消除寄生元件的形成本身也绝非易事。
发明内容
鉴于本申请的发明者发现的上述课题，本说明书中公开的发明的目的在于，提供一种半导体装置，可以防止寄生元件导致的误动作。
例如，本说明书中公开的半导体装置，其具有：外部端子；输出元件；检测元件，其对所述外部端子中负电压的产生进行检测；以及截止电路，其在所述检测元件检测出所述负电压的产生时强制性使所述输出元件截止。
此外，例如，本说明书中公开的半导体装置，其具有：外部端子；输出元件；第1半导体区域，其与所述外部端子连接；第2半导体区域，其形成内部电路；第3半导体区域，其形成为比所述第2半导体区域靠近所述第1半导体区域；以及截止电路，其在伴随在所述第1半导体区域与所述第3半导体区域之间的寄生元件导通时强制性使所述输出元件截止。
此外，例如，本说明书中公开的半导体装置，其具有：所述半导体装置具有：外部端子；输出元件；寄生要因元件；第1元件，在第1元件自身与所述寄生要因元件之间伴随有寄生元件，该寄生元件在所述外部端子上产生负电压时进行动作以使所述输出元件导通；以及第2元件，在第2元件自身与所述寄生要因元件之间伴随有寄生元件，该寄生元件在所述外部端子上产生负电压时进行动作以使所述输出元件截止，所述第2元件的至少一个形成为比所述第1元件靠近所述寄生要因元件。
此外，例如，本说明书中公开是半导体装置具有：外部端子；寄生要因元件；第1元件，在第1元件自身与所述寄生要因元件之间伴随有寄生元件，该寄生元件在所述外部端子上产生负电压时进行动作使得阻碍功能安全；以及第2元件，在第2元件自身与所述寄生要因元件之间伴随有寄生元件，该寄生元件在所述外部端子上产生负电压时进行动作使得有助于功能安全，所述第2元件的至少一个形成为比所述第1元件靠近所述寄生要因元件。
另外，关于本发明的其他的特征、要素、步骤、优点以及特性，将通过下文中所继续的最佳方式的详细说明以及与其相关的附图而进一步明确。
附图说明
图1是表示半导体装置的比较例的图。
图2是表示半导体装置的纵截面的图。
图3是表示比较例中负电压产生时的动作的图。
图4是表示半导体装置的第1实施方式的图。
图5是表示第1实施方式中负电压产生时的动作的图。
图6是表示半导体装置的第2实施方式的图。
图7是表示第2实施方式中负电压产生时的动作的图。
图8是表示半导体装置的第3实施方式的图。
图9是表示半导体装置的第4实施方式的图。
图10是表示半导体装置的平面布局以及纵截面的图。
图11是表示第4实施方式中负电压产生时的动作的图。
图12是表示半导体装置的第5实施方式的图。
图13是表示半导体装置的第6实施方式的图。
图14是表示半导体装置的第7实施方式的图。
图15是表示第7实施方式中的平面布局以及纵截面的图。
图16是表示第7实施方式中负电压产生时的动作的图。
图17是表示半导体装置的第8实施方式的图。
图18是表示第8实施方式中的平面布局的一变形例的图。
图19是表示半导体装置的第9实施方式的图。
图20是表示半导体装置的第10实施方式的图。
图21是表示第10实施方式中的平面布局以及纵截面的图。
图22是表示半导体装置的第11实施方式的图。
具体实施方式
＜半导体装置(比较例)＞
首先，在说明半导体装置的新实施方式之前、针对与其比较的比较例简单地进行说明。
图1是表示半导体装置的比较例的图。本比较例的半导体装置100是从输入电压VIN生成输出电压VOUT的LDO[low drop out]调节器IC，具有：P沟道型MOS[metal oxidesemiconductor]场效应晶体管M1、电阻R1以及R2、运算放大器AMP、齐纳二极管D1、过电流保护电路OCP、过热保护电路TSD、以及外部端子T1(＝输出端子)。当然，半导体装置100也可以具有其他构成要素。
晶体管M1的源极与输入电压VIN的输入端连接。晶体管M1的漏极与外部端子T1(＝输出电压VOUT以及输出电流IOUT各自的输出端)连接。晶体管M1的栅极与运算放大器AMP的输出端(＝栅极信号G1的施加端)连接。这样，晶体管M1连接在输入电压VIN的输入端与输出电压VOUT的输出端之间，作为根据从运算放大器AMP施加的栅极信号G1来连续控制其导通电阻值(进而，导通度)的输出元件发挥功能。
电阻R1以及R2在输出电压VOUT的输出端(＝外部端子T1)与接地端(＝基准电位端)之间串联连接，作为电阻分压电路发挥功能，该电阻分压电路从相互间的连接节点输出对输出电压VOUT进行分压而得的反馈电压Vfb(＝VOUT×{R2/(R1+R2)})。另外，在将输出电压VOUT直接作为反馈电压Vfb输入到运算放大器AMP时，可以舍弃电阻R1以及R2。
运算放大器AMP作为输出驱动部发挥功能，所述输出驱动部连续控制晶体管M1的栅极信号G1，以使输入到非反相输入端(+)的反馈电压Vfb、与输入到反相输入端(-)的规定的参考电压Vref一致(imaginary short，虚短路)。
例如，Vfb＜Vref时，下拉栅极信号G1而降低晶体管M1的导通电阻值(＝提高晶体管M1的导通度)，由此，可以提升输出电压VOUT(进而，反馈电压Vfb)。反之，Vfb＞Vref时，提升栅极信号G1而升高晶体管M1的导通电阻值(＝降低晶体管M1的导通度)，由此，可以下拉输出电压VOUT(进而，反馈电压Vfb)。
这样，通过使用了运算放大器AMP的输出反馈控制，可以将输出电压VOUT与其目标值(＝Vref×{(R1+R2)/R2})相符。
齐纳二极管D1的阴极与输出电压VOUT的输出端(＝外部端子T1)连接。齐纳二极管D1的阳极与接地端连接。另外，齐纳二极管D1作为保护外部端子T1以免静电放电(ESD[electro-static discharge])的静电保护元件发挥功能。因此，希望齐纳二极管D1设置于外部端子T1的附近。
过电流保护电路OCP对运算放大器AMP进行控制，使得在流经晶体管M1的输入电流IIN比过电流保护值IOCP大时强制性提升栅极信号G1来关闭晶体管M1。因此，只要过电流保护电路OCP正确地进行动作，就可以将输入电流IIN限制在过电流保护值IOCP以下。
过热保护电路TSD对运算放大器AMP进行控制，使得在半导体装置100的结点(junction)温度Tj比过热保护值Ttsd高时强制性提升栅极信号G1来关闭晶体管M1。因此，只要过热保护电路TSD正确地进行动作，就可以将半导体装置100的结点温度Tj限制在过热保护值Ttsd以下。
但是，在半导体装置100中，在其设备结构上伴随有：没有列入到原本的电路动作的寄生元件(例如是npn型双极晶体管Q0，以下称为寄生晶体管Q0)。
依据本图来进行描述时，寄生晶体管Q0形成为以P型半导体基板(Psub)为基极，以齐纳二极管D1的N型半导体区域(＝阴极)为发射极，以内部电路的N型半导体区域(例如，作为运算放大器AMP的输出段而与晶体管M1的栅极连接的N沟道型MOS场效应晶体管M2的漏极)为集电极。以下，一边参照半导体装置100的示意纵截面，一边继续寄生晶体管Q0的说明。
图2是表示半导体装置100的纵截面的图。在半导体装置100的P型半导体基板101形成有N型半导体阱(well)102以及103。在N型半导体阱102形成有N型半导体触点104。在N型半导体阱103形成有N型半导体触点105以及106。此外，在N型半导体阱103形成有P型半导体阱107。在P型半导体阱107形成有P型半导体触点108。
N型半导体阱102是用于形成内部电路(NMOS、PMOS、npn、pnp等)的N型半导体区域，例如，图1中的晶体管M2的漏极相当于N型半导体阱102。N型半导体阱102经由N型半导体触点104与其他内部电路(例如，图1中的晶体管M1的栅极)连接。
N型半导体阱103是用于形成静电保护元件的N型半导体区域，例如，图1中的齐纳二极管D1的阴极相当于N型半导体阱103。另外，N型半导体阱103经由N型半导体触点105以及106与外部端子T1连接。
P型半导体阱107是用于形成静电保护元件的P型半导体区域，例如，图1中的齐纳二极管D1的阳极相当于P型半导体阱107。另外，P型半导体阱107经由P型半导体触点108与接地端连接。
在具有上述设备结构的半导体装置100中，寄生晶体管Q0形成为以P型半导体基板101为基极，以N型半导体阱103或N型半导体触点105以及106(＝齐纳二极管D1的阴极)为发射极，以N型半导体阱102或N型半导体触点104(＝晶体管M2的漏极)为集电极的npn型双极晶体管。
在伴随有这样的寄生晶体管Q0的半导体装置100中，例如，在从外部端子T1引出比过电流保护值IOCP大的输出电流IOUT时，从接地端经由齐纳二极管D1向外部端子T1的顺方向的二极管电流IDi(＝IOUT-IOCP)流过。因此，在外部端子T1产生与齐纳二极管D1的顺方向下降电压Vf(D1)相当的负电压(＝-Vf(D1))。
因上述负电压的产生，在寄生晶体管Q0的基极-发射极间产生顺方向下降电压Vf(Q0)以上的电位差时，寄生晶体管Q0导通而从晶体管M2的漏极(进而，晶体管M1的栅极)拉出电流。结果，与运算放大器AMP的栅极控制相反地，造成晶体管M1误导通，可能导致搭载了半导体装置100的组的误动作或损坏。
另外，作为与能够产生负电压的外部端子T1连接而成为寄生晶体管Q0的原因的寄生要因元件，除了静电保护元件(例如齐纳二极管D1)以外，还可以列举N沟道型MOS场效应晶体管等。
以下，一边参照附图一边对外部端子T1中负电压产生时的动作进行具体说明。
图3是表示比较例中负电压产生时的动作的图，从上依次针对输出电压VOUT、输入电流IIN、二极管电流IDi和损失功率Ploss的每一个，描述与输出电流IOUT的相关关系。
期间(1)相当于半导体装置100的正常动作期间。即，期间(1)中，外部端子T1没有产生负电压，寄生晶体管Q0也没有导通。此外，在输入电流IIN达到过电流保护值IOCP时，过电流保护电路OCP进行动作，以便不再有电流流过。因此，输入电流IIN基本上不会超过过电流保护值IOCP地流过。另外，期间(1)中，产生由P1＝(VIN-VOUT)×IOUT决定的损失功率Ploss。
期间(2)相当于过电流保护电路OCP涉及的电流限制期间。当在外部端子T1存在电感成分时或进行强制性的负载实验时，有时从外部端子T1引出比过电流保护值IOCP大的输出电流IOUT。此时，输入电流IIN被过电流保护值IOCP限制，因此，作为二极管电流IDi流过不足量的电流。结果，在外部端子T1产生与齐纳二极管D1的顺方向下降电压Vf(D1)相当的负电压(＝-Vf(D1))。其中，期间(2)中，还是Vf(D1)＜Vf(Q0)，寄生晶体管Q0没有导通。因此，期间(2)中，产生由P2＝(VIN+Vf(D1))×IOCP+Vf(D1)×(IOUT-IOCP)决定的损失功率Ploss。
另外，期间(2)的长度由半导体装置100的布局或内部电路、阻抗等决定。如果有在产生负电压之后寄生元件(例如寄生晶体管Q0)使内部电路误动作的情况，则也存在不产生寄生元件导致的误动作的情况。
期间(3)相当于寄生元件导致的误动作期间。因负电压(＝-Vf(D1))的产生，在寄生晶体管Q0的基极-发射极间产生顺方向下降电压Vf(Q0)以上的电位差而使寄生晶体管Q0导通时，内部电路进行误动作。
例如，如前文的图1所示，考虑形成运算放大器AMP的输出段的晶体管M2的漏极成为寄生晶体管Q0的集电极的情况。该情况下，可以从晶体管M1的栅极向寄生晶体管Q0拉出比通过过电流保护电路OCP(或者过热保护电路TSD)流入到晶体管M1的栅极的截止电流(例如μA命令)大得多的集电极电流(例如mA命令)。
陷入这样的状况时，过电流保护电路OCP无法将栅极信号G1维持为高电平，导致晶体管M1误导通。结果，输入电流IIN(进而，输出电流IOUT)超过过电流保护值IOCP而增大，可能导致半导体装置100或搭载了半导体装置100的组的损坏。
另外，期间(3)中，产生由P3＝(VIN+Vf(D1))×(IOUT-Idi)+Vf(D1)×IDi决定的损失功率Ploss。即，输入电压VIN越高，损失功率Ploss越大，进而，导致半导体装置100或搭载了半导体装置100的组损坏的可能性也高。
以下，对可以消除上述不良状况的各种实施方式进行说明。
＜半导体装置(第1实施方式)＞
图4是表示半导体装置的第1实施方式的图。本实施方式的半导体装置11以之前的比较例(图1)为基础，并且还具有：N沟道型MOS场效应晶体管M3、P沟道型MOS场效应晶体管M4、以及电阻R3。
晶体管M3的栅极与接地端(例如P型半导体基板)连接。晶体管M3的源极与外部端子T1连接。晶体管M3的漏极与晶体管M4的栅极连接。这样连接的晶体管M3作为对外部端子T1的负电压的产生进行检测的检测元件发挥功能。
另外，晶体管M3的导通门限电压Vth(M3)设定成比寄生晶体管Q0(参照图1)的基极-发射极间的顺方向下降电压Vf(Q0)低即可。
晶体管M4的源极和电阻R3的第1端与晶体管M1的源极连接。晶体管M4的栅极和电阻R3的第2端与晶体管M3的漏极连接。晶体管M4的漏极与晶体管M1的栅极连接。这样连接的晶体管M4以及电阻R3作为截止电路OFF发挥功能，所述截止电路OFF在检测出晶体管M3产生负电压时强制性使晶体管M1截止。另外，晶体管M4相当于检测出晶体管M3产生负电压时使晶体管M1的栅极-源极间短路的开关元件。
图5是表示第1实施方式中负电压产生时的动作的图，与之前的图3一样，从上依次，针对输出电压VOUT、输入电流IIN、二极管电流IDi和损失功率Ploss的每一个，描述与输出电流IOUT的相关关系。
期间(1)相当于半导体装置11的正常动作期间。即，期间(1)中，外部端子T1不会产生负电压，寄生晶体管Q0(参照图1)也没有导通。此外，期间(1)中，由于晶体管M3没有导通，因此晶体管M4的栅极经由电阻R3拉升至输入电压VIN。因此，晶体管M4截止，因此截止电路OFF不会对晶体管M1的驱动控制造成恶劣影响。另外，期间(1)中，产生由P1＝(VIN-VOUT)×IOUT决定的损失功率Ploss。这样，对于半导体装置11的正常动作期间，与前文的比较例(参照图3)没有任何变化。
期间(2)相当于过电流保护电路OCP涉及的电流限制期间。如前文所述，当在外部端子T1存在电感成分时或进行强制性的负载实验时，有时从外部端子T1引出比过电流保护值IOCP大的输出电流IOUT。此时，输入电流IIN被过电流保护值IOCP限制，因此，作为二极管电流IDi流过不足量的电流。结果，外部端子T1产生与齐纳二极管D1的顺方向下降电压Vf(D1)相当的负电压(＝-Vf(D1))。其中，期间(2)值，还是Vf(D1)＜Vth(M3)，晶体管M3没有导通。因此，期间(2)中，产生由P2＝(VIN+Vf(D1))×IOCP+Vf(D1)×(IOUT-IOCP)决定的损失功率Ploss。
这样，对于过电流保护电路OCP涉及的电流限制期间与前文的比较例(图3)基本没有变化。其中，晶体管M3的导通门限电压Vth(M3)设定成比寄生晶体管Q0(参照图1)的基极-发射极间的顺方向下降电压Vf(Q0)低。即，与寄生晶体管Q0导通相比晶体管M3先导通，向后述的期间(3)转移。因此，期间(2)的长度比前文的比较例(参照图3)短，根据情况不同可能根本不会发生。
期间(3)相当于负电压检测涉及的输出截止期间。随着二极管电流IDi的增大输出电压OUT进一步向负降低，在晶体管M3的栅极-源极间产生导通门限电压Vth(M3)以上的电位差时，晶体管M3导通。该状态相当于通过检测元件(＝晶体管M3)检测出负电压的产生的状态。
晶体管M3导通时，由于对晶体管M4的栅极施加外部端子T1的负电压(＝-Vth(M3))，因此晶体管M4导通。结果，晶体管M1的栅极-源极间短路，因此，晶体管M1被强制性截止而成为阻断输入电流IIN的状态。
这样，如果使晶体管M1的栅极-源极间短路，则寄生晶体管Q0万一导通，即使从晶体管M2的漏极(进而，晶体管M1的栅极)拉出电流，也可以将晶体管M1可靠地截止。
另外，期间(3)中，从外部端子T1引出的输出电流IOUT全部通过二极管电流IDi而被供应，因此，与之前的比较例(图3)不同，只会产生由P3＝Vf(D1)×IOUT决定的损失功率Ploss。换言之，损失功率Ploss不依赖于输入电压VIN。
因此，即使在输入电压VIN高的情况下，由于齐纳二极管D1的顺方向下降电压Vf(D1)低，因此能够将损失功率Ploss抑制得小，进而，能够将半导体装置11或搭载了半导体装置11的组的损坏防范于未然。
＜半导体装置(第2实施方式)＞
图6是表示半导体装置的第2实施方式的图。本实施方式的半导体装置12以之前的第1实施方式(图4)为基础，并且代替N沟道型MOS场效应晶体管M3，使用npn型双极晶体管Q1。
对晶体管Q1的连接关系进行具体描述。晶体管Q1的基极与接地端(例如P型半导体基板)连接。晶体管Q1的发射极与外部端子T1连接。晶体管Q1的集电极与晶体管M4的栅极连接。这样连接的晶体管Q1作为对外部端子T1的负电压的产生进行检测的检测元件发挥功能。
另外，晶体管Q1的基极-发射极间的顺方向下降电压Vf(Q1)设定成比寄生晶体管Q0(参照图1)的基极-发射极间的顺方向下降电压Vf(Q0)低即可。
图7是表示第2实施方式中负电压产生时的动作的图，与之前的图3以及图5一样，从上依次，针对输出电压VOUT、输入电流IIN、二极管电流IDi和损失功率Ploss的每一个，描述与输出电流IOUT的相关关系。如本图所示，除去在晶体管Q1的基极-发射极间产生顺方向下降电压Vf(Q1)以上的电位差时晶体管Q1导通而进行从期间(2)向期间(3)的转移这方面，第2实施方式的动作与第1实施方式的动作(参照图5)基本一样。
＜半导体装置(第3实施方式)＞
图8是表示半导体装置的第3实施方式的图。本实施方式的半导体装置13为如下结构：以之前的第1实施方式(图4)为基础，并且在进行负电压检测时经由异常保护电路(例如过热保护电路TSD)来控制截止电路OFF。
例如，本实施方式的过热保护电路TSD具有如下功能：在半导体装置13的结点温度Tj比过热保护值Ttsd高时，不控制运算放大器AMP，而控制截止电路OFF(晶体管M4)，由此，强制性使晶体管M1截止。
这样，过热保护电路TSD具有截止电路OFF的控制功能时，将晶体管M3的漏极与过热保护电路TSD连接，除了进行过热检测时，还可以在进行负电压检测时(＝晶体管M3导通时)，使过热保护电路TSD动作。只要是本结构，不会导致截止电路OFF的重复，能够强制性使晶体管M1截止。
另外，第3实施方式中负电压产生时的动作与第1实施方式(图5)完全一样，因此舍弃重复的说明。
此外，成为截止电路OFF的控制主体的异常保护电路并非限定于过热保护电路TSD，也可以是过电流保护电路OCP或过电压保护电路OVP。即，只要是异常保护电路，不论原本的监视对象如何，所述异常保护电路具有如下功能：不仅在自己检测出监视对象的异常时，还在晶体管M3检测出负电压的产生时，经由截止电路OFF强制性使晶体管M1截止。
此外，虽不重新进行图示，但是也可以设为如下结构：以之前的第2实施方式(图6)为基础，并且在进行负电压检测时(＝晶体管Q1导通时)经由异常保护电路来控制截止电路OFF。该情况下，产生负电压时的动作与第2实施方式(图7)一样。
＜半导体装置(第4实施方式)＞
图9是表示半导体装置的第4实施方式的图。本实施方式的半导体装置21以前文的比较例(图1)为基础，并且还具有：npn型双极晶体管Q2、P沟道型MOS场效应晶体管M4、电阻R3。
晶体管Q2的基极与发射极与接地端(例如P型半导体基板)连接。晶体管Q2的集电极与晶体管M4的栅极连接。这样连接的晶体管Q2作为始终截止的虚拟元件发挥功能。另外，晶体管Q2形成于齐纳二极管D1与晶体管M2之间(＝位于比晶体管M2靠近齐纳二极管D1的位置)，寄生晶体管Q3伴随在齐纳二极管D1的阴极与晶体管Q2的集电极之间(详细情况在后面叙述)。
晶体管M4的源极和电阻R3的第1端与晶体管M1的源极连接。晶体管M4的栅极和电阻R3的第2端与晶体管Q2的集电极(进而，寄生晶体管Q3的集电极)连接。晶体管M4的漏极与晶体管M1的栅极连接。这样连接的晶体管M4以及电阻R3作为截止电路OFF发挥功能，所述截止电路OFF在寄生晶体管Q3导通时强制性使晶体管M1截止。另外，晶体管M4相当于开关元件，所述开关元件在寄生晶体管Q3导通时使晶体管M1的栅极-源极间短路。
以下，一边参照半导体装置21的示意平面布局以及纵截面，一边继续寄生晶体管Q3的说明。
图10是表示半导体装置21的平面布局(上段)与纵截面(下段)的图。如本图所示，半导体装置21的P型半导体基板200形成有多个元件形成区域(本图中例示元件形成区域210、220以及230这三个)。
元件形成区域210相当于静电保护元件(例如齐纳二极管D1)的形成区域。在元件形成区域210中，在P型半导体基板200形成有N型半导体阱211。在N型半导体阱211形成有N型半导体触点212以及213。此外，在N型半导体阱211形成有P型半导体阱214。在P型半导体阱214形成有P型半导体触点215。
另外，N型半导体阱211相当于齐纳二极管D1的阴极(C)，经由N型半导体触点212以及213与外部端子T1连接。这些N型半导体阱211和N型半导体触点212以及213可以理解为与外部端子T1连接的N型的第1半导体区域。另一方面，P型半导体阱214相当于齐纳二极管D1的阳极(A)，经由P型半导体触点215与接地端连接。
元件形成区域220相当于内部电路(例如晶体管M2)的形成区域。在元件形成区域220中，在P型半导体基板200形成有P型半导体阱221。在P型半导体阱221形成有P型半导体触点222。此外，在P型半导体阱221形成有N型半导体区域223以及224。
另外，N型半导体区域223以及224相当于晶体管M2的源极(S)以及漏极(D)，在相互间的沟道区域上隔着绝缘层形成有栅极(G)。这些N型半导体区域223以及224可以理解为形成内部电路的N型的第2半导体区域。另一方面，P型半导体阱221相当于晶体管M2的背栅(BG)，经由P型半导体触点222与晶体管M2的源极(＝N型半导体区域223)连接。
元件形成区域230相当于虚拟元件(例如，晶体管Q2)的形成区域。另外，元件形成区域230如本图所示，配置于比元件形成区域220靠近元件形成区域210的位置(例如，元件形成区域210与元件形成区域220之间)。换言之，元件形成区域210与元件形成区域230的距离dx比元件形成区域210与元件形成区域220的距离dy短。
在元件形成区域230中，在P型半导体基板200形成有N型半导体阱231。另外，在N型半导体阱231形成有N型半导体触点232。此外，在N型半导体阱231形成有P型半导体阱233。在P型半导体阱233形成有P型半导体触点234与N型半导体区域235。
另外，N型半导体阱231相当于晶体管Q2的集电极(C)，经由N型半导体触点232与截止电路OFF(更详细来说是晶体管M4的栅极)连接。这些N型半导体阱231以及N型半导体触点232可以理解为形成于第1半导体区域(＝N型半导体阱211和N型半导体触点212以及213)与第2半导体区域(＝N型半导体区域223以及224)之间的第3半导体区域。另一方面，P型半导体阱233相当于晶体管Q2的基极(B)，经由P型半导体触点234与接地端连接。此外，N型半导体区域235相当于晶体管Q2的发射极(E)与接地端连接。
其中，形成于元件形成区域230的虚拟元件并非限定于npn型双极晶体管Q2，只要具有成为寄生晶体管Q3的集电极的N型半导体区域(＝相当于第3半导体区域)，可以使用pnp型双极晶体管、N沟道型MOS场效应晶体管、或者、P沟道型MOS场效应晶体管等、任意的虚拟元件。
此外，作为虚拟元件，也可以只形成N型半导体区域(例如只有N型半导体阱231以及N型半导体触点232)。即，虚拟元件可以不是分别单独发挥功能的元件。
在具有上述设备结构的半导体装置21中，寄生晶体管Q3形成为以P型半导体基板200为基极，以N型半导体阱211和N型半导体触点212以及213(＝齐纳二极管D1的阴极)为发射极，以N型半导体阱231或者N型半导体触点232(＝晶体管Q2的集电极)为集电极的npn型双极晶体管。
在伴随有这样的寄生晶体管Q3的半导体装置21中，例如，在从外部端子T1引出比过电流保护值IOCP大的输出电流IOUT时，从接地端经由齐纳二极管D1向外部端子T1的顺方向的二极管电流IDi(＝IOUT-IOCP)流过。因此，外部端子T1产生相当于齐纳二极管D1的顺方向下降电压Vf(D1)的负电压(＝-Vf(D1))。
通过上述负电压的产生，在寄生晶体管Q3的基极-发射极间产生顺方向下降电压Vf(Q3)以上的电位差时，寄生晶体管Q3导通。此时，寄生晶体管Q3从成为发射极的N型半导体区域(＝N型半导体阱211和N型半导体触点212以及213)观察，将更靠近的N型半导体区域作为集电极开始拉电流。
在依据本图进行描述时，寄生晶体管Q3先于寄生晶体管Q0从晶体管M2的漏极(＝N型半导体区域224)开始拉电流，从晶体管Q2的集电极(＝N型半导体阱231以及N型半导体触点232)开始拉电流。即，寄生晶体管Q3从比内部电路靠近静电保护元件的虚拟元件最先开始拉电流。结果，截止电路OFF进行动作而强制性使晶体管M1截止。以下，一边参照附图一边对这样的负电压产生时的动作进行具体说明。
图11是表示第4实施方式中负电压产生时的动作的图，与之前的图3一样，从上依次，针对输出电压VOUT、输入电流IIN、二极管电流IDi和损失功率Ploss的每一个，描述与输出电流IOUT的相关关系。
期间(1)相当于半导体装置21的正常动作期间。即，期间(1)中，外部端子T1没有产生负电压，寄生晶体管Q3也没有导通，因此，晶体管M4的栅极经由电阻R3拉升至输入电压VIN。因此，由于晶体管M4截止，因此截止电路OFF不会对晶体管M1的驱动控制造成恶劣影响。另外，期间(1)中，产生由P1＝(VIN-VOUT)×IOUT决定的损失功率Ploss。这样，对于半导体装置21的正常动作期间，与前文的比较例(参照图3)没有任何变化。
期间(2)相当于过电流保护电路OCP涉及的电流限制期间。如之前所述那样，在外部端子T1存在电感成分时或进行强制性的负载实验时，有时从外部端子T1引出比过电流保护值IOCP大的输出电流IOUT。此时，输入电流IIN被过电流保护值IOCP限制，因此，作为二极管电流IDi流过不足量的电流。结果，外部端子T1产生相当于齐纳二极管D1的顺方向下降电压Vf(D1)的负电压(＝-Vf(D1))。其中，期间(2)中，还是Vf(D1)＜Vf(Q3)，寄生晶体管Q3没有导通。因此，期间(2)中，产生由P2＝(VIN+Vf(D1))×IOCP+Vf(D1)×(IOUT-IOCP)决定的损失功率Ploss。
这样，对于过电流保护电路OCP涉及的电流限制期间，与前文的比较例(图3)基本上没有变化。其中，寄生晶体管Q3从晶体管Q2的集电极开始拉电流的时刻，比寄生晶体管Q0从晶体管M2的漏极开始拉电流的时刻早。因此，期间(2)的长度比前文的比较例(参照图3)短。
期间(3)相当于寄生动作涉及的输出截止期间。随着二极管电流IDi的增大使得输出电压OUT进一步向负降低，在寄生晶体管Q3的基极-发射极间产生顺方向下降电压Vf(Q3)以上的电位差时，寄生晶体管Q3导通。
在寄生晶体管Q3导通时，对晶体管M4的栅极施加外部端子T1的负电压(＝-Vf(Q3))因此晶体管M4导通。结果，晶体管M1的栅极-源极间短路，因此，晶体管M1被强制性截止而成为阻断输入电流IIN的状态。
这样，如果晶体管M1的栅极-源极间短路，之后，即使寄生晶体管Q0从晶体管M2的漏极(进而，晶体管M1的栅极)开始拉出电流，只要晶体管M4具有足够的电流能力，可以可靠地截止晶体管M1。
另外，期间(3)中，由于从外部端子T1引出的输出电流IOUT全部通过二极管电流IDi而被供应，因此与之前的比较例(图3)不同，只产生由P3＝Vf(D1)×IOUT决定的损失功率Ploss。换言之，损失功率Ploss不依赖于输入电压VIN。
因此，即使输入电压VIN高时，由于齐纳二极管D1的顺方向下降电压Vf(D1)低，因此能够将损失功率Ploss抑制得小，进而，能够将半导体装置21或搭载了半导体装置21的组的损坏防范于未然。
＜半导体装置(第5实施方式)＞
图12是表示半导体装置的第5实施方式的图。本实施方式的半导体装置22构成为，以之前的第4实施方式(图9)为基础，并且在寄生元件导通时经由异常保护电路(例如过热保护电路TSD)控制截止电路OFF。
例如，本实施方式的过热保护电路TSD具有如下功能：在半导体装置22的结点温度Tj比过热保护值Ttsd高时，不控制运算放大器AMP，而控制截止电路OFF(晶体管M4)，由此，强制性使晶体管M1截止。
这样，在过热保护电路TSD具有截止电路OFF的控制功能时，将晶体管Q2的集电极(进而，寄生晶体管Q3的集电极)与过热保护电路TSD连接，不仅在过热检测时，还可以在寄生晶体管Q3导通时，使过热保护电路TSD动作。只要是本结构，不会导致截止电路OFF的重复，能够强制性使晶体管M1截止。
另外，第5实施方式中负电压产生时的动作与第4实施方式(图11)完全一样，因此，舍弃重复的说明。
此外，成为截止电路OFF的控制主体的异常保护电路并非限定于过热保护电路TSD，也可以是过电流保护电路OCP或过电压保护电路OVP。即，只要是异常保护电路，不论原本的监视对象如何，所述异常保护电路具有如下功能：不仅在自己检测出监视对象的异常时，还在寄生晶体管Q3导通时，经由截止电路OFF强制性使晶体管M1截止。
＜半导体装置(第6实施方式)＞
图13是表示半导体装置是第6实施方式(上段：平面布局，下段：等价电路)的图。本实施方式的半导体装置23构成为，以之前的第4实施方式(图9)或者第5实施方式(图12)为基础，在与外部端子T1连接的静电保护元件(＝齐纳二极管D1)的周围具有多个虚拟元件(本图中是npn型双极晶体管Q2a以及Q2b)。
例如，如上段的平面布局所示，考虑如下情况：从齐纳二极管D1观察在多个方向上分散地配置有内部电路INTa以及INTb。这样的情况下，齐纳二极管D1与内部电路INTa之间、以及齐纳二极管D1与内部电路INTb之间，可以分别形成虚拟元件(＝晶体管Q2a以及Q2b)。
通过采用这样的设备结构，在外部端子T1产生负电压时，伴随在齐纳二极管D1的阴极与晶体管Q2a以及Q2b各自的集电极之间的寄生元件(＝npn型双极晶体管Q3a以及Q3b)中的至少一方最先导通，因此，能够可靠地使截止电路OFF动作。
另外，即使是设置多个虚拟元件的情况，截止电路OFF可以是公共的。只要是这样的结构，避免不必要地增大电路规模。
此外，虚拟元件的平面形状未必限定于矩形形状，为了包围静电保护元件的周围可以采用任意的形状(环状、圆弧状、弯曲形状等)。
＜半导体装置(第7实施方式)＞
图14是表示半导体装置的第7实施方式的图。本实施方式的半导体装置31以前文的比较例(图1)为基础，并且对形成运算放大器AMP的元件的配置布局下工夫。
形成运算放大器AMP的元件可以大致分为导通关联元件Gon(＝相当于第1元件)与截止关联元件Goff(＝相当于第2元件)。
导通关联元件Gon是在自身与齐纳二极管D1的阴极之间伴随有寄生元件的元件(NMOS、PMOS、npn、pnp等)，例如，图1的晶体管M2相当于导通关联元件Gon，该寄生元件在外部端子T1上产生负电压时进行动作以使晶体管M1导通。
因此，在外部端子T1产生负电压时，伴随在导通关联元件Gon的寄生元件拉电流时，以晶体管M1导通的方式使运算放大器AMP进行误动作，因此，可能导致半导体装置31或搭载了半导体装置31的组的损坏。
另一方面，截止关联元件Goff是在自身与齐纳二极管D1的阴极之间伴随有寄生元件(参照本图的寄生晶体管Q0)的元件(NMOS、PMOS、npn、pnp等)，该寄生元件在外部端子T1上产生负电压时进行动作以使晶体管M1截止。
因此，在外部端子T1产生负电压时，伴随在截止关联元件Goff的寄生元件引入电流时，以晶体管M1截止的方式产生运算放大器AMP的误动作(＝有助于半导体装置31的功能安全的失效保护动作(fail-safe))，因此，不会导致半导体装置31或搭载了半导体装置31的组的损坏。
另外，流经寄生元件的电流基本上依赖于相当于发射极的N型半导体区域与相当于集电极的N型半导体区域的相互间距离。
例如，本图的寄生晶体管Q0以形成于P型半导体基板上的各种场所的N型半导体区域为集电极而能够引入电流，但是实际上，从寄生晶体管Q0的发射极(＝齐纳二极管D1的阴极)观察，从更近的N型半导体区域依次，引入更早且更大的电流。
鉴于上述见解，截止关联元件Goff的至少一个形成为比导通关联元件Gon靠近齐纳二极管D1的阴极。换言之，齐纳二极管D1与截止关联元件Goff的距离比齐纳二极管D1与导通关联元件Gon的距离短。如果采用这样的配置布局，即使外部端子T1产生负电压而使寄生晶体管Q0动作，由于以晶体管M1截止的方式产生运算放大器AMP的误动作(失效保护动作)，因此，避免导致半导体装置31或搭载了半导体装置31的组的损坏。
以下，一边参照半导体装置31的示意平面布局以及纵截面，一边继续导通关联元件Gon以及截止关联元件Goff的说明。
图15是表示半导体装置31的平面布局(上段)与纵截面(下段)的图。如本图所示，在半导体装置31的P型半导体基板300形成有多个元件形成区域(本图中例示元件形成区域310、320以及330这三个)。
元件形成区域310相当于静电保护元件(例如齐纳二极管D1)的形成区域。在元件形成区域310中，在P型半导体基板300形成有N型半导体阱311。在N型半导体阱311形成有N型半导体触点312以及313。此外，在N型半导体阱311形成有P型半导体阱314。在P型半导体阱314形成有P型半导体触点315。
另外，N型半导体阱311相当于齐纳二极管D1的阴极(C)，经由N型半导体触点312以及313与外部端子T1连接。另一方面，P型半导体阱314相当于齐纳二极管D1的阳极(A)，经由P型半导体触点315与接地端连接。
元件形成区域320相当于导通关联元件Gon(例如NMOSFET)的形成区域。在元件形成区域320中，在P型半导体基板300形成有P型半导体阱321。在P型半导体阱321形成有P型半导体触点322。此外，在P型半导体阱321形成有N型半导体区域323以及324。
另外，N型半导体区域323以及324相当于导通关联元件Gon的源极(S)以及漏极(D)，在相互间的沟道区域上隔着绝缘层形成有栅极(G)。另一方面，P型半导体阱321以及P型半导体触点322相当于导通关联元件Gon的背栅(BG)。
元件形成区域330相当于截止关联元件Goff(例如NMOSFET)的形成区域。另外，元件形成区域330如本图所示，配置于比元件形成区域320靠近元件形成区域310的位置(例如，元件形成区域310与元件形成区域320之间)。换言之，元件形成区域310与元件形成区域330的距离dx比元件形成区域310与元件形成区域320的距离dy短。
在元件形成区域330中，在P型半导体基板300形成有P型半导体阱331。在P型半导体阱331形成有P型半导体触点332。此外，在P型半导体阱331形成有N型半导体区域333以及334。
另外，N型半导体区域333以及334相当于截止关联元件Goff的源极(S)以及漏极(D)，在相互间的沟道区域上隔着绝缘层形成有栅极(G)。另一方面，P型半导体阱331以及P型半导体触点332相当于截止关联元件Goff的背栅(BG)。
在具有上述设备结构的半导体装置31中，寄生晶体管Q0例如形成为以P型半导体基板300为基极，以N型半导体阱311和N型半导体触点312以及313(＝齐纳二极管D1的阴极)为发射极，以与其最接近的N型半导体区域334(＝截止关联元件Goff的漏极)为集电极的npn型双极晶体管。
在伴随有这样的寄生晶体管Q0的半导体装置31中，例如，在从外部端子T1引出比过电流保护值IOCP大的输出电流IOUT时，从接地端经由齐纳二极管D1向外部端子T1的顺方向的二极管电流IDi(＝IOUT-IOCP)流过。因此，外部端子T1产生与齐纳二极管D1的顺方向下降电压Vf(D1)相当的负电压(＝-Vf(D1))。
因上述负电压的产生，在寄生晶体管Q0的基极-发射极间产生顺方向下降电压Vf(Q0)以上的电位差时，寄生晶体管Q0导通。此时，寄生晶体管Q0从成为发射极的N型半导体区域(＝N型半导体阱311和N型半导体触点312以及313)观察，以更靠近的N型半导体区域为集电极开始拉电流。
依据本图进行叙述时，寄生晶体管Q0先于从导通关联元件Gon的漏极(＝N型半导体区域324)开始拉电流，而从截止关联元件Goff的漏极(＝N型半导体区域334)开始拉电流。结果，因运算放大器AMP的失效保护动作，使得晶体管M1截止。以下，一边参照附图一边对这样的负电压产生时的动作进行具体说明。
图16是表示第7实施方式中负电压产生时的动作的图，与之前的图3一样，从上依次，针对输出电压VOUT、输入电流IIN、二极管电流Idi和损失功率Ploss的每一个，描述与输出电流IOUT的相关关系。
期间(1)相当于半导体装置31的正常动作期间。即，期间(1)中，外部端子T1没有产生负电压，寄生晶体管Q0也没有导通，因此，像通常那样进行运算放大器AMP涉及的晶体管M1的驱动控制。另外，期间(1)中，产生由P1＝(VIN-VOUT)×IOUT决定的损失功率Ploss。这样，对于半导体装置31的正常动作期间与前文的比较例(参照图3)没有任何变化。
期间(2)相当于过电流保护电路OCP涉及的电流限制期间。如之前所述，在外部端子T1存在电感成分时或进行强制性的负载实验时，有时从外部端子T1引出比过电流保护值IOCP大的输出电流IOUT。此时，输入电流IIN被过电流保护值IOCP限制，因此，作为二极管电流IDi流过不足量的电流。结果，外部端子T1产生与齐纳二极管D1的顺方向下降电压Vf(D1)相当的负电压(＝-Vf(D1))。其中，期间(2)中，还是Vf(D1)＜Vf(Q0)，寄生晶体管Q0没有导通。因此，期间(2)中，产生由P2＝(VIN+Vf(D1))×IOCP+Vf(D1)×(IOUT-IOCP)决定的损失功率Ploss。
这样，对于过电流保护电路OCP涉及的电流限制期间与前文的比较例(图3)基本上没有任何变化。其中，寄生晶体管Q0从截止关联元件Goff的漏极开始拉电流的时刻，比寄生晶体管Q0相同地从导通关联元件Gon(例如晶体管M2)的漏极开始拉电流的时刻早。因此，期间(2)的长度比之前的比较例(参照图3)短。
期间(3)相当于寄生动作涉及的输出截止期间。随着二极管电流IDi的增大输出电压OUT进一步向负降低，在寄生晶体管Q0的基极-发射极间产生顺方向下降电压Vf(Q0)以上的电位差时，寄生晶体管Q0从截止关联元件Goff的漏极开始拉电流。结果，通过运算放大器AMP的失效保护动作，晶体管M1截止，因此，成为阻断输入电流IIN的状态。
另外，期间(3)中，从外部端子T1引出的输出电流IOUT全部通过二极管电流IDi而给供应，因此，与之前的比较例(图3)不同，只产生由P3＝Vf(D1)×IOUT决定的损失功率Ploss。换言之，损失功率Ploss不依赖于输入电压VIN。
因此，即使是输入电压VIN高的情况，齐纳二极管D1的顺方向下降电压Vf(D1)低，因此，能够将损失功率Ploss抑制得小，进而，能够将半导体装置31或搭载了半导体装置31的组的损坏防范于未然。
＜半导体装置(第8实施方式)＞
图17是表示半导体装置的第8实施方式(上段：平面布局，下段：纵截面)的图。本实施方式的半导体装置32以之前的第7实施方式(图14以及图15)为基础，以导通关联元件Gon为浮动结构。
具体描述，在形成导通关联元件Gon的元件形成区域320中，在P型半导体基板300以内含前文的P型半导体阱321的方式形成有N型半导体阱325(＝相当于元件分离区域)。另外，N型半导体阱325经由N型半导体触点326，与低阻抗节点(例如电源)连接。即，由与低阻抗节点连接的元件分离区域包围导通关联元件Gon。
通过采用这样的设备结构，寄生晶体管Q0与导通关联元件Gon的漏极相比从低阻抗节点优选拉电流。因此，可以更可靠地防止晶体管M1的误导通，因此，能够提高半导体装置32或搭载了半导体装置32的组的安全性。
另外，第8实施方式中负电压产生时的动作与第7实施方式(图16)完全一样，因此，舍弃重复的说明。
图18是表示第8实施方式中的平面布局的一变形例的图。如本图所示，例如，考虑如下情况：从齐纳二极管D1观察在多个方向上分散地配置导通关联元件Gon1以及Gon2。这样的情况下，可以在齐纳二极管D1与导通关联元件Gon1之间、以及齐纳二极管D1与导通关联元件Gon2之间分别形成截止关联元件Goff1以及Goff2。
结果，齐纳二极管D1与截止关联元件Goff1的距离dx1、以及齐纳二极管D1与截止关联元件Goff2的距离dx2分别比齐纳二极管D1与导通关联元件Gon1的距离dy1、以及齐纳二极管D1与导通关联元件Gon2的距离dy2短。
此外，导通关联元件Gon1以及Gon2如之前所描述那样，分别在与低阻抗节点(例如与电源相连的外部端子T2)连接的元件分离区域(N型半导体区域)包围而作为浮动结构即可。
通过采用这样的设备结构，外部端子T1产生负电压时，伴随在齐纳二极管D1的阴极与截止关联元件Goff1以及Goff2各自的漏极之间的寄生元件最先导通，因此能够更可靠地防止晶体管M1的误导通。
＜半导体装置(第9实施方式)＞
图19是表示半导体装置的第9实施方式(上段：平面布局，下段：纵截面)的图。本实施方式的半导体装置33构成为，以前文的第7实施方式(图14)或者第8实施方式(图17)为基础，伴随于截止关联元件Goff的寄生元件进行动作时，经由异常保护电路(例如过热保护电路TSD)强制性使晶体管M1截止。该情况下，截止关联元件Goff并非运算放大器AMP的构成要素，理解为异常保护电路的构成要素即可。
例如，在形成截止关联元件Goff(本图中是npn型双极晶体管)的元件形成区域330中，在P型半导体基板300形成有N型半导体阱335。在N型半导体阱335形成有N型半导体触点336。此外，在N型半导体阱335形成有P型半导体阱337。在P型半导体阱337形成有P型半导体触点338与N型半导体区域339。
另外，N型半导体阱335以及N型半导体触点336相当于截止关联元件Goff的集电极(C)，例如，与过热保护电路TSD连接。另一方面，P型半导体阱337以及P型半导体触点338相当于截止关联元件Goff的基极(B)。此外，N型半导体区域339相当于截止关联元件Goff的发射极(E)。
在具有上述设备结构的半导体装置33中，寄生晶体管Q0形成为以P型半导体基板300为基极，以N型半导体阱311和N型半导体触点312以及313(＝齐纳二极管D1的阴极)为发射极，以N型半导体阱335或N型半导体触点336(＝截止关联元件Goff的集电极)为集电极的npn型双极晶体管。
另外，过热保护电路TSD具有如下功能：不仅在半导体装置33的结点温度Tj比过热保护值Ttsd高时，还在伴随于截止关联元件Goff的寄生晶体管Q0动作时强制性使晶体管M1截止。
这样，应该配置于齐纳二极管D1的附近的截止关联元件Goff未必需要是运算放大器AMP的构成要素，例如，也可以作为异常保护电路的构成要素。
此外，强制性使晶体管M1截止的异常保护电路并非限定于过热保护电路TSD，也可以是过电流保护电路OCP或过电压保护电路OVP。即，只要是异常保护电路，不论原本的监视对象如何，所述异常保护电路具有如下功能：不仅在自己检测出监视对象的异常时，还在寄生晶体管Q0导通时，强制性使晶体管M1截止。
另外，第9实施方式中负电压产生时的动作与第7实施方式(图16)完全一样，因此舍弃重复的说明。
＜半导体装置(第10实施方式)＞
图20是表示半导体装置的第10实施方式的图。本实施方式的半导体装置34中，以之前的第7实施方式(图14)或者第8实施方式(图17)为基础，并且具体地明示了运算放大器AMP的电路结构例。
依据本图进行描述时，运算放大器AMP包含电流源CS1以及CS2、P沟道型MOS场效应晶体管M11～M16(＝相当于第1PMOSFET～第6PMOSFET)、N沟道型MOS场效应晶体管M21～M25(＝相当于第1NMOSFET～第5NMOSFET)、以及电阻R4。
晶体管M11以及M12各自的源极都与电流源CS1连接。晶体管M11的栅极作为运算放大器AMP的反相输入端(-)，与参考电压Vref的输入端(＝相当于第1输入端)连接。晶体管M12的栅极作为运算放大器AMP的非反相输入端(+)，与反馈电压Vfb的输入端(＝相当于第2输入端)连接。
晶体管M13～M16各自的源极都与晶体管M1的源极连接。晶体管M13～M15各自的栅极都与晶体管M13的漏极连接。晶体管M13的漏极与晶体管M11的漏极连接。晶体管M14的漏极与晶体管M12的漏极连接。晶体管M16的栅极与晶体管M14的漏极连接。晶体管M16的漏极与晶体管M1的栅极连接。
晶体管M21～M25各自的源极都与接地端(＝基准电位端)连接。晶体管M21～M23各自的栅极都与晶体管M21的漏极连接。晶体管M21的漏极与电流源CS2连接。晶体管M22的漏极与晶体管M11的漏极连接。晶体管M23的漏极与晶体管M12的漏极连接。晶体管M24以及M25各自的栅极都与晶体管M24的漏极连接。晶体管M24的漏极与晶体管M15的漏极连接。晶体管M25的漏极与晶体管M1的栅极连接。
对由上述结构构成的运算放大器AMP的基本动作进行简单说明。Vfb＜Vref时，晶体管M11的漏极电流与晶体管M12的漏极电流相比相对较小。结果，由于晶体管M13的漏极电流变大，因此比对此进行了复制的晶体管M14的漏极电流大，晶体管M16的栅极电压上升。因此，晶体管M16的导通电阻值变高。此外，晶体管M13的漏极电流变大时，比对此进行了复制的晶体管M15以及M24的漏极电流大，因此，对此进行了复制的晶体管M25的漏极电流变大。通过上述一连串的动作，晶体管M1的栅极信号G1降低，因此，晶体管M1的导通电阻值降低，输出电压VOUT(进而，反馈电压Vfb)提升。
另一方面，在Vfb＞Vref时，晶体管M11的漏极电流与晶体管M12的漏极电流相比相对较大。结果，晶体管M13的漏极电流变小，因此，比对此进行了复制的晶体管M14的漏极电流小，晶体管M16的栅极电压降低。因此，晶体管M16的导通电阻值降低。此外，晶体管M13的漏极电流变小时，比对此进行了复制的晶体管M15以及M24的漏极电流小，因此，对此进行了复制的晶体管M25的漏极电流变小。通过上述一连串的动作，晶体管M1的栅极信号G1上升，因此，晶体管M1的导通电阻值变高，输出电压VOUT(进而，反馈电压Vfb)被下拉。
但是，在由上述结构构成的运算放大器AMP中，例如，伴随在晶体管M25或者晶体管M22各自的漏极与齐纳二极管D1的阴极之间的寄生元件(npn型双极晶体管)导通时，晶体管M1的栅极信号G1降低，因此，晶体管M1可能误导通。即，晶体管M25以及M22相当于之前所述的导通关联元件Gon。
另一方面，伴随在晶体管M24或者晶体管M23各自的漏极与齐纳二极管D1的阴极之间的寄生元件(npn型双极晶体管)导通时，晶体管M1的栅极信号G1上升，因此，晶体管M1无需特别的控制自动截止的可能性高。即，晶体管M24以及M23相当于之前所述的截止关联元件Goff。
因此，希望晶体管M23以及M24配置成比晶体管M22以及M25靠近齐纳二极管D1。因此，本实施方式的半导体装置34中将晶体管M23以及M24配置于齐纳二极管D1的附近，将晶体管M22以及M25配置成远离齐纳二极管D1。以下，一边参照附图一边进行具体说明。
图21是表示半导体装置34的平面布局(上段)以及纵截面(下段)的图。如本图所示，半导体装置34以第8实施方式(图17)为基础，对元件形成区域320以及330施加变更。
作为第1变更点，在P型半导体阱321形成有N型半导体区域323a以及323b、N型半导体区域324a以及324b。N型半导体区域323a以及324a相当于晶体管M22的源极(S)以及漏极(D)，在相互间的沟道区域上隔着绝缘层形成有栅极(G)。N型半导体区域323b以及324b相当于晶体管M25的源极(S)以及漏极(D)，在相互的间沟道区域上隔着绝缘层形成有栅极(G)。另一方面，P型半导体阱321以及P型半导体触点322相当于晶体管M22以及M25各自的背栅(BG)。
作为第2变更点，在P型半导体阱331形成有N型半导体区域333a以及333b、N型半导体区域334a以及334b。N型半导体区域333a以及334a相当于晶体管M23的源极(S)以及漏极(D)，在相互间的沟道区域上隔着绝缘层形成有栅极(G)。N型半导体区域333b以及334b相当于晶体管M24的源极(S)以及漏极(D)，在相互间的沟道区域上隔着绝缘层形成有栅极(G)。另一方面，P型半导体阱331以及P型半导体触点332相当于晶体管M23以及M24各自的背栅(BG)。
在具有上述设备结构的半导体装置34中，寄生晶体管Q0例如形成为以P型半导体基板300为基极，以N型半导体阱311和N型半导体触点312以及313(＝齐纳二极管D1的阴极)为发射极，以距其最近的N型半导体区域334a以及334b(＝晶体管M23以及M24各自的漏极)为集电极的npn型双极晶体管。
通过采用这样的设备结构，即使外部端子T1产生负电压而使寄生晶体管Q0动作，也以晶体管M1截止的方式使得运算放大器AMP进行误动作(失效保护动作)，因此，避免导致半导体装置34或搭载了半导体装置34的组的损坏。
＜半导体装置(第11实施方式)＞
图22是表示半导体装置的第11实施方式的图。本实施方式的半导体装置35中，以之前的第10实施方式(图20)为基础，作为运算放大器AMP的构成要素而追加了N沟道型MOS场效应晶体管M26～M29(＝相当于第6NMOSFET～第9NMOSFET)。以下，以变更点为中心进行说明。
晶体管M26插入到晶体管M13的漏极与晶体管M22的漏极之间。具体进行描述，晶体管M26的漏极与晶体管M13的漏极连接。晶体管M26的源极与晶体管M22的漏极连接。晶体管M26的栅极与钳位电压Vclp(＜VIN)的施加端(＝相当于固定电位端)连接。
晶体管M27插入到晶体管M14的漏极与晶体管M23的漏极之间。具体进行描述，晶体管M27的漏极与晶体管M14的漏极连接。晶体管M27的源极与晶体管M23的漏极连接。晶体管M27的栅极与钳位电压Vclp的施加端连接。
晶体管M28插入到晶体管M15的漏极与晶体管M24的漏极之间。具体进行描述，晶体管M28的漏极与晶体管M15的漏极连接。晶体管M28的源极与晶体管M24的漏极连接。晶体管M28的栅极与钳位电压Vclp的施加端连接。
晶体管M29插入到晶体管M16的漏极与晶体管M25的漏极之间。具体进行描述，晶体管M29的漏极与晶体管M16的漏极连接。晶体管M29的源极与晶体管M25的漏极连接。晶体管M29的栅极与钳位电压Vclp的施加端连接。
通过设置这样的晶体管M26～M29，可以将晶体管M21～M25各自的漏极-源极间电压限制在钳位电压Vclp以下。因此，作为晶体管M21～M25，可以使用低耐压元件(＝能够耐受钳位电压Vclp的施加的元件)，因此，在确保电流镜的对偶性上有利。另外，作为晶体管M26～M29，需要使用高耐压元件(＝能够耐受输入电压VIN的施加的元件)。
但是，在由上述结构构成的运算放大器AMP中，作为之前所述的导通关联元件Gon，除了晶体管M25以及M22，晶体管M29以及M26也相当于导通关联元件Gon。另一方面，作为之前所述的截止关联元件Goff，除了晶体管M24以及M23，晶体管M27以及M28也相当于截止关联元件Goff。
另外，晶体管M21～M23和晶体管M24以及M25分别形成电流镜，因此，相互间的对偶性尤为重要。另一方面，对于晶体管M26～M29，相互间的对偶性并不重要。
因此，在本实施方式的半导体装置35中，将晶体管M27以及M28配置成比晶体管M26以及M29靠近齐纳二极管D1，将晶体管M21～M25配置成比晶体管M26以及M29远离齐纳二极管D1。通过采用这样的设备结构，能够维持运算放大器AMP的特性，能够实现之前所述的失效保护动作。
这样，对于多个截止关联元件Goff(例如晶体管M23、M24、M27、M28)，未必需要将其全部配置于齐纳二极管D1的附近，考虑到对偶性的必要性或浮动结构的应用可能性等，可以优化配置布局。
＜上位概念化＞
此前所说明的第7～第11实施方式中，以产生负电压时将输出元件截止的寄生元件最先动作的方式在元件的配置布局上下工夫，但是有助于半导体装置的功能安全的动作未必限定于输出元件的截止，例如，当然也包含将错误信号切换为异常时的逻辑电平，或将使能信号(enable)切换为禁用(disable)时的逻辑电平。即，只要产生负电压时最先动作的寄生元件引导半导体装置的失效保护动作即可。
鉴于这些，半导体装置具有：外部端子(例如之前所述的外部端子T1)；寄生要因元件(例如之前所述的齐纳二极管D1)；第1元件(例如之前所述的导通关联元件Gon)，在第1元件自身与寄生要因元件之间伴随有寄生元件，该寄生元件在外部端子上产生负电压时进行动作使得阻碍功能安全；以及第2元件(例如之前所述的截止关联元件Goff)，在第2元件自身与寄生要因元件之间伴随有寄生元件，该寄生元件在外部端子上产生负电压时进行动作使得有助于功能安全，第2元件的至少一个形成为比第1元件离寄生要因元件近即可，无论失效保护动作的内容如何。
＜总结＞
以下，对本说明书中公开的各种的实施方式进行总结性叙述。
例如，本说明书中公开的半导体装置为这样的结构(第1结构)，其具有：外部端子、输出元件、对所述外部端子中负电压的产生进行检测的检测元件、以及在所述检测元件检测出所述负电压的产生时强制性使所述输出元件截止的截止电路的结构(第1结构)。
另外，在由上述第1结构构成的半导体装置中，可以为这样的结构(第2结构)，所述检测元件是栅极与基准电位端连接而源极与所述外部端子连接的N沟道型晶体管，或者，是基极与所述基准电位端连接而发射极与所述外部端子连接的npn型晶体管。
此外，在由上述第1或者第2结构构成的半导体装置中，可以为这样的结构(第3的结构)，所述截止电路包含：开关元件，其在所述检测元件检测出所述负电压的产生时使所述输出元件的栅极-源极间短路。
此外，在由上述第3结构构成的半导体装置中，为这样的结构(第4结构)，所述开关元件是源极与所述输出元件的源极连接而漏极与所述输出元件的栅极连接的P沟道型晶体管。
此外，在由上述第3或者第4结构构成的半导体装置中，可以为这样的结构(第5结构)，所述截止电路还包含在所述开关元件的栅极-源极间连接的电阻。
此外，在上述第3～第5的某一个结构构成的半导体装置中，可以为这样的结构(第6结构)，所述开关元件的栅极与所述检测元件的漏极或者集电极连接。
此外，由上述第1～第5的某一个结构构成的半导体装置可以为这样的结构(第7结构)，还具有：异常保护电路，其不仅在异常保护电路自己检测出监视对象的异常时，还在所述检测元件检测出所述负电压的产生时，经由所述截止电路强制性使所述输出元件截止。
此外，在由上述第7结构构成的半导体装置中，可以为这样的结构(第8结构)，所述异常保护电路是过电流保护电路、过热保护电路、或者过电压保护电路。
此外，由上述第1～第8的某一个结构构成的半导体装置可以为这样的结构(第9结构)，还具有：静电保护元件，其连接在所述外部端子与基准电位端之间。
此外，由上述第1～第9的某一个结构构成的半导体装置可以为这样的结构(第10结构)，还具有：输出驱动部，其对连接在输入电压的输入端与所述外部端子之间的所述输出元件进行驱动，以使所述外部端子展现的输出电压或者与之对应的反馈电压与规定的参考电压一致。
此外，例如，本说明书中公开的半导体装置可以为这样的结构(第11结构)，其具有：外部端子、输出元件、与所述外部端子连接的第1半导体区域、形成内部电路的第2半导体区域、形成为比所述第2半导体区域靠近所述第1半导体区域的第3半导体区域、以及伴随在所述第1半导体区域与所述第3半导体区域之间的寄生元件导通时强制性使所述输出元件截止的截止电路。
另外，在由上述第11结构构成的半导体装置中，可以为这样的结构(第12结构)，所述寄生元件是以P型的半导体基板为基极，以N型的所述第1半导体区域为发射极，以N型的所述第3半导体区域为集电极的npn型晶体管。
此外，在由上述第11或者第12结构构成的半导体装置中，可以为这样的结构(第13结构)，所述截止电路包含：开关元件，其在所述寄生元件导通时使所述输出元件的栅极-源极间短路。
此外，在由上述第13的结构构成的半导体装置中，可以为这样的结构(第14结构)，所述开关元件是源极与所述输出元件的源极连接而漏极与所述输出元件的栅极连接的P沟道型晶体管。
此外，在由上述第13或者第14的结构构成的半导体装置中，可以为这样的结构(第15结构)，所述截止电路还包含：电阻，其连接在所述开关元件的栅极-源极间。
此外，在由上述第13～第15的某一个结构构成的半导体装置中，可以为这样的结构(第16结构)，所述开关元件的栅极与所述第3半导体区域连接。
此外，在由上述第11～第15的某一个结构构成的半导体装置可以为这样的结构(第17结构)，还具有：异常保护电路，其不仅在异常保护电路自己检测出监视对象的异常时，还在所述寄生元件导通时，经由所述截止电路强制性使所述输出元件截止。
此外，在由上述第17结构构成的半导体装置中，可以为这样的结构(第18结构)，所述异常保护电路是过电流保护电路、过热保护电路、或者过电压保护电路。
此外，在由上述第11～第18中任一个结构构成的半导体装置中，可以为这样的结构(第19结构)，所述第1半导体区域形成连接在所述外部端子与基准电位端之间的静电保护元件。
此外，由上述第11～第19中任一个结构构成的半导体装置，可以为这样的结构(第20结构)，其还具有：输出驱动部，其对连接在输入电压的输入端与所述外部端子之间的所述输出元件进行驱动，以使所述外部端子展现的输出电压或者与之对应的反馈电压与规定的参考电压一致。
此外，例如，本说明书中公开的半导体装置，可以为这样的结构(第21结构)，其具有：外部端子；输出元件；寄生要因元件；第1元件，在第1元件自身与所述寄生要因元件之间伴随有寄生元件，该寄生元件在所述外部端子上产生负电压时进行动作以使所述输出元件导通；以及第2元件，在第2元件自身与所述寄生要因元件之间伴随有寄生元件，该寄生元件在所述外部端子上产生负电压时进行动作以使所述输出元件截止，所述第2元件的至少一个形成为比所述第1元件靠近所述寄生要因元件。
另外，在由上述第21结构构成的半导体装置中，可以为这样的结构(第22结构)，由与低阻抗节点连接的元件分离区域包围所述第1元件。
此外，由上述第21或者第22结构构成的半导体装置，可以为这样的结构(第23结构)，其还具有：异常保护电路，其不仅在异常保护电路自己检测出监视对象的异常时，还在伴随在所述第2元件的寄生元件动作时强制性使所述输出元件截止。
此外，在由上述第23结构构成的半导体装置中，可以为这样的结构(第24结构)，所述异常保护电路是过电流保护电路、过热保护电路、或者过电压保护电路。
此外，在由上述第21～第24中任一个结构构成的半导体装置中，可以为这样的结构(第25结构)，所述第1元件以及所述第2元件都是驱动所述输出元件的输出驱动部的构成要素。
此外，在由上述第25结构构成的半导体装置中，可以为这样的结构(第26结构)，所述输出驱动部包含：第1电流源以及第2电流源、第1PMOSFET，其源极与所述第1电流源连接、栅极与第1输入端连接；第2PMOSFET，其源极与所述第1电流源连接、栅极与第2输入端连接；第3PMOSFET，其源极与所述输出元件的第1端连接、栅极以及漏极与所述第1PMOSFET的漏极连接；第4PMOSFET，其源极与所述输出元件的第1端连接、栅极与所述第3PMOSFET的栅极连接、漏极与所述第2PMOSFET的漏极连接；第5PMOSFET，其源极与所述输出元件的第1端连接、栅极与所述第3PMOSFET的栅极连接；第6PMOSFET，其源极与所述输出元件的第1端连接、栅极与所述第4PMOSFET的漏极连接、漏极与所述输出元件的控制端连接；第1NMOSFET，其漏极和栅极与所述第2电流源连接、源极与基准电位端连接；第2NMOSFET，其漏极与所述第1PMOSFET的漏极连接、栅极与所述第1NMOSFET的栅极连接、源极与基准电位端连接；第3NMOSFET，其漏极与所述第2PMOSFET的漏极连接、栅极与所述第1NMOSFET的栅极连接、源极与基准电位端连接；第4NMOSFET，其漏极和栅极与所述第5PMOSFET的漏极连接、源极与基准电位端连接；以及第5NMOSFET，其漏极与所述输出元件的控制端连接、栅极与所述第4NMOSFET的栅极连接、源极与基准电位端连接，所述第3NMOSFET以及所述第4NMOSFET形成为比所述第2NMOSFET以及所述第5NMOSFET靠近所述寄生要因元件。
此外，在由上述第25结构构成的半导体装置中，可以为这样的结构(第27结构)，所述输出驱动部包含：第1电流源以及第2电流源；第1PMOSFET，其源极与所述第1电流源连接、栅极与第1输入端连接；第2PMOSFET，其源极与所述第1电流源连接、栅极与第2输入端连接；第3PMOSFET，其源极与所述输出元件的第1端连接、栅极以及漏极与所述第1PMOSFET的漏极连接；第4PMOSFET，其源极与所述输出元件的第1端连接、栅极与所述第3PMOSFET的栅极连接、漏极与所述第2PMOSFET的漏极连接；第5PMOSFET，其源极与所述输出元件的第1端连接、栅极与所述第3PMOSFET的栅极连接；第6PMOSFET，其源极与所述输出元件的第1端连接、栅极与所述第4PMOSFET的漏极连接、漏极与所述输出元件的控制端连接；第1NMOSFET，其漏极和栅极与所述第2电流源连接、源极与基准电位端连接；第2NMOSFET以及第3NMOSFET，其栅极与所述第1NMOSFET的栅极连接、源极与基准电位端连接；第4NMOSFET，其漏极与栅极共同连接、源极与基准电位端连接；第5NMOSFET，其栅极与所述第4NMOSFET的栅极连接、源极与基准电位端连接；第6NMOSFET，其漏极与所述第1PMOSFET的漏极连接、源极与所述第2NMOSFET的漏极连接、栅极与固定电位端连接；第7NMOSFET，其漏极与所述第2PMOSFET的漏极连接、源极与所述第3NMOSFET的漏极连接、栅极与固定电位端连接；第8NMOSFET，其漏极与所述第5PMOSFET的漏极连接、源极与所述第4NMOSFET的漏极连接、栅极与固定电位端连接；以及第9NMOSFET，其漏极与所述输出元件的控制端连接、源极与所述第5NMOSFET漏极连接、栅极与固定电位端连接，所述第7NMOSFET以及所述第8NMOSFET形成为比所述第6NMOSFET以及所述第9NMOSFET靠近所述寄生要因元件，所述第1NMOSFET、所述第2NMOSFET、所述第3NMOSFET、所述第4NMOSFET以及所述第5NMOSFET形成为比所述第6NMOSFET以及所述第9NMOSFET远离所述寄生要因元件。
此外，在由上述上述第21～第27中任一个结构构成的半导体装置中，可以为这样的结构(第28结构)，所述寄生要因元件是与所述外部端子连接的静电保护元件。
此外，由上述第21～第28中任一个结构构成的半导体装置，可以为这样的结构(第15结构)，其还具有：输出驱动部，其对连接在输入电压的输入端与所述外部端子之间的所述输出元件进行驱动，以使所述外部端子展现的输出电压或者与之对应的反馈电压与规定的参考电压一致。
此外，例如，本说明书中公开的半导体装置，可以为这样的结构(第30结构)，其具有：外部端子；寄生要因元件；第1元件，在第1元件自身与所述寄生要因元件之间伴随有寄生元件，该寄生元件在所述外部端子产生负电压时进行动作使得阻碍功能安全；以及第2元件，在第2元件自身与所述寄生要因元件之间伴随有寄生元件，该寄生元件在所述外部端子上产生负电压时进行动作使得有助于功能安全，所述第2元件的至少一个形成为比所述第1元件靠近所述寄生要因元件。
＜工业上的利用可能性＞
本说明书中公开的发明能够广泛利用于具有寄生元件的全部半导体装置。
＜其他变形例＞
另外，上述实施方式中，列举了针对LDO调节器IC的应用例，但是应用对象并非限定于此。这样，本说明书中公开的各种技术特征，除了上述实施方式之外，在不脱离其技术创造精神的范围内能够施加各种变更。即，上述实施方式中，对所有的点进行了例示，但是并不应当认为是限制性的例示，本发明的技术范围并不限定于上述实施方式，而应理解为包括全部属于与权利要求书等同的含义以及范围内的变更。

Claims (6)

1.一种半导体装置，其中，
所述半导体装置具有：
外部端子；
输出元件；
寄生要因元件；
第1元件，在第1元件自身与所述寄生要因元件之间伴随有寄生元件，该寄生元件在所述外部端子上产生负电压时进行动作以使所述输出元件导通；以及
第2元件，在第2元件自身与所述寄生要因元件之间伴随有寄生元件，该寄生元件在所述外部端子上产生负电压时进行动作以使所述输出元件截止，
所述第2元件的至少一个形成为比所述第1元件靠近所述寄生要因元件，由与低阻抗节点连接的元件分离区域包围所述第1元件。
2.一种半导体装置，其中，
所述半导体装置具有：
外部端子；
输出元件；
寄生要因元件；
第1元件，在第1元件自身与所述寄生要因元件之间伴随有寄生元件，该寄生元件在所述外部端子上产生负电压时进行动作以使所述输出元件导通；以及
第2元件，在第2元件自身与所述寄生要因元件之间伴随有寄生元件，该寄生元件在所述外部端子上产生负电压时进行动作以使所述输出元件截止，
所述第2元件的至少一个形成为比所述第1元件靠近所述寄生要因元件，
所述第1元件以及所述第2元件都是驱动所述输出元件的输出驱动部的构成要素。
3.根据权利要求2所述的半导体装置，其中，
所述输出驱动部包含：
第1电流源以及第2电流源；
第1PMOSFET，其源极与所述第1电流源连接、栅极与第1输入端连接；
第2PMOSFET，其源极与所述第1电流源连接、栅极与第2输入端连接；
第3PMOSFET，其源极与所述输出元件的第1端连接、栅极以及漏极与所述第1PMOSFET的漏极连接；
第4PMOSFET，其源极与所述输出元件的第1端连接、栅极与所述第3PMOSFET的栅极连接、漏极与所述第2PMOSFET的漏极连接；
第5PMOSFET，其源极与所述输出元件的第1端连接、栅极与所述第3PMOSFET的栅极连接；
第6PMOSFET，其源极与所述输出元件的第1端连接、栅极与所述第4PMOSFET的漏极连接、漏极与所述输出元件的控制端连接；
第1NMOSFET，其漏极和栅极与所述第2电流源连接、源极与基准电位端连接；
第2NMOSFET，其漏极与所述第1PMOSFET的漏极连接、栅极与所述第1NMOSFET的栅极连接、源极与基准电位端连接；
第3NMOSFET，其漏极与所述第2PMOSFET的漏极连接、栅极与所述第1NMOSFET的栅极连接、源极与基准电位端连接；
第4NMOSFET，其漏极和栅极与所述第5PMOSFET的漏极连接、源极与基准电位端连接；以及
第5NMOSFET，其漏极与所述输出元件的控制端连接、栅极与所述第4NMOSFET的栅极连接、源极与基准电位端连接，
所述第3NMOSFET以及所述第4NMOSFET形成为比所述第2NMOSFET以及所述第5NMOSFET靠近所述寄生要因元件。
4.根据权利要求3所述的半导体装置，其中，
所述输出驱动部包含：
第1电流源以及第2电流源；
第1PMOSFET，其源极与所述第1电流源连接、栅极与第1输入端连接；
第2PMOSFET，其源极与所述第1电流源连接、栅极与第2输入端连接；
第3PMOSFET，其源极与所述输出元件的第1端连接、栅极以及漏极与所述第1PMOSFET的漏极连接；
第4PMOSFET，其源极与所述输出元件的第1端连接、栅极与所述第3PMOSFET的栅极连接、漏极与所述第2PMOSFET的漏极连接；
第5PMOSFET，其源极与所述输出元件的第1端连接、栅极与所述第3PMOSFET的栅极连接；
第6PMOSFET，其源极与所述输出元件的第1端连接、栅极与所述第4PMOSFET的漏极连接、漏极与所述输出元件的控制端连接；
第1NMOSFET，其漏极和栅极与所述第2电流源连接、源极与基准电位端连接；
第2NMOSFET以及第3NMOSFET，其栅极与所述第1NMOSFET的栅极连接、源极与基准电位端连接；
第4NMOSFET，其漏极与栅极共同连接、源极与基准电位端连接；
第5NMOSFET，其栅极与所述第4NMOSFET的栅极连接、源极与基准电位端连接；
第6NMOSFET，其漏极与所述第1PMOSFET的漏极连接、源极与所述第2NMOSFET的漏极连接、栅极与固定电位端连接；
第7NMOSFET，其漏极与所述第2PMOSFET的漏极连接、源极与所述第3NMOSFET的漏极连接、栅极与固定电位端连接；
第8NMOSFET，其漏极与所述第5PMOSFET的漏极连接、源极与所述第4NMOSFET的漏极连接、栅极与固定电位端连接；以及
第9NMOSFET，其漏极与所述输出元件的控制端连接、源极与所述第5NMOSFET的漏极连接、栅极与固定电位端连接，
所述第7NMOSFET以及所述第8NMOSFET形成为比所述第6NMOSFET以及所述第9NMOSFET靠近所述寄生要因元件，
所述第1NMOSFET、所述第2NMOSFET、所述第3NMOSFET、所述第4NMOSFET以及所述第5NMOSFET形成为比所述第6NMOSFET以及所述第9NMOSFET远离所述寄生要因元件。
5.根据权利要求1～4中任一项所述的半导体装置，其中，
所述寄生要因元件是与所述外部端子连接的静电保护元件。
6.根据权利要求1～4中任一项所述的半导体装置，其中，
所述半导体装置还具有：输出驱动部，其对连接在输入电压的输入端与所述外部端子之间的所述输出元件进行驱动，以使所述外部端子展现的输出电压或者与之对应的反馈电压与规定的参考电压一致。
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