JP7324016B2 - 半導体装置 - Google Patents

Description

本明細書中に開示されている発明は、半導体装置に関する。

従来、半導体装置の動作中において、装置外部からの電流印加、ないしは、コイルまたは配線等のインダクタンス成分などが原因となり、半導体装置の外部端子に負電圧を生じることがある。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１５－２９２５１号公報

半導体装置の外部端子に負電圧が発生すると、装置内部の寄生素子が動作することがある。この寄生素子は、本来の回路動作には組み込まれていない素子である。そのため、本来の回路動作とは異なる想定外の誤動作を引き起こす原因となり、延いては、半導体装置を搭載したセットの誤動作や破壊に繋がるおそれがあった。

なお、寄生素子が装置内部のどこに形成されるかを予測することは難しく、チップレイアウトや回路を工夫しても、寄生素子の形成自体をなくすことは決して容易でない。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、寄生素子による誤動作を防ぐことのできる半導体装置を提供することを目的とする。

例えば、本明細書中に開示されている半導体装置は、外部端子と、出力素子と、寄生要因素子と、前記外部端子に負電圧が発生したときに前記出力素子をオンするように動作する寄生素子が自身と前記寄生要因素子との間に付随する第１素子と、前記外部端子に負電圧が発生したときに前記出力素子をオフするように動作する寄生素子が自身と前記寄生要因素子との間に付随する第２素子とを有し、前記第２素子の少なくとも一つは、前記第１素子よりも前記寄生要因素子の近くに形成されている構成（第１の構成）とされている。

なお、上記第１の構成から成る半導体装置において、前記第１素子は、低インピーダンスノードに接続された素子分離領域で囲まれている構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成る半導体装置は、自らが監視対象の異常を検出したときだけでなく前記第２素子に付随する寄生素子が動作したときにも前記出力素子を強制的にオフする異常保護回路をさらに有する構成（第３の構成）にするとよい。

また、上記第３の構成から成る半導体装置において、前記異常保護回路は、過電流保護回路、過熱保護回路、または、過電圧保護回路である構成（第４の構成）にするとよい。

また、上記第１～第４いずれかの構成から成る半導体装置において、前記第１素子及び前記第２素子は、いずれも前記出力素子を駆動する出力駆動部の構成要素である構成（第５の構成）にするとよい。

また、上記第５の構成から成る半導体装置において、前記出力駆動部は、第１電流源及び第２電流源と、ソースが前記第１電流源に接続されてゲートが第１入力端に接続された第１ＰＭＯＳＦＥＴと、ソースが前記第１電流源に接続されてゲートが第２入力端に接続された第２ＰＭＯＳＦＥＴと、ソースが前記出力素子の第１端に接続されてゲート及びドレインが前記第１ＰＭＯＳＦＥＴのドレインに接続された第３ＰＭＯＳＦＥＴと、ソースが前記出力素子の第１端に接続されてゲートが前記第３ＰＭＯＳＦＥＴのゲートに接続されてドレインが前記第２ＰＭＯＳＦＥＴのドレインに接続された第４ＰＭＯＳＦＥＴと、ソースが前記出力素子の第１端に接続されてゲートが前記第３ＰＭＯＳＦＥＴのゲートに接続された第５ＰＭＯＳＦＥＴと、ソースが前記出力素子の第１端に接続されてゲートが前記第４ＰＭＯＳＦＥＴのドレインに接続されてドレインが前記出力素子の制御端に接続された第６ＰＭＯＳＦＥＴと、ドレインとゲートが前記第２電流源に接続されてソースが基準電位端に接続された第１ＮＭＯＳＦＥＴと、ドレインが前記第１ＰＭＯＳＦＥＴのドレインに接続されてゲートが前記第１ＮＭＯＳＦＥＴのゲートに接続されてソースが基準電位端に接続された第２ＮＭＯＳＦＥＴと、ドレインが前記第２ＰＭＯＳＦＥＴのドレインに接続されてゲートが前記第１ＮＭＯＳＦＥＴのゲートに接続されてソースが基準電位端に接続された第３ＮＭＯＳＦＥＴと、ドレインとゲートが前記第５ＰＭＯＳＦＥＴのドレインに接続されてソースが基準電位端に接続された第４ＮＭＯＳＦＥＴと、ドレインが前記出力素子の制御端に接続されてゲートが前記第４ＮＭＯＳＦＥＴのゲートに接続されてソースが基準電位端に接続された第５ＮＭＯＳＦＥＴと、を含み、前記第３ＮＭＯＳＦＥＴ及び前記第４ＮＭＯＳＦＥＴは、前記第２ＮＭＯＳＦＥＴ及び前記第５ＮＭＯＳＦＥＴよりも前記寄生要因素子の近くに形成されている構成（第６の構成）にするとよい。

また、上記第５の構成から成る半導体装置において、前記出力駆動部は、第１電流源及び第２電流源と、ソースが前記第１電流源に接続されてゲートが第１入力端に接続された第１ＰＭＯＳＦＥＴと、ソースが前記第１電流源に接続されてゲートが第２入力端に接続された第２ＰＭＯＳＦＥＴと、ソースが前記出力素子の第１端に接続されてゲート及びドレインが前記第１ＰＭＯＳＦＥＴのドレインに接続された第３ＰＭＯＳＦＥＴと、ソースが前記出力素子の第１端に接続されてゲートが前記第３ＰＭＯＳＦＥＴのゲートに接続されてドレインが前記第２ＰＭＯＳＦＥＴのドレインに接続された第４ＰＭＯＳＦＥＴと、ソースが前記出力素子の第１端に接続されてゲートが前記第３ＰＭＯＳＦＥＴのゲートに接続された第５ＰＭＯＳＦＥＴと、ソースが前記出力素子の第１端に接続されてゲートが前記第４ＰＭＯＳＦＥＴのドレインに接続されてドレインが前記出力素子の制御端に接続された第６ＰＭＯＳＦＥＴと、ドレインとゲートが前記第２電流源に接続されてソースが基準電位端に接続された第１ＮＭＯＳＦＥＴと、ゲートが前記第１ＮＭＯＳＦＥＴのゲートに接続されてソースが基準電位端に接続された第２ＮＭＯＳＦＥＴ及び第３ＮＭＯＳＦＥＴと、ドレインとゲートが共通接続されてソースが基準電位端に接続された第４ＮＭＯＳＦＥＴと、ゲートが前記第４ＮＭＯＳＦＥＴのゲートに接続されてソースが基準電位端に接続された第５ＮＭＯＳＦＥＴと、ドレインが前記第１ＰＭＯＳＦＥＴのドレインに接続されてソースが前記第２ＮＭＯＳＦＥＴのドレインに接続されてゲートが定電位端に接続された第６ＮＭＯＳＦＥＴと、ドレインが前記第２ＰＭＯＳＦＥＴのドレインに接続されてソースが前記第３ＮＭＯＳＦＥＴのドレインに接続されてゲートが定電位端に接続された第７ＮＭＯＳＦＥＴと、ドレインが前記第５ＰＭＯＳＦＥＴのドレインに接続されてソースが前記第４ＮＭＯＳＦＥＴのドレインに接続されてゲートが定電位端に接続された第８ＮＭＯＳＦＥＴと、ドレインが前記出力素子の制御端に接続されてソースが前記第５ＮＭＯＳＦＥＴのドレインに接続されてゲートが定電位端に接続された第９ＮＭＯＳＦＥＴを含み、前記第７ＮＭＯＳＦＥＴ及び前記第８ＮＭＯＳＦＥＴは、前記第６ＮＭＯＳＦＥＴ及び前記第９ＮＭＯＳＦＥＴよりも前記寄生要因素子の近くに形成されており、前記第１ＮＭＯＳＦＥＴ、前記第２ＮＭＯＳＦＥＴ、前記第３ＮＭＯＳＦＥＴ、前記第４ＮＭＯＳＦＥＴ、及び、前記第５ＮＭＯＳＦＥＴは、前記第６ＮＭＯＳＦＥＴ及び前記第９ＮＭＯＳＦＥＴよりも前記寄生要因素子から遠くに形成されている構成（第７の構成）にするとよい。

また、上記第１～第７いずれかの構成から成る半導体装置において、前記寄生要因素子は、前記外部端子に接続された静電保護素子である構成（第８の構成）にするとよい。

また、上記第１～第８いずれかの構成から成る半導体装置は、前記外部端子に現れる出力電圧またはこれに応じた帰還電圧と所定の参照電圧とが一致するように、入力電圧の入力端と前記外部端子との間に接続された前記出力素子を駆動する出力駆動部をさらに有する構成（第９の構成）にするとよい。

また、例えば、本明細書中に開示されている半導体装置は、外部端子と、寄生要因素子と、前記外部端子に負電圧が発生したときに機能安全を阻害するように動作する寄生素子が自身と前記寄生要因素子との間に付随する第１素子と、前記外部端子に負電圧が発生したときに機能安全に寄与するように動作する寄生素子が自身と前記寄生要因素子との間に付随する第２素子と、を有し、前記第２素子の少なくとも一つは、前記第１素子よりも前記寄生要因素子の近くに形成されている構成（第１０の構成）とされている。

本明細書中に開示されている半導体装置によれば、寄生素子による誤動作を防ぐことが可能となる。

半導体装置の比較例を示す図 半導体装置の縦断面を示す図 比較例における負電圧発生時の挙動を示す図 半導体装置の第１実施形態を示す図 第１実施形態における平面レイアウト及び縦断面を示す図 第１実施形態における負電圧発生時の挙動を示す図 半導体装置の第２実施形態を示す図 第２実施形態における平面レイアウトの一変形例を示す図 半導体装置の第３実施形態を示す図 半導体装置の第４実施形態を示す図 第４実施形態における平面レイアウト及び縦断面を示す図 半導体装置の第５実施形態を示す図

＜半導体装置（比較例）＞
まず、半導体装置の新規な実施形態を説明する前に、これと対比される比較例について簡単に述べておく。

図１は、半導体装置の比較例を示す図である。本比較例の半導体装置１００は、入力電圧ＶＩＮから出力電圧ＶＯＵＴを生成するＬＤＯ［low drop out］レギュレータＩＣであり、Ｐチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタＭ１と、抵抗Ｒ１及びＲ２と、オペアンプＡＭＰと、ツェナダイオードＤ１と、過電流保護回路ＯＣＰと、過熱保護回路ＴＳＤと、外部端子Ｔ１（＝出力端子）と、を有する。もちろん、半導体装置１００は、他の構成要素を有していても構わない。

トランジスタＭ１のソースは、入力電圧ＶＩＮの入力端に接続されている。トランジスタＭ１のドレインは、外部端子Ｔ１（＝出力電圧ＶＯＵＴ及び出力電流ＩＯＵＴそれぞれの出力端）に接続されている。トランジスタＭ１のゲートは、オペアンプＡＭＰの出力端（＝ゲート信号Ｇ１の印加端）に接続されている。このように、トランジスタＭ１は、入力電圧ＶＩＮの入力端と出力電圧ＶＯＵＴの出力端との間に接続されており、オペアンプＡＭＰから印加されるゲート信号Ｇ１に応じて、そのオン抵抗値（延いては導通度）が連続的に制御される出力素子として機能する。

抵抗Ｒ１及びＲ２は、出力電圧ＶＯＵＴの出力端（＝外部端子Ｔ１）と接地端（＝基準電位端）との間に直列接続されており、相互間の接続ノードから出力電圧ＶＯＵＴを分圧した帰還電圧Ｖｆｂ（＝ＶＯＵＴ×｛Ｒ２／（Ｒ１＋Ｒ２）｝）を出力する抵抗分割回路として機能する。なお、出力電圧ＶＯＵＴをそのまま帰還電圧ＶｆｂとしてオペアンプＡＭＰに入力する場合には、抵抗Ｒ１及びＲ２を割愛すればよい。

オペアンプＡＭＰは、非反転入力端（＋）に入力される帰還電圧Ｖｆｂと、反転入力端（－）に入力される所定の参照電圧Ｖｒｅｆとが一致（イマジナリショート）するようにトランジスタＭ１のゲート信号Ｇ１を連続的に制御する出力駆動部として機能する。

例えば、Ｖｆｂ＜Ｖｒｅｆであるときには、ゲート信号Ｇ１を引き下げてトランジスタＭ１のオン抵抗値を下げる（＝トランジスタＭ１の導通度を上げる）ことにより、出力電圧ＶＯＵＴ（延いては帰還電圧Ｖｆｂ）を引き上げることができる。逆に、Ｖｆｂ＞Ｖｒｅｆであるときには、ゲート信号Ｇ１を引き上げてトランジスタＭ１のオン抵抗値を上げる（＝トランジスタＭ１の導通度を下げる）ことにより、出力電圧ＶＯＵＴ（延いては帰還電圧Ｖｆｂ）を引き下げることができる。

このように、オペアンプＡＭＰを用いた出力帰還制御により、出力電圧ＶＯＵＴをその目標値（＝Ｖｒｅｆ×｛（Ｒ１＋Ｒ２）／Ｒ２｝）に合わせ込むことができる。

ツェナダイオードＤ１のカソードは、出力電圧ＶＯＵＴの出力端（＝外部端子Ｔ１）に接続されている。ツェナダイオードＤ１のアノードは、接地端に接続されている。なお、ツェナダイオードＤ１は、静電気放電（ＥＳＤ［electro-static discharge］）から外部端子Ｔ１を守るための静電保護素子として機能する。従って、ツェナダイオードＤ１は、外部端子Ｔ１の近傍に設けることが望ましい。

過電流保護回路ＯＣＰは、トランジスタＭ１に流れる入力電流ＩＩＮが過電流保護値ＩＯＣＰよりも大きくなったときにゲート信号Ｇ１を強制的に引き上げてトランジスタＭ１を閉じるようにオペアンプＡＭＰを制御する。従って、過電流保護回路ＯＣＰが正しく動作している限り、入力電流ＩＩＮを過電流保護値ＩＯＣＰ以下に制限することができる。

過熱保護回路ＴＳＤは、半導体装置１００のジャンクション温度Ｔｊが過熱保護値Ｔｔｓｄよりも高くなったときにゲート信号Ｇ１を強制的に引き上げてトランジスタＭ１を閉じるようにオペアンプＡＭＰを制御する。従って、過熱保護回路ＴＳＤが正しく動作している限り、半導体装置１００のジャンクション温度Ｔｊを過熱保護値Ｔｔｓｄ以下に制限することができる。

ところで、半導体装置１００には、そのデバイス構造上、本来の回路動作には組み込まれていない寄生素子（例えばｎｐｎ型バイポーラトランジスタＱ０であり、以下では寄生トランジスタＱ０と呼ぶ）が付随する。

本図に即して述べると、寄生トランジスタＱ０は、Ｐ型半導体基板（Ｐｓｕｂ）をベースとし、ツェナダイオードＤ１のＮ型半導体領域（＝カソード）をエミッタとし、内部回路のＮ型半導体領域（例えば、オペアンプＡＭＰの出力段としてトランジスタＭ１のゲートに接続されるＮチャネル型ＭＯＳ電界効果トランジスタＭ２のドレイン）をコレクタとするように形成される。以下では、半導体装置１００の模式的な縦断面を参照しながら、寄生トランジスタＱ０の説明を続ける。

図２は、半導体装置１００の縦断面を示す図である。半導体装置１００のＰ型半導体基板１０１には、Ｎ型半導体ウェル１０２及び１０３が形成されている。Ｎ型半導体ウェル１０２には、Ｎ型半導体コンタクト１０４が形成されている。Ｎ型半導体ウェル１０３には、Ｎ型半導体コンタクト１０５及び１０６が形成されている。また、Ｎ型半導体ウェル１０３には、Ｐ型半導体ウェル１０７が形成されている。Ｐ型半導体ウェル１０７には、Ｐ型半導体コンタクト１０８が形成されている。

Ｎ型半導体ウェル１０２は、内部回路（ＮＭＯＳ、ＰＭＯＳ、ｎｐｎ、ｐｎｐなど）を形成するためのＮ型半導体領域であり、例えば、図１におけるトランジスタＭ２のドレインがこれに相当する。Ｎ型半導体ウェル１０２は、Ｎ型半導体コンタクト１０４を介して他の内部回路（例えば、図１におけるトランジスタＭ１のゲート）に接続されている。

Ｎ型半導体ウェル１０３は、静電保護素子を形成するためのＮ型半導体領域であり、例えば、図１におけるツェナダイオードＤ１のカソードがこれに相当する。なお、Ｎ型半導体ウェル１０３は、Ｎ型半導体コンタクト１０５及び１０６を介して外部端子Ｔ１に接続されている。

Ｐ型半導体ウェル１０７は、静電保護素子を形成するためのＰ型半導体領域であり、例えば、図１におけるツェナダイオードＤ１のアノードがこれに相当する。なお、Ｐ型半導体ウェル１０７は、Ｐ型半導体コンタクト１０８を介して接地端に接続されている。

上記のデバイス構造を持つ半導体装置１００において、寄生トランジスタＱ０は、Ｐ型半導体基板１０１をベースとし、Ｎ型半導体ウェル１０３ないしはＮ型半導体コンタクト１０５及び１０６（＝ツェナダイオードＤ１のカソード）をエミッタとし、Ｎ型半導体ウェル１０２ないしはＮ型半導体コンタクト１０４（＝トランジスタＭ２のドレイン）をコレクタとするｎｐｎ型バイポーラトランジスタとして形成される。

このような寄生トランジスタＱ０が付随する半導体装置１００において、例えば、外部端子Ｔ１から過電流保護値ＩＯＣＰよりも大きい出力電流ＩＯＵＴが引き出された場合、接地端からツェナダイオードＤ１を介して外部端子Ｔ１に向けた順方向のダイオード電流ＩＤｉ（＝ＩＯＵＴ－ＩＯＣＰ）が流れる。従って、外部端子Ｔ１には、ツェナダイオードＤ１の順方向降下電圧Ｖｆ（Ｄ１）に相当する負電圧（＝－Ｖｆ（Ｄ１））が生じる。

上記負電圧の発生により、寄生トランジスタＱ０のベース・エミッタ間に順方向降下電圧Ｖｆ（Ｑ０）以上の電位差が生じると、寄生トランジスタＱ０がオンしてトランジスタＭ２のドレイン（延いてはトランジスタＭ１のゲート）から電流が引き抜かれる。その結果、オペアンプＡＭＰのゲート制御に反して、トランジスタＭ１が誤オンしてしまい、半導体装置１００を搭載したセットの誤動作や破壊を招くおそれがある。

なお、負電圧が発生し得る外部端子Ｔ１に接続されて寄生トランジスタＱ０の原因となる寄生要因素子としては、静電保護素子（例えばツェナダイオードＤ１）以外にも、Ｎチャネル型ＭＯＳ電界効果トランジスタなどを挙げることができる。

以下では、外部端子Ｔ１における負電圧発生時の挙動について、図面を参照しながら具体的に説明する。

図３は、比較例における負電圧発生時の挙動を示す図であり、上から順に、出力電圧ＶＯＵＴ、入力電流ＩＩＮ、ダイオード電流ＩＤｉ、並びに、損失電力Ｐｌｏｓｓのそれぞれについて、出力電流ＩＯＵＴとの相関関係が描写されている。

期間（１）は、半導体装置１００の正常動作期間に相当する。すなわち、期間（１）では、外部端子Ｔ１に負電圧が発生しておらず、寄生トランジスタＱ０もオンしていない。また、入力電流ＩＩＮが過電流保護値ＩＯＣＰに達すると、それ以上電流が流れないように過電流保護回路ＯＣＰが動作する。従って、基本的に入力電流ＩＩＮが過電流保護値ＩＯＣＰを超えて流れることはない。なお、期間（１）では、Ｐ１＝（ＶＩＮ－ＶＯＵＴ）×ＩＯＵＴで決定される損失電力Ｐｌｏｓｓが発生する。

期間（２）は、過電流保護回路ＯＣＰによる電流制限期間に相当する。外部端子Ｔ１にインダクタンス成分が存在する場合や強制的な負荷試験が行われる場合には、外部端子Ｔ１から過電流保護値ＩＯＣＰよりも大きい出力電流ＩＯＵＴが引き出されることがある。このとき、入力電流ＩＩＮは、過電流保護値ＩＯＣＰに制限されるので、不足分の電流がダイオード電流ＩＤｉとして流れる。その結果、外部端子Ｔ１には、ツェナダイオードＤ１の順方向降下電圧Ｖｆ（Ｄ１）に相当する負電圧（＝－Ｖｆ（Ｄ１））が生じる。ただし、期間（２）では、未だＶｆ（Ｄ１）＜Ｖｆ（Ｑ０）であり、寄生トランジスタＱ０がオンしない。従って、期間（２）では、Ｐ２＝（ＶＩＮ＋Ｖｆ（Ｄ１））×ＩＯＣＰ＋Ｖｆ（Ｄ１）×（ＩＯＵＴ－ＩＯＣＰ）で決定される損失電力Ｐｌｏｓｓが発生する。

なお、期間（２）の長さは、半導体装置１００のレイアウトや内部回路、インピーダンス等によって決定される。負電圧の発生直後に寄生素子（例えば寄生トランジスタＱ０）が内部回路を誤動作させる場合もあれば、寄生素子による誤作動が生じない場合もある。

期間（３）は、寄生素子による誤動作期間に相当する。負電圧（＝－Ｖｆ（Ｄ１））の発生により、寄生トランジスタＱ０のベース・エミッタ間に順方向降下電圧Ｖｆ（Ｑ０）以上の電位差が生じて寄生トランジスタＱ０がオンすると、内部回路が誤動作する。

例えば、先出の図１で示したように、オペアンプＡＭＰの出力段を形成するトランジスタＭ２のドレインが寄生トランジスタＱ０のコレクタになった場合を考える。この場合、過電流保護回路ＯＣＰ（または過熱保護回路ＴＳＤ）がトランジスタＭ１のゲートに流し込んでいるオフ電流（例えばμＡオーダー）よりも遥かに大きいコレクタ電流（例えばｍＡオーダー）がトランジスタＭ１のゲートから寄生トランジスタＱ０に引き抜かれ得る。

このような状況に陥ると、過電流保護回路ＯＣＰがゲート信号Ｇ１をハイレベルに維持できなくなり、トランジスタＭ１が誤オンしてしまう。その結果、入力電流ＩＩＮ（延いては出力電流ＩＯＵＴ）が過電流保護値ＩＯＣＰを超えて増大し、半導体装置１００やこれを搭載したセットの破壊を招くおそれがある。

なお、期間（３）では、Ｐ３＝（ＶＩＮ＋Ｖｆ（Ｄ１））×（ＩＯＵＴ－Ｉｄｉ）＋Ｖｆ（Ｄ１）×ＩＤｉで決定される損失電力Ｐｌｏｓｓが発生する。すなわち、入力電圧ＶＩＮが高いほど損失電力Ｐｌｏｓｓが大きくなり、延いては、半導体装置１００やこれを搭載したセットが破壊に至る可能性も高まる。

以下では、上記の不具合を解消することのできる種々の実施形態について説明する。

＜半導体装置（第１実施形態）＞
図４は、半導体装置の第１実施形態を示す図である。本実施形態の半導体装置３１は、先出の比較例（図１）を基本としつつ、オペアンプＡＭＰを形成する素子の配置レイアウトに工夫が凝らされている。

オペアンプＡＭＰを形成する素子は、オン関連素子Ｇｏｎ（＝第１素子に相当）とオフ関連素子Ｇｏｆｆ（＝第２素子に相当）に大別することができる。

オン関連素子Ｇｏｎは、外部端子Ｔ１に負電圧が発生したときにトランジスタＭ１をオンするように動作する寄生素子が自身とツェナダイオードＤ１のカソードとの間に付随する素子（ＮＭＯＳ、ＰＭＯＳ、ｎｐｎ、ｐｎｐなど）であり、例えば、図１のトランジスタＭ２がこれに相当する。

従って、外部端子Ｔ１に負電圧が発生したときに、オン関連素子Ｇｏｎに付随する寄生素子が電流を引いてしまうと、トランジスタＭ１がオンするようにオペアンプＡＭＰが誤動作するので、半導体装置３１やこれを搭載したセットの破壊を招くおそれがある。

一方、オフ関連素子Ｇｏｆｆは、外部端子Ｔ１に負電圧が発生したときにトランジスタＭ１をオフするように動作する寄生素子（本図の寄生トランジスタＱ０を参照）が自身とツェナダイオードＤ１のカソードとの間に付随する素子（ＮＭＯＳ、ＰＭＯＳ、ｎｐｎ、ｐｎｐなど）である。

従って、外部端子Ｔ１に負電圧が発生したときに、オフ関連素子Ｇｏｆｆに付随する寄生素子が電流を引き込むと、トランジスタＭ１がオフするようにオペアンプＡＭＰの誤動作（＝半導体装置３１の機能安全に寄与するフェイルセーフ動作）が生じるので、半導体装置３１やこれを搭載したセットの破壊を招くおそれはない。

なお、寄生素子に流れる電流は、基本的に、エミッタ相当のＮ型半導体領域とコレクタ相当のＮ型半導体領域との相互間距離に依存する。

例えば、本図の寄生トランジスタＱ０は、Ｐ型半導体基板上の様々な場所に形成されたＮ型半導体領域をコレクタとして電流を引き込み得るが、実際には、寄生トランジスタＱ０のエミッタ（＝ツェナダイオードＤ１のカソード）から見て、より近いＮ型半導体領域から順に、より早く、かつ、より大きな電流を引き込むことになる。

上記の知見に鑑み、オフ関連素子Ｇｏｆｆの少なくとも一つは、オン関連素子ＧｏｎよりもツェナダイオードＤ１のカソードの近くに形成されている。言い換えれば、ツェナダイオードＤ１とオフ関連素子Ｇｏｆｆとの距離は、ツェナダイオードＤ１とオン関連素子Ｇｏｎとの距離よりも短い。このような配置レイアウトを採用すれば、外部端子Ｔ１に負電圧が発生して寄生トランジスタＱ０が動作しても、トランジスタＭ１がオフするようにオペアンプＡＭＰの誤動作（フェイルセーフ動作）が生じるので、半導体装置３１やこれを搭載したセットの破壊を招かずに済む。

以下では、半導体装置３１の模式的な平面レイアウト及び縦断面を参照しながら、オン関連素子Ｇｏｎ及びオフ関連素子Ｇｏｆｆの説明を続ける。

図５は、半導体装置３１の平面レイアウト（上段）と縦断面（下段）を示す図である。本図で示したように、半導体装置３１のＰ型半導体基板３００には、複数の素子形成領域（本図では、素子形成領域３１０、３２０及び３３０の３つを例示）が形成されている。

素子形成領域３１０は、静電保護素子（例えばツェナダイオードＤ１）の形成領域に相当する。素子形成領域３１０において、Ｐ型半導体基板３００には、Ｎ型半導体ウェル３１１が形成されている。Ｎ型半導体ウェル３１１には、Ｎ型半導体コンタクト３１２及び３１３が形成されている。また、Ｎ型半導体ウェル３１１には、Ｐ型半導体ウェル３１４が形成されている。Ｐ型半導体ウェル３１４には、Ｐ型半導体コンタクト３１５が形成されている。

なお、Ｎ型半導体ウェル３１１は、ツェナダイオードＤ１のカソード（Ｃ）に相当し、Ｎ型半導体コンタクト３１２及び３１３を介して外部端子Ｔ１に接続されている。一方、Ｐ型半導体ウェル３１４は、ツェナダイオードＤ１のアノード（Ａ）に相当し、Ｐ型半導体コンタクト３１５を介して接地端に接続されている。

素子形成領域３２０は、オン関連素子Ｇｏｎ（例えばＮＭＯＳＦＥＴ）の形成領域に相当する。素子形成領域３２０において、Ｐ型半導体基板３００には、Ｐ型半導体ウェル３２１が形成されている。Ｐ型半導体ウェル３２１には、Ｐ型半導体コンタクト３２２が形成されている。また、Ｐ型半導体ウェル３２１には、Ｎ型半導体領域３２３及び３２４が形成されている。

なお、Ｎ型半導体領域３２３及び３２４は、オン関連素子Ｇｏｎのソース（Ｓ）及びドレイン（Ｄ）に相当し、相互間のチャネル領域上には、絶縁層を挟んでゲート（Ｇ）が形成されている。一方、Ｐ型半導体ウェル３２１及びＰ型半導体コンタクト３２２は、オン関連素子Ｇｏｎのバックゲート（ＢＧ）に相当する。

素子形成領域３３０は、オフ関連素子Ｇｏｆｆ（例えばＮＭＯＳＦＥＴ）の形成領域に相当する。なお、素子形成領域３３０は、本図で示したように、素子形成領域３２０よりも素子形成領域３１０に近い位置（例えば、素子形成領域３１０と素子形成領域３２０との間）に配置されている。言い換えると、素子形成領域３１０と素子形成領域３３０との距離ｄｘは、素子形成領域３１０と素子形成領域３２０との距離ｄｙよりも短い。

素子形成領域３３０において、Ｐ型半導体基板３００には、Ｐ型半導体ウェル３３１が形成されている。Ｐ型半導体ウェル３３１には、Ｐ型半導体コンタクト３３２が形成されている。また、Ｐ型半導体ウェル３３１には、Ｎ型半導体領域３３３及び３３４が形成されている。

なお、Ｎ型半導体領域３３３及び３３４は、オフ関連素子Ｇｏｆｆのソース（Ｓ）及びドレイン（Ｄ）に相当し、相互間のチャネル領域上には、絶縁層を挟んでゲート（Ｇ）が形成されている。一方、Ｐ型半導体ウェル３３１及びＰ型半導体コンタクト３３２は、オフ関連素子Ｇｏｆｆのバックゲート（ＢＧ）に相当する。

上記のデバイス構造を持つ半導体装置３１において、寄生トランジスタＱ０は、例えばＰ型半導体基板３００をベースとし、Ｎ型半導体ウェル３１１並びにＮ型半導体コンタクト３１２及び３１３（＝ツェナダイオードＤ１のカソード）をエミッタとし、これに最も近いＮ型半導体領域３３４（＝オフ関連素子Ｇｏｆｆのドレイン）をコレクタとするｎｐｎ型バイポーラトランジスタとして形成される。

このような寄生トランジスタＱ０が付随する半導体装置３１において、例えば、外部端子Ｔ１から過電流保護値ＩＯＣＰよりも大きい出力電流ＩＯＵＴが引き出された場合、接地端からツェナダイオードＤ１を介して外部端子Ｔ１に向けた順方向のダイオード電流ＩＤｉ（＝ＩＯＵＴ－ＩＯＣＰ）が流れる。従って、外部端子Ｔ１には、ツェナダイオードＤ１の順方向降下電圧Ｖｆ（Ｄ１）に相当する負電圧（＝－Ｖｆ（Ｄ１））が生じる。

上記負電圧の発生により、寄生トランジスタＱ０のベース・エミッタ間に順方向降下電圧Ｖｆ（Ｑ０）以上の電位差が生じると、寄生トランジスタＱ０がオンする。このとき、寄生トランジスタＱ０は、エミッタとなるＮ型半導体領域（＝Ｎ型半導体ウェル３１１並びにＮ型半導体コンタクト３１２及び３１３）から見て、より近くに存在するＮ型半導体領域をコレクタとして電流を引き始める。

本図に即して述べると、寄生トランジスタＱ０は、オン関連素子Ｇｏｎのドレイン（＝Ｎ型半導体領域３２４）から電流を引き始めるよりも先に、オフ関連素子Ｇｏｆｆのドレイン（＝Ｎ型半導体領域３３４）から電流を引き始める。その結果、オペアンプＡＭＰのフェイルセーフ動作により、トランジスタＭ１がオフする。以下では、このような負電圧発生時の挙動について、図面を参照しながら具体的に説明する。

図６は、第１実施形態における負電圧発生時の挙動を示す図であり、先の図３と同様、上から順に、出力電圧ＶＯＵＴ、入力電流ＩＩＮ、ダイオード電流ＩＤｉ、並びに、損失電力Ｐｌｏｓｓのそれぞれについて、出力電流ＩＯＵＴとの相関関係が描写されている。

期間（１）は、半導体装置３１の正常動作期間に相当する。つまり、期間（１）では、外部端子Ｔ１に負電圧が発生しておらず、寄生トランジスタＱ０もオンしていないので、オペアンプＡＭＰによるトランジスタＭ１の駆動制御が通常通りに行われる。なお、期間（１）では、Ｐ１＝（ＶＩＮ－ＶＯＵＴ）×ＩＯＵＴで決定される損失電力Ｐｌｏｓｓが発生する。このように、半導体装置３１の正常動作期間については、先出の比較例（図３を参照）と何ら変わりがない。

期間（２）は、過電流保護回路ＯＣＰによる電流制限期間に相当する。先述のように、外部端子Ｔ１にインダクタンス成分が存在する場合や強制的な負荷試験が行われる場合には、外部端子Ｔ１から過電流保護値ＩＯＣＰよりも大きい出力電流ＩＯＵＴが引き出されることがある。このとき、入力電流ＩＩＮは、過電流保護値ＩＯＣＰに制限されるので、不足分の電流がダイオード電流ＩＤｉとして流れる。その結果、外部端子Ｔ１には、ツェナダイオードＤ１の順方向降下電圧Ｖｆ（Ｄ１）に相当する負電圧（＝－Ｖｆ（Ｄ１））が生じる。ただし、期間（２）では、未だＶｆ（Ｄ１）＜Ｖｆ（Ｑ０）であり、寄生トランジスタＱ０がオンしない。従って、期間（２）では、Ｐ２＝（ＶＩＮ＋Ｖｆ（Ｄ１））×ＩＯＣＰ＋Ｖｆ（Ｄ１）×（ＩＯＵＴ－ＩＯＣＰ）で決定される損失電力Ｐｌｏｓｓが発生する。

このように、過電流保護回路ＯＣＰによる電流制限期間についても、先出の比較例（図３）と基本的には変わりがない。ただし、寄生トランジスタＱ０がオフ関連素子Ｇｏｆｆのドレインから電流を引き始めるタイミングは、同じく寄生トランジスタＱ０がオン関連素子Ｇｏｎ（例えばトランジスタＭ２）のドレインから電流を引き始めるタイミングよりも早くなる。従って、期間（２）の長さは、先の比較例（図３を参照）よりも短くなる。

期間（３）は、寄生動作による出力オフ期間に相当する。ダイオード電流ＩＤｉの増大に伴って出力電圧ＯＵＴがさらに負に低下していき、寄生トランジスタＱ０のベース・エミッタ間に順方向降下電圧Ｖｆ（Ｑ０）以上の電位差が生じると、寄生トランジスタＱ０がオフ関連素子Ｇｏｆｆのドレインから電流を引き始める。その結果、オペアンプＡＭＰのフェイルセーフ動作により、トランジスタＭ１がオフするので、入力電流ＩＩＮが遮断された状態となる。

なお、期間（３）では、外部端子Ｔ１から引き出される出力電流ＩＯＵＴが全てダイオード電流ＩＤｉにより賄われるので、先の比較例（図３）と異なり、Ｐ３＝Ｖｆ（Ｄ１）×ＩＯＵＴで決定される損失電力Ｐｌｏｓｓしか発生しなくなる。言い換えると、損失電力Ｐｌｏｓｓが入力電圧ＶＩＮに依存しなくなる。

従って、入力電圧ＶＩＮが高い場合でも、ツェナダイオードＤ１の順方向降下電圧Ｖｆ（Ｄ１）が低いので、損失電力Ｐｌｏｓｓを小さく抑えることが可能となり、延いては、半導体装置３１やこれを搭載したセットの破壊を未然に防止することが可能となる。

＜半導体装置（第２実施形態）＞
図７は、半導体装置の第２実施形態（上段：平面レイアウト、下段：縦断面）を示す図である。本実施形態の半導体装置３２は、先の第１実施形態（図４及び図５）を基本としつつ、オン関連素子Ｇｏｎをフローティング構造としている。

具体的に述べると、オン関連素子Ｇｏｎが形成される素子形成領域３２０において、Ｐ型半導体基板３００には、先出のＰ型半導体ウェル３２１を内包するように、Ｎ型半導体ウェル３２５（＝素子分離領域に相当）が形成されている。なお、Ｎ型半導体ウェル３２５は、Ｎ型半導体コンタクト３２６を介して、低インピーダンスノード（例えば電源）に接続されている。すなわち、オン関連素子Ｇｏｎは、低インピーダンスノードに接続された素子分離領域で囲まれている。

このようなデバイス構造を採用することにより、寄生トランジスタＱ０は、オン関連素子Ｇｏｎのドレインよりも低インピーダンスノードから優先的に電流を引くようになる。従って、トランジスタＭ１の誤オンをより確実に防止することができるので、半導体装置３２やこれを搭載したセットの安全性を高めることが可能となる。

なお、第２実施形態における負電圧発生時の挙動は、第１実施形態（図６）と全く同様であるため、重複した説明を割愛する。

図８は、第２実施形態における平面レイアウトの一変形例を示す図である。本図で示すように、例えば、ツェナダイオードＤ１から見て複数の方向にオン関連素子Ｇｏｎ１及びＧｏｎ２が分散して配置されている場合を考える。このような場合には、ツェナダイオードＤ１とオン関連素子Ｇｏｎ１との間、及び、ツェナダイオードＤ１とオン関連素子Ｇｏｎ２との間に、それぞれ、オフ関連素子Ｇｏｆｆ１及びＧｏｆｆ２を形成するとよい。

その結果、ツェナダイオードＤ１とオフ関連素子Ｇｏｆｆ１との距離ｄｘ１、及び、ツェナダイオードＤ１とオフ関連素子Ｇｏｆｆ２との距離ｄｘ２は、それぞれ、ツェナダイオードＤ１とオン関連素子Ｇｏｎ１との距離ｄｙ１、及び、ツェナダイオードＤ１とオン関連素子Ｇｏｎ２との距離ｄｙ２よりも短くなる。

また、オン関連素子Ｇｏｎ１及びＧｏｎ２は、先にも述べたように、それぞれ、低インピーダンスノード（例えば電源に繋がる外部端子Ｔ２）に接続された素子分離領域（Ｎ型半導体領域）で取り囲むことによりフローティング構造としておけばよい。

このようなデバイス構造を採用することにより、外部端子Ｔ１に負電圧が発生したときには、ツェナダイオードＤ１のカソードとオフ関連素子Ｇｏｆｆ１及びＧｏｆｆ２それぞれのドレインとの間に付随する寄生素子が最先にオンするので、トランジスタＭ１の誤オンをより確実に防止することが可能となる。

＜半導体装置（第３実施形態）＞
図９は、半導体装置の第３実施形態（上段：平面レイアウト、下段：縦断面）を示す図である。本実施形態の半導体装置３３は、先出の第１実施形態（図４）ないしは第２実施形態（図７）を基本としつつ、オフ関連素子Ｇｏｆｆに付随する寄生素子が動作したときに、異常保護回路（例えば過熱保護回路ＴＳＤ）を介してトランジスタＭ１を強制的にオフする構成とされている。この場合、オフ関連素子Ｇｏｆｆは、オペアンプＡＭＰの構成要素ではなく、異常保護回路の構成要素として理解すればよい。

例えば、オフ関連素子Ｇｏｆｆ（本図ではｎｐｎ型バイポーラトランジスタ）が形成される素子形成領域３３０において、Ｐ型半導体基板３００には、Ｎ型半導体ウェル３３５が形成されている。Ｎ型半導体ウェル３３５には、Ｎ型半導体コンタクト３３６が形成されている。また、Ｎ型半導体ウェル３３５には、Ｐ型半導体ウェル３３７が形成されている。Ｐ型半導体ウェル３３７には、Ｐ型半導体コンタクト３３８とＮ型半導体領域３３９が形成されている。

なお、Ｎ型半導体ウェル３３５及びＮ型半導体コンタクト３３６は、オフ関連素子Ｇｏｆｆのコレクタ（Ｃ）に相当し、例えば、過熱保護回路ＴＳＤに接続されている。一方、Ｐ型半導体ウェル３３７及びＰ型半導体コンタクト３３８は、オフ関連素子Ｇｏｆｆのベース（Ｂ）に相当する。また、Ｎ型半導体領域３３９は、オフ関連素子Ｇｏｆｆのエミッタ（Ｅ）に相当する。

上記のデバイス構造を持つ半導体装置３３において、寄生トランジスタＱ０は、Ｐ型半導体基板３００をベースとし、Ｎ型半導体ウェル３１１並びにＮ型半導体コンタクト３１２及び３１３（＝ツェナダイオードＤ１のカソード）をエミッタとし、Ｎ型半導体ウェル３３５ないしはＮ型半導体コンタクト３３６（＝オフ関連素子Ｇｏｆｆのコレクタ）をコレクタとするｎｐｎ型バイポーラトランジスタとして形成される。

なお、過熱保護回路ＴＳＤは、半導体装置３３のジャンクション温度Ｔｊが過熱保護値Ｔｔｓｄよりも高くなったときだけでなく、オフ関連素子Ｇｏｆｆに付随する寄生トランジスタＱ０が動作したときにもトランジスタＭ１を強制的にオフする機能を備えている。

このように、ツェナダイオードＤ１の近傍に配置すべきオフ関連素子Ｇｏｆｆは、必ずしもオペアンプＡＭＰの構成要素である必要はなく、例えば、異常保護回路の構成要素としてもよい。

また、トランジスタＭ１を強制的にオフする異常保護回路は、過熱保護回路ＴＳＤに限定されるものではなく、過電流保護回路ＯＣＰや過電圧保護回路ＯＶＰであっても構わない。すなわち、自らが監視対象の異常を検出したときだけでなく、寄生トランジスタＱ０がオンしたときにも、トランジスタＭ１を強制的にオフする機能を備えた異常保護回路でありさえすれば、本来の監視対象は不問である。

なお、第３実施形態における負電圧発生時の挙動は、第１実施形態（図６）と全く同様であるため、重複した説明を割愛する。

＜半導体装置（第４実施形態）＞
図１０は、半導体装置の第４実施形態を示す図である。本実施形態の半導体装置３４では、先の第１実施形態（図４）ないしは第２実施形態（図７）を基本としつつ、オペアンプＡＭＰの回路構成例が具体的に明示されている。

本図に即して述べると、オペアンプＡＭＰは、電流源ＣＳ１及びＣＳ２と、Ｐチャネル型ＭＯＳ電界効果トランジスタＭ１１～Ｍ１６（＝第１ＰＭＯＳＦＥＴ～第６ＰＭＯＳＦＥＴに相当）と、Ｎチャネル型ＭＯＳ電界効果トランジスタＭ２１～Ｍ２５（＝第１ＮＭＯＳＦＥＴ～第５ＮＭＯＳＦＥＴに相当）と、抵抗Ｒ４と、を含む。

トランジスタＭ１１及びＭ１２それぞれのソースは、いずれも電流源ＣＳ１に接続されている。トランジスタＭ１１のゲートは、オペアンプＡＭＰの反転入力端（－）として、参照電圧Ｖｒｅｆの入力端（＝第１入力端に相当）に接続されている。トランジスタＭ１２のゲートは、オペアンプＡＭＰの非反転入力端（＋）として、帰還電圧Ｖｆｂの入力端（＝第２入力端に相当）に接続されている。

トランジスタＭ１３～Ｍ１６それぞれのソースは、いずれもトランジスタＭ１のソースに接続されている。トランジスタＭ１３～Ｍ１５それぞれのゲートは、いずれもトランジスタＭ１３のドレインに接続されている。トランジスタＭ１３のドレインは、トランジスタＭ１１のドレインに接続されている。トランジスタＭ１４のドレインは、トランジスタＭ１２のドレインに接続されている。トランジスタＭ１６のゲートは、トランジスタＭ１４のドレインに接続されている。トランジスタＭ１６のドレインは、トランジスタＭ１のゲートに接続されている。

トランジスタＭ２１～Ｍ２５それぞれのソースは、いずれも接地端（＝基準電位端）に接続されている。トランジスタＭ２１～Ｍ２３それぞれのゲートは、いずれもトランジスタＭ２１のドレインに接続されている。トランジスタＭ２１のドレインは、電流源ＣＳ２に接続されている。トランジスタＭ２２のドレインは、トランジスタＭ１１のドレインに接続されている。トランジスタＭ２３のドレインは、トランジスタＭ１２のドレインに接続されている。トランジスタＭ２４及びＭ２５それぞれのゲートは、いずれもトランジスタＭ２４のドレインに接続されている。トランジスタＭ２４のドレインは、トランジスタＭ１５のドレインに接続されている。トランジスタＭ２５のドレインは、トランジスタＭ１のゲートに接続されている。

上記構成から成るオペアンプＡＭＰの基本動作について簡単に説明する。Ｖｆｂ＜Ｖｒｅｆであるときには、トランジスタＭ１１のドレイン電流がトランジスタＭ１２のドレイン電流よりも相対的に小さくなる。その結果、トランジスタＭ１３のドレイン電流が大きくなるので、これをミラーしたトランジスタＭ１４のドレイン電流も大きくなり、トランジスタＭ１６のゲート電圧が上昇する。従って、トランジスタＭ１６のオン抵抗値が高くなる。また、トランジスタＭ１３のドレイン電流が大きくなると、これをミラーしたトランジスタＭ１５及びＭ２４のドレイン電流も大きくなるので、これをミラーしたトランジスタＭ２５のドレイン電流が大きくなる。上記一連の動作により、トランジスタＭ１のゲート信号Ｇ１が低下するので、トランジスタＭ１のオン抵抗値が低くなり、出力電圧ＶＯＵＴ（延いては帰還電圧Ｖｆｂ）が引き上げられる。

一方、Ｖｆｂ＞Ｖｒｅｆであるときには、トランジスタＭ１１のドレイン電流がトランジスタＭ１２のドレイン電流よりも相対的に大きくなる。その結果、トランジスタＭ１３のドレイン電流が小さくなるので、これをミラーしたトランジスタＭ１４のドレイン電流も小さくなり、トランジスタＭ１６のゲート電圧が低下する。従って、トランジスタＭ１６のオン抵抗値が低くなる。また、トランジスタＭ１３のドレイン電流が小さくなると、これをミラーしたトランジスタＭ１５及びＭ２４のドレイン電流も小さくなるので、これをミラーしたトランジスタＭ２５のドレイン電流が小さくなる。上記一連の動作により、トランジスタＭ１のゲート信号Ｇ１が上昇するので、トランジスタＭ１のオン抵抗値が高くなり、出力電圧ＶＯＵＴ（延いては帰還電圧Ｖｆｂ）が引き下げられる。

ところで、上記構成から成るオペアンプＡＭＰにおいて、例えば、トランジスタＭ２５またはトランジスタＭ２２それぞれのドレインとツェナダイオードＤ１のカソードとの間に付随する寄生素子（ｎｐｎ型バイポーラトランジスタ）がオンした場合、トランジスタＭ１のゲート信号Ｇ１が低下するので、トランジスタＭ１が誤オンするおそれがある。すなわち、トランジスタＭ２５及びＭ２２は、先述のオン関連素子Ｇｏｎに相当する。

一方、トランジスタＭ２４またはトランジスタＭ２３それぞれのドレインとツェナダイオードＤ１のカソードとの間に付随する寄生素子（ｎｐｎ型バイポーラトランジスタ）がオンした場合、トランジスタＭ１のゲート信号Ｇ１が上昇するので、トランジスタＭ１が特段の制御を要することなく自動的にオフする可能性が高い。すなわち、トランジスタＭ２４及びＭ２３は、先述のオフ関連素子Ｇｏｆｆに相当する。

そのため、トランジスタＭ２３及びＭ２４は、トランジスタＭ２２及びＭ２５よりもツェナダイオードＤ１の近くに配置することが望ましい。そこで、本実施形態の半導体装置３４では、トランジスタＭ２３及びＭ２４をツェナダイオードＤ１の近傍に配置し、トランジスタＭ２２及びＭ２５をツェナダイオードＤ１から離して配置している。以下では、図面を参照しながら具体的に説明する。

図１１は、半導体装置３４の平面レイアウト（上段）及び縦断面（下段）を示す図である。本図で示したように、半導体装置３４は、第２実施形態（図７）を基本としつつ、素子形成領域３２０及び３３０に変更が加えられている。

第１の変更点として、Ｐ型半導体ウェル３２１には、Ｎ型半導体領域３２３ａ及び３２３ｂと、Ｎ型半導体領域３２４ａ及び３２４ｂが形成されている。Ｎ型半導体領域３２３ａ及び３２４ａは、トランジスタＭ２２のソース（Ｓ）及びドレイン（Ｄ）に相当し、相互間のチャネル領域上には、絶縁層を挟んでゲート（Ｇ）が形成されている。Ｎ型半導体領域３２３ｂ及び３２４ｂは、トランジスタＭ２５のソース（Ｓ）及びドレイン（Ｄ）に相当し、相互間のチャネル領域上には、絶縁層を挟んでゲート（Ｇ）が形成されている。一方、Ｐ型半導体ウェル３２１及びＰ型半導体コンタクト３２２は、トランジスタＭ２２及びＭ２５それぞれのバックゲート（ＢＧ）に相当する。

第２の変更点として、Ｐ型半導体ウェル３３１には、Ｎ型半導体領域３３３ａ及び３３３ｂと、Ｎ型半導体領域３３４ａ及び３３４ｂが形成されている。Ｎ型半導体領域３３３ａ及び３３４ａは、トランジスタＭ２３のソース（Ｓ）及びドレイン（Ｄ）に相当し、相互間のチャネル領域上には、絶縁層を挟んでゲート（Ｇ）が形成されている。Ｎ型半導体領域３３３ｂ及び３３４ｂは、トランジスタＭ２４のソース（Ｓ）及びドレイン（Ｄ）に相当し、相互間のチャネル領域上には、絶縁層を挟んでゲート（Ｇ）が形成されている。一方、Ｐ型半導体ウェル３３１及びＰ型半導体コンタクト３３２は、トランジスタＭ２３及びＭ２４それぞれのバックゲート（ＢＧ）に相当する。

上記のデバイス構造を持つ半導体装置３４において、寄生トランジスタＱ０は、例えばＰ型半導体基板３００をベースとし、Ｎ型半導体ウェル３１１並びにＮ型半導体コンタクト３１２及び３１３（＝ツェナダイオードＤ１のカソード）をエミッタとし、これに最も近いＮ型半導体領域３３４ａ及び３３４ｂ（＝トランジスタＭ２３及びＭ２４それぞれのドレイン）をコレクタとするｎｐｎ型バイポーラトランジスタとして形成される。

このようなデバイス構造を採用することにより、外部端子Ｔ１に負電圧が発生して寄生トランジスタＱ０が動作しても、トランジスタＭ１がオフするようにオペアンプＡＭＰが誤動作（フェイルセーフ動作）してくれるので、半導体装置３４やこれを搭載したセットの破壊を招かずに済む。

＜半導体装置（第５実施形態）＞
図１２は、半導体装置の第５実施形態を示す図である。本実施形態の半導体装置３５では、先の第４実施形態（図１０）を基本としつつ、オペアンプＡＭＰの構成要素として、Ｎチャネル型ＭＯＳ電界効果トランジスタＭ２６～Ｍ２９（＝第６ＮＭＯＳＦＥＴ～第９ＮＭＯＳＦＥＴに相当）が追加されている。以下、変更点を中心に説明する。

トランジスタＭ２６は、トランジスタＭ１３のドレインとトランジスタＭ２２のドレインとの間に挿入されている。具体的に述べると、トランジスタＭ２６のドレインは、トランジスタＭ１３のドレインに接続されている。トランジスタＭ２６のソースは、トランジスタＭ２２のドレインに接続されている。トランジスタＭ２６のゲートは、クランプ電圧Ｖｃｌｐ（＜ＶＩＮ）の印加端（＝定電位端に相当）に接続されている。

トランジスタＭ２７は、トランジスタＭ１４のドレインとトランジスタＭ２３のドレインとの間に挿入されている。具体的に述べると、トランジスタＭ２７のドレインは、トランジスタＭ１４のドレインに接続されている。トランジスタＭ２７のソースは、トランジスタＭ２３のドレインに接続されている。トランジスタＭ２７のゲートは、クランプ電圧Ｖｃｌｐの印加端に接続されている。

トランジスタＭ２８は、トランジスタＭ１５のドレインとトランジスタＭ２４のドレインとの間に挿入されている。具体的に述べると、トランジスタＭ２８のドレインは、トランジスタＭ１５のドレインに接続されている。トランジスタＭ２８のソースは、トランジスタＭ２４のドレインに接続されている。トランジスタＭ２８のゲートは、クランプ電圧Ｖｃｌｐの印加端に接続されている。

トランジスタＭ２９は、トランジスタＭ１６のドレインとトランジスタＭ２５のドレインとの間に挿入されている。具体的に述べると、トランジスタＭ２９のドレインは、トランジスタＭ１６のドレインに接続されている。トランジスタＭ２９のソースは、トランジスタＭ２５のドレインに接続されている。トランジスタＭ２９のゲートは、クランプ電圧Ｖｃｌｐの印加端に接続されている。

このようなトランジスタＭ２６～Ｍ２９を設けることにより、トランジスタＭ２１～Ｍ２５それぞれのドレイン・ソース間電圧をクランプ電圧Ｖｃｌｐ以下に制限することができる。従って、トランジスタＭ２１～Ｍ２５として、低耐圧素子（＝クランプ電圧Ｖｃｌｐの印加に耐え得る素子）を用いることができるので、カレントミラーのペア性を確保する上で有利となる。なお、トランジスタＭ２６～Ｍ２９としては、高耐圧素子（＝入力電圧ＶＩＮの印加に耐え得る素子）を用いる必要がある。

ところで、上記構成から成るオペアンプＡＭＰにおいて、先述のオン関連素子Ｇｏｎとしては、トランジスタＭ２５及びＭ２２のほか、トランジスタＭ２９及びＭ２６がこれに相当する。一方、先述のオフ関連素子Ｇｏｆｆとしては、トランジスタＭ２４及びＭ２３のほか、トランジスタＭ２７及びＭ２８がこれに相当する。

なお、トランジスタＭ２１～Ｍ２３、並びに、トランジスタＭ２４及びＭ２５は、それぞれカレントミラーを形成しているので、相互間のペア性が重要である。一方、トランジスタＭ２６～Ｍ２９については、相互間のペア性がさほど重要でない。

そこで、本実施形態の半導体装置３５では、トランジスタＭ２７及びＭ２８をトランジスタＭ２６及びＭ２９よりもツェナダイオードＤ１の近くに配置し、トランジスタＭ２１～Ｍ２５をトランジスタＭ２６及びＭ２９よりもツェナダイオードＤ１から遠くに配置している。このようなデバイス構造を採用することにより、オペアンプＡＭＰの特性を維持したまま、先述のフェイルセーフ動作を実現することが可能となる。

このように、複数のオフ関連素子Ｇｏｆｆ（例えばトランジスタＭ２３、Ｍ２４、Ｍ２７、Ｍ２８）について、必ずしもその全てをツェナダイオードＤ１の直近に配置する必要はなく、ペア性の必要性やフローティング構造の適用可能性などを考慮して、配置レイアウトを最適化すればよい。

＜上位概念化＞
これまでに説明してきた第１～第５実施形態では、負電圧の発生時に出力素子をオフする寄生素子が最先に動作するように素子の配置レイアウトを工夫したが、半導体装置の機能安全に寄与する動作は、必ずしも出力素子のオフに限定されるものではなく、例えば、エラー信号を異常時の論理レベルに切り替えたり、イネーブル信号をディセーブル時の論理レベルに切り替えたりすることも当然に含まれる。すなわち、負電圧の発生時に最先に動作する寄生素子は、半導体装置のフェイルセーフ動作を導くものであればよい。

これを鑑みると、半導体装置は、外部端子（例えば先述の外部端子Ｔ１）と、寄生要因素子（例えば先述のツェナダイオードＤ１）と、外部端子に負電圧が発生したときに機能安全を阻害するように動作する寄生素子が自身と寄生要因素子との間に付随する第１素子（例えば先述のオン関連素子Ｇｏｎ）と、外部端子に負電圧が発生したときに機能安全に寄与するように動作する寄生素子が自身と寄生要因素子との間に付随する第２素子（例えば先述のオフ関連素子Ｇｏｆｆ）と、を有し、第２素子の少なくとも一つは、第１素子よりも寄生要因素子の近くに形成されていれば足り、フェイルセーフ動作の内容については不問である。

＜その他の変形例＞
なお、上記実施形態では、ＬＤＯレギュレータＩＣへの適用例を挙げたが、適用対象は何らこれに限定されるものではない。このように、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、寄生素子を持つ半導体装置全般に広く利用することが可能である。

３１～３５、１００ 半導体装置
１０１ Ｐ型半導体基板
１０２、１０３ Ｎ型半導体ウェル
１０４、１０５、１０６ Ｎ型半導体コンタクト
１０７ Ｐ型半導体ウェル
１０８ Ｐ型半導体コンタクト
３００ Ｐ型半導体基板
３１０ 素子形成領域
３１１ Ｎ型半導体ウェル
３１２、３１３ Ｎ型半導体コンタクト
３１４ Ｐ型半導体ウェル
３１５ Ｐ型半導体コンタクト
３２０ 素子形成領域
３２１ Ｐ型ウェル
３２２ Ｐ型半導体コンタクト
３２３、３２４ Ｎ型半導体領域
３２５ Ｎ型半導体ウェル（素子分離領域）
３２６ Ｎ型半導体コンタクト
３３０ 素子形成領域
３３１ Ｐ型半導体ウェル
３３２ Ｐ型半導体コンタクト
３３３、３３４ Ｎ型半導体領域
３３５ Ｎ型半導体ウェル
３３６ Ｎ型半導体コンタクト
３３７ Ｐ型半導体ウェル
３３８ Ｐ型半導体コンタクト
３３９ Ｎ型半導体領域
ＡＭＰ オペアンプ（出力駆動部）
ＣＳ１、ＣＳ２ 電流源
Ｄ１ ツェナダイオード（静電保護素子、寄生要因素子）
Ｇｏｎ、Ｇｏｎ１、Ｇｏｎ２ オン関連素子（第１素子）
Ｇｏｆｆ、Ｇｏｆｆ１、Ｇｏｆｆ２ オフ関連素子（第２素子）
Ｍ１ Ｐチャネル型ＭＯＳ電界効果トランジスタ（出力素子）
Ｍ２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｍ１１～Ｍ１６ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｍ２１～Ｍ２９ Ｎチャネル型ＭＯＳ電界効果トランジスタ
ＯＣＰ 過電流保護回路
Ｑ０ ｎｐｎ型バイポーラトランジスタ（寄生素子）
Ｒ１、Ｒ２、Ｒ４ 抵抗
Ｔ１、Ｔ２ 外部端子
ＴＳＤ 過熱保護回路

Claims (10)

1. 外部端子と、
   出力素子と、
   寄生要因素子と、
   前記外部端子に負電圧が発生したときに前記出力素子をオンするように動作する寄生素子が自身と前記寄生要因素子との間に付随する第１素子と、
   前記外部端子に負電圧が発生したときに前記出力素子をオフするように動作する寄生素子が自身と前記寄生要因素子との間に付随する第２素子と、
   を有し、
   前記第２素子の少なくとも一つは、前記第１素子よりも前記寄生要因素子の近くに形成されており、
   前記第１素子及び前記第２素子は、いずれも前記出力素子を駆動する出力駆動部の構成要素である、半導体装置。
2. 前記第１素子は、低インピーダンスノードに接続された素子分離領域で囲まれている、請求項１に記載の半導体装置。
3. 自らが監視対象の異常を検出したときだけでなく前記第２素子に付随する寄生素子が動作したときにも前記出力素子を強制的にオフする異常保護回路をさらに有する、請求項１または請求項２に記載の半導体装置。
4. 前記異常保護回路は、過電流保護回路、過熱保護回路、または、過電圧保護回路である、請求項３に記載の半導体装置。
5. 前記出力駆動部は、
   第１電流源及び第２電流源と、
   ソースが前記第１電流源に接続されてゲートが第１入力端に接続された第１ＰＭＯＳＦＥＴと、
   ソースが前記第１電流源に接続されてゲートが第２入力端に接続された第２ＰＭＯＳＦＥＴと、
   ソースが前記出力素子の第１端に接続されてゲート及びドレインが前記第１ＰＭＯＳＦＥＴのドレインに接続された第３ＰＭＯＳＦＥＴと、
   ソースが前記出力素子の第１端に接続されてゲートが前記第３ＰＭＯＳＦＥＴのゲートに接続されてドレインが前記第２ＰＭＯＳＦＥＴのドレインに接続された第４ＰＭＯＳＦＥＴと、
   ソースが前記出力素子の第１端に接続されてゲートが前記第３ＰＭＯＳＦＥＴのゲートに接続された第５ＰＭＯＳＦＥＴと、
   ソースが前記出力素子の第１端に接続されてゲートが前記第４ＰＭＯＳＦＥＴのドレインに接続されてドレインが前記出力素子の制御端に接続された第６ＰＭＯＳＦＥＴと、
   ドレインとゲートが前記第２電流源に接続されてソースが基準電位端に接続された第１ＮＭＯＳＦＥＴと、
   ドレインが前記第１ＰＭＯＳＦＥＴのドレインに接続されてゲートが前記第１ＮＭＯＳＦＥＴのゲートに接続されてソースが基準電位端に接続された第２ＮＭＯＳＦＥＴと、
   ドレインが前記第２ＰＭＯＳＦＥＴのドレインに接続されてゲートが前記第１ＮＭＯＳＦＥＴのゲートに接続されてソースが基準電位端に接続された第３ＮＭＯＳＦＥＴと、
   ドレインとゲートが前記第５ＰＭＯＳＦＥＴのドレインに接続されてソースが基準電位端に接続された第４ＮＭＯＳＦＥＴと、
   ドレインが前記出力素子の制御端に接続されてゲートが前記第４ＮＭＯＳＦＥＴのゲートに接続されてソースが基準電位端に接続された第５ＮＭＯＳＦＥＴと、
   を含み、
   前記第３ＮＭＯＳＦＥＴ及び前記第４ＮＭＯＳＦＥＴは、前記第２ＮＭＯＳＦＥＴ及び前記第５ＮＭＯＳＦＥＴよりも前記寄生要因素子の近くに形成されている、請求項１～請求項４のいずれか一項に記載の半導体装置。
6. 前記出力駆動部は、
   第１電流源及び第２電流源と、
   ソースが前記第１電流源に接続されてゲートが第１入力端に接続された第１ＰＭＯＳＦＥＴと、
   ソースが前記第１電流源に接続されてゲートが第２入力端に接続された第２ＰＭＯＳＦＥＴと、
   ソースが前記出力素子の第１端に接続されてゲート及びドレインが前記第１ＰＭＯＳＦＥＴのドレインに接続された第３ＰＭＯＳＦＥＴと、
   ソースが前記出力素子の第１端に接続されてゲートが前記第３ＰＭＯＳＦＥＴのゲートに接続されてドレインが前記第２ＰＭＯＳＦＥＴのドレインに接続された第４ＰＭＯＳＦＥＴと、
   ソースが前記出力素子の第１端に接続されてゲートが前記第３ＰＭＯＳＦＥＴのゲートに接続された第５ＰＭＯＳＦＥＴと、
   ソースが前記出力素子の第１端に接続されてゲートが前記第４ＰＭＯＳＦＥＴのドレインに接続されてドレインが前記出力素子の制御端に接続された第６ＰＭＯＳＦＥＴと、
   ドレインとゲートが前記第２電流源に接続されてソースが基準電位端に接続された第１ＮＭＯＳＦＥＴと、
   ゲートが前記第１ＮＭＯＳＦＥＴのゲートに接続されてソースが基準電位端に接続された第２ＮＭＯＳＦＥＴ及び第３ＮＭＯＳＦＥＴと、
   ドレインとゲートが共通接続されてソースが基準電位端に接続された第４ＮＭＯＳＦＥＴと、
   ゲートが前記第４ＮＭＯＳＦＥＴのゲートに接続されてソースが基準電位端に接続された第５ＮＭＯＳＦＥＴと、
   ドレインが前記第１ＰＭＯＳＦＥＴのドレインに接続されてソースが前記第２ＮＭＯＳＦＥＴのドレインに接続されてゲートが定電位端に接続された第６ＮＭＯＳＦＥＴと、
   ドレインが前記第２ＰＭＯＳＦＥＴのドレインに接続されてソースが前記第３ＮＭＯＳＦＥＴのドレインに接続されてゲートが定電位端に接続された第７ＮＭＯＳＦＥＴと、
   ドレインが前記第５ＰＭＯＳＦＥＴのドレインに接続されてソースが前記第４ＮＭＯＳＦＥＴのドレインに接続されてゲートが定電位端に接続された第８ＮＭＯＳＦＥＴと、
   ドレインが前記出力素子の制御端に接続されてソースが前記第５ＮＭＯＳＦＥＴのドレインに接続されてゲートが定電位端に接続された第９ＮＭＯＳＦＥＴと、
   を含み、
   前記第７ＮＭＯＳＦＥＴ及び前記第８ＮＭＯＳＦＥＴは、前記第６ＮＭＯＳＦＥＴ及び前記第９ＮＭＯＳＦＥＴよりも前記寄生要因素子の近くに形成されており、
   前記第１ＮＭＯＳＦＥＴ、前記第２ＮＭＯＳＦＥＴ、前記第３ＮＭＯＳＦＥＴ、前記第４ＮＭＯＳＦＥＴ、及び、前記第５ＮＭＯＳＦＥＴは、前記第６ＮＭＯＳＦＥＴ及び前記第９ＮＭＯＳＦＥＴよりも前記寄生要因素子から遠くに形成されている、請求項１～請求項４のいずれか一項に記載の半導体装置。
7. 前記寄生要因素子は、前記外部端子に接続された静電保護素子である、請求項１～請求項６のいずれか一項に記載の半導体装置。
8. 前記出力駆動部は、前記外部端子に現れる出力電圧またはこれに応じた帰還電圧と所定の参照電圧とが一致するように、入力電圧の入力端と前記外部端子との間に接続された前記出力素子を駆動する、請求項１～請求項７のいずれか一項に記載の半導体装置。
9. 外部端子と、
   出力素子と、
   寄生要因素子と、
   前記外部端子に負電圧が発生したときに前記出力素子をオンするように動作する寄生素子が自身と前記寄生要因素子との間に付随する第１素子と、
   前記外部端子に負電圧が発生したときに前記出力素子をオフするように動作する寄生素子が自身と前記寄生要因素子との間に付随する第２素子と、
   を有し、
   前記第２素子の少なくとも一つは、前記第１素子よりも前記寄生要因素子の近くに形成されており、
   前記第１素子は、低インピーダンスノードに接続された素子分離領域で囲まれている、半導体装置。
10. 外部端子と、
    寄生要因素子と、
    前記外部端子に負電圧が発生したときに機能安全を阻害するように動作する寄生素子が自身と前記寄生要因素子との間に付随する第１素子と、
    前記外部端子に負電圧が発生したときに機能安全に寄与するように動作する寄生素子が自身と前記寄生要因素子との間に付随する第２素子と、
    を有し、
    前記第２素子の少なくとも一つは、前記第１素子よりも前記寄生要因素子の近くに形成されており、
    前記第１素子は、低インピーダンスノードに接続された素子分離領域で囲まれている、半導体装置。

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