JP7112309B2 - 電子回路およびセンサシステム - Google Patents

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Description

本発明は、電子回路およびセンサシステムに関し、例えば、車載用の半導体電子回路およびそれを用いたセンサシステムに関する。
特許文献１には、出力段トランジスタと、出力電圧以上の高電圧を検出する天絡検出回路とを備えた出力回路が記載されている。特許文献１では、天絡検出回路によって高電圧が検出されると、出力段トランジスタを非通電状態に制御することが記載されている。また、特許文献２には、入力電圧が所定値以上の場合、入力端子に接続されたスイッチを切断し、入力電圧を分圧した電圧を出力する過電圧保護回路を備えた半導体電子回路が記載されている。
特開２０１７－６００３２号公報 特開２００７－３２９９９８号公報
センサ等で検出した信号を出力する出力回路を搭載した半導体電子回路が広く用いられている。例えば、自動車等の車両には、複数のセンサと、センサで検出した信号が供給される車載用の半導体電子回路と、ＥＣＵ（Ｅｎｇｉｎｅ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）とが搭載される。車載用の半導体電子回路は、センサで検出された信号を、出力配線等を介して、ＥＣＵへ出力する出力回路を備えている。
半導体電子回路内の出力回路に接続された出力配線は、例えばＥＣＵと接続するときに誤って、他の配線に誤接続したり、一時的に他の機器に電圧を給電する電源配線に接触したり、他の機器の端子等と一時的にショートする可能性がある。この誤接続等によって、出力回路に給電される電源電圧よりも高い電圧が、出力配線を介して出力回路に供給される可能性があり、出力回路が破壊される恐れがある。
一方、車載用の半導体電子回路において、センサからの信号を出力する出力回路には、波形に対する厳しい要求が課せられる場合がある。具体的には、例えば出力する信号の立ち上がり時間、立下り時間の上限、下限が定められたり、出力配線からの電磁波放射スペクトラムに基準が設けられる場合がある。また、外部から、出力回路にノイズが印加された場合、ノイズに対する耐性も要求される。車載用の半導体電子回路内の出力回路は、これらの出力回路としての性能を満たす必要がある。
例えば、特許文献１に記載の出力回路においては、高電圧が印加されると、天絡検出回路によって高電圧が検出され、出力トランジスタが非導通状態にされる。これにより、出力回路が破壊されるのを防ぐことが可能である。しかしながら、特許文献１では、出力トランジスタが、信号を出力するだけでなく、高電圧が出力回路内に印加されるのを防ぐスイッチとしても機能している。高電圧が印加されるため、特許文献１に示されている出力トランジスタは、高耐圧の構造を備えるように構成される。高耐圧構造の出力トランジスタは、低耐圧構造の出力トランジスタに比べると、電流電圧特性等が悪い。特許文献１の出力回路では、出力トランジスタの導通・非導通によって従って、出力信号が変化する。そのため、出力信号の立ち上がり、立ち下がりにおいて、大きな電流が流れ、電流が安定するまでの期間では、出力信号が変動し、電磁波放射ノイズが発生し、電磁波放射スペクトラムの基準を満たせないことが考えられる。また、外部からノイズが印加された場合、ノイズによって出力信号が変化してしまうことが考えられる。
なお、特許文献２には、出力回路の出力配線に高電圧が供給されたときに、出力回路が破壊されるのを防ぐことは記載されていないし、認識もされていない。
本発明の目的は、出力信号の特性を満たしつつ、破壊されるのを低減することが可能な出力回路を備えた電子回路およびセンサシステムを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
電子回路は、出力信号を生成する素子と、スイッチと、出力端子に印加される電圧をモニタする電圧モニタ回路を備える。ここで、素子は、スイッチを介して出力端子に接続されており、電圧モニタ回路は、素子と接続している電源の電圧よりも高い電圧を測定可能に構成され、出力端子の電圧が、電源の電圧よりも高く設定された所定の値以上になったときに、素子と出力端子との間の接続を切るようにスイッチを制御する。
出力端子の電圧が、所定の値以上になると、素子と出力端子との間が切断されるため、出力回路が破壊されるのを防ぐことが可能である。また、出力信号の特性は、出力信号を生成する素子の特性によって定めることができるため、出力信号の特性が所望の特性を満たすようにすることが可能である。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
出力信号の特性を満たしつつ、破壊されるのを低減することが可能な出力回路を備えた電子回路およびセンサシステムを提供することができる。
実施の形態１に係わるセンサシステムの構成を示すブロック図である。 実施の形態１に係わる出力回路の構成を示す回路図である。 実施の形態１に係わる出力回路の直流特性を示す特性図である。 実施の形態１の変形例に係わる出力回路の構成を示す回路図である。 実施の形態２に係わる出力回路の構成を示す回路図である。 実施の形態３に係わる出力回路の構成を示す回路図である。 実施の形態３に係わる出力回路の断面図である。 実施の形態４に係わる出力回路の構成を示す回路図である。 実施の形態５に係わる出力回路の構成を示す回路図である。 実施の形態６に係わる電子回路の構成を示す回路図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳ）トランジスタ等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
＜センサシステムの構成＞
図１は、実施の形態１に係わるセンサシステムの構成を示すブロック図である。同図において、１００は、センサシステムを示している。ここでは、センサシステム１００として、車載用のセンサシステムを例にして説明する。
センサシステム１００は、センサエレメント１０１と、半導体電子回路１０２と、ＥＣＵ１０７とを備えている。センサエレメント１０１は、物理量に応じて電気的特性が変化する素子であり、検出対象の変化に応じた電気信号を出力する。センサエレメント１０１は、例えばエンジンが吸入する空気量を検出するエアフローセンサ等である。しかしながら、センサエレメント１０１は、エアフローセンサに限定されず、空気流量、温度、湿度、圧力等の物理量を電気信号に変換して出力するものであればよい。
半導体電子回路１０２は、複数の回路ブロックを備えているが、同図には、回路ブロックとして、電源回路１０３と、アナログ回路１０４と、プロセッサ１０５と、出力回路１０６とが例示されている。これらの回路ブロックは、例えば一つの半導体チップに形成されている。図１において、１１１～１１４は、半導体電子回路１０２に設けられた端子を示している。
半導体電子回路１０２は、主に、センサエレメント１０１からの電気信号を処理し、当該処理結果を、出力回路１０６を介してＳＥＮＴ（Ｓｉｎｇｌｅ Ｅｄｇｅ Ｎｉｂｂｌｅ Ｔｒａｎｓｍｉｓｓｉｏｎ）信号、あるいは周波数変調出力信号等として出力する。具体的に述べると、アナログ回路１０４は、端子１１４を介して供給されるセンサエレメント１０１からの電気信号に対し、増幅、フィルタリング、アナログ／デジタル変換、デジタル／アナログ変換等の処理を行う。プロセッサ１０５は、デジタルデータの処理や周辺回路のコントロール等を行う。電源回路１０３は、電源端子１１１を介して給電される外部電源電圧ＰＯＷＥＲから内部電源電圧ＶＤＤを生成し、アナログ回路１０４、プロセッサ１０５および出力回路１０６等に分配する。出力回路１０６は、アナログ回路１０４、あるいはプロセッサ１０５からの処理結果を受け、出力端子１１２および出力配線１０９を介してＥＣＵ１０７へ出力信号（例えばＳＥＮＴ信号）ＶＯＵＴを出力する。ＥＣＵ１０７は、供給された出力信号ＶＯＵＴに基づいて処理を行う。
図１において、１０は車載のバッテリーを示し、１１は電圧変換器を示している。また、１２は、車載された他の機器を示しており、例えばエンジンを制御するアクチュエーターである。バッテリー１０からのバッテリー電圧ＶＢＴは、車載された複数の機器に給電されるが、同図では、センサシステム１００およびアクチュエーター１２への給電が描かれている。すなわち、バッテリー電圧ＶＢＴは、電源配線１３を介して、電圧変換器１１およびアクチュエーター１２等に給電されている。電圧変換器１１は、給電されたバッテリー電圧ＶＢＴを外部電源電圧ＰＯＷＥＲに変換し、半導体電子回路１０２に給電する。バッテリー電圧ＶＢＴは、特に制限されないが約１２Ｖである。電圧変換器１１は、バッテリー電圧ＶＢＴを降圧し、特に制限されないが例えば約５Ｖの外部電源電圧ＰＯＷＥＲを生成する。
半導体電子回路１０２内の電源回路１０３は、約５Ｖの外部電源電圧ＰＯＷＥＲから、特に制限されないが安定化した５Ｖの電源電圧ＶＤＤを形成する。これにより、半導体電子回路１０２内の出力回路１０６等の各回路ブロックには、５Ｖの電源電圧ＶＤＤが給電され、この電源電圧ＶＤＤを動作電圧として動作する。
また、バッテリー１０および電圧変換器１１の接地電圧が、グランドＧＮＤとして、半導体電子回路１０２のグランド端子１１３に給電されている。同様に接地電圧が、グランドＧＮＤとして、ＥＣＵ１０７およびアクチュエーター１２にも給電されている。
半導体電子回路１０２、ＥＣＵ１０７、バッテリー１０、電圧変換器１１およびアクチュエーター１２間を配線によって接続するときに、例えば誤って電源配線１３を、半導体電子回路１０２の出力端子１１２に接続すると、出力回路１０６に給電されている電源電圧ＶＤＤよりも高いバッテリー電圧ＶＢＴが、端子１１２に供給され、出力回路１０６に供給されることになる。また、出力端子１１２を介して出力回路１０６に接続されている出力配線１０９と、電源配線１３とが一時的にショートした場合にも同様に、高いバッテリー電圧ＶＢＴが出力回路１０６の出力端子１１２および出力回路１０６に供給されることになる。
なお、同図において、１０８は、外部電源電圧ＰＯＷＥＲを給電する電源配線を示し、１１０は、グランドＧＮＤを給電する電源（グランドＧＮＤ）配線を示している。
＜出力回路の構成＞
図２は、実施の形態１に係わる出力回路の構成を示す回路図である。出力回路１０６は、出力信号生成素子２０１、２０２、スイッチ２０３、２０４、電圧モニタ回路２０５、逆流防止素子２０６および入力部２２０によって構成されている。
本明細書においては、出力信号生成素子２０１、２０２およびスイッチ２０３、２０４は、電界効果型トランジスタ（以下、ＭＯＳトランジスタ）によって構成されている例を説明する。出力信号生成素子２０１およびスイッチ２０３は、Ｐチャンネル型電界効果トランジスタ（以下、ＰＭＯＳトランジスタ）によって構成され、出力信号生成素子２０２およびスイッチ２０４は、Ｎチャンネル型電界効果トランジスタ（以下、ＮＭＯＳトランジスタ）によって構成されている。
ここで、以下の図面において用いているＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの明示方法を説明しておく。図面において、ＰＭＯＳトランジスタは、そのゲート電極部に○印を付して、ＮＭＯＳトランジスタと区別している。また、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにおいて、高耐圧構造の部分は長方形の箱で明示されている。例えば、スイッチ２０３であるＰＭＯＳトランジスタは、ゲート電極、ソース電極およびドレイン電極のそれぞれが、長方形の箱で明示されているため、スイッチ２０３のゲート電極、ソース電極およびドレイン電極は、高耐圧構造である。同様に、スイッチ２０４であるＮＭＯＳトランジスタも、ゲート電極、ソース電極およびドレイン電極が、長方形の箱で明示されているため、スイッチ２０４のゲート電極、ソース電極およびドレイン電極は、高耐圧構造である。
これに対して、出力信号生成素子２０１および２０２であるＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは、ゲート電極、ソース電極およびドレイン電極が、線で明示されているため、スイッチ２０３および２０４であるＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲート電極、ソース電極およびドレイン電極に比べて低耐圧構造である。高耐圧構造および低耐圧構造については、後で図７を用いて一例を説明する。
図２に戻って、出力回路１０６の説明を続ける。
出力信号生成素子２０１の一方の電極は、電源電圧ＶＤＤに接続され、他方の電極は、スイッチ２０３の一方の電極に接続され、スイッチ２０３の他方の電極は、出力端子１１２に接続されている。また、出力信号生成素子２０２の一方の電極は、グランドＧＮＤに接続され、他方の電極は、スイッチ２０４の一方の電極に接続され、スイッチ２０４の他方の電極は、出力端子１１２に接続されている。すなわち、出力信号生成素子２０１とスイッチ２０３は、電源電圧ＶＤＤと出力端子１１２との間に直列的に接続され、出力信号生成素子２０２とスイッチ２０４は、グランドＧＮＤと出力端子１１２との間に直列的に接続されている。見方を変えると、信号生成素子を構成するＭＯＳトランジスタのソースドレイン経路とスイッチを構成するＭＯＳトランジスタのソースドレイン経路が、電源電圧ＶＤＤまたはグランドＧＮＤと出力端子１１２との間で直列接続されている。
ここで、出力信号生成素子２０１および２０２は、出力端子１１２に直接接続されず、スイッチ２０３および２０４を介して、出力端子１１２に接続されている。これにより、出力端子１１２に電圧が供給されたとき、供給された電圧は、スイッチ２０３および２０４のそれぞれの他方の端子に印加されることになる。
電圧モニタ回路２０５は、ＰＭＯＳトランジスタ２０９、２１１、ＮＭＯＳトランジスタ２１２、抵抗２０７、２１０および低電圧ダイオード２０８によって構成されている。低電圧ダイオード２０８のアノードはグランドＧＮＤに接続され、カソードは抵抗２０７を介して出力端子１１２に接続されている。ＰＭＯＳトランジスタ２０９の一方の電極は、出力端子１１２に接続され、他方の電極は抵抗２１０を介してグランドＧＮＤに接続されている。また、ＰＭＯＳ２０９のゲート電極は、低電圧ダイオード２０８のカソードに接続されている。ＰＭＯＳトランジスタ２１１とＮＭＯＳトランジスタ２１２は、インバータを構成するように、電源電圧ＶＤＤとグランドＧＮＤとの間に接続されている。ＰＭＯＳトランジスタ２１１とＮＭＯＳトランジスタ２１２によって構成されたインバータの入力は、ＰＭＯＳトランジスタ２０９の他方の電極に接続され、インバータの出力は、スイッチ２０４を構成するＮＭＯＳトランジスタのゲート電極に接続されている。また、スイッチ２０３を構成するＰＭＯＳトランジスタのゲート電極は、インバータの入力に接続されている。このインバータの入力および出力が、電圧モニタ回路２０５から出力される制御信号ＶＣＴＬＰおよびＶＣＴＬＮとなる。制御信号ＶＣＴＬＰおよびＶＣＴＬＮは、インバータの入力と出力であるため、互いに逆位相の制御信号である。
出力信号生成素子２０１および２０２を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲート電極は、入力部２２０の出力に接続されている。入力部２２０には、図１に示したアナログ回路１０４またはプロセッサ１０５からの信号が供給される。入力部２２０は、供給された信号に応じた信号を、出力信号生成素子２０１および２０２を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲート電極に供給する。これにより、出力信号生成素子２０１および２０２を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは、入力部２２０に供給された信号に従って、相補的に導通状態または非導通状態となる。
出力信号生成素子２０２を構成するＮＭＯＳトランジスタ、スイッチ２０４を構成するＮＭＯＳトランジスタおよびＮＭＯＳトランジスタ２１２のバックゲート電極は、グランドＧＮＤに接続されている。また、出力信号生成素子２０１を構成するＰＭＯＳトランジスタ２０１のバックゲート電極は、電源電圧ＶＤＤに接続されている。これに対して、同じＰチャンネル型のトランジスタであるＰＭＯＳトランジスタ２０９、２１１およびスイッチ２０３を構成するＰＭＯＳトランジスタのバックゲート電極は、逆流防止素子２０６を構成するダイオードのカソードに共通に接続されている。この逆流防止素子２０６を構成するダイオードのアノードは、電源電圧ＶＤＤに接続されている。
同図において、破線で示したダイオードＰＤは、ＰＭＯＳトランジスタのバックゲート電極と一方または他方の電極との間に形成される寄生ダイオードを示している。例えば、出力端子１１２における電圧が高くなると、スイッチ２０３を構成するＰＭＯＳトランジスタにおける他方の電極とバックゲート電極との間に形成されている寄生ダイオードＰＤが順方向にバイアスされ、寄生ダイオードＰＤを介して電流が流れることになるが、逆流防止素子２０６を構成するダイオードが逆バイアス状態となり、出力端子１１２から電源電圧ＶＤＤに向かって逆方向の電流が流れるのを防止することが可能である。
＜＜出力回路の動作＞＞
次に、図２に示した出力回路の動作を説明する。ここでは、電源回路１０３によって生成された電源電圧ＶＤＤが、出力回路１０６に給電される場合を説明するが、電源電圧ＶＤＤの代わりに外部電源電圧ＰＯＷＥＲが出力回路１０６に給電されるようにしてもよい。
先ず、電圧モニタ回路２０５を説明する。電圧モニタ回路２０５は、出力端子１１２における電圧をモニタする。出力端子１１２の電圧が、あらかじめ設定された閾値を超えたとき、電圧モニタ回路２０５は、制御信号ＶＣＴＬＮ、ＶＣＴＬＰによって、スイッチ２０３および２０４を非導通状態にする。ここで、閾値は、電源電圧ＶＤＤよりも高い所定の電圧ＶＴＨに設定される。これにより、電圧モニタ回路２０５は、電源電圧ＶＤＤよりも高い電圧を測定することが可能となり、電源電圧ＶＤＤよりも高い所定の電圧ＶＴＨを超えた際に制御信号ＶＣＴＬＮ、ＶＣＴＬＰによって、スイッチ２０３および２０４を非導通状態となるように制御する。また、ＰＭＯＳトランジスタ２０９、２１１および２１２は、高耐圧構造のゲート電極、ソース電極およびドレイン電極を備えているため、電圧モニタ回路２０５は、電源電圧ＶＤＤを超える電圧を測定することが可能な構成となっている。
図２を参照して、具体的に説明する。実施の形態１においては、定電圧ダイオード２０８の降伏電圧が、閾値を形成するのに用いられる。すなわち、電源電圧ＶＤＤに定電圧ダイオード２０８の降伏電圧を加えた電圧が、電源電圧ＶＤＤよりも高い所定の電圧ＶＴＨとなる。
出力端子１１２の電圧が、電源電圧ＶＤＤ以下のとき、すなわち通常動作時では、抵抗２０７を介して出力端子１１２とグランドＧＮＤとの間に接続された定電圧ダイオード２０８には、降伏電圧を超えるような電圧が供給されない。そのため、定電圧ダイオード２０８は非導通状態となる。その結果、定電圧ダイオード２０８のカソードにおける電圧ＶＣＨＥＣＫの値は、出力端子１１２の電圧に追従することになる。従って、ＰＭＯＳトランジスタ２０９の一方の電極であるソース電極とゲート電極との間には電位差が生じないため、ＰＭＯＳトランジスタ２０９は非導通状態となる。その結果、制御信号ＶＣＴＬＰの電圧は、抵抗２１０によってプルダウンされ、グランドＧＮＤと同じ電圧のロウレベルとなる。制御信号ＶＣＴＬＰのロウレベルは、ＰＭＯＳトランジスタ２１１およびＮＭＯＳトランジスタ２１２によって構成されたインバータによって位相反転され、制御信号ＶＣＴＬＮは、電源電圧ＶＤＤと同じ電圧のハイレベルとなる。これにより、通常動作時では、スイッチ２０３および２０４の両方が、導通状態となる。
これに対して、出力端子１１２の電圧が、電源電圧ＶＤＤを超えるような異常動作時では、出力端子１１２の電圧の上昇に追従して、定電圧ダイオード２０８のカソードにおける電圧ＶＣＨＥＣＫも上昇する。電圧ＶＣＨＥＣＫが、定電圧ダイオード２０８の降伏電圧を超えると、定電圧ダイオード２０８は導通状態となり、カソードにおける電圧ＶＣＨＣＫは、定電圧ダイオード２０８の降伏電圧で、ほぼ一定の電圧となる。出力端子１１２の電圧がさらに上昇すると、出力端子１１２の電圧と電圧ＶＣＨＥＣＫとの間の電圧差が大きくなる。出力端子１１２の電圧と電圧ＶＣＨＥＣＫとの間の電圧差が、ＰＭＯＳトランジスタ２０９の閾値電圧を超えると、ＰＭＯＳトランジスタ２０９が非導通状態から導通状態へ変化する。
ＰＭＯＳトランジスタ２０９が導通状態となることにより、抵抗２１０を電流が流れ、制御信号ＶＣＴＬＰの電圧が、ロウレベルからハイレベルに向かって変化する。一方、制御信号ＶＣＴＬＮの電圧は、ハイレベルからロウレベルに向かって変化する。その結果、スイッチ２０３および２０４の両方が、導通状態から非導通状態へ変化することになる。
このように、異常動作時においては、スイッチ２０３および２０４の両方が非導通状態となるため、出力端子１１２と出力信号生成素子２０１および２０２との間は電気的に切断されることになる。その結果、電源電圧ＶＤＤを超えるような電圧が、出力端子１１２に供給されたとき、出力信号生成素子２０１および２０２が破壊されるのを防ぐことが可能であり、出力回路１０６が破壊されるのを防ぐことが可能である。また、電源電圧ＶＤＤおよびグランドＧＮＤが供給されている電源配線に、出力信号生成素子２０１および２０２を介して、大きな電流が流れることを防ぐことが可能であり、例えば大きな電流が流れることにより生じる発熱等によって出力回路１０６が破壊されるのを防ぐことも可能である。
一方、通常動作時においては、前記したように、電圧モニタ回路２０５から出力される制御信号ＶＣＴＬＰはグランドＧＮＤと同じ電位のロウレベルとなり、制御信号ＶＣＴＬＮは電源電圧ＶＤＤと同じ電位のハイレベルとなる。これにより、スイッチ２０３および２０４は、インピーダンスが低い導通状態となり、出力信号生成素子２０１および２０２が出力端子１１２に電気的に接続されることになる。その結果、出力端子１１２から出力される出力信号ＶＯＵＴの特性は、出力信号生成素子２０１および２０２の特性で決定されることになる。具体的に述べると、出力信号生成素子２０１は、出力端子１１２に接続される負荷に対してソース側の電流源として機能し、出力信号生成素子２０２は、出力端子１１２に接続される負荷に対してシンク側の電流源として機能する。出力信号生成素子２０１および２０２の導通／非導通を、入力部２２０によって制御することにより、出力信号生成素子２０１および２０２を定電流源として動作させ、定電流によって出力端子１１２における電圧、すなわち出力信号ＶＯＵＴが変化させることが可能となる。
また、出力端子１１２に接続された電極を有するＰＭＯＳトランジスタ２０９、２１１およびスイッチ２０３を構成するＰＭＯＳトランジスタにおいては、出力端子１１２が接続された電極とバックゲート電極との間に、前記した寄生ダイオードＰＤが介在している。異常動作時には、出力端子１１２に電源電圧ＶＤＤよりも高い電圧が供給されるため、寄生ダイオードＰＤが導通状態となり、寄生ダイオードを順方向電流が流れることが危惧される。実施の形態１においては、前記したＰＭＯＳトランジスタ２０９、２１１およびスイッチ２０３を構成するＰＭＯＳトランジスタのバックゲート電極と、電源電圧ＶＤＤとの間に逆流防止素子２０６として、寄生ダイオードＰＤのカソードに、そのカソードが接続するように構成されたダイオードが接続されている。これにより、異常動作時に、出力端子１１２から電源電圧ＶＤＤに向かって逆方向の電流が流れるのを防ぐことが可能である。
スイッチ２０３および２０４としては、外部から高い電圧が印加されても破壊されないように、高耐圧構造の素子を用いる。例えば、１６Ｖ以上の耐圧を有するＭＯＳトランジスタを、スイッチ２０３および２０４として用いる。一方、出力信号生成素子２０１および２０２としては、その電流電圧特性により出力信号ＶＯＵＴの特性が定まるため、スイッチ２０３、２０４と比較して耐圧の低い素子を用いる。例えば、電源電圧ＶＤＤが５Ｖの場合、耐圧が７ＶのＭＯＳＦＥＴトランジスタで、出力信号生成素子２０１および２０２を構成する。
出力信号ＶＯＵＴの立ち上がり特性、立ち下がり特性や、電磁波放射ノイズを抑制するための定電流特性、各種外部ノイズ耐性のための低出力インピーダンス特性を考慮すると、出力信号生成素子２０１，２０２を構成するＭＯＳトランジスタの閾値電圧は、低くすることが望ましい。そのため、高耐圧素子ではなく、低耐圧の素子を、出力信号生成素子２０１および２０２として使用することが望ましい。出力信号生成素子２０１および２０２を高耐圧素子で構成した場合、ＭＯＳトランジスタの閾値電圧が高く、電流電圧特性が悪く、オン抵抗が高く、面積が大きくなる。一方、低耐圧素子のＭＯＳトランジスタを、出力信号生成素子２０１および２０２として用いると、出力電流の特性が確保でき、かつ、小面積で構成することが可能である。
図３は、実施の形態１に係わる出力回路の直流特性を示す特性図である。図３には、出力信号生成素子２０１を動作させ、出力信号ＶＯＵＴがハイレベルになる場合の特性が示されている。
図３において、紙面上側の特性図は、出力端子１１２の電圧と、出力回路１０６における各種電圧との関係を示している。上側の特性図において、横軸は出力端子の電圧を示し、縦軸は、制御信号ＶＣＴＬＮ、ＶＣＴＬＰ、電圧ＶＣＨＥＣＫおよび出力電圧ＶＯＵＴの電圧の値を示している。また、紙面下側の特性図は、出力端子１１２の電圧と、出力端子１１２を流れる電流３０１との関係を示している。下側の特性図において、横軸は出力端子の電圧を示し、縦軸が電流の値を示している。縦軸において、「０」より低い電流は、出力回路１０６から出力端子１１２に向けて流れる電流を示し、「０」より高い電流は、出力端子１１２から出力回路１０６に向けて流れる電流を示している。
出力端子１１２の電圧が、電源電圧ＶＤＤよりも低い範囲では、上側の特性図に示すように、制御信号ＶＣＴＬＮはハイレベル、制御信号ＶＣＴＬＰはロウレベルとなっており、前記したように、スイッチ２０３および２０４は導通状態となっている。この範囲では、出力回路１０６から出力端子１１２に向かって流れる電流３０１は、おおよそ出力信号生成素子２０１の特性によって定まる。実施の形態１においては、下側の特性図に示すように、出力端子１１２の電圧が低い範囲では、出力端子１１２の電圧が変化しても、電流３０１はほぼ一定の定電流特性となっている。すなわち、出力端子１１２の電圧が低い範囲では、出力端子の電圧に対して依存性の低い定電流特性となっている。これにより、出力信号ＶＯＵＴの立ち上がり時に、大きな電流が流れ、出力信号ＶＯＵＴが変動するのを抑制することが可能であり、電磁波放射ノイズの発生を低減することが可能である。また、定電流特性であるため、外部からのノイズによって、出力信号ＶＯＵＴが変動することを低減することが可能である。
出力端子１１２の電圧が電源電圧ＶＤＤよりも高くなり、定電圧ダイオード２０８の降伏電圧よりも高くなると、すなわち電源電圧ＶＤＤに定電圧ダイオード２０８の降伏電圧を加えた電圧よりも、出力端子１１２の電圧が高くなると、定電圧ダイオード２０８のカソードにおける電圧ＶＣＨＥＣＫが一定の電圧に近づき、上側の特性図に示すように、電圧ＶＣＨＥＣＫと出力電圧ＶＯＵＴとの間に電圧差が生じる。この電圧差は、出力端子１１２の電圧が上昇するのに従って、大きくなる。この電圧差が、ＰＭＯＳトランジスタ２０９の閾値電圧を超えると、ＰＭＯＳトランジスタ２０９が導通状態となり、制御信号ＶＣＴＬＮがロウレベルに変化し、制御信号ＶＣＴＬＰがハイレベルに変化する。同図では、制御信号ＶＣＴＬＰがハイレベルに変化するときの電圧が、前記した所定の電圧ＶＴＨとなっている。制御信号ＶＣＴＬＰがハイレベルに変化することにより、スイッチ２０３は非導通状態となり、出力信号生成素子２０１は、出力端子１１２から電気的に分断される。従って、出力信号生成素子２０１を介して、出力端子１１２と電源電圧ＶＤＤとの間を流れていた電流が遮断される。
ここでは、出力信号生成素子２０１を例にして説明したが、出力信号生成素子２０２が動作している場合も同様に、制御信号ＶＣＴＬＮによってスイッチ２０４が非導通状態にされ、出力回路１０６が破壊されるのを防ぐことが可能である。また、出力端子１１２の電圧が電源電圧ＶＤＤよりも低い範囲にあるとき、出力信号生成素子２０２は、出力信号生成素子２０１と同様に定電流特性であるため、電磁波放射ノイズを低減することが可能であり、外部からの放射ノイズに対する耐性を向上させることが可能である。
このように実施の形態１に係わる出力回路１０６では、出力端子１１２に高電圧が印加された場合であっても、出力端子１１２から電源電圧ＶＤＤ、グラウンドＧＮＤに電流が流れるのを防ぐことが可能であり、出力回路１０６を高電圧から保護することができる。また、出力信号ＶＯＵＴの特性は電流電圧特性のよい低耐圧素子で構成された出力信号生成素子２０１、２０２で決まるため、出力信号ＶＯＵＴの特性を確保することができる。
実施の形態１において、スイッチ２０３、２０４を遮断させる所定の電圧ＶＴＨは、定電圧ダイオード２０８の降伏電圧、ＰＭＯＳトランジスタ２０９の閾値電圧、抵抗２０７，２１０の抵抗値で決まる。所定の電圧ＶＴＨは電源電圧ＶＤＤよりも高く、検出して遮断したい外部電圧よりも低くなるように設計する。より具体的には、遮断したい所定の電圧ＶＴＨに対し、おおよそＰＭＯＳトランジスタ２０９の閾値電圧分低い降伏電圧を持つ定電圧ダイオード２０８を用いる。ここで、降伏電圧は、出力端子１１２における電圧には依存せず、定電圧ダイオード２０８のデバイスによって定まる特性によって定まる。従って、所定の電圧ＶＴＨは、出力端子１１２の電圧に依存しない電圧によって設定することができる。
実施の形態１では、出力回路１０６として、シンク側およびソース側の両方に出力が可能な構成を説明したが、これに限るものではない。例えば、シンク側およびソース側のいずれか一方のみに出力が可能な出力回路の構成であってもよい。この場合、出力が可能な側にスイッチを設けるようにすればよい。
また、定電圧ダイオード２０８として、ダイオードを用いる構成を説明したが、これに限定されるものではない。例えば、定電圧ダイオードは、ＭＯＳトランジスタのＰＮ接合を使って構成してもよい。また、電圧モニタ回路２０５の構成は、図２に示した構成に限定されるものではない。電圧モニタ回路は、電源電圧ＶＤＤ以上の電圧を計測可能であり、電源電圧ＶＤＤ以上に定められた所定の電圧ＶＴＨを閾値として、スイッチ２０３、２０４を制御することが可能な構成であればよい。例えば、出力端子１１２の電圧を抵抗分割して、電源電圧ＶＤＤ以下の電圧を生成し、生成した電圧を、コンパレータ等を用いて所定の電圧と比較して、出力端子１１２における電圧の高低をモニタする構成などが考えられる。
＜変形例＞
図４は、実施の形態１の変形例に係わる出力回路の構成を示す回路図である。変形例においては、出力信号生成素子２０１と２０２が電源電圧ＶＤＤとグランドＧＮＤとの間に直列的に接続され、出力信号生成素子２０１と２０２とを接続する接続ノードＮ４０と出力端子１１２との間に、ＣＭＯＳスイッチが接続されている。ＣＭＯＳスイッチは、ＰＭＯＳトランジスタによって構成されたスイッチ２０３とＮＭＯＳトランジスタによって構成されたスイッチ２０４とを並列的に接続することによって構成されている。ＣＭＯＳスイッチを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタは、図２と同様に高耐圧のＭＯＳトランジスタであり、出力信号生成素子２０１および２０２を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは、図２と同様に低耐圧のＭＯＳトランジスタである。
図２と同様に、スイッチ２０３は制御信号ＶＣＴＬＰによって制御され、スイッチ２０４は制御信号ＶＣＴＬＮによって制御される。また、スイッチ２０３を構成するＰＭＯＳトランジスタのバックゲート電極は、逆流防止素子２０６に接続され、スイッチ２０４を構成するＮＭＯＳトランジスタのバックゲート電極はグランドＧＮＤに接続されている。
出力端子１１２に所定の電圧ＶＴＨを超える電圧が供給されると、スイッチ２０３および２０４が非導通状態となり、出力信号生成素子２０１および２０２は、出力端子１１２から分離される。これにより、出力回路１０６が破壊されるのを防ぐことが可能となる。また、通常動作時には、制御信号ＶＣＴＬＰ、ＶＣＴＬＮによってスイッチ２０３および２０４が導通状態にされる。これにより、低耐圧のＭＯＳトランジスタによって構成された出力信号生成素子２０１および２０２によって生成された信号が出力信号ＶＯＵＴとして出力端子１１２に伝達される。そのため、通常動作時には、出力信号ＶＯＵＴの特性を確保することができる。
（実施の形態２）
図５は、実施の形態２に係わる出力回路の構成を示す回路図である。図５は、図２に類似しているので、主に相異点を説明する。相異点は、図５においては、逆流防止素子が２つのＰＭＯＳトランジスタ４０１および４０２によって構成され、ＰＭＯＳトランジスタ４０１および４０２が制御信号ＶＣＴＬＰおよびＶＣＴＬＮによって制御されている点である。
スイッチ２０３を構成するＰＭＯＳトランジスタのバックゲート電極およびＰＭＯＳトランジスタ２０９、２１１、４０１および４０２のバックゲート電極は、バックゲート電極ＶＢＧとされ、ＰＭＯＳトランジスタ４０１の一方の電極は電源電圧ＶＤＤに接続されている。また、ＰＭＯＳトランジスタ４０１の他方の電極はＰＭＯＳトランジスタ４０２の一方の電極に接続され、ＰＭＯＳトランジスタ４０２の他方の電極は出力端子１１２に接続されている。また、ＰＭＯＳトランジスタ４０１のゲート電極には、電圧モニタ回路２０６から制御信号ＶＣＴＬＰが供給され、ＰＭＯＳトランジスタ４０２のゲート電極には、電圧モニタ回路２０６から制御信号ＶＣＴＬＮが供給されている。
実施の形態１で説明したように、電圧モニタ回路２０６は、通常動作時に、ロウレベルの制御信号ＶＣＴＬＰを出力し、ハイレベルの制御信号ＶＣＴＬＮを出力する。そのため、通常動作時においては、ＰＭＯＳトランジスタ４０１が導通状態となり、ＰＭＯＳトランジスタ４０２が非導通状態となる。従って、バックゲート電極ＶＢＧの電圧は、電源電圧ＶＤＤと同等になる。
これに対して、異常動作時、すなわち電圧モニタ回路２０６によって、高電圧が出力端子１１２に供給されたことが検出され、スイッチ２０３および２０４が非導通状態にされるとき、電圧モニタ回路２０６は、ハイレベルの制御信号ＶＣＴＬＰを出力し、ロウレベルの制御信号ＶＣＴＬＮを出力する。これにより、ＰＭＯＳトランジスタ４０１が非導通状態となり、ＰＭＯＳトランジスタ４０２が導通状態となる。従ってバックゲート電極ＶＢＧの電圧は、出力端子１１２の電圧と同等になる。このとき、スイッチ２０３を構成するＰＭＯＳトランジスタの一方の電極（ソース電極）の電圧Ｖ１は、高くても電源電圧ＶＤＤの電圧である。そのため、このソース電極の電圧に比べてバックゲート電極ＶＢＧの電圧が高くなるため、スイッチ２０３を構成するＰＭＯＳトランジスタのバックゲート電極とソース電極間の寄生ダイオードＰＤ（図２参照）は非導通状態となり、出力電極１１２からバックゲート電極ＶＢＧを介して電源電圧ＶＤＤに電流が流入するのを防止することができる。
実施の形態２のように、逆流防止素子をＰＭＯＳトランジスタ４０１、４０２で構成することにより、通常動作時はバックゲート電極ＶＢＧを、ＰＭＯＳトランジスタ４０１を介して電源電圧ＶＤＤに固定することでき、実施の形態１のようにダイオードで逆流防止を行う場合に比べ、バックゲート電極ＶＢＧの電圧をより安定にすることができる。その結果、出力回路１０６のノイズ耐性の向上や安定動作を図ることが可能となる。また、逆流防止用のＰＭＯＳトランジスタ４０１および４０２は、電圧モニタ回路２０５によって制御される。このため通常動作時の出力信号ＶＯＵＴの特性を確保しつつ、出力端子１１２に外部より高電圧が与えられた際に破壊を防ぐことが可能となる。
（実施の形態３）
図６は、実施の形態３に係わる出力回路の構成を示す回路図であり、図７は、実施の形態３に係わる出力回路の構造を示す断面図である。図６は、図２と類似しているため、主に相異点を説明する。相異点は、出力回路１０６を構成するＭＯＳトランジスタにおいて、高耐圧構造にされている部分（箇所）が、図６では少なくなっている点である。
実施の形態１においては、図２において長方形の箱で示したように、ＰＭＯＳトランジスタ２０９、２１１、ＮＭＯＳトランジスタ２１２、スイッチ２０３を構成するＰＭＯＳトランジスタおよびスイッチ２０４を構成するＮＭＯＳトランジスタが、高耐圧構造の部分を備えた高耐圧の素子によって構成されていた。一般に、高耐圧素子は面積が大きく、コストが高くなる。実施の形態３では、高耐圧構造である部分を最低限にして、低面積化を図った出力回路１０６を説明する。
実施の形態３に係わる出力回路１０６においても、実施の形態１と同様に、ＰＭＯＳトランジスタ５０９、５１１、ＮＭＯＳトランジスタ５１２、スイッチ５０３を構成するＰＭＯＳトランジスタおよびスイッチ５０４を構成するＮＭＯＳトランジスタが、高耐圧構造の部分を備えている。ここで、ＰＭＯＳトランジスタ５０９、５１１、ＮＭＯＳトランジスタ５１２、スイッチ５０３を構成するＰＭＯＳトランジスタおよびスイッチ５０４を構成するＮＭＯＳトランジスタは、図２で説明したＰＭＯＳトランジスタ２０９、２１１、ＮＭＯＳトランジスタ２１２、スイッチ２０３を構成するＰＭＯＳトランジスタおよびスイッチ２０４を構成するＮＭＯＳトランジスタに対応している。ＭＯＳトランジスタ５０９、５１１、５１２、スイッチ５０３を構成するＭＯＳトランジスタおよびスイッチ５０４を構成するＭＯＳトランジスタの動作は、図２で説明した対応するＭＯＳトランジスタの動作と同様であるため、出力回路１０６の動作に係わる詳しい説明は省略する。
図２において、高耐圧構造の部分を備えているＭＯＳトランジスタは、図６においても、高耐圧構造の部分を備えているが、ＭＯＳトランジスタが備えている高耐圧構造の部分が低減されている。すなわち、それぞれのＭＯＳトランジスタにおいて、ゲート電極部と、一対の電極のうち一方または他方のいずれかの電極部が高耐圧構造にされ、一対の電極の他方または一方の電極部は低耐圧構造にされている。
具体的に述べると、ＰＭＯＳトランジスタ５０９は、ゲート電極部および抵抗２１０に接続された他方の電極部のみが、高耐圧構造を備え、ＰＭＯＳトランジスタ５１１およびＮＭＯＳトランジスタ５１２では、ゲート電極部および互いに接続された電極部のみが高耐圧構造を備えている。また、スイッチ５０３を構成するＰＭＯＳトランジスタは、ゲート電極部および出力信号生成素子２０１を介して電源電圧ＶＤＤに接続される一方の電極部のみが高耐圧構造を備えている。さらに、スイッチ５０４を構成するＮＭＯＳトランジスタでは、ゲート電極部および出力端子１１２に接続される他方の電極部のみが高耐圧構造を備えている。
ＭＯＳトランジスタは、一対の電極を備えているが、電極に供給される電位に応じて、電極は、ソース電極Ｓまたはドレイン電極Ｄとして機能する。例えばＰＭＯＳトランジスタの場合、高い電位が供給されている電極がソース電極Ｓとして機能し、低い電位の電極がドレイン電極Ｄとして機能する。そのため、出力端子１１２に高電圧、例えば１６Ｖが印加された場合、スイッチ５０３を構成するＰＭＯＳトランジスタの他方の電極がソース電極Ｓとして機能する。当該ＰＭＯＳトランジスタのゲート電極Ｇの電位は、最大で１６Ｖ、バックゲート電極Ｂの電位は、最大で１６Ｖとなる。また、当該ＰＭＯＳトランジスタにおいて、ドレイン電極Ｄとして機能する一方の電極の電位は、電源電圧ＶＤＤと同様な例えば５Ｖとなる。従って、ドレイン電極Ｄとその他の電極との間には大きな電位差が印加されるため、ドレイン電極Ｄとして機能する一方の電極部は、耐圧を高くする必要がある。しかしながら、例えばゲート電極Ｇとソース電極Ｓとの間に印加される電位差は小さいため、ソース電極Ｓとして機能する一方の電極部は、耐圧を高くする必要はなく、低耐圧構造でよい。
スイッチ５０４を構成するＮＭＯＳトランジスタの場合、出力端子１１２に高電圧が印加された場合、出力端子１１２に接続された他方の電極が、ドレイン電極Ｄとして機能し、出力信号生成素子２０２を介してグランドＧＮＤに接続された一方の電極が、ソース電極Ｓとして機能する。出力端子１１２に高電圧が印加された場合、電圧モニタ回路５０５によってスイッチ５０４は非導通状態となるため、スイッチ５０４を構成するＮＭＯＳトランジスタのソース電極Ｓには、高電圧は印加されず、およそ、グランドＧＮＤから電源電圧ＶＤＤの範囲の電圧が供給される。また、当該ＮＭＯＳトランジスタのバックゲート電極ＢはグランドＧＮＤに固定されているため、ソース電極Ｓとバックゲート電極Ｂ間の耐圧も低くてよい。また、当該ＮＭＯＳトランジスタのゲート電極Ｇの電位は通常動作時には電源電圧ＶＤＤが供給され、出力端子１１２に高電圧が印加されたときには、ロウレベルの制御信号ＶＣＴＬＮが供給されることになる。一方、当該ＮＭＯＳトランジスタのドレイン電極Ｄは、出力端子１１２に接続されているため、高電圧が与えられる可能性がある。従って、スイッチ５０４を構成するＮＭＯＳトランジスタにおいては、ドレイン電極Ｄとして機能する他方の電極と他の電極間は、高耐圧であることが求められるが、ドレイン電極Ｄ以外の他の端子間は、高耐圧であることは必須ではない。
これにより、実施の形態３においては、スイッチ５０３を構成するＰＭＯＳトランジスタにおいては、出力信号生成素子２０１を介して電源電圧ＶＤＤ側に接続される一方の電極部が高耐圧構造部とされ、出力端子１１２に接続される他方の電極部は高耐圧構造とされていない。すなわち、他方の電極部は低耐圧構造である。また、スイッチ５０４を構成するＮＭＯＳトランジスタにおいては、出力端子１１２に接続される他方の電極部が高耐圧構造にされ、出力信号生成素子２０１を介してグランドＧＮＤ側に接続される一方の電極部は高耐圧構造とされていない。すなわち、一方の電極部は低耐圧構造である。
同様にして、ＰＭＯＳトランジスタ５０９においては、抵抗２１０を介してグランドＧＮＤ側に接続される他方の電極部が高耐圧構造とされ、出力端子１１２に接続される一方の電極部は、低耐圧構造とされている。また、インバータを構成するＰＭＯＳトランジスタ５１１においては、電源電圧ＶＤＤ側に接続される一方の電極が低耐圧構造とされ、他方の電極が高耐圧構造とされている。さらに、インバータを構成するＮＭＯＳトランジスタ５１２においては、グランドＧＮＤ側に接続される一方の電極が低耐圧構造とされ、他方の電極が高耐圧構造とされている。
これにより、高耐圧構造部の数を低減することが可能となるため、出力回路１０６によって占有される面積を小さくすることが可能である。
次に、出力回路１０６を構成するＭＯＳトランジスタの構造を説明する。ここでは、スイッチ５０３、５０４および出力信号生成素子２０１、２０２を構成するＭＯＳトランジスタを例にして、図７を用いて説明する。なお、図７においては、図面が複雑になるのを避けるために、後で説明するゲート電極と半導体領域の主面上との間に介在するゲート酸化膜、コンタクト層が形成されている層間膜等は省略している。
図７において、ＳＢは、半導体基板（シリコン基板）を示している。特に制限されないが、半導体基板ＳＢは、Ｐ型である。Ｐ型半導体基板ＳＢの主面上に、Ｎ型ウェル領域ＮＷ５０３、ＮＷ２０１と、ディープＰ型ウェル（Ｄｅｅｐ Ｐ－ｗｅｌｌ）領域ＤＰＷが形成されている。
Ｎ型ウェルＮＷ５０３内には、スイッチ５０３を構成するＰＭＯＳトランジスタの他方の電極となるＰ＋型の拡散層ＰＤＦ５０３＿２が形成されている。また、Ｎ型ウェルＮＷ５０３内であって、Ｐ＋型の拡散層ＰＤＦ５０３＿２と隔離されて、Ｐ型ウェルＰＷ５０３＿１が形成され、このＰ型ウェルＰＷ５０３＿１内にＰ＋型の拡散層ＰＤＦ５０３＿１が形成されている。Ｎ型ウェルＮＷ５０３内に形成されたＰ型ウェルＰＷ５０３＿１と、その内に形成されたＰ＋型の拡散層ＰＤＦ５０３＿１が、スイッチ５０３を構成するＰＭＯＳトランジスタの一方の電極となる。
平面視で見たときに、Ｎ型ウェルＮＷ５０３の主面上であって、スイッチ５０３を構成するＰＭＯＳトランジスタの前記一方の電極と前記他方の電極との間に、ゲート酸化膜を介してゲート電極ＧＥ５０３が配置されている。前記一方の電極とゲート電極ＧＥ５０３との間には、フィールド酸化膜層ＦＯＸ５０３が形成されている。すなわち、Ｎ型ウェル５０３の主面とゲート電極ＧＥ５０３との間に介在するゲート酸化膜よりも厚いフィールド酸化膜層ＦＯＸ５０３が、前記一方の電極とゲート電極ＧＥ５０３との間に介在している。このような構造により、一方の電極とその他の電極との間の耐圧が高耐圧化されている。これに対して、他方の電極とゲート電極５０３との間にはフィールド酸化膜層が介在しておらず、Ｐ型ウェルＰＷ５０３＿１も形成されていない。これにより、他方の電極部の耐圧が低くなっている。すなわち、スイッチ５０３を構成するＰＭＯＳトランジスタの一方の電極部は、高耐圧構造を備え、他方の電極部は、低耐圧構造を備えている。
Ｎ型ウェル領域ＮＷ２０１内には、ＰＭＯＳトランジスタの一方の電極を構成するＰ＋型の拡散層ＰＤＦ２０１＿１と他方の電極を構成するＰ＋型の拡散層ＰＤＦ２０１＿２が形成されている。また、Ｐ＋型の拡散層ＰＤＦ２０１＿１とＰＤＦ２０１＿２との間には、ゲート酸化膜を介してゲート電極ＧＥ２０１が配置されている。
Ｐ＋型の拡散層ＰＤＦ５０３＿１とＰ＋型の拡散層ＰＤＦ２０１＿２との間は、コンタクト層ＣＴおよびメタル配線層ＭＬによって接続されている。また、Ｐ＋型の拡散層ＰＤＦ２０１＿１は、図示しないコンタクト層ＣＴを介して電源電圧ＶＤＤが給電されるメタル配線層に接続されている。通常動作時では、Ｐ＋型の拡散層ＰＤＦ２０１＿１によって構成された一方の電極が、図６に示すように、出力信号生成素子２０１を構成するＰＭＯＳトランジスタのソース電極Ｓとして機能する。また、Ｐ＋型の拡散層ＰＤＦ２０１＿２によって構成された他方の電極が、図６に示すように、出力信号生成素子２０１を構成するＰＭＯＳトランジスタのドレイン電極Ｄとして機能する。
一方、Ｐ型ウェルＰＷ５０３＿１とＰ＋型の拡散層ＰＤＦ５０３＿１によって構成された一方の電極が、通常動作時には、スイッチ５０３を構成するＰＭＯＳトランジスタのソース電極Ｓとして機能し、異常動作時には、図６に示すように、ドレイン電極Ｄとして機能する。また、Ｐ＋型の拡散層ＰＤＦ５０３＿２によって構成された他方の電極が、通常動作時には、スイッチ５０３を構成するＰＭＯＳトランジスタのドレイン電極Ｄとして機能し、異常動作時には、図６に示すように、ソース電極Ｓとして機能する。
また、Ｎ型ウェルＮＷ５０３が、スイッチ５０３を構成するＰＭＯＳトランジスタのバックゲート電極Ｂを構成し、Ｎ型ウェルＮＷ２０１が、スイッチ２０１を構成するＰＭＯＳトランジスタのバックゲート電極Ｂを構成する。それぞれのバックゲート電極Ｂは、図６に示すように、電源電圧ＶＤＤと逆流防止素子２０６に接続されている。
スイッチ５０４を構成するＮＭＯＳトランジスタと出力信号生成素子２０２を構成するＮＭＯＳトランジスタは、ディープＰ型ウェル領域ＤＰＷ内に形成されている。
ディープＰ型ウェル領域ＤＰＷには、Ｎ型ウェルＮＷ５０４＿１が形成され、このＮ型ウェルＮＷ５０４＿１内に、Ｎ型の拡散層ＮＤＦ５０４＿２が形成されている。また、Ｎ型ウェルＮＷ５０４＿１とは離間して、Ｎ型の拡散層ＮＤＦ５０４＿１が、ディープＰ型ウェル領域ＤＰＷに形成されている。平面視で見たとき、Ｎ型ウェルＮＷ５０４＿１とＮ型の拡散層ＮＤＦ５０４＿１との間には、ゲート酸化膜を介してゲート電極ＧＥ５０４が配置され、ゲート電極ＧＥ５０４とＮ型ウェルＮＷ５０４＿１およびＮ型の拡散層ＮＤＦ５０４＿２との間には、フィールド酸化膜層ＦＯＸ５０４が介在している。
Ｎ型の拡散層ＮＤＦ５０４＿１によって、スイッチ５０４を構成するＮＭＯＳトランジスタの一方の電極が構成され、Ｎ型ウェルＮＷ５０４＿１およびＮ型の拡散層ＮＤＦ５０４＿２によって、スイッチ５０４を構成するＮＭＯＳトランジスタの他方の電極が構成されている。また、ゲート電極ＧＥ５０４が、スイッチ５０４を構成するＮＭＯＳトランジスタのゲート電極として用いられ、ディープＰ型ウェル領域ＤＰＷが、スイッチ５０４を構成するＮＭＯＳトランジスタおよび出力信号生成素子２０２を構成するＮＭＯＳトランジスタのバックゲート電極Ｂとして用いられる。
このように、スイッチ５０４を構成するＮＭＯＳトランジスタの他方の電極は、Ｎ型ウェルＮＷ５０４＿１およびＮ型の拡散層ＮＤＦ５０４＿２を備え、ゲート電極ＧＥ５０４との間にフィールド酸化膜層ＦＯＸ５０４が介在する構造となっている。これにより、他方の電極部は高耐圧構造を備え、高耐圧化が図られている。これに対して、スイッチ５０４を構成するＮＭＯＳトランジスタの一方の電極は、Ｎ型の拡散層ＮＤＦ５０４＿１によって構成され、ゲート電極ＧＥ５０４との間にフィールド酸化膜層ＦＯＸ５０４が介在しない構造となっている。これにより、他方の電極部は低耐圧構造となっている。
出力信号生成素子２０２を構成するＮＭＯＳトランジスタは、ディープＰ型ウェル領域ＤＰＷに形成されたＮ＋型の拡散層ＮＤＦ２０２＿１、ＮＤＦ２０２＿２と、ゲート酸化膜を介して配置されたゲート電極ＧＥ２０２によって構成されている。Ｎ型の拡散層ＮＤＦ２０２＿１によって、出力信号生成素子２０２を構成するＮＭＯＳトランジスタの一方の電極が構成され、Ｎ型の拡散層ＮＤＦ２０２＿２によって、当該ＮＭＯＳトランジスタの他方の電極が構成されている。
Ｎ型の拡散層ＮＤＦ２０２＿２とＮ型の拡散層ＮＤＦ５０４＿１との間は、コンタクト層ＣＴおよびメタル配線層ＭＬによって接続されている。また、Ｎ型の拡散層ＮＤＦ２０２＿１およびバックゲート電極Ｂとして機能するディープＰ型ウェル領域ＤＰＷは、図示しないコンタクト層ＣＴを介してグランドＧＮＤが給電されるメタル配線層に接続されている。さらに、Ｎ型の拡散層ＮＤＦ５０４＿２とＰ＋型の拡散層ＰＤＦ５０３＿２との間は、コンタクト層ＣＴおよびメタル配線層ＭＬ＿１１２によって接続されている。このメタル配線層ＭＬ＿１１２が、図６に示した出力端子１１２に接続されている。
通常動作時および異常動作時において、スイッチ５０４および出力信号生成素子２０２を構成するＮＭＯＳトランジスタの一方の電極は、図６に示すように、ソース電極Ｓとして機能し、他方の電極はドレイン電極として機能する。なお、出力信号生成素子２０１および２０２のそれぞれを構成する一方の電極部および他方の電極部は、図７に示されているように、低耐圧構造となっている。
このように、スイッチ５０３を構成するＰＭＯＳトランジスタにおいては、異常動作時にドレイン電極Ｄとして機能する一方の電極が高耐圧構造を備え、スイッチ５０４を構成するＮＭＯＳトランジスタにおいては、異常動作時にドレイン電極Ｄとして機能する他方の電極が高耐圧構造を備えている。
高耐圧構造では、ドレイン電極Ｄとゲート電極との間にフィールド酸化膜層が介在することにより、ゲート電極とドレイン電極Ｄとの間の耐圧が高くされている。また、バックゲート電極ＢとなるＮ型ウェルＮＷ５０３、ディープＰ型ウェル領域ＤＰＷと、コンタクト層ＣＴに接続される拡散層ＰＤＦ５０３＿１、ＮＤＦ５０４＿２との間にＰ型ウェルＰＷ５０３＿１、Ｎ型ウェルＮＷ５０４＿１が形成されているため、ドレイン電極Ｄとバックゲート電極Ｂとの間の耐圧も高くされている。
これに対して、低耐圧構造では、ソース電極Ｓとゲート電極との間にフィールド酸化膜層が介在しないため、ゲート電極とソース電極Ｓとの間の耐圧は、高耐圧構造のゲート電極とドレイン電極との間の耐圧よりも低くなる。また、ソース電極とバックゲート電極ＢとなるＮ型ウェルＮＷ５０３、ディープＰ型ウェル領域ＤＰＷとの間にウェルが形成されていないため、ソース電極Ｓとバックゲート電極Ｂとの間の耐圧は、高耐圧構造のドレイン電極とバックゲート電極との間の耐圧よりも低くなる。
出力信号生成素子２０１、２０２を構成するＭＯＳトランジスタの各電極部は低耐圧構造を備え、スイッチ５０３、５０４を構成するＭＯＳトランジスタにおいては、異常動作時にソース電極として機能する電極部は低耐圧構造を備えている。これにより、異常動作時における破壊を防ぎながら、スイッチ５０３、５０４および出力信号生成素子２０１、２０２を小面積で形成することが可能となる。
また、スイッチ５０３を構成するＰＭＯＳトランジスタが形成されるＮ型ウェルＮＷ５０３と出力信号生成素子２０１を構成するＰＭＯＳトランジスタが形成されるＮ型ウェルＮＷ２０１とは、Ｐ型半導体基板ＳＢによって分離されている。これにより、出力信号生成素子２０１を構成するＰＭＯＳトランジスタのバックゲート電極Ｂは、電源電圧ＶＤＤに接続し、スイッチ５０３を構成するＰＭＯＳトランジスタのバックゲート電極Ｂは、逆流防止素子２０６に接続することが可能となる。出力信号生成素子２０１を構成するＰＭＯＳトランジスタのバックゲート電極Ｂを直接電源電圧ＶＤＤに接続することにより、出力信号生成素子２０１から安定した出力を得ることが可能である。また、スイッチ５０３を構成するＰＭＯＳトランジスタのバックゲート電極Ｂを逆流防止素子２０６に接続することにより、異常動作時に出力端子１１２から電源電圧ＶＤＤに電流が逆流することを防ぐことが可能である。
電圧モニタ回路５０５を構成するＰＭＯＳトランジスタ５０９、５１１およびＮＭＯＳトランジスタ５１２も、前記したスイッチ５０３および５０４と同様に、高電圧が与えられる電極部のみを高耐圧構造にし、その他の電極部を低耐圧構造とする。これにより、出力回路１０６により占有される面積を小さくすることが可能である。
（実施の形態４）
図８は、実施の形態４に係わる出力回路の構成を示す回路図である。実施の形態４では、出力信号生成素子を用いることにより、出力回路１０６からの出力信号が定電流出力となることを示す具体例を提供する。図８は図２と類似しているので、主に相異点を説明する。相異点は、図８では、出力信号生成素子に接続されたＰＭＯＳトランジスタ６０１とＮＭＯＳトランジスタ６０２が明示されている点と、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護ダイオード６０３が追加されている点である。
ＰＭＯＳトランジスタ６０１は、電源電圧ＶＤＤに接続された一方の電極と、出力信号素子２０１を構成するＰＭＯＳトランジスタのゲート電極に接続されたゲート電極と、自己のゲート電極に接続された他方の電極と、電源電圧ＶＤＤに接続されたバックゲート電極とを備えている。この場合、ＰＭＯＳトランジスタ６０１の一方の電極はソース電極として機能し、他方の電極はドレイン電極として機能する。ＰＭＯＳトランジスタ６０１と出力信号素子２０１を構成するＰＭＯＳトランジスタによって、カレントミラー回路が構成され、ＰＭＯＳトランジスタ６０１に流れるドレイン電流に比例した電流が出力信号素子２０１を流れるように動作する。ＰＭＯＳトランジスタ６０１を流れるドレイン電流と出力信号生成素子２０１を流れる電流との間のミラー比は、ＰＭＯＳトランジスタ６０１と出力信号生成素子２０１を構成するＰＭＯＳトランジスタのサイズの比によって定まる。
ＮＭＯＳトランジスタ６０２は、グランドＧＮＤに接続された一方の電極と、出力信号素子２０２を構成するＮＭＯＳトランジスタのゲート電極に接続されたゲート電極と、自己のゲート電極に接続された他方の電極と、グランドＧＮＤに接続されたバックゲート電極とを備えている。この場合、ＮＭＯＳトランジスタ６０２の一方の電極はソース電極として機能し、他方の電極はドレイン電極として機能する。ＮＭＯＳトランジスタ６０２と出力信号素子２０２を構成するＮＭＯＳトランジスタによって、カレントミラー回路が構成され、ＮＭＯＳトランジスタ６０２に流れるドレイン電流に比例した電流が出力信号素子２０２を流れるように動作する。この場合もドレイン電流と出力信号生成素子２０２を流れる電流との間のミラー比は、ＮＭＯＳトランジスタ６０２と出力信号生成素子２０２を構成するＮＭＯＳトランジスタのサイズの比によって定まる。
入力部２２０＿１は、ＰＭＯＳトランジスタ６０１の他方の電極およびＮＭＯＳトランジスタ６０２の他方の電極と結合されており、アナログ回路１０４（図１）またはプロセッサ１０５（図１）からの信号に応じた電流を、ＰＭＯＳトランジスタ６０１の他方の電極およびＮＭＯＳトランジスタ６０２の他方の電極に供給する。通常動作時では、スイッチ２０３および２０４は導通状態となっており、出力信号生成素子２０１および２０２を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの他方の端子は、導通状態のスイッチ２０３および２０４を介して、出力端子１１２に接続される。このときのスイッチ２０３および２０４のオン抵抗は、十分に小さな抵抗である。
出力信号ＶＯＵＴは、出力信号生成素子２０１を流れる電流と出力信号生成素子２０２を流れる電流によって構成される。この場合、出力信号生成素子２０１を流れる電流が、出力端子１１２に接続された負荷に対してソース電流となり、出力信号生成素子２０２を流れる電流が、負荷に対してシンク電流となる。出力信号生成素子２０１を構成するＰＭＯＳトランジスタのソース電極とゲート電極との間には、ダイオード接続されたＰＭＯＳトランジスタ６０１が接続され、出力信号生成素子２０２を構成するＮＭＯＳトランジスタのソース電極とゲート電極との間には、ダイオード接続されたＮＭＯＳトランジスタ６０２が接続されるため、ソース電流およびシンク電流は、定電流となり、出力信号ＶＯＵＴは、定電流出力となる。
定電流出力であるため、出力信号ＶＯＵＴの立ち上がり時間、立ち下がり時間の制御が容易となり、出力信号ＶＯＵＴの立ち上がりの期間、立ち下がりの期間において、出力信号が振動することを防ぐことが可能である。また、急峻な立ち上がり／立ち下がりや振動を防ぐことにより、電磁波放射ノイズの低減などが可能になる。
また、実施の形態４においては、出力端子１１２とグランドＧＮＤとの間にＥＳＤ保護ダイオード６０３が接続されている。ＥＳＤ保護ダイオード６０３は、数１０Ｖ～数１００Ｖのインパルスサージ等が、例えば出力端子１１２に印加されたとき出力回路１０６が破壊されるのを防ぐ目的で、出力端子１１２に接続されている。このＥＳＤ保護ダイオード６０３の降伏電圧は、電圧モニタ回路２０５が動作し、スイッチ２０３，２０４を非導通状態にする所定の電圧ＶＴＨよりも高く設定する。このようにすることで、インパルスサージのような短時間の間に出力端子１１２に印加される高電圧に対しては、ＥＳＤ保護ダイオード６０３で、出力回路１０６を保護し、外部から比較的長い時間の高電圧、例えば１６Ｖ程度の電圧が、出力端子１１２に印加された場合には、電圧モニタ回路２０５によりスイッチ２０３，２０４を遮断することにより、出力回路１０６を保護する。
図８では、出力信号生成素子２０１および２０２の両方が、カレントミラー回路を構成する例を示したが、これに限定されるものではなく、いずれか一方がカレントミラー回路を構成し、定電流源として動作するようにしてもよい。
なお、図８では、ＰＭＯＳトランジスタ６０１およびＮＭＯＳトランジスタ６０２が、入力部２２０＿１の外側に存在するように示してあるが、これに限定されるものではない。すなわち、ＰＭＯＳトランジスタ６０１およびＮＭＯＳトランジスタ６０２は、入力部２２０＿１に含まれていてもよい。
（実施の形態５）
図９は、実施の形態５に係わる出力回路の構成を示す回路図である。実施の形態５では、異常動作時に、出力信号生成素子を出力端子１１２から切断するスイッチがＮＭＯＳトランジスタによって構成される。図９は、図２と類似しているので、主に相異点を説明する。相異点は、図９では、スイッチ２０１の代わりに、ＮＭＯＳトランジスタで構成されたスイッチ７０１が、出力信号生成素子２０１と出力端子１１２との間に接続され。ＮＭＯＳトランジスタ７０２とスイッチ制御回路７０３が追加されている。
スイッチ７０１を構成するＮＭＯＳトランジスタのゲート電極は、スイッチ制御回路７０３に接続されるとともに、ＮＭＯＳトランジスタ７０２を介してグランドＧＮＤに接続されている。また、スイッチ７０１を構成するＮＭＯＳトランジスタのバックゲート電極と、ＮＭＯＳトランジスタ７０２のバックゲート電極は、グランドＧＮＤに接続されている。ＮＭＯＳトランジスタ７０２のゲート電極は、インバータを構成するＰＭＯＳトランジスタ２１１およびＮＭＯＳトランジスタ２１２のゲート電極に接続されている。
スイッチ制御回路７０３は、ブートストラップ回路などの回路を備え、通常動作時に、スイッチ７０１に供給される制御信号ＶＣＴＬＰのハイレベルを電源電圧ＶＤＤよりも高い電圧にする。より具体的に述べると、スイッチ制御回路７０３は、例えば、出力信号生成素子２０１を動作させて、ハイレベルの出力信号ＶＯＵＴを出力するとき、制御信号ＶＣＴＬＰをハイレベルにするが、スイッチ制御回路７０３は、同じハイレベルの制御信号ＶＣＴＬＰを用いて、制御信号ＶＣＴＬＰの電位を電源電圧ＶＤＤよりも高くする。あるいは、スイッチ制御回路７０３にチャージポンプ回路を設け、チャージポンプ回路で電源電圧ＶＤＤよりも高い電圧を生成し、生成した高い電圧を制御信号ＶＣＴＬＰとして、スイッチ７０１へ供給する。電源電圧ＶＤＤよりも高い電圧が、制御信号ＶＣＴＬＰとして、ゲート電極に供給されるため、スイッチ７０１を構成するＮＭＯＳトランジスタのオン抵抗を十分に小さくすることができる。
一方、出力端子１１２に高い電圧が印加されると、電圧モニタ回路７０５においては、実施の形態１で説明したように、ＰＭＯＳトランジスタ２０９が導通状態となり、ＮＭＯＳトランジスタ７０２が導通状態へと変化する。ＮＭＯＳトランジスタ７０２が導通状態に変わると、ＮＭＯＳトランジスタ７０２を介してスイッチ７０１を構成するＮＭＯＳトランジスタのゲート電極がグランドＧＮＤに接続され、スイッチ７０１は非導通状態へ変化する。これにより。高電圧が、出力端子１１２に印加されたときに電流を遮断でき、出力回路１０６が破壊されることを防ぐことができる。また、スイッチ７０１のバックゲートＧＮＤに接続することにより、出力端子１１２からスイッチ７０１のバックゲート電極を介して電源電圧ＶＤＤに電流が逆流することを防ぐことができる。
実施の形態５においては、負荷に対してソースとして機能するソース側のスイッチ７０１にもＮＭＯＳトランジスタを用いている。一般にＮＭＯＳトランジスタのオン抵抗は、ＰＭＯＳトランジスタと比べて低いため、スイッチ７０１は小さい面積で実装可能である。また、ＮＭＯＳトランジスタ自身が逆流を防止するため追加の逆流防止素子を不要とすることができ小面積化できる。
（実施の形態６）
図１０は、実施の形態６に係わる電子回路の構成を示す回路図である。実施の形態６では、電圧モニタ回路２０５を用いた入力回路８００が提供される。実施の形態６に係わる入力回路８００は、図１に示した半導体電子回路１０２に設けられている。
図１０において、８０４は、半導体電子回路１０２に設けられた入力端子を示している。入力端子８０４に供給された入力信号ＶＩＮは、入力回路８００に供給される。入力回路８００は、スイッチ２０３、電圧モニタ回路２０５、抵抗８０１、ＮＭＯＳトランジスタ８０２およびＰＭＯＳトランジスタ８０３で構成されている。入力信号ＶＩＮは、ＰＭＯＳトランジスタ８０３およびＮＭＯＳトランジスタ８０２によって構成されたインバータを介して、図示しない入力信号処理ブロックに供給される。
ＰＭＯＳトランジスタ２０３の一方の電極は、抵抗８０１を介して電源電圧ＶＤＤに接続され、他方の電極は、入力端子８０４に接続されている。また、ＰＭＯＳトランジスタ２０３のバックゲート電極は、逆流防止素子２０６を構成するダイオードのカソードに接続され、ゲート電極には、電圧モニタ回路２０５から制御信号ＶＣＴＬＰが供給される。電圧モニタ回路２０５は、ＮＭＯＳトランジスタ２０９、定電圧ダイオード２０８および抵抗２０７、２１０によって構成されている。この電圧モニタ回路２０５は、図２に示した電圧モニタ回路から、ＰＭＯＳトランジスタ２１１およびＮＭＯＳトランジスタ２１２により構成されたインバータを除いた構成となっている。ＮＭＯＳトランジスタ２０９、定電圧ダイオード２０８および抵抗２０７、２１０の動作は、図２で説明した動作と同じであるため、動作の説明は省略する。
半導体電子回路１０２の外側には、特に制限されないが、入力端子８０４とグランドＧＮＤとの間に接続されたＮＭＯＳトランジスタ８０５（破線）が設けられている。ＮＭＯＳトランジスタ０５が、そのゲート電極に供給される信号で導通／非導通となることにより、入力端子８０４に入力信号ＶＩＮが供給される。すなわち、ＮＭＯＳトランジスタ８０５はオープンドレインで信号を入力するＭＯＳトランジスタである。オープンドレインで信号が入力されるため、通常動作においては、入力端子８０４は、抵抗８０１を介して電源電圧ＶＤＤにプルアップされる。
例えばスイッチ２０３が入力端子８０４と電源電圧ＶＤＤとの間に接続されていない場合、入力信号の電圧として想定していた電圧よりも高い電圧が、入力端子８０４に印加されると、抵抗８０１を介して、入力端子８０４から電源電圧ＶＤＤに電流が流れることになり、入力回路８００が破壊されることが危惧される。
実施の形態６においては、想定される電圧よりも高い電圧が、入力端子８０４に与えられると、電圧モニタ回路２０５がそれを検知し、スイッチ２０３を非導通状態にする。これによって入力端子８０４からプルアップ抵抗８０１を介して電源電圧ＶＤＤに電流が流れることを防止する。これにより外部からの高電圧によって電流が逆流し、入力回路を破壊することを防ぐことができる。また、抵抗８０１によってプルアップが行われるため、線形に近いプルアップ特性を得ることができる。
＜付記＞
本明細書には、複数の発明が開示されており、その内のいくつかは、特許請求の範囲に記載しているが、これ以外の発明も開示しており、その代表的なものを次に列記する。
（Ａ）請求項８に記載の電子回路において、
前記高耐圧ＮＭＯＳトランジスタのゲート端子が、前記スイッチ制御回路により、前記電源の電圧よりも高くなるように制御される、電子回路。
（Ｂ）請求項１４に記載の電子回路において、
前記出力端子に接続される保護ダイオードを具備し、
前記保護ダイオードの降伏電圧が、前記電圧モニタ回路で設定する前記所定の値よりも高い、電子回路。
（Ｃ）請求項１６記載のセンサシステムにおいて、
前記出力回路が出力する信号が、周波数変調された信号である、センサシステム。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１００ センサシステム
１０１ センサエレメント
１０２ 半導体電子回路
１０６ 出力回路
１０７ ＥＣＵ
１１２ 出力端子
２０１、２０２ 出力信号生成素子
２０３、２０４、５０３、５０４、７０１ スイッチ
２０５ 電圧モニタ回路
２０６ 逆流防止素子
２０７、２１０ 抵抗
２０８ 定電圧ダイオード
２０９、２１１、４０１、４０２、５１１、６０１、８０３ ＰＭＯＳトランジスタ
２１２、５１２、６０２、８０２、８０５ ＮＭＯＳトランジスタ
２２０、２２０＿１ 入力部
６０３ ＥＳＤ保護ダイオード

Claims (15)

  1. 出力信号を生成する素子と、
    スイッチと、
    出力端子に印加される電圧をモニタする電圧モニタ回路と、を備え、
    前記電圧モニタ回路は、前記素子と接続している電源の電圧よりも高い電圧を測定可能に構成され、前記出力端子の電圧が、前記電源の電圧よりも高く設定された所定の値以上になったときに、前記素子と前記出力端子の接続を切るように前記スイッチを制御し、
    前記素子は、前記スイッチを介して前記出力端子と接続されている、電子回路。
  2. 請求項１記載の電子回路において、
    前記出力信号を生成する素子の耐圧は、前記スイッチを構成する素子の耐圧よりも低い、電子回路。
  3. 請求項２記載の電子回路において、
    前記出力信号を生成する素子は、前記出力端子に直接接続されていない、電子回路。
  4. 請求項２記載の電子回路において、
    前記出力信号を生成する素子は、第１の素子と第２の素子とを備え、
    前記第１の素子は、前記電源に接続され、前記第２の素子は接地されている、電子回路。
  5. 請求項４記載の電子回路において、
    前記第１の素子は、ＰＭＯＳトランジスタで構成され、前記第２の素子は、ＮＭＯＳトランジスタで構成されている、電子回路。
  6. 請求項５記載の電子回路において、
    前記第１の素子は、前記電源に接続されたバックゲート端子を備えている、電子回路。
  7. 請求項５記載の電子回路において、
    前記第１の素子および前記第２の素子の少なくとも一つは、電流源であり、カレントミラー回路によって構成されている、電子回路。
  8. 請求項５に記載の電子回路において、
    前記電子回路は、スイッチ制御回路を、さらに備え、
    前記スイッチは高耐圧ＮＭＯＳトランジスタを備え、
    前記高耐圧ＮＭＯＳトランジスタは、前記出力端子および前記ＰＭＯＳトランジスタに接続され、
    前記スイッチ制御回路は、前記ＰＭＯＳトランジスタが動作するとき、前記電源の電圧よりも高い電圧の制御信号で、前記高耐圧ＮＭＯＳトランジスタを導通させ、
    前記電圧モニタ回路は、前記出力端子の電圧が、前記電源の電圧よりも高く設定された所定の値以上になったときに、前記高耐圧ＮＭＯＳトランジスタを非導通にする、電子回路。
  9. 請求項２記載の電子回路において、
    前記出力端子に前記電源の電圧よりも高い電圧が印加されたとき、前記出力端子から前記電源への電流流入を防ぐ逆流防止素子を、さらに備える、電子回路。
  10. 請求項９記載の電子回路において、
    前記スイッチは、第１の高耐圧ＰＭＯＳトランジスタと第１の高耐圧ＮＭＯＳトランジスタを備え、
    前記第１の高耐圧ＰＭＯＳトランジスタが、前記逆流防止素子を介して前記電源に接続されたバックゲート端子を備える、電子回路。
  11. 請求項１０記載の電子回路において、
    前記逆流防止素子は、前記電圧モニタ回路によりゲート電圧が制御される第２の高耐圧ＰＭＯＳトランジスタを備え、
    前記出力端子の電圧が、前記電源の電圧よりも高く設定された前記所定の値以上になったとき、前記電圧モニタ回路は、前記第２の高耐圧ＰＭＯＳトランジスタをオフするように制御する、電子回路。
  12. 請求項１０記載の電子回路において、
    前記第１の高耐圧ＰＭＯＳトランジスタは、前記素子を介して前記電源に接続された一方の電極と、前記出力端子に接続された他方の電極とを備え、
    前記第１の高耐圧ＰＭＯＳトランジスタの前記他方の電極と前記第１の高耐圧ＰＭＯＳトランジスタのゲート電極との間の耐圧は、前記第１の高耐圧ＰＭＯＳトランジスタの前記一方の電極と前記第１の高耐圧ＰＭＯＳトランジスタの前記ゲート電極との間の耐圧よりも低い、電子回路。
  13. 請求項２に記載の電子回路において、
    前記電圧モニタ回路は、定電圧ダイオードを備え、
    前記所定の値は、前記出力端子に印加される電圧に依存しない、前記定電圧ダイオードの降伏電圧に基づいて設定されている、電子回路。
  14. 検出対象の変化に応じた電気信号を出力するセンサエレメントと、
    前記電気信号を処理し、当該処理結果を、出力回路を介して出力する電子回路と、
    を有するセンサシステムであって、
    前記出力回路は、
    出力信号を生成する素子と、
    出力端子に印加される電圧をモニタする電圧モニタ回路と、を備え、
    前記電圧モニタ回路は、
    前記素子と接続している電源の電圧よりも高い電圧を測定可能に構成され、かつ、
    前記出力端子の電圧が、前記電源の電圧よりも高く設定された所定の値以上になった場合に、前記素子と前記出力端子の接続を切るようにスイッチを制御し、
    前記素子は、前記スイッチを介して前記出力端子と接続され、
    前記素子の耐圧は、前記スイッチを構成する素子の耐圧よりも低い、センサシステム。
  15. 請求項１４記載のセンサシステムにおいて、
    前記出力回路が出力する信号が、ＳＥＮＴ信号である、センサシステム。
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