JP2023042299A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置の動作不良を抑制する。【解決手段】半導体装置は、第１の信号を受信して第２の信号を送信する電子回路と、電子回路に電源電圧を供給する電源回路と、電源電圧の値を変化させることにより、半導体装置の通常動作モードとリフレッシュ動作モードとを切り替える補正回路と、を具備する。電子回路は、第１のゲートの電位が第１の信号に従って変化し、第１のソースおよび第１のドレインの一方の電位が電源電圧に従って変化する、第１のＰチャネル型電界効果トランジスタと、第２のゲートが第１のゲートに電気的に接続され、第２のソースおよび第２のドレインの一方の電位が接地電位以下であり、第２のソースおよび第２のドレインの他方が第１のソースおよび第１のドレインの他方に電気的に接続される、第１のＮチャネル型電界効果トランジスタと、を有する。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
近年、電界効果トランジスタ（ＦＥＴ）を用いた半導体装置が知られている。
Ｄ．Ｗｅｌｃｈ ｅｔ ａｌ．， "Ｅｘｐｅｒｉｍｅｎｔａｌ ａｎｄ Ｓｉｍｕｌａｔｅｄ Ｃｙｃｌｉｎｇ ｏｆ ＩＳＦＥＴ Ｅｌｅｃｔｒｉｃ Ｆｉｅｌｄｓ ｆｏｒ Ｄｒｉｆｔ Ｒｅｓｅｔ，" ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ ｖｏｌ． ３４，ｎｏ．３， ｐ．４５６－４５８，２０１３ Ｊ．－Ｙ． Ｐａｒｋ， ｅｔ ａｌ．， "Ｃｕｒｉｎｇ ｏｆ ａｇｅｄ ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ ｂｙ ｔｈｅ ｓｅｌｆ－ｈｅａｔｉｎｇ ｅｆｆｅｃｔ ｉｎ ＭＯＳＦＥＴｓ，" ＩＥＥＥ Ｔｒａｎｓ． ＥＤ， ｖｏｌ． ６７， ｎｏ．３， ｐ．７７７－７８８， ２０２０ Ｊ．－Ｗ． Ｈａｎ， ｅｔ ａｌ．， "Ｍｏｎｏｌｉｔｈｉｃａｌｌｙ ｉｎｔｅｇｒａｔｅｄ ｍｉｃｒｏｈｅａｔｅｒ ｆｏｒ ｏｎ－ｃｈｉｐ ａｎｎｅａｌｉｎｇ ｏｆ ｏｘｉｄｅ ｄｅｆｅｃｔｓ，" ＩＥＥＥ ＥｌｅｃｔｒｏｎＤｅｖｉｃｅ Ｌｅｔｔｅｒｓ， ｖｏｌ． ３８， ｎｏ．７， ｐ．８３１－８３４， ２０１７
発明が解決しようとする課題の一つは、半導体装置の動作不良を抑制することである。
実施形態の半導体装置は、第１の信号を受信して第２の信号を送信する電子回路と、電子回路に電源電圧を供給する電源回路と、電源回路を制御して電源電圧の値を変化させることにより、半導体装置の通常動作モードとリフレッシュ動作モードとを切り替える補正回路と、を具備する。電子回路は、第１のゲートと、第１のソースと、第１のドレインと、を有し、第１のゲートの電位が第１の信号に従って変化し、第１のソースおよび第１のドレインの一方の電位が電源電圧に従って変化する、第１のＰチャネル型電界効果トランジスタと、第２のゲートと、第２のソースと、第２のドレインと、を有し、第２のゲートが第１のゲートに電気的に接続され、第２のソースおよび第２のドレインの一方の電位が接地電位以下であり、第２のソースおよび第２のドレインの他方が第１のソースおよび第１のドレインの他方に電気的に接続される、第１のＮチャネル型電界効果トランジスタと、を有する。リフレッシュ動作モードは、第１のソースおよび第１のドレインの少なくともいずれかと第１のゲートとの間に負電圧を印加し、第２のソースおよび第２のドレインの少なくともいずれかと第２のゲートとの間に負電圧を印加する第１の動作と、第１のソースおよび第１のドレインの少なくともいずれかと第１のゲートとの間に正電圧を印加し、第２のソースおよび第２のドレインの少なくともいずれかと第２のゲートとの間に正電圧を印加する第２の動作と、第１のドレインと第１のソースとの間に電圧を印加し、第２のドレインと第２のソースとの間に電圧を印加する第３の動作と、からなる一群の動作のうち少なくとも一つの動作を有する。
半導体装置の構成例を示すブロック図である。 電子回路１の第１の構成例を示す回路模式図である。 電界効果トランジスタの構造例を示す断面模式図である。 電界効果トランジスタの構造例を示す断面模式図である。 半導体装置１０の第１の構成例の第１の動作例を説明するためのタイミングチャートである。 期間Ｐ１の動作を説明するための回路模式図である。 期間Ｐ２の動作を説明するための回路模式図である。 期間Ｐ３の動作を説明するための回路模式図である。 電子回路１の第１の構成例の第２の動作例を説明するためのタイミングチャートである。 期間Ｐ１の動作を説明するための回路模式図である。 期間Ｐ２の動作を説明するための回路模式図である。 期間Ｐ３の動作を説明するための回路模式図である。 電子回路１の第２の構成例を示す回路模式図である。 半導体装置１０の第２の構成例の第１の動作例を説明するためのタイミングチャートである。 期間Ｐ１の動作を説明するための回路模式図である。 期間Ｐ２の動作を説明するための回路模式図である。 期間Ｐ３の動作を説明するための回路模式図である。 電子回路１の第２の構成例の第２の動作例を説明するためのタイミングチャートである。 期間Ｐ１の動作を説明するための回路模式図である。 期間Ｐ２の動作を説明するための回路模式図である。 期間Ｐ３の動作を説明するための回路模式図である。 電子回路１の第３の構成例を示す回路模式図である。 半導体装置１０の第３の構成例の第１の動作例を説明するためのタイミングチャートである。 期間Ｐ１の動作を説明するための回路模式図である。 期間Ｐ２の動作を説明するための回路模式図である。 期間Ｐ３の動作を説明するための回路模式図である。 電子回路１の第３の構成例の第２の動作例を説明するためのタイミングチャートである。 期間Ｐ１の動作を説明するための回路模式図である。 期間Ｐ２の動作を説明するための回路模式図である。 期間Ｐ３の動作を説明するための回路模式図である。 半導体装置の他の構成例を示す回路模式図である。 半導体装置の他の構成例を示す回路模式図である。 半導体装置の他の構成例を示す回路模式図である。
以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
（第１の実施形態）
図１は、半導体装置の構成例を示すブロック図である。半導体装置１０は、電子回路１と、電源回路２と、補正回路３と、を具備する。
電子回路１は、制御対象回路である。電子回路１は、信号ＩＮを受信して信号ＯＵＴを送信する機能を有する。電子回路１は、例えば、ＮＯＴゲート（ＮＯＴ回路、インバータ回路ともいう）、ＮＯＲゲート（ＮＯＲ回路ともいう）、またはＮＡＮＤゲート(ＮＡＮＤ回路ともいう)を有する。これらの論理ゲートに限定されず、電子回路１は、他の論理ゲートを有していてもよい。
電源回路２は、電子回路１に電源電圧ＶＤＤを供給する機能を有する。電源回路２は、補正回路３からの信号に従って電子回路１に供給する電源電圧ＶＤＤの値を変化させることができる。例えば、複数のスイッチを設け、補正回路３からの信号に従って各スイッチのオン／オフを切り替えることにより、電源電圧ＶＤＤの値を変更することができる。
補正回路３は、信号ＩＮおよび信号ＯＵＴを受信する。補正回路３は、信号ＯＵＴの変動に応じて、必要に応じて信号ＩＮを参照し、電源回路２を制御して電源電圧ＶＤＤの値を変化させることにより、半導体装置１０の複数の動作モードを切り替える機能を有する。補正回路３は、例えば電源回路２から出力される電源電圧ＶＤＤの値を変更することを命令する信号を電源回路２に送信する。
＜電子回路１の第１の構成例＞
図２は、電子回路１の第１の構成例を示す回路模式図である。電子回路１は、トランジスタＴＲＰ１と、トランジスタＴＲＮ１と、トランジスタＴＲＰ２と、トランジスタＴＲＮ２と、を有する。
トランジスタＴＲＰ１およびトランジスタＴＲＰ２は、Ｐチャネル型電界効果トランジスタである。トランジスタＴＲＮ１およびトランジスタＴＲＮ２はＮチャネル型電界効果トランジスタである。トランジスタＴＲＰ１およびトランジスタＴＲＮ１は、第１のＮＯＴゲートを形成する。トランジスタＴＲＰ２およびトランジスタＴＲＮ２は、第２のＮＯＴゲートを形成する。第１のＮＯＴゲートと第２のＮＯＴゲートとを有する電子回路１の例は、レベルシフト回路等が挙げられる。
電界効果トランジスタは、ゲートと、ソースと、ドレインと、を有する。電界効果トランジスタは、バックゲートをさらに有する場合がある。ソースとドレインは、トランジスタの構造や動作条件によって互いに入れ替わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、特に指定する場合を除き、ソースおよびドレインのいずれかから任意に選択した一方の端子をソースおよびドレインの一方と表記し、他方の端子をソースおよびドレインの他方と表記する。
トランジスタＴＲＰ１は、第１のゲートと、第１のソースと、第１のドレインと、を有する。第１のゲートは、信号ＩＮに従って変化する電位ＶＩＮを有する。第１のソースおよび第１のドレインの一方は、電源電圧ＶＤＤに従って変化する電位Ｖ１を有する。
トランジスタＴＲＮ１は、第２のゲートと、第２のソースと、第２のドレインと、を有する。第２のゲートは、第１のゲートに電気的に接続される。第２のソースおよび第２のドレインの一方は、接地電位以下である電位Ｖ２を有する。第２のソースおよび第２のドレインの他方は、第１のソースおよび第１のドレインの他方に電気的に接続されてノードＮＡを形成する。
トランジスタＴＲＰ２は、第３のゲートと、第３のソースと、第３のドレインと、を有する。第３のゲートは、ノードＮＡに電気的に接続される。第３のソースおよび第３のドレインの一方は、電位Ｖ１を有する。
トランジスタＴＲＮ２は、第４のゲートと、第４のソースと、第４のドレインと、を有する。第４のゲートは、第３のゲートに電気的に接続される。第４のソースおよび第４のドレインの一方は、電位Ｖ２を有する。第４のソースおよび第４のドレインの他方は、第３のソースおよび第３のドレインの他方に電気的に接続されるとともに信号ＯＵＴの電位ＶＯＵＴを有する。
ここで、電界効果トランジスタの構造例について説明する。図３は、電界効果トランジスタの構造例を示す断面模式図である。Ｎチャネル型電界効果トランジスタＴＲＮおよびＰチャネル型電界効果トランジスタＴＲＰが形成される半導体基板２００は、表面２００ａと、表面２００ｂと、を有する。図３は、半導体基板２００に設けられた、半導体領域２０１と、ｐ型ウェル領域（Ｐｗｅｌｌ）２０２ｐと、ｎ型ウェル領域（Ｎｗｅｌｌ）２０２ｎと、素子分離体２０７と、をさらに図示する。
半導体領域２０１は、半導体基板２００の基板領域であって、表面２００ａと表面２００ｂとの間に設けられる。表面２００ａおよび表面２００ｂは、例えばＸ軸方向およびＹ軸方向に延在する。半導体基板２００の厚さ方向は、例えばＺ軸方向である。表面２００ａおよび表面２００ｂの一方は、表面２００ａおよび表面２００ｂの他方の反対側に設けられる。
半導体領域２０１は、例えばシリコン（Ｓｉ）を含む。半導体領域２０１は、例えばボロン（Ｂ）等のアクセプタ不純物を含んでいてもよい。
ｐ型ウェル領域２０２ｐは、表面２００ａに設けられる。ｐ型ウェル領域２０２ｐは、例えばボロン等のアクセプタ不純物を含む。ｐ型ウェル領域２０２ｐは、半導体領域２０１よりもアクセプタ濃度が高い。
ｎ型ウェル領域２０２ｎは、表面２００ａに設けられる。ｎ型ウェル領域２０２ｎは、例えばリン（Ｐ）、ヒ素（Ａｓ）等のドナー不純物を含む。ｎ型ウェル領域２０２ｎは、半導体領域２０１よりもドナー濃度が高い。
素子分離体２０７は、Ｎチャネル型電界効果トランジスタＴＲＮとＰチャネル型電界効果トランジスタＴＲＰとの間に設けられ、Ｎチャネル型電界効果トランジスタＴＲＮとＰチャネル型電界効果トランジスタＴＲＰとを分離する。素子分離体２０７は、例えば酸化シリコンを含む。
電界効果トランジスタＴＲＮは、不純物領域２０８ａと、ゲート絶縁膜２０９ａと、ゲート電極２１０ａと、絶縁膜２１１ａと、絶縁層２１２ａと、を具備する。電界効果トランジスタＴＲＰは、不純物領域２０８ｂと、ゲート絶縁膜２０９ｂと、ゲート電極２１０ｂと、絶縁膜２１１ｂと、絶縁層２１２ｂと、を具備する。
不純物領域２０８ａは、ｐ型ウェル領域２０２ｐに設けられる。不純物領域２０８ａは、Ｎチャネル型電界効果トランジスタＴＲＮのソース領域またはドレイン領域を構成する。Ｎチャネル型電界効果トランジスタＴＲＮは、不純物領域２０８ａの間にチャネル領域を有する。不純物領域２０８ａは、例えば上記ドナー不純物を含む。一対の不純物領域２０８ａは、それぞれ複数のコンタクトプラグ２１３ａの一つに接続される。
不純物領域２０８ｂは、ｎ型ウェル領域２０２ｎに設けられる。不純物領域２０８ｂは、Ｐチャネル型電界効果トランジスタＴＲＰのソース領域またはドレイン領域を構成する。Ｐチャネル型電界効果トランジスタＴＲＰは、不純物領域２０８ｂの間にチャネル領域を有する。不純物領域２０８ｂは、例えば上記アクセプタ不純物を含む。一対の不純物領域２０８ｂは、それぞれ複数のコンタクトプラグ２１３ｂの一つに接続される。
ゲート絶縁膜２０９ａは、ｐ型ウェル領域２０２ｐの上に設けられる。ゲート絶縁膜２０９ｂは、ｎ型ウェル領域２０２ｎの上に設けられる。ゲート絶縁膜２０９ａおよびゲート絶縁膜２０９ｂのそれぞれは、例えば酸化シリコン膜を含む。
ゲート電極２１０ａは、ゲート絶縁膜２０９ａの上に設けられる。ゲート電極２１０ｂは、ゲート絶縁膜２０９ｂの上に設けられる。ゲート電極２１０ａおよびゲート電極２１０ｂのそれぞれは、例えばドープされた炭素を含有するポリシリコン層、ドープされたリンを含有するポリシリコン層、チタン層、窒化チタンまたは窒化タングステンを含む金属窒化物層、タングステン層等の導電層を含む。これらの導電層を順に積層してゲート電極２１０ａおよびゲート電極２１０ｂを構成してもよい。ゲート電極２１０ａは、複数のコンタクトプラグ２１３ａの一つに接続される。ゲート電極２１０ｂは、複数のコンタクトプラグ２１３ｂの一つに接続される。
絶縁膜２１１ａは、ゲート電極２１０ａの上に設けられる。絶縁膜２１１ｂは、ゲート電極２１０ｂの上に設けられる。絶縁膜２１１ａおよび絶縁膜２１１ｂは、例えばゲート電極２１０ａおよびゲート電極２１０ｂの上にコンタクトプラグを形成する際のエッチングストッパとして機能する。絶縁膜２１１ａおよび絶縁膜２１１ｂのそれぞれは、例えば窒化シリコン（ＳｉＮ）膜である。
絶縁層２１２ａおよび絶縁層２１２ｂのそれぞれは、例えば第１の絶縁層と、第１の絶縁層の上に設けられた第２の絶縁層と、を含んでもよい。第１の絶縁層および第２の絶縁層は、ゲート電極２１０ａおよび絶縁膜２１１ａの積層の側面およびゲート電極２１０ｂおよび絶縁膜２１１ｂの積層の側面にそれぞれ設けられ、当該積層の厚さ方向に沿って延在する。第１の絶縁層は、例えば二酸化シリコン（ＳｉＯ２）層である。第２の絶縁層は、例えば窒化シリコン（ＳｉＮ）層である。絶縁層２１２ａおよび絶縁層２１２ｂは、電界効果トランジスタＴＲＮおよび電界効果トランジスタＴＲＰのサイドウォールとしてそれぞれ機能する。
電界効果トランジスタＴＲＮ、ＴＲＰ等の電界効果トランジスタが放射線に曝されると、閾値電圧がシフトする場合やオン電流が低下する場合がある。これらの劣化は、半導体装置１０の動作不良の原因となる。例えば、空港に設置されたセキュリティゲート等の放射線検査装置により半導体装置１０を検査する場合、半導体装置１０に設けられた電界効果トランジスタが放射線に曝される。これに限定されず、例えば放射線検査装置に半導体装置１０を用いる場合に電界効果トランジスタが放射線に曝される場合がある。
電界効果トランジスタの劣化メカニズムについて図４を参照してさらに説明する。図４は、電界効果トランジスタの構造例を示す断面模式図である。図４は、一例としてＰチャネル型電界効果トランジスタＴＲＰを示すが、Ｎチャネル型電界効果トランジスタＴＲＮの場合も同様である。
Ｐチャネル型電界効果トランジスタＴＲＰが放射線を受けると、例えばゲート絶縁膜２０９ｂ中に正の固定電荷が発生する場合がある。この固定電荷が閾値電圧のシフトを引き起こすと考えらえる。
また、Ｐチャネル型電界効果トランジスタＴＲＰが放射線を受けると、チャネル領域とゲート絶縁膜２０９ｂとの界面のＳｉ－Ｈ結合が正孔により破壊されて界面準位を形成する場合がある。界面準位に電子が捕獲されると、閾値電圧のシフトやオン電流の低下を引き起こすと考えられる。
さらに、Ｐチャネル型電界効果トランジスタＴＲＰが放射線を受けると、プロトン（Ｈ＋）が発生する場合がある。プロトンは、例えばゲート絶縁膜２０９ａ、絶縁層２１２ｂだけでなく、Ｐチャネル型電界効果トランジスタＴＲＰの周囲にある素子分離体２０７等の絶縁領域等のあらゆる場所で発生する。Ｐチャネル型電界効果トランジスタＴＲＰの周囲で発生したプロトンは、Ｐチャネル型電界効果トランジスタＴＲＰのゲート絶縁膜２０９ａ等の酸化膜に侵入する。これにより、閾値電圧がシフトする。
これに対し、実施形態の半導体装置は、放射線に起因して電界効果トランジスタが劣化した場合、リフレッシュ動作を行う。リフレッシュ動作により電界効果トランジスタの閾値電圧のシフトやオン電流の低下を改善することにより、半導体装置の動作不良を低減できる。
さらに、半導体装置１０のリフレッシュ動作を含む動作例について以下に説明する。半導体装置１０の動作例は、複数の動作を含む。なお、各動作の説明において、便宜のため、電位および電圧の値を数値により示すが、これらの値は、例えば半導体装置１０の仕様に従って設定され、以下に示す数値に限定されない。
［第１の構成例の第１の動作例］
図５は、半導体装置１０の第１の構成例の第１の動作例を説明するためのタイミングチャートである。図５に示すタイミングチャートは、期間Ｐ０と、期間Ｐ１と、期間Ｐ２と、期間Ｐ３と、期間ＰＸと、を有する。半導体装置１０は、通常動作モードとリフレッシュ動作モードとを有する。各動作モードについて以下に説明する。
期間Ｐ０において、半導体装置１０は、通常動作モードで動作する。通常動作モードでは、電源電圧ＶＤＤの値が値ＶＡに設定され、第１および第２のゲートに信号ＩＮが入力され、信号ＯＵＴが出力される。値ＶＡは、接地電位の値よりも高く、例えば１．５Ｖである。電位ＶＩＮは、例えば値ＶＨと値ＶＬとを交互に繰り返して信号ＩＮのパルスを形成する。値ＶＬは、接地電位の値以下であり、例えば０Ｖである。値ＶＨは、接地電位の値よりも高く、例えば１．５Ｖである。電位ＶＯＵＴは、例えば値ＶＨと値ＶＬと交互に繰り返して信号ＯＵＴのパルスを形成する。なお、信号ＩＮと信号ＯＵＴのパルス波形は、図５に示す波形に限定されない。
次に、期間Ｐ１ないし期間Ｐ３において、半導体装置１０は、リフレッシュ動作モードで動作する。期間Ｐ１では、図５に示すように、時刻Ｔ１よりも前に電位ＶＩＮの値が値ＶＬに設定され、時刻Ｔ１で電源電圧ＶＤＤの値が値ＶＡから値ＶＢに変化する。値ＶＢは、値ＶＡよりも大きく、例えば２．５Ｖである。電位ＶＩＮは、例えば電子回路１への信号ＩＮの電位を値ＶＬに設定することより値ＶＬに設定できる。時刻Ｔ１は、予め設定したリフレッシュ時刻に設定してもいいし、信号ＯＵＴの変動に応じて、必要に応じて信号ＩＮを参照して、設定してもよい。また、信号ＩＮの電位は、図示しない信号変換回路を用いて各動作モードに応じた値に変化させてもよい。
図６は、期間Ｐ１の動作を説明するための回路模式図である。期間Ｐ１では、トランジスタＴＲＰ１およびトランジスタＴＲＮ２がオン状態（ＯＮ）になり、トランジスタＴＲＮ１およびトランジスタＴＲＰ２がオフ状態（ＯＦＦ）になる。このとき、ノードＮＡの電位ＶＮＡの値が値ＶＨ(１．５Ｖ)から値ＶＢ(２．５Ｖ)に変化する。
また、期間Ｐ１では、トランジスタＴＲＰ１の第１のゲートと第１のソースとの間に負電圧が印加され、トランジスタＴＲＮ１の第２のゲートと第２のドレインとの間に負電圧が印加される。これにより、半導体装置１０に入射される放射線に起因して生成されたプロトンまたは正孔が第１および第２のゲートのそれぞれを介して引き抜かれて除去される。このようにゲートを介してプロトンまたは正孔を引き抜く動作を第１のリフレッシュ動作ともいう。
さらに、期間Ｐ１では、トランジスタＴＲＰ２の第３のゲートと第３のドレインとの間に正電圧が印加され、トランジスタＴＲＰ２の第３のドレインと第３のソースとの間に正電圧が印加される。これにより、半導体装置１０に入射される放射線に起因して生成されたプロトンまたは正孔がトランジスタＴＲＰ２のゲート絶縁膜を介してチャネル領域へ引き抜かれ、このチャネル領域中を移動して除去される。チャネル領域へ引き抜かれたプロトンまたは正孔は、電圧を印加しなくても半導体基板２００中に移動して抜けていく場合があるので、ドレインとソースとの間に電圧を印加してチャネル領域中を移動させることは必ずしも必要ではない。このようにプロトンまたは正孔をチャネル領域を介して除去する動作を第２のリフレッシュ動作ともいう。
次に、期間Ｐ２では、図５に示すように、時刻Ｔ２で電子回路１に供給される電源電圧ＶＤＤの値が値ＶＢから値ＶＣに変化するとともに、電位ＶＩＮの値が値ＶＬに維持される。値ＶＣは、値ＶＡよりも小さく接地電位以下であり、例えば０Ｖである。
図７は、期間Ｐ２の動作を説明するための回路模式図である。期間Ｐ２では、トランジスタＴＲＰ１およびトランジスタＴＲＮ２がオン状態であるため電位ＶＮＡの値が値ＶＢ(２．５Ｖ)から過渡的に変化してトランジスタＴＲＰ１およびトランジスタＴＲＮ２がオフ状態になるとともに時刻ＴＸで値ＶＬ(０Ｖ)に設定される。また、期間Ｐ２では、トランジスタＴＲＮ１およびトランジスタＴＲＰ２がオフ状態（ＯＦＦ）に維持される。
また、期間Ｐ２では、トランジスタＴＲＰ１の第１のゲートと第１のドレインとの間に負電圧が印加されるとともにトランジスタＴＲＰ１の第１のドレインと第１のソースとの間に正電圧が印加され、トランジスタＴＲＮ１の第２のゲートと第２のドレインとの間に負電圧が印加されるとともにトランジスタＴＲＮ１の第２のドレインと第２のソースとの間に正電圧が印加される。これにより、トランジスタＴＲＰ１およびトランジスタＴＲＮ１のゲート絶縁膜にチャネル領域を介してホットエレクトロンが注入される。これにより、半導体装置１０に入射される放射線に起因して生成されたプロトンまたは正孔がゲート絶縁膜において中和される。このようにホットエレクトロンによりプロトンまたは正孔を中和する動作を第３のリフレッシュ動作ともいう。
さらに、期間Ｐ２では、トランジスタＴＲＰ２の第３のゲートと第３のソースとの間に正電圧が印加され、トランジスタＴＲＮ２の第４のゲートと第４のソースとの間に正電圧が印加される。これにより、半導体装置１０に入射される放射線に起因して生成されたプロトンまたは正孔がトランジスタＴＲＰ２およびトランジスタＴＲＮ２のゲート絶縁膜のそれぞれを介して引き抜かれて除去される。
次に、期間Ｐ３では、図５に示すように、時刻Ｔ３で電子回路１に供給される電源電圧ＶＤＤの値が値ＶＣ(０Ｖ)から値ＶＢ(２．５Ｖ)に変化するとともに、電位ＶＩＮの値が値ＶＬ(０Ｖ)に維持される。
図８は、期間Ｐ３の動作を説明するための回路模式図である。期間Ｐ３では、トランジスタＴＲＰ１およびトランジスタＴＲＮ２がオン状態（ＯＮ）になり、トランジスタＴＲＮ１およびトランジスタＴＲＰ２がオフ状態（ＯＦＦ）になる。このとき、電位ＶＮＡの値が値ＶＬ(０Ｖ)から値ＶＢ(２．５Ｖ)に変化する。
また、期間Ｐ３では、トランジスタＴＲＰ１の第１のゲートと第１のソースとの間に負電圧が印加され、トランジスタＴＲＮ１の第２のゲートと第２のドレインとの間に負電圧が印加される。これにより、半導体装置１０に入射される放射線に起因して生成されたプロトンまたは正孔が第１および第２のゲートのそれぞれを介して引き抜かれて除去される。
さらに、期間Ｐ３では、トランジスタＴＲＰ２の第３のドレインと第３のソースとの間に正電圧が印加され、トランジスタＴＲＮ２の第４のゲートと第４のソースとの間に正電圧が印加される。これにより、半導体装置１０に入射される放射線に起因して生成されたプロトンまたは正孔がトランジスタＴＲＰ２およびトランジスタＴＲＮ２のチャネル領域を移動して除去される。なお、トランジスタＴＲＮ２においてプロトンまたは正孔はゲート絶縁膜を介してチャネル領域へ引き抜かれる。
その後、期間ＰＸにおいて、半導体装置１０は、時刻Ｔ４の後に再び通常動作モードで動作する。以上が第１の動作例の説明である。
［第１の構成例の第２の動作例］
図９は、電子回路１の第１の構成例の第２の動作例を説明するためのタイミングチャートである。第１の構成例の第２の動作例は、第１の構成例の第１の動作例と比較して期間Ｐ１ないしＰ３における電位ＶＩＮの値が異なる。第２の動作例の第１の動作例との異なる部分について以下に説明し、その他の部分は、第１の動作例の説明を適宜援用できる。
期間Ｐ１ないしＰ３において、半導体装置１０は、リフレッシュ動作モードで動作する。期間Ｐ１では、図９に示すように、時刻Ｔ１よりも前に電位ＶＩＮの値が値ＶＢ（２．５Ｖ）に設定され、時刻Ｔ１で電子回路１に供給される電源電圧ＶＤＤの値が値ＶＡ（１．５Ｖ）から値ＶＢ（２．５Ｖ）に変化する。時刻Ｔ１は、他の電子回路の補正と同じタイミングに設定されてもよく、電位ＶＩＮに接続されたトランジスタのゲート容量が充電されるまでの時間に応じて設定されてもよい。
図１０は、期間Ｐ１の動作を説明するための回路模式図である。期間Ｐ１では、トランジスタＴＲＰ１およびトランジスタＴＲＮ２がオフ状態（ＯＦＦ）になり、トランジスタＴＲＮ１およびトランジスタＴＲＰ２がオン状態（ＯＮ）になる。このとき、ノードＮＡの電位ＶＮＡの値が値ＶＬ(０Ｖ)に維持され、信号ＯＵＴの電位の値が値ＶＢ(２．５Ｖ)に維持される。
また、期間Ｐ１では、トランジスタＴＲＰ２の第３のゲートと第３のソースとの間に負電圧が印加され、トランジスタＴＲＮ２の第４のゲートと第４のドレインとの間に負電圧が印加される。これにより、半導体装置１０に入射される放射線に起因して生成されたプロトンまたは正孔が第３および第４のゲートのそれぞれを介して引き抜かれて除去される。
さらに、期間Ｐ１では、トランジスタＴＲＰ１の第１のドレインと第１のソースとの間に正電圧が印加され、トランジスタＴＲＮ１の第２のゲートと第２のソースとの間に正電圧が印加される。これにより、半導体装置１０に入射される放射線に起因して生成されたプロトンまたは正孔がトランジスタＴＲＰ１およびトランジスタＴＲＮ１のチャネル領域を移動して除去される。なお、トランジスタＴＲＮ１においてプロトンまたは正孔はゲート絶縁膜を介してチャネル領域へ引き抜かれる。
次に、期間Ｐ２では、図９に示すように、時刻Ｔ２で電子回路１に供給される電源電圧ＶＤＤの値が値ＶＢ(２．５Ｖ)から値ＶＣ(０Ｖ)に変化するとともに、電位ＶＩＮの値が値ＶＸ(２．５Ｖ)に維持される。
図１１は、期間Ｐ２の動作を説明するための回路模式図である。期間Ｐ２では、トランジスタＴＲＮ１およびトランジスタＴＲＰ２がオン状態であるため信号ＯＵＴの電位ＶＯＵＴの値が値ＶＢ(２．５Ｖ)から過渡的に変化してトランジスタＴＲＰ２がオフ状態になるとともに時刻ＴＸで値ＶＬ(０Ｖ)に設定される。また、期間Ｐ２では、トランジスタＴＲＮ１がオン状態に維持され、トランジスタＴＲＰ１およびトランジスタＴＲＮ２がオフ状態（ＯＦＦ）に維持される。
また、期間Ｐ２では、時刻Ｔ２において、トランジスタＴＲＰ２の第３のゲートと第３のドレインとの間に負電圧が印加されるとともに第３のドレインと第３のソースとの間に正電圧が印加され、トランジスタＴＲＮ２の第４のゲートと第４のドレインとの間に負電圧が印加されるとともに第４のドレインと第４のソースとの間に正電圧が印加される。これにより、トランジスタＴＲＰ２およびトランジスタＴＲＮ２のゲート絶縁膜にチャネル領域を介してホットエレクトロンが注入される。これにより、半導体装置１０に入射される放射線に起因して生成されたプロトンまたは正孔がゲート絶縁膜において中和される。
さらに、期間Ｐ２では、トランジスタＴＲＰ１の第１のゲートと第１のソースとの間に正電圧が印加され、トランジスタＴＲＮ１の第２のゲートと第２のソースとの間に正電圧が印加される。これにより、半導体装置１０に入射される放射線に起因して生成されたプロトンまたは正孔がトランジスタＴＲＰ１およびトランジスタＴＲＮ１のゲート絶縁膜のそれぞれを介して引き抜かれて除去される。
次に、期間Ｐ３では、図９に示すように、時刻Ｔ３で電子回路１に供給される電源電圧ＶＤＤの値が値ＶＣ(０Ｖ)から値ＶＢ(２．５Ｖ)に変化するとともに、電位ＶＩＮの値が値ＶＸ(２．５Ｖ)に維持される。
図１２は、期間Ｐ３の動作を説明するための回路模式図である。期間Ｐ３では、トランジスタＴＲＰ１およびトランジスタＴＲＮ２がオフ状態（ＯＦＦ）になり、トランジスタＴＲＮ１およびトランジスタＴＲＰ２がオン状態（ＯＮ）になる。このとき、ノードＮＡの電位ＶＮＡの値が値ＶＬ(０Ｖ)に維持され、信号ＯＵＴの電位ＶＯＵＴの値が値ＶＬ(０Ｖ)から値ＶＢ（２．５Ｖ）に変化する。
また、期間Ｐ３では、トランジスタＴＲＰ２の第３のゲートと第３のソースとの間に負電圧が印加され、トランジスタＴＲＮ２の第４のゲートと第４のドレインとの間に負電圧が印加される。これにより、半導体装置１０に入射される放射線に起因して生成されたプロトンまたは正孔を第３および第４のゲートのそれぞれを介して除去できる。
さらに、期間Ｐ３では、トランジスタＴＲＰ１の第１のドレインと第１のソースとの間に正電圧が印加され、トランジスタＴＲＮ１の第２のゲートと第２のソースとの間に正電圧が印加される。これにより、半導体装置１０に入射される放射線に起因して生成されたプロトンまたは正孔がトランジスタＴＲＰ１およびトランジスタＴＲＮ１のチャネル領域を移動して除去される。なお、トランジスタＴＲＮ１においてプロトンまたは正孔はゲート絶縁膜を介してチャネル領域へ引き抜かれる。
その後、期間ＰＸにおいて、半導体装置１０は、時刻Ｔ４の後に再び通常動作モードで動作する。以上が第２の動作例の説明である。
＜電子回路１の第２の構成例＞
図１３は、電子回路１の第２の構成例を示す回路模式図である。電子回路１は、トランジスタＴＲＰ１と、トランジスタＴＲＮ１と、トランジスタＴＲＰ２と、トランジスタＴＲＮ２と、を有する。
トランジスタＴＲＰ１およびトランジスタＴＲＰ２は、Ｐチャネル型電界効果トランジスタである。トランジスタＴＲＮ１およびトランジスタＴＲＮ２はＮチャネル型電界効果トランジスタである。トランジスタＴＲＰ１、トランジスタＴＲＮ１、トランジスタＴＲＰ２、およびトランジスタＴＲＮ２は、ＮＯＲゲートを形成する。なお、電界効果トランジスタの構造については、第１の構成例の説明を適宜援用できる。
トランジスタＴＲＰ１は、第１のゲートと、第１のソースと、第１のドレインと、を有する。第１のゲートは、信号ＩＮ１に従って変化する電位ＶＩＮ１を有する。第１のソースおよび第１のドレインの一方の電位は、トランジスタＴＲＰ２の状態に従って変化する。
トランジスタＴＲＮ１は、第２のゲートと、第２のソースと、第２のドレインと、を有する。第２のゲートは、第１のゲートに電気的に接続される。第２のソースおよび第２のドレインの一方は、接地電位以下である電位Ｖ２を有する。第２のソースおよび第２のドレインの他方は、トランジスタＴＲＰ１の第１のソースおよび第１のドレインの他方に電気的に接続される。
トランジスタＴＲＰ２は、第３のゲートと、第３のソースと、第３のドレインと、を有する。第３のゲートは、信号ＩＮ２に従って変化する電位ＶＩＮ２を有する。第３のソースおよび第３のドレインの一方は、電源電圧ＶＤＤに従って変化する電位Ｖ１を有する。第３のソースおよび第３のドレインの他方は、トランジスタＴＲＰ１の第１のソースおよび第１のドレインの一方に電気的に接続される。
トランジスタＴＲＮ２は、第４のゲートと、第４のソースと、第４のドレインと、を有する。第４のゲートは、電位ＶＩＮ２を有する。第４のソースおよび第４のドレインの一方は、電位Ｖ２を有する。第４のソースおよび第４のドレインの他方は、トランジスタＴＲＰ１の第１のソースおよび第１のドレインの他方、ならびにトランジスタＴＲＮ１の第２のソースおよび第２のドレインの他方に電気的に接続されるとともに信号ＯＵＴの電位ＶＯＵＴを有する。
次に、半導体装置１０の動作例について説明する。半導体装置１０の動作例は、複数の動作例を含む。なお、各動作の説明において、便宜のため、電位および電圧の値を数値により示すが、これらの値は、例えば半導体装置１０の仕様に従って設定され、以下に示す数値に限定されない。
［第２の構成例の第１の動作例］
図１４は、半導体装置１０の第２の構成例の第１の動作例を説明するためのタイミングチャートである。図１４に示すタイミングチャートは、期間Ｐ０と、期間Ｐ１と、期間Ｐ２と、期間Ｐ３と、期間ＰＸと、を有する。半導体装置１０は、通常動作モードとリフレッシュ動作モードとを有する。各動作モードについて以下に説明する。
期間Ｐ０において、半導体装置１０は、通常動作モードで動作する。通常動作モードでは、電源電圧ＶＤＤの値が値ＶＡに設定され、第１および第２のゲートに信号ＩＮ１が入力され、第３および第４のゲートに信号ＩＮ２が入力され、信号ＯＵＴが出力される。値ＶＡは、接地電位の値よりも高く、例えば１．５Ｖである。電位ＶＩＮ１は、例えば値ＶＨと値ＶＬとを交互に繰り返して信号ＩＮ１のパルスを形成する。電位ＶＩＮ２は、例えば値ＶＨと値ＶＬとを交互に繰り返して信号ＩＮ２のパルスを形成する。値ＶＬは、接地電位の値以下であり、例えば０Ｖである。値ＶＨは、接地電位の値よりも高く、例えば１．５Ｖである。電位ＶＯＵＴは、例えば値ＶＨと値ＶＬと交互に繰り返して信号ＯＵＴのパルスを形成する。なお、信号ＩＮ１および信号ＩＮ２は、互いに波形が異なってもよい。
次に、期間Ｐ１ないし期間Ｐ３において、半導体装置１０は、リフレッシュ動作モードで動作する。期間Ｐ１では、図１４に示すように、時刻Ｔ１よりも前に電位ＶＩＮ１、ＶＩＮ２の値が値ＶＬに設定され、時刻Ｔ１で電子回路１に供給される電源電圧ＶＤＤの値が値ＶＡから値ＶＢに変化する。値ＶＢは、値ＶＡよりも大きく、例えば２．５Ｖである。電位ＶＩＮ１、ＶＩＮ２は、例えば電子回路１への信号ＩＮ１、ＩＮ２の入力を停止することにより値ＶＬに設定できる。
図１５は、期間Ｐ１の動作を説明するための回路模式図である。期間Ｐ１では、トランジスタＴＲＰ１およびトランジスタＴＲＰ２がオン状態（ＯＮ）になり、トランジスタＴＲＮ１およびトランジスタＴＲＮ２がオフ状態（ＯＦＦ）になる。このとき、電位ＶＯＵＴの値が値ＶＨ(１．５Ｖ)から値ＶＢ(２．５Ｖ)に変化する。
また、期間Ｐ１では、トランジスタＴＲＰ１の第１のゲートと第１のソースとの間に負電圧が印加され、トランジスタＴＲＮ１の第２のゲートと第２のドレインとの間に負電圧が印加され、トランジスタＴＲＰ２の第３のゲートと第３のソースとの間に負電圧が印加され、トランジスタＴＲＮ２の第４のゲートと第４のドレインとの間に負電圧が印加される。これにより、半導体装置１０に入射される放射線に起因して生成されたプロトンまたは正孔が第１ないし第４のゲートのそれぞれを介して引き抜かれて除去される。
次に、期間Ｐ２では、図１４に示すように、時刻Ｔ２で電子回路１に供給される電源電圧ＶＤＤの値が値ＶＢから値ＶＣに変化するとともに、電位ＶＩＮ１、ＶＩＮ２の値が値ＶＬに維持される。値ＶＣは、値ＶＡよりも小さく接地電位以下であり、例えば０Ｖである。
図１６は、期間Ｐ２の動作を説明するための回路模式図である。期間Ｐ２では、トランジスタＴＲＰ１およびトランジスタＴＲＰ２がオン状態であるため電位ＶＯＵＴの値が値ＶＢ(２．５Ｖ)から過渡的に変化してトランジスタＴＲＰ１およびトランジスタＴＲＮ２がオフ状態になるとともに時刻ＴＸで値ＶＬ(０Ｖ)に設定される。また、期間Ｐ２では、トランジスタＴＲＮ１およびトランジスタＴＲＮ２がオフ状態（ＯＦＦ）に維持される。
また、期間Ｐ２では、トランジスタＴＲＰ１の第１のゲートと第１のドレインとの間に負電圧が印加されるとともに第１のドレインと第１のソースとの間に正電圧が印加され、トランジスタＴＲＮ１の第２のゲートと第２のドレインとの間に負電圧が印加されるとともに第２のドレインと第２のソースとの間に正電圧が印加され、トランジスタＴＲＰ２の第３のゲートと第３のドレインとの間に負電圧が印加されるとともに第３のドレインと第３のソースとの間に正電圧が印加され、トランジスタＴＲＮ２の第４のゲートと第４のドレインとの間に負電圧が印加されるとともに第４のドレインと第４のソースとの間に正電圧が印加される。これにより、トランジスタＴＲＰ１、トランジスタＴＲＰ２、トランジスタＴＲＮ１、トランジスタＴＲＮ２のゲート絶縁膜にチャネル領域を介してホットエレクトロンが注入される。これにより、半導体装置１０に入射される放射線に起因して生成されたプロトンまたは正孔がゲート絶縁膜において中和される。
次に、期間Ｐ３では、図１４に示すように、時刻Ｔ３で電子回路１に供給される電源電圧ＶＤＤの値が値ＶＣ(０Ｖ)から値ＶＢ(２．５Ｖ)に変化するとともに、電位ＶＩＮ１、ＶＩＮ２の値が値ＶＬ(０Ｖ)に維持される。
図１７は、期間Ｐ３の動作を説明するための回路模式図である。期間Ｐ３では、トランジスタＴＲＰ１およびトランジスタＴＲＰ２がオン状態（ＯＮ）になり、トランジスタＴＲＮ１およびトランジスタＴＲＮ２がオフ状態（ＯＦＦ）になる。このとき、電位ＶＯＵＴの値が値ＶＬ(０Ｖ)から値ＶＢ(２．５Ｖ)に変化する。
また、期間Ｐ３では、トランジスタＴＲＰ１の第１のゲートと第１のソースとの間に負電圧が印加され、トランジスタＴＲＮ１の第２のゲートと第２のソースとの間に負電圧が印加され、トランジスタＴＲＰ２の第３のゲートと第３のソースとの間に負電圧が印加され、トランジスタＴＲＮ２の第４のゲートと第４のソースとの間に負電圧が印加される。これにより、半導体装置１０に入射される放射線に起因して生成されたプロトンまたは正孔が第１ないし第４のゲートのそれぞれを介して除去される。
その後、期間ＰＸにおいて、半導体装置１０は、時刻Ｔ４の後に再び通常動作モードで動作する。以上が第１の動作例の説明である。
［第２の構成例の第２の動作例］
図１８は、電子回路１の第２の構成例の第２の動作例を説明するためのタイミングチャートである。第２の構成例の第２の動作例は、第２の構成例の第１の動作例と比較して期間Ｐ１ないしＰ３における電位ＶＩＮ１、ＶＩＮ２の値が異なる。第２の動作例の第１の動作例との異なる部分について以下に説明し、その他の部分は、第１の動作例の説明を適宜援用できる。
期間Ｐ１ないし期間Ｐ３において、半導体装置１０は、リフレッシュ動作モードで動作する。期間Ｐ１では、図１８に示すように、時刻Ｔ１よりも前に電位ＶＩＮ１、ＶＩＮ２の値が値ＶＸ(２．５Ｖ)に設定され、時刻Ｔ１で電子回路１に供給される電源電圧ＶＤＤの値が値ＶＡ(１．５Ｖ)から値ＶＢ(２．５Ｖ)に変化する。
図１９は、期間Ｐ１の動作を説明するための回路模式図である。期間Ｐ１では、トランジスタＴＲＰ１およびトランジスタＴＲＰ２がオフ状態（ＯＦＦ）になり、トランジスタＴＲＮ１およびトランジスタＴＲＮ２がオン状態（ＯＮ）になる。このとき、電位ＶＯＵＴの値が値ＶＬ(０Ｖ)に維持される。
次に、期間Ｐ２では、図１８に示すように、時刻Ｔ２で電子回路１に供給される電源電圧ＶＤＤの値が値ＶＢ(２．５Ｖ)から値ＶＣ(０Ｖ)に変化するとともに、電位ＶＩＮ１、ＶＩＮ２の値が値ＶＸ(２．５Ｖ)に維持される。
図２０は、期間Ｐ２の動作を説明するための回路模式図である。期間Ｐ２では、トランジスタＴＲＮ１およびトランジスタＴＲＮ２がオン状態に維持されるため電位ＶＯＵＴの値が値ＶＬ(０Ｖ)に維持される。また、期間Ｐ２では、トランジスタＴＲＰ１およびトランジスタＴＲＰ２がオフ状態（ＯＦＦ）に維持される。
また、期間Ｐ２では、トランジスタＴＲＰ１の第１のゲートと第１のソースとの間に正電圧が印加され、トランジスタＴＲＮ１の第２のゲートと第２のソースとの間に正電圧が印加され、トランジスタＴＲＰ２の第３のゲートと第３のソースとの間に正電圧が印加され、トランジスタＴＲＮ２の第４のゲートと第４のソースとの間に正電圧が印加される。これにより、半導体装置１０に入射される放射線に起因して生成されたプロトンまたは正孔がトランジスタＴＲＰ１、トランジスタＴＲＮ１、トランジスタＴＲＰ２、トランジスタＴＲＮ２のゲート絶縁膜のそれぞれを介して引き抜かれて除去される。
次に、期間Ｐ３では、図１８に示すように、時刻Ｔ３で電子回路１に供給される電源電圧ＶＤＤの値が値ＶＣ(０Ｖ)から値ＶＢ(２．５Ｖ)に変化するとともに、電位ＶＩＮ１、ＶＩＮ２の値が値ＶＸ(２．５Ｖ)に維持される。
図２１は、期間Ｐ３の動作を説明するための回路模式図である。期間Ｐ３では、トランジスタＴＲＮ１およびトランジスタＴＲＮ２がオン状態に維持されるため電位ＶＯＵＴの値が値ＶＬ(０Ｖ)に維持される。また、期間Ｐ３では、トランジスタＴＲＰ１およびトランジスタＴＲＰ２がオフ状態（ＯＦＦ）に維持される。
また、期間Ｐ３では、トランジスタＴＲＰ１の第１のドレインと第１のソースとの間に正電圧が印加され、トランジスタＴＲＮ１の第２のゲートと第２のソースとの間に正電圧が印加され、トランジスタＴＲＰ２の第３のドレインと第３のソースとの間に正電圧が印加され、トランジスタＴＲＮ２の第４のゲートと第４のソースとの間に正電圧が印加される。これにより、半導体装置１０に入射される放射線に起因して生成されたプロトンまたは正孔がトランジスタＴＲＰ１、トランジスタＴＲＮ１、トランジスタＴＲＰ２、トランジスタＴＲＮ２のチャネル領域を移動して除去される。なお、トランジスタＴＲＮ１、トランジスタＴＲＮ２においてプロトンまたは正孔はゲート絶縁膜を介してチャネル領域へ引き抜かれる。
その後、期間ＰＸにおいて、半導体装置１０は、時刻Ｔ４の後に再び通常動作モードで動作する。以上が第２の動作例の説明である。
＜電子回路１の第３の構成例＞
図２２は、電子回路１の第３の構成例を示す回路模式図である。電子回路１は、トランジスタＴＲＰ１と、トランジスタＴＲＮ１と、トランジスタＴＲＰ２と、トランジスタＴＲＮ２と、を有する。
トランジスタＴＲＰ１およびトランジスタＴＲＰ２は、Ｐチャネル型電界効果トランジスタである。トランジスタＴＲＮ１およびトランジスタＴＲＮ２はＮチャネル型電界効果トランジスタである。トランジスタＴＲＰ１、トランジスタＴＲＮ１、トランジスタＴＲＰ２、およびトランジスタＴＲＮ２は、ＮＡＮＤゲートを形成する。なお、電界効果トランジスタの構造については、第１の構成例の説明を適宜援用できる。
トランジスタＴＲＰ１は、第１のゲートと、第１のソースと、第１のドレインと、を有する。第１のゲートは、信号ＩＮ１に従って変化する電位ＶＩＮ１を有する。第１のソースおよび第１のドレインの一方は、電源電圧ＶＤＤに従って変化する電位Ｖ１を有する。
トランジスタＴＲＮ１は、第２のゲートと、第２のソースと、第２のドレインと、を有する。第２のゲートは、第１のゲートに電気的に接続される。第２のソースおよび第２のドレインの一方の電位は、トランジスタＴＲＮ２の状態に従って変化する。第２のソースおよび第２のドレインの他方は、トランジスタＴＲＰ１の第１のソースおよび第１のドレインの他方に電気的に接続されるとともに信号ＯＵＴの電位ＶＯＵＴを有する。
トランジスタＴＲＰ２は、第３のゲートと、第３のソースと、第３のドレインと、を有する。第３のゲートは、信号ＩＮ２に従って変化する電位ＶＩＮ２を有する。第３のソースおよび第３のドレインの一方は、電位Ｖ１を有する。第３のソースおよび第３のドレインの他方は、トランジスタＴＲＮ１の第２のソースおよび第２のドレインの他方に電気的に接続される。
トランジスタＴＲＮ２は、第４のゲートと、第４のソースと、第４のドレインと、を有する。第４のゲートは、電位ＶＩＮ２を有する。第４のソースおよび第４のドレインの一方は、電位Ｖ２を有する。第４のソースおよび第４のドレインの他方は、トランジスタＴＲＮ１の第２のソースおよび第２のドレインの一方に電気的に接続される。
次に、半導体装置１０の動作例について説明する。半導体装置１０の動作例は、複数の動作例を含む。なお、各動作の説明において、便宜のため、電位および電圧の値を数値により示すが、これらの値は、例えば半導体装置１０の仕様に従って設定され、以下に示す数値に限定されない。
［第３の構成例の第１の動作例］
図２３は、半導体装置１０の第３の構成例の第１の動作例を説明するためのタイミングチャートである。図２３に示すタイミングチャートは、期間Ｐ０と、期間Ｐ１と、期間Ｐ２と、期間Ｐ３と、期間ＰＸと、を有する。半導体装置１０は、通常動作モードとリフレッシュ動作モードとを有する。各動作モードについて以下に説明する。
期間Ｐ０において、半導体装置１０は、通常動作モードで動作する。通常動作モードでは、電源電圧ＶＤＤの値が値ＶＡに設定され、第１および第２のゲートに信号ＩＮ１が入力され、第３および第４のゲートに信号ＩＮ２が入力され、信号ＯＵＴが出力される。値ＶＡは、接地電位の値よりも高く、例えば１．５Ｖである。電位ＶＩＮ１は、例えば値ＶＨと値ＶＬとを交互に繰り返して信号ＩＮ１のパルスを形成する。電位ＶＩＮ２は、例えば値ＶＨと値ＶＬとを交互に繰り返して信号ＩＮ２のパルスを形成する。値ＶＬは、接地電位の値以下であり、例えば０Ｖである。値ＶＨは、接地電位の値よりも高く、例えば１．５Ｖである。電位ＶＯＵＴは、例えば値ＶＨと値ＶＬと交互に繰り返して信号ＯＵＴのパルスを形成する。なお、信号ＩＮ１および信号ＩＮ２は、互いに波形が異なってもよい。
次に、期間Ｐ１ないし期間Ｐ３において、半導体装置１０は、リフレッシュ動作モードで動作する。期間Ｐ１では、図２３に示すように、時刻Ｔ１よりも前に電位ＶＩＮ１、ＶＩＮ２の値が値ＶＬに設定され、時刻Ｔ１で電子回路１に供給される電源電圧ＶＤＤの値が値ＶＡから値ＶＢに変化する。値ＶＢは、値ＶＡよりも大きく、例えば２．５Ｖである。電位ＶＩＮ１、ＶＩＮ２は、例えば電子回路１への信号ＩＮ１、ＩＮ２の入力を停止することにより値ＶＬに設定できる。
図２４は、期間Ｐ１の動作を説明するための回路模式図である。期間Ｐ１では、トランジスタＴＲＰ１およびトランジスタＴＲＰ２がオン状態（ＯＮ）になり、トランジスタＴＲＮ１およびトランジスタＴＲＮ２がオフ状態（ＯＦＦ）になる。このとき、電位ＶＯＵＴの値が値ＶＨ(１．５Ｖ)から値ＶＢ(２．５Ｖ)に変化する。
また、期間Ｐ１では、トランジスタＴＲＰ１の第１のゲートと第１のソースとの間に負電圧が印加され、トランジスタＴＲＮ１の第２のゲートと第２のドレインとの間に負電圧が印加され、トランジスタＴＲＰ２の第３のゲートと第３のソースとの間に負電圧が印加され、トランジスタＴＲＮ２の第４のゲートと第４のドレインとの間に負電圧が印加される。これにより、半導体装置１０に入射される放射線に起因して生成されたプロトンまたは正孔が第１ないし第４のゲートのそれぞれを介して引き抜かれて除去される。
次に、期間Ｐ２では、図２３に示すように、時刻Ｔ２で電子回路１に供給される電源電圧ＶＤＤの値が値ＶＢから値ＶＣに変化するとともに、電位ＶＩＮ１、ＶＩＮ２の値が値ＶＬに維持される。値ＶＣは、値ＶＡよりも小さく接地電位以下であり、例えば０Ｖである。
図２５は、期間Ｐ２の動作を説明するための回路模式図である。期間Ｐ２では、トランジスタＴＲＰ１およびトランジスタＴＲＰ２がオン状態であるため電位ＶＯＵＴの値が値ＶＢ(２．５Ｖ)から過渡的に変化してトランジスタＴＲＰ１およびトランジスタＴＲＰ２がオフ状態になるとともに時刻ＴＸで値ＶＬ(０Ｖ)に設定される。また、期間Ｐ２では、トランジスタＴＲＮ１およびトランジスタＴＲＮ２がオフ状態（ＯＦＦ）に維持される。
また、期間Ｐ２では、トランジスタＴＲＰ１の第１のゲートと第１のドレインとの間に負電圧が印加されるとともにトランジスタＴＲＰ１の第１のドレインと第１のソースとの間に正電圧が印加され、トランジスタＴＲＮ１の第２のゲートと第２のドレインとの間に負電圧が印加されるとともにトランジスタＴＲＮ１の第２のドレインと第２のソースとの間に正電圧が印加され、トランジスタＴＲＰ２の第３のゲートと第３のドレインとの間に負電圧が印加されるとともにトランジスタＴＲＰ２の第３のドレインと第３のソースとの間に正電圧が印加され、トランジスタＴＲＮ２の第４のゲートと第４のドレインとの間に負電圧が印加されるとともにトランジスタＴＲＮ２の第４のドレインと第４のソースとの間に正電圧が印加される。これにより、トランジスタＴＲＰ１、トランジスタＴＲＰ２、トランジスタＴＲＮ１、トランジスタＴＲＮ２のゲート絶縁膜にチャネル領域を介してホットエレクトロンが注入される。これにより、半導体装置１０に入射される放射線に起因して生成されたプロトンまたは正孔がゲート絶縁膜において中和される。
次に、期間Ｐ３では、図２３に示すように、時刻Ｔ３で電子回路１に供給される電源電圧ＶＤＤの値が値ＶＣ(０Ｖ)から値ＶＢ(２．５Ｖ)に変化するとともに、電位ＶＩＮ１、ＶＩＮ２の値が値ＶＬ(０Ｖ)に維持される。
図２６は、期間Ｐ３の動作を説明するための回路模式図である。期間Ｐ３では、トランジスタＴＲＰ１およびトランジスタＴＲＰ２がオン状態（ＯＮ）になり、トランジスタＴＲＮ１およびトランジスタＴＲＮ２がオフ状態（ＯＦＦ）になる。このとき、電位ＶＯＵＴの値が値ＶＬ(０Ｖ)から値ＶＢ(２．５Ｖ)に変化する。
また、期間Ｐ３では、トランジスタＴＲＰ１の第１のゲートと第１のソースとの間に負電圧が印加され、トランジスタＴＲＮ１の第２のゲートと第２のドレインとの間に負電圧が印加され、トランジスタＴＲＰ２の第３のゲートと第３のソースとの間に負電圧が印加され、トランジスタＴＲＮ２の第４のゲートと第４のドレインとの間に負電圧が印加される。これにより、半導体装置１０に入射される放射線に起因して生成されたプロトンまたは正孔が第１ないし第４のゲートのそれぞれを介して除去される。
その後、期間ＰＸにおいて、半導体装置１０は、時刻Ｔ４の後に再び通常動作モードで動作する。以上が第１の動作例の説明である。
［第３の構成例の第２の動作例］
図２７は、電子回路１の第３の構成例の第２の動作例を説明するためのタイミングチャートである。第３の構成例の第２の動作例は、第３の構成例の第１の動作例と比較して期間Ｐ１ないしＰ３における電位ＶＩＮ１、ＶＩＮ２の値が異なる。第２の動作例の第１の動作例との異なる部分について以下に説明し、その他の部分は、第１の動作例の説明を適宜援用できる。
期間Ｐ１ないし期間Ｐ３において、半導体装置１０は、リフレッシュ動作モードで動作する。期間Ｐ１では、図２７に示すように、時刻Ｔ１よりも前に電位ＶＩＮ１、ＶＩＮ２の値が値ＶＸ(２．５Ｖ)に設定され、時刻Ｔ１で電子回路１に供給される電源電圧ＶＤＤの値が値ＶＡ(１．５Ｖ)から値ＶＢ(２．５Ｖ)に変化する。
図２８は、期間Ｐ１の動作を説明するための回路模式図である。期間Ｐ１では、トランジスタＴＲＰ１およびトランジスタＴＲＰ２がオフ状態（ＯＦＦ）になり、トランジスタＴＲＮ１およびトランジスタＴＲＮ２がオン状態（ＯＮ）になる。このとき、電位ＶＯＵＴの値が値ＶＬ(０Ｖ)に維持される。
次に、期間Ｐ２では、図２７に示すように、時刻Ｔ２で電子回路１に供給される電源電圧ＶＤＤの値が値ＶＢ(２．５Ｖ)から値ＶＣ(０Ｖ)に変化するとともに、電位ＶＩＮ１、ＶＩＮ２の値が値ＶＸ(２．５Ｖ)に維持される。
図２９は、期間Ｐ２の動作を説明するための回路模式図である。期間Ｐ２では、トランジスタＴＲＮ１およびトランジスタＴＲＮ２がオン状態に維持されるため電位ＶＯＵＴの値が値ＶＬ(０Ｖ)に維持される。また、期間Ｐ２では、トランジスタＴＲＰ１およびトランジスタＴＲＰ２がオフ状態（ＯＦＦ）に維持される。
また、期間Ｐ２では、トランジスタＴＲＰ１の第１のゲートと第１のソースとの間に正電圧が印加され、トランジスタＴＲＮ１の第２のゲートと第２のソースとの間に正電圧が印加され、トランジスタＴＲＰ２の第３のゲートと第３のソースとの間に正電圧が印加され、トランジスタＴＲＮ２の第４のゲートと第４のソースとの間に正電圧が印加される。これにより、半導体装置１０に入射される放射線に起因して生成されたプロトンまたは正孔がトランジスタＴＲＰ１、トランジスタＴＲＮ１、トランジスタＴＲＰ２、およびトランジスタＴＲＮ２のゲート絶縁膜のそれぞれを介して引き抜かれて除去される。
次に、期間Ｐ３では、図２７に示すように、時刻Ｔ３で電子回路１に供給される電源電圧ＶＤＤの値が値ＶＣ(０Ｖ)から値ＶＢ(２．５Ｖ)に変化するとともに、電位ＶＩＮ１、ＶＩＮ２の値が値ＶＸ(２．５Ｖ)に維持される。
図３０は、期間Ｐ３の動作を説明するための回路模式図である。期間Ｐ３では、トランジスタＴＲＮ１およびトランジスタＴＲＮ２がオン状態に維持されるため電位ＶＯＵＴの値が値ＶＬ(０Ｖ)に維持される。また、期間Ｐ３では、トランジスタＴＲＰ１およびトランジスタＴＲＰ２がオフ状態（ＯＦＦ）に維持される。
また、期間Ｐ３では、トランジスタＴＲＰ１の第１のドレインと第１のソースとの間に正電圧が印加され、トランジスタＴＲＮ１の第２のゲートと第２のソースとの間に正電圧が印加され、トランジスタＴＲＰ２の第３のドレインと第３のソースとの間に正電圧が印加され、トランジスタＴＲＮ２の第４のゲートと第４のソースとの間に正電圧が印加される。これにより、半導体装置１０に入射される放射線に起因して生成されたプロトンまたは正孔がトランジスタＴＲＰ１、トランジスタＴＲＮ１、トランジスタＴＲＰ２、およびトランジスタＴＲＮ２のチャネル領域を移動して除去される。なお、トランジスタＴＲＮ１、トランジスタＴＲＮ２においてプロトンまたは正孔はゲート絶縁膜を介してチャネル領域へ引き抜かれる。
その後、期間ＰＸにおいて、半導体装置１０は、時刻Ｔ４の後に再び通常動作モードで動作する。以上が第２の動作例の説明である。
第１ないし第３の構成例において、期間Ｐ１ないし期間Ｐ３のリフレッシュ動作は、所定の時間毎に繰り返してもよい。このときの所定の時間ｔＲは、プロトンがドレイン－ソース間を横切る時間で近似することにより見積もることができ、例えば以下の式（１）により算出される値に設定されることが好ましい。Ｌｇは対象トランジスタのゲート長を表す。ν{Ｈ＋}は対象トランジスタのゲート絶縁膜中のプロトンの速度を表す。μは、対象トランジスタのゲート絶縁膜中のプロトンの移動度（１．１４×１０－１１ｃｍ２／Ｖｓ）を表す。Ｖｄは、対象トランジスタのドレイン電圧を表す。
Figure 2023042299000002
また、期間Ｐ１ないし期間Ｐ３の各期間の長さｔＲＧは、プロトンがゲート絶縁膜を横切る最長時間で近似することにより見積もることができ、例えば以下の式（２）により算出される値に設定されることが好ましい。Ｔｏｘは対象トランジスタのゲート絶縁膜の厚さを表す。ＶＲｇは各期間における対象トランジスタのゲート電圧を表す。
Figure 2023042299000003
例えば、Ｌｇ＝１μｍ、Ｔｏｘ＝１０ｎｍ、Ｖｄ＝１Ｖ、ＶＲｇ＝１０Ｖの場合、ｔＲは約８７７．１９秒であり、ｔＲＧは約８．７７×１０－３秒である。
以上のように、本実施形態の半導体装置は、電界効果トランジスタのリフレッシュ動作を行うことにより、電界効果トランジスタの閾値電圧のシフトやオン電流の低下を改善できる。よって、半導体装置の動作不良を抑制できる。なお、リフレッシュ動作モードは、第１ないし第３のリフレッシュ動作の少なくとも一つの動作を含んでいればよい。
（第２の実施形態）
図３１ないし図３３は、半導体装置の他の構成例を示す回路模式図である。半導体装置１０は、電子回路１と、バックゲート制御回路４と、を具備する。
電子回路１は、制御対象回路である。電子回路１は、信号ＩＮを受信して信号ＯＵＴを送信する機能を有する。電子回路１は、例えばＮＯＴゲート（ＮＯＴ回路、インバータ回路ともいう）、ＮＯＲゲート（ＮＯＲ回路ともいう）、またはＮＡＮＤゲート(ＮＡＮＤ回路ともいう)を有する。これらの論理ゲートに限定されず、電子回路１は、他の論理ゲートを有していてもよい。第２の実施形態では、一例として、電子回路１がＮＯＴゲートを有する例について説明する。
電子回路１は、トランジスタＴＲＰ１と、トランジスタＴＲＮ１と、を有する。トランジスタＴＲＰ１は、Ｐチャネル型電界効果トランジスタである。トランジスタＴＲＮ１はＮチャネル型電界効果トランジスタである。トランジスタＴＲＰ１およびトランジスタＴＲＮ１は、ＮＯＴゲートを形成する。なお、電界効果トランジスタの構造については、第１の実施形態の説明を適宜援用できる。
トランジスタＴＲＰ１は、第１のゲートと、バックゲートと、第１のソースと、第１のドレインと、を有する。第１のゲートは、信号ＩＮに従って変化する電位ＶＩＮを有する。第１のソースおよび第１のドレインの一方は、電源電圧ＶＤＤに従って変化する電位Ｖ１を有する。なお、第２の実施形態において、電源電圧ＶＤＤは、定電圧であってもよい。定電圧の場合、電源回路２は、定電圧を出力できれば良く、補正回路３は不要となる。
トランジスタＴＲＮ１は、第２のゲートと、第２のソースと、第２のドレインと、を有する。第２のゲートは、第１のゲートに電気的に接続される。第２のソースおよび第２のドレインの一方は、接地電位以下である電位Ｖ２を有する。第２のソースおよび第２のドレインの他方は、第１のソースおよび第１のドレインの他方に電気的に接続されるとともに電位ＶＯＵＴを有する。
＜バックゲート制御回路４の第１の構成例＞
図３１に示すバックゲート制御回路４は、トランジスタＴＲＰ０と、トランジスタＴＲＮ０と、を有する。トランジスタＴＲＰ０は、Ｐチャネル型電界効果トランジスタである。トランジスタＴＲＮ０はＮチャネル型電界効果トランジスタである。なお、電界効果トランジスタの構造については、第１の実施形態の説明を適宜援用できる。
トランジスタＴＲＰ０は、第５のゲートと、第５のソースと、第５のドレインと、を有する。第５のゲートは、電位Ｖ３を有する。第５のソースおよび第５のドレインの一方は、電位Ｖ１を有する。電位Ｖ３は、接地電位よりも高く、例えば、電源電圧ＶＤＤからＶＤＤとＶｓｕｂｍａｘとの差（ＶＤＤ－Ｖｓｕｂｍａｘ）までの範囲で適宜設定されることが好ましい。ここで、Ｖｓｕｂｍａｘは、Ｐチャネル型電界効果トランジスタのｎ型ウェル領域とソース側不純物領域とが形成するダイオードがオン状態になる電位に相当する。
トランジスタＴＲＮ０は、第６のゲートと、第６のソースと、第６のドレインと、を有する。第６のゲートは、第５のゲートに電気的に接続される。第６のソースおよび第６のドレインの一方は、電位Ｖ２を有する。第６のソースおよび第６のドレインの他方は、第５のソースおよび第５のドレインの他方に電気的に接続されるとともにトランジスタＴＲＰ１のバックゲートに電気的に接続される。
次に、バックゲート制御回路４の動作例について説明する。半導体装置１０に放射線が入射すると、トランジスタＴＲＰ１は、前述のとおり劣化して閾値電圧がシフトする。
このとき、トランジスタＴＲＰ０およびトランジスタＴＲＮ０も同様に劣化して閾値電圧がシフトするため、トランジスタＴＲＰ１のバックゲートの電位も変化する。例えばトランジスタＴＲＰ１の閾値電圧が負にシフトする場合、バックゲートの電位が上昇する。また、トランジスタＴＲＰ１の閾値電圧が正にシフトする場合、バックゲートの電位が低下する。これにより、トランジスタＴＲＰ１の閾値電圧のシフトをキャンセルすることができる。よって、半導体装置１０の動作不良を抑制できる。
＜バックゲート制御回路４の第２の構成例＞
図３２に示すバックゲート制御回路４は、トランジスタＴＲＰ０と、抵抗素子Ｒと、を有する。トランジスタＴＲＰ０は、Ｐチャネル型電界効果トランジスタである。なお、電界効果トランジスタの構造については、第１の実施形態の説明を適宜援用できる。
トランジスタＴＲＰ０は、第５のゲートと、第５のソースと、第５のドレインと、を有する。第５のゲートは、電位Ｖ１を有する。第５のソースおよび第５のドレインの一方は、電位Ｖ１を有する。
抵抗素子Ｒは、第１の端子と、第２の端子と、を有する。第１の端子は、電位Ｖ３を有する。第２の端子は、第５のソースおよび第５のドレインの他方に電気的に接続されるとともにトランジスタＴＲＰ１のバックゲートに電気的に接続される。電界効果トランジスタＴＲＮ０の代わりに抵抗素子を用いることにより、論理振幅の設定が容易になる。
次に、バックゲート制御回路４の動作例について説明する。半導体装置１０に放射線が入射すると、トランジスタＴＲＰ１は、前述のとおり劣化して閾値電圧がシフトする。
このとき、トランジスタＴＲＰ０も同様に劣化して閾値電圧がシフトするため、トランジスタＴＲＰ１のバックゲートの電位も変化する。例えばトランジスタＴＲＰ１の閾値電圧が負にシフトする場合、バックゲートの電位が上昇する。また、トランジスタＴＲＰ１の閾値電圧が正にシフトする場合、バックゲートの電位が低下する。これにより、トランジスタＴＲＰ１の閾値電圧のシフトをキャンセルすることができる。よって、半導体装置１０の動作不良を抑制できる。
＜バックゲート制御回路４の第３の構成例＞
図３３に示すバックゲート制御回路４は、トランジスタＴＲＮ０と、抵抗素子Ｒと、を有する。トランジスタＴＲＮ０は、Ｎチャネル型電界効果トランジスタである。なお、電界効果トランジスタの構造については、第１の実施形態の説明を適宜援用できる。
トランジスタＴＲＮ０は、第６のゲートと、第６のソースと、第６のドレインと、を有する。第６のゲートは、電位Ｖ３を有する。第６のソースおよび第６のドレインの一方は、電位Ｖ３を有する。
抵抗素子Ｒは、第１の端子と、第２の端子と、を有する。第１の端子は、電位Ｖ１を有する。第２の端子は、第６のソースおよび第６のドレインの他方に電気的に接続されるとともにトランジスタＴＲＰ１のバックゲートに電気的に接続される。電界効果トランジスタＴＲＰ０の代わりに抵抗素子を用いることにより、論理振幅の設定が容易になる。
次に、バックゲート制御回路４の動作例について説明する。半導体装置１０に放射線が入射すると、トランジスタＴＲＰ１は、前述のとおり劣化して閾値電圧がシフトする。
このとき、トランジスタＴＲＮ０も同様に劣化して閾値電圧がシフトするため、トランジスタＴＲＰ１のバックゲートの電位も変化する。例えばトランジスタＴＲＰ１の閾値電圧が負にシフトする場合、バックゲートの電位が上昇する。また、トランジスタＴＲＰ１の閾値電圧が正にシフトする場合、バックゲートの電位が低下する。これにより、トランジスタＴＲＰ１の閾値電圧のシフトをキャンセルすることができる。よって、半導体装置１０の動作不良を抑制できる。
本実施形態は、他の実施形態と適宜組み合わせることができる。バックゲート制御回路４は、トランジスタＴＲＰ１のバックゲートに電気的に接続される構成に限定されず、電子回路１内の他の電界効果トランジスタのバックゲートに電気的に接続されてもよい。例えば、バックゲート制御回路４は、第１の実施形態のトランジスタＴＲＰ１、トランジスタＴＲＮ１、トランジスタＴＲＰ２、およびトランジスタＴＲＮ２のいずれかのバックゲートに電気的に接続されてもよい。また、半導体装置１０は、複数のバックゲート制御回路４を備え、複数のバックゲート制御回路４はそれぞれ異なる電界効果トランジスタのバックゲートに電気的に接続されてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…電子回路、２…電源回路、３…補正回路、４…バックゲート制御回路、１０…半導体装置、２００…半導体基板、２００ａ…表面、２００ｂ…表面、２０１…半導体領域、２０２ｎ…ｎ型ウェル領域、２０２ｐ…ｐ型ウェル領域、２０７…素子分離体、２０８ａ…不純物領域、２０８ｂ…不純物領域、２０９ａ…ゲート絶縁膜、２０９ｂ…ゲート絶縁膜、２１０ａ…ゲート電極、２１０ｂ…ゲート電極、２１１ａ…絶縁膜、２１１ｂ…絶縁膜、２１２ａ…絶縁層、２１２ｂ…絶縁層、２１３ａ…コンタクトプラグ、２１３ｂ…コンタクトプラグ。

Claims (7)

  1. 半導体装置であって、
    第１の信号を受信して第２の信号を送信する電子回路と、
    前記電子回路に電源電圧を供給する電源回路と、
    前記電源回路を制御して前記電源電圧の値を変化させることにより、前記半導体装置の通常動作モードとリフレッシュ動作モードとを切り替える補正回路と、
    を具備し、
    前記電子回路は、
    第１のゲートと、第１のソースと、第１のドレインと、を有し、前記第１のゲートの電位が前記第１の信号に従って変化し、前記第１のソースおよび前記第１のドレインの一方の電位が前記電源電圧に従って変化する、第１のＰチャネル型電界効果トランジスタと、
    第２のゲートと、第２のソースと、第２のドレインと、を有し、前記第２のゲートが前記第１のゲートに電気的に接続され、前記第２のソースおよび前記第２のドレインの一方の電位が接地電位以下であり、前記第２のソースおよび前記第２のドレインの他方が前記第１のソースおよび前記第１のドレインの他方に電気的に接続される、第１のＮチャネル型電界効果トランジスタと、
    を有し、
    前記リフレッシュ動作モードは、
    前記第１のソースおよび前記第１のドレインの少なくともいずれかと前記第１のゲートとの間に負電圧を印加し、前記第２のソースおよび前記第２のドレインの少なくともいずれかと前記第２のゲートとの間に負電圧を印加する第１の動作と、
    前記第１のソースおよび前記第１のドレインの少なくともいずれかと前記第１のゲートとの間に正電圧を印加し、前記第２のソースおよび前記第２のドレインの少なくともいずれかと前記第２のゲートとの間に正電圧を印加する第２の動作と、
    前記第１のドレインと前記第１のソースとの間に電圧を印加し、前記第２のドレインと前記第２のソースとの間に電圧を印加する第３の動作と、
    からなる一群の動作のうち少なくとも一つの動作
    を有する、半導体装置。
  2. 前記電子回路は、ＮＯＴゲート、ＮＯＲゲート、またはＮＡＮＤゲートを有し、
    前記ＮＯＴゲート、前記ＮＯＲゲート、または前記ＮＡＮＤゲートは、前記第１のＰチャネル型電界効果トランジスタと、前記第１のＮチャネル型電界効果トランジスタと、を有する、請求項１に記載の半導体装置。
  3. 前記第１の動作は、前記負電圧を印加することにより、前記半導体装置に入射される放射線に起因して生成されたプロトンまたは正孔を前記第１のゲートおよび前記第２のゲートのそれぞれを介して除去する、請求項１または請求項２に記載の半導体装置。
  4. 前記第２の動作は、前記正電圧を印加することにより、前記半導体装置に入射される放射線に起因して生成されたプロトンまたは正孔を前記第１のＰチャネル型電界効果トランジスタのチャネル領域および前記第１のＮチャネル型電界効果トランジスタのチャネル領域のそれぞれを介して除去する、請求項１ないし請求項３のいずれか一項に記載の半導体装置。
  5. 前記第３の動作は、前記第１のＰチャネル型電界効果トランジスタに前記第１のＰチャネル型電界効果トランジスタのチャネル領域を介してホットエレクトロンを注入し、前記第１のＮチャネル型電界効果トランジスタのゲート絶縁膜に前記第１のＮチャネル型電界効果トランジスタのチャネル領域を介してホットエレクトロンを注入し、前記半導体装置に入射される放射線に起因して生成されたプロトンまたは正孔を中和する、請求項１ないし請求項４のいずれか一項に記載の半導体装置。
  6. 前記第１のＰチャネル型電界効果トランジスタは、第１のバックゲートをさらに有し、
    前記第１のバックゲートは、バックゲート制御回路に電気的に接続され、
    前記バックゲート制御回路は、Ｐチャネル型電界効果トランジスタおよびＮチャネル型電界効果トランジスタからなる群より選ばれる少なくとも一つの電界効果トランジスタを有し、
    前記第１のバックゲートの電位は、前記少なくとも一つの電界効果トランジスタの閾値電圧が前記放射線に起因してシフトすることに従って変化する、請求項１ないし請求項５のいずれか一項に記載の半導体装置。
  7. 第１の信号を受信して第２の信号を送信する電子回路と、
    バックゲート制御回路と、
    を具備する半導体装置であって、
    前記電子回路は、
    第１のゲートと、第１のバックゲートと、第１のソースと、第１のドレインと、を有し、前記第１のゲートの電位が前記第１の信号に従って変化し、前記第１のバックゲートが前記バックゲート制御回路に電気的に接続され、前記第１のソースおよび前記第１のドレインの一方の電位が接地電位よりも高い、第１のＰチャネル型電界効果トランジスタと、
    第２のゲートと、第２のソースと、第２のドレインと、を有し、前記第２のゲートが前記第１のゲートに電気的に接続され、前記第２のソースおよび前記第２のドレインの一方の電位が接地電位以下であり、前記第２のソースおよび前記第２のドレインの他方が前記第１のソースおよび前記第１のドレインの他方に電気的に接続される、第１のＮチャネル型電界効果トランジスタと、
    を含み、
    前記バックゲート制御回路は、Ｐチャネル型電界効果トランジスタおよびＮチャネル型電界効果トランジスタからなる群より選ばれる少なくとも一つの電界効果トランジスタを含み、
    前記第１のバックゲートの電位は、前記少なくとも一つの電界効果トランジスタの閾値電圧が前記放射線に起因してシフトすることに従って変化する、
    半導体装置。
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