KR100727714B1 - 반도체 장치 및 화상 표시 장치 - Google Patents

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Abstract

유리 기판(1) 상에 실리콘 질화막(2) 및 실리콘 산화막(3)이 형성되어 있다. 이 실리콘 산화막(3) 상에, 소스 영역(45), 드레인 영역(46), 소정의 채널 길이를 갖는 채널 영역(40), 채널 영역(40)의 불순물 농도보다도 높고, 소스 영역(45) 및 드레인 영역(46)의 불순물 농도보다도 낮은 불순물 농도를 갖는 LDD 영역(44) 및 GOLD 영역(42), 게이트 절연막(5) 및 게이트 전극(6a)을 포함하는 박막 트랜지스터 T가 형성되어 있다. 게이트 전극(6a)은, 채널 영역(40) 및 GOLD 영역(42)과 평면적으로 오버랩하도록 형성되어 있다. 이에 따라, 소스·드레인 내압의 향상이 도모되는 반도체 장치와, 화상 표시 장치가 얻어진다.

Description

반도체 장치 및 화상 표시 장치{SEMICONDUCTOR DEVICE AND IMAGE DISPLAY APPARATUS}
도 1은 발명의 실시예 1에 따른 반도체 장치의 단면도이다.
도 2는 동 실시예에 있어서, 도 1에 나타내는 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도이다.
도 3은 동 실시예에 있어서, 도 2에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 4는 동 실시예에 있어서, 도 3에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 5는 동 실시예에 있어서, 도 4에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 6은 동 실시예에 있어서, 도 5에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 7은 동 실시예에 있어서, 도 6에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 8은 동 실시예에 있어서, 도 7에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 9는 동 실시예에 있어서, 도 8에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 10은 동 실시예에 있어서, 박막 트랜지스터의 ON 전류의 비의 LDD 길이 의존성을 나타내는 그래프이다.
도 11은 동 실시예에 있어서, 박막 트랜지스터의 소스·드레인 내압의 결과를 도시하는 도면이다.
도 12는 동 실시예에 있어서, 박막 트랜지스터의 내압의 비의 LDD 길이 의존성을 나타내는 그래프이다.
도 13은 동 실시예에 있어서, 박막 트랜지스터의 면적비의 게이트 전극폭 의존성을 나타내는 그래프이다.
도 14는 동 실시예에 있어서, 박막 트랜지스터의 변형예에 따른 제조 방법의 일 공정을 나타내는 단면도이다.
도 15는 동 실시예에 있어서, 도 14에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 16은 동 실시예에 있어서, 도 15에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 17은 동 실시예에 있어서, 도 16에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 18은 동 실시예에 있어서, 도 17에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 19는 동 실시예에 있어서, 도 18에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 20은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도이다.
도 21은 동 실시예에 있어서, 도 20에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 22는 동 실시예에 있어서, 도 21에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 23은 동 실시예에 있어서, 도 22에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 24는 동 실시예에 있어서, 도 23에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 25는 동 실시예에 있어서, 도 24에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 26은 동 실시예에 있어서, 박막 트랜지스터의 ON 전류의 비의 LDD 길이 의존성을 나타내는 그래프이다.
도 27은 동 실시예에 있어서, 박막 트랜지스터의 소스·드레인 내압의 결과를 도시하는 도면이다.
도 28은 동 실시예에 있어서, 박막 트랜지스터의 내압의 비의 LDD 길이 의존성을 나타내는 그래프이다.
도 29는 동 실시예에 있어서, 박막 트랜지스터의 면적비의 게이트 전극폭 의존성을 나타내는 그래프이다.
도 30은 본 발명의 실시예 3에 따른 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도이다.
도 31은 동 실시예에 있어서, 도 30에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 32는 동 실시예에 있어서, 도 31에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 33은 동 실시예에 있어서, 도 32에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 34는 동 실시예에 있어서, 도 33에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 35는 동 실시예에 있어서, 도 34에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 36은 동 실시예에 있어서, 박막 트랜지스터의 ON 전류의 비의 LDD 길이 의존성을 나타내는 그래프이다.
도 37은 동 실시예에 있어서, 박막 트랜지스터의 소스·드레인 내압의 결과를 도시하는 도면이다.
도 38은 동 실시예에 있어서, 박막 트랜지스터의 내압의 비의 LDD 길이 의존성을 나타내는 그래프이다.
도 39는 동 실시예에 있어서, 박막 트랜지스터의 면적비의 게이트 전극폭 의존성을 나타내는 그래프이다.
도 40은 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도이다.
도 41은 동 실시예에 있어서, 도 40에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 42는 동 실시예에 있어서, 도 41에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 43은 동 실시예에 있어서, 도 42에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 44는 동 실시예에 있어서, 도 43에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 45는 동 실시예에 있어서, 도 44에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 46은 동 실시예에 있어서, 도 45에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 47은 동 실시예에 있어서, 박막 트랜지스터의 ON 전류의 비의 소스측의 LDD 길이 의존성을 나타내는 그래프이다.
도 48은 동 실시예에 있어서, 박막 트랜지스터의 ON 전류의 비의 드레인측의 LDD 길이 의존성을 나타내는 그래프이다.
도 49는 동 실시예에 있어서, 박막 트랜지스터의 소스·드레인 내압의 결과를 도시하는 도면이다.
도 50은 동 실시예에 있어서, 박막 트랜지스터의 내압의 비의 소스측의 LDD 길이 의존성을 나타내는 그래프이다.
도 51은 동 실시예에 있어서, 박막 트랜지스터의 면적비의 소스측의 LDD 길이 의존성을 나타내는 그래프이다.
도 52는 본 발명의 실시예 5에 따른 반도체 장치의 일례로서의 인버터 회로를 도시하는 도면이다.
도 53은 동 실시예에 있어서, 액정 표시 장치의 구성을 나타내는 블럭도이다. 도
54는 동 실시예에 있어서, 액정 표시 장치에 있어서의 화상 신호 등의 변화를 나타내는 그래프이다.
도 55는 동 실시예에 있어서, 유기 EL 표시 장치의 화소 회로를 도시하는 도면이다.
도 56은 동 실시예에 있어서, 앰프의 회로를 도시하는 도면이다.
도 57은 동 실시예에 따른 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도이다.
도 58은 동 실시예에 있어서, 도 57에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 59는 동 실시예에 있어서, 도 58에 나타내는 공정의 후에 실행되는 공정 을 나타내는 단면도이다.
도 60은 동 실시예에 있어서, 도 59에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 61은 동 실시예에 있어서, 도 60에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 62는 동 실시예에 있어서, 도 61에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 63은 동 실시예에 있어서, 도 62에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도 64는 동 실시예에 있어서, 도 63에 나타내는 공정의 후에 실행되는 공정을 나타내는 단면도이다.
도면의 주요 부분에 대한 부호의 설명
1 : 유리 기판 2 : 실리콘 질화막
3 : 실리콘 산화막 4 : 다결정 실리콘막
5 : 게이트 절연막 6 : 크롬막
7 : 층간 절연막 21 : 주사선 구동 회로부
22 : 데이터선 구동 회로부 23 : 화소 박막 트랜지스터
24 : 화소 전극 25 : 유지 용량
26 : 주사선 27 : 데이터선
28 : 화소 29 : 화소부
30 : 출력 버퍼 31 : 아날로그 스위치
본 발명은 반도체 장치 및 화상 표시 장치에 관한 것으로, 특히, 액정 표시 장치나 유기 EL(ElectroLuminescence) 표시 장치 등의 표시 장치에 적용되는 반도체 장치와, 그와 같은 반도체 장치를 이용한 화상 표시 장치에 관한 것이다.
표시 장치에는 박막 트랜지스터가 사용되고 있다. 이와 같은 박막 트랜지스터의 일례로서, 문헌 1(일본특허공개 2002-076351호 공보)에 기재된 GOLD(Gate overlapped Lightly Doped Drain) 구조의 박막 트랜지스터에 대하여 설명한다. GOLD 구조의 n 채널형 박막 트랜지스터는, 소스 영역, 드레인 영역, 채널 영역, GOLD 영역, 게이트 절연막 및 게이트 전극 등을 갖고 유리 기판 상에 형성된다.
GOLD 영역은, 채널 영역과 드레인 영역 사이의 영역에서, 특히, 게이트 전극의 바로 아래에 위치하는 영역에 형성되어, 게이트 전극과 평면적으로 오버랩하고 있다. 그 GOLD 영역은 채널 영역의 불순물 농도보다도 높고, 드레인 영역의 불순물 농도보다도 낮은 불순물 농도로 설정되어 있다.
다음에, 그 GOLD 구조의 예컨대 n 채널형 박막 트랜지스터의 동작에 대하여 설명한다. 게이트에 소정의 정 전압을 인가하면 채널 영역에 채널이 형성되어, 소 스 영역과 드레인 영역 사이의 저항이 작아지고, 소스 영역과 드레인 영역 사이에 전류를 흘릴 수 있는 상태로 된다. 한편, 게이트에 부 전압을 인가하면 채널 영역에 채널은 형성되지 않기 때문에, 소스 영역과 드레인 영역 사이의 저항이 커진다. 그 때문에, 소스 영역과 드레인 영역 사이에 실질적인 전류를 흘릴 수 없게 되어, 미소한 리크 전류가 흐를 뿐의 상태로 된다.
이 리크 전류는, 채널에 형성된 홀(hole)과, 소스 영역 및 드레인 영역에서 다수 존재하는 전자가 접합부에서 재결합함에 의하는 것이다. 접합부의 전계가 높게 되면 재결합의 확률이 높게 되기 때문에, 리크 전류는 증가하는 것이 된다.
표시 장치에서는, 화면을 재기록하기까지의 1 프레임의 시간 중, 액정에 인가된 전압을 유지해야 한다. 이 때, 그 전압 유지를 위해 사용되는 화소 박막 트랜지스터에 있어서 리크 전류가 많은 경우에는, 액정에 인가된 전압이 시간과 동시에 하강하여 표시 특성을 열화시키는 것으로 된다. 그 때문에, 화소 박막 트랜지스터에는 리크 전류가 지극히 낮은 것이 요구된다.
다음에, 표시 장치에 사용되는 박막 트랜지스터의 다른 예로서, 문헌 2(일본특허공개 2001-345448호 공보)에 기재된 LDD(Lightly Doped Drain) 구조의 박막 트랜지스터에 대하여 설명한다. LDD 구조의 n 채널형 박막 트랜지스터는, 소스 영역, 드레인 영역, 채널 영역, LDD 영역, 게이트 절연막 및 게이트 전극 등을 갖고 유리 기판 상에 형성된다. LDD 영역은 채널 영역과 드레인 영역 사이의 영역에 형성되어 있다. 또한, LDD 영역은, 채널 영역의 불순물 농도보다도 높고 드레인 영역의 불순물 농도보다도 낮은 불순물 농도로 설정되어 있다.
LDD 구조의 박막 트랜지스터에서는, 게이트 전압으로서 부 전압이 인가되면 채널 영역에는 축적층이 형성되는 것으로 되지만, LDD 영역에 의해서 소스·드레인 근방의 전계가 완화되어, 리크 전류를 억제할 수 있다.
그러나, 종래의 박막 트랜지스터에서는 다음과 같은 문제점이 있었다. 상술한 바와 같이, 화소 박막 트랜지스터로서 사용되는 박막 트랜지스터에는 리크 전류가 지극히 낮은 것이 요구된다. 종래의 박막 트랜지스터의 일례의 GOLD 구조의 박막 트랜지스터에서는, 게이트 전압으로서 부 전압이 인가되면 GOLD 영역에 축적층이 형성되어, GOLD 영역보다도 높은 불순물 농도를 갖는 소스 영역·드레인 영역 근방에 높은 전계가 발생하여 버린다. 그 때문에, 리크 전류를 확실히 억제할 수가 없었다.
또한, 게이트에 비해서 드레인에 의해 높은 전압을 인가함으로써, 드레인측의 접합 부분에 비교적 큰 전계가 발생한다. 이 전계에 의해 가속된 전자가 임팩트 이온화 현상을 야기하여, 전자와 정공의 쌍이 생성된다. 이 현상이 반복되어 전자와 정공의 쌍이 증대하고 드레인 전류가 증가하여, 어밸런시 파괴(avalanche breakdown)에 이르는 것으로 된다. 이 때의 드레인 전압이 소스·드레인 내압으로 된다.
상술한 GOLD 구조의 박막 트랜지스터에서는, 드레인 영역 근방의 전계는 채널 영역과 GOLD 영역의 접합부에서 완화되기 때문에, 임팩트 이온화 현상을 어느 정도 억제할 수 있다. 그러나, 실용 레벨에서의 GOLD 영역의 채널 길이 방향의 길이(GOLD 길이)에서는, 충분한 소스·드레인 내압이 얻어지지 않는다고 하는 문제가 있었다.
한편, 다른 예의 LDD 구조의 박막 트랜지스터에 있어서도, 동일한 문제가 있었다. 즉, 게이트 전압으로서 정 전압을 인가하여 채널 영역에 채널을 형성하면, 채널 저항에 대하여 LDD 영역의 저항이 직렬로 접속되는 것으로 된다. LDD 영역의 불순물 농도는 소스 영역 및 드레인 영역과 비교하면 낮기 때문에, LDD 영역의 저항값은 높게 되어, ON 전류가 낮게 된다고 하는 문제가 있었다.
또한, 드레인 영역 근방의 전계는 채널 영역과 LDD 영역의 접합부에서 완화되기 때문에, 임팩트 이온화 현상을 어느 정도 억제할 수 있다. 그러나, 실용 레벨에서의 LDD 영역의 채널 길이 방향의 길이(LDD 길이)에 의해서는, 충분한 소스·드레인 내압이나 AC 스트레스에 대한 신뢰성을 얻을 수 없다고 하는 문제가 있었다. 이와 같이, 종래의 박막 트랜지스터에서는, 충분한 소스·드레인 내압이 얻어지지 않는다는 문제가 있었다.
본 발명은 상기 문제점을 해결하기 위해서 행해진 것으로서, 하나의 목적은 소스·드레인 내압의 향상이 도모되는 반도체 장치를 제공하는 것이며, 다른 목적은 그와 같은 반도체 장치를 적용한 화상 표시 회로부를 구비한 화상 표시 장치를 제공하는 것이다.
본 발명에 따른 반도체 장치는, 반도체층, 절연막 및 전극을 갖고 소정의 기판 상에 형성된 반도체 소자를 포함하는 반도체 장치로서, 그 반도체 소자는 제 1 불순물 영역과 제 2 불순물 영역과 채널 영역과 제 3 불순물 영역과 제 4 불순물 영역을 구비하고 있다. 제 1 불순물 영역은 반도체층에 형성되어 있다. 제 2 불순물 영역은, 제 1 불순물 영역과 거리를 두고 반도체층에 형성되어 있다. 채널 영역은 제 1 불순물 영역과 제 2 불순물 영역 사이에 위치하는 반도체층 부분에 형성되고, 소정의 채널 길이를 갖고 채널로 된다. 제 3 불순물 영역은 제 2 불순물 영역과 채널 영역 사이에 위치하는 반도체층 부분에 채널 영역에 접하도록 형성되어 있다. 제 4 불순물 영역은 제 2 불순물 영역과 제 3 불순물 영역 사이에 위치하는 반도체층 부분에 형성되어 있다. 그 반도체 소자에서는, 전극은 서로 대향하는 한쪽 측부 및 다른 쪽 측부를 갖고 있다. 제 4 불순물 영역은 제 2 불순물 영역 및 제 3 불순물 영역과 접합되어 있다. 제 1 불순물 영역에서의 채널 영역측의 단부 및 한쪽 측부는 대략 동일 평면 상에 위치하고, 또한, 제 3 불순물 영역과 제 4 불순물 영역의 접합부 및 다른 쪽 측부는 대략 동일 평면 상에 위치하고 있다. 전극은, 채널 영역 및 제 3 불순물 영역의 각각의 전체와 대향하여 오버랩하도록 형성되어 있다. 절연막은 반도체층과 전극에 각각 접하도록 반도체층과 전극 사이에 형성되어 있다. 제 3 불순물 영역 및 제 4 불순물 영역의 각각의 불순물 농도는, 제 1 불순물 영역 및 제 2 불순물 영역의 각각의 불순물 농도보다도 낮고, 채널 영역의 불순물 농도보다도 높게 설정되어 있다. 제 3 불순물 영역의 불순물 농 도와 제 4 불순물 영역의 불순물 농도는 서로 다르도록 설정되어 있다.
본 발명에 따른 다른 반도체 장치는, 반도체층, 절연막 및 전극을 갖고 소정의 기판 상에 형성된 반도체 소자를 포함하는 반도체 장치로서, 반도체 소자는, 제 1 불순물 영역과 제 2 불순물 영역과 채널 영역과 제 3 불순물 영역과 제 4 불순물 영역과 제 5 불순물 영역을 구비하고 있다. 제 1 불순물 영역은 반도체층에 형성되어 있다. 제 2 불순물 영역은, 제 1 불순물 영역과 거리를 두고 반도체층에 형성되어 있다. 채널 영역은, 제 1 불순물 영역과 제 2 불순물 영역 사이에 위치하는 반도체층 부분에 제 1 불순물 영역 및 제 2 불순물 영역과 각각 거리를 띄어 형성되고, 소정의 채널 길이를 갖고 채널로 된다. 제 4 불순물 영역은 제 2 불순물 영역과 채널 영역 사이에 위치하는 반도체층 부분에 채널 영역에 접하도록 형성되어 있다. 제 4 불순물 영역은 제 2 불순물 영역과 제 3 불순물 영역 사이에 위치하는 반도체층 부분에 형성되어 있다. 제 5 불순물 영역은 제 1 불순물 영역과 채널 영역 사이에 위치하는 반도체층 부분에 형성되어 있다. 그 반도체 소자에서는, 전극은 서로 대향하는 한쪽 측부 및 다른 쪽 측부를 갖고 있다. 제 4 불순물 영역은 제 2 불순물 영역 및 제 3 불순물 영역과 접합되어 있다. 제 5 불순물 영역은 제 1 불순물 영역과 접합되어 있다. 제 5 불순물 영역에서의 채널 영역측의 단부 및 한쪽 측부는 대략 동일 평면 상에 위치하고, 또한, 제 3 불순물 영역과 제 4 불순물 영역의 접합부 및 다른 쪽 측부는 대략 동일 평면 상에 위치하고 있다. 전극은, 채널 영역 및 제 3 불순물 영역의 각각의 전체와 대향하여 오버랩하도록 형성되어 있다. 절연막은 반도체층과 전극에 각각 접하도록 반도체층과 전극 사이에 형성되어 있다. 제 3 불순물 영역∼제 5 불순물 영역의 각각의 불순물 농도는, 제 1 불순물 영역 및 제 2 불순물 영역의 각각의 불순물 농도보다도 낮고, 채널 영역의 불순물 농도보다도 높게 설정되어 있다. 제 3 불순물 영역의 불순물 농도와, 제 4 불순물 영역 및 제 5 불순물 영역의 각각의 불순물 농도는 서로 다르도록 설정되어 있다. 제 5 불순물 영역의 채널 길이 방향의 길이가 제 4 불순물 영역의 채널 길이 방향의 길이보다도 짧게 설정되어 있다.
본 발명에 따른 화상 표시 장치는, 화상을 표시하기 위한 화상 표시 회로부를 구비한 화상 표시 장치이다. 그 화상 표시 회로부는, 반도체층, 절연막 및 전극을 갖고 소정의 기판 상에 형성된 반도체 소자를 갖고 있다. 그 반도체 소자는 소정의 제 1 소자 및 제 2 소자 중 적어도 어느 하나를 포함하고 있다. 제 1 소자는 제 1 불순물 영역과 제 2 불순물 영역과 채널 영역과 제 3 불순물 영역과 제 4 불순물 영역을 갖고 있다. 제 1 불순물 영역은 반도체층에 형성되어 있다. 제 2 불순물 영역은 제 1 불순물 영역과 거리를 두고 반도체층에 형성되어 있다. 채널 영역은, 제 1 불순물 영역과 제 2 불순물 영역 사이에 위치하는 반도체층 부분에 형성되고, 소정의 채널 길이를 갖고 채널로 된다. 제 3 불순물 영역은 제 2 불순물 영역과 채널 영역 사이에 위치하는 반도체층 부분에 채널 영역에 접하도록 형성되어 있다. 제 4 불순물 영역은 제 2 불순물 영역과 제 3 불순물 영역 사이에 위치하는 반도체층 부분에 형성되어 있다. 그 제 1 소자에서는, 전극은 서로 대향하는 한쪽 측부 및 다른 쪽 측부를 갖고 있다. 제 4 불순물 영역은 제 2 불순물 영역 및 제 3 불순물 영역과 접합되어 있다. 제 1 불순물 영역에서의 채널 영역측의 단부 및 한쪽 측부는 대략 동일 평면 상에 위치하고, 또한, 제 3 불순물 영역과 제 4 불순물 영역의 접합부 및 다른 쪽 측부는 대략 동일 평면 상에 위치하고 있다. 전극은, 채널 영역 및 제 3 불순물 영역의 각각의 전체와 대향하여 오버랩하도록 형성되어 있다. 절연막은 반도체층과 전극에 각각 접하도록 반도체층과 전극 사이에 형성되어 있다. 제 3 불순물 영역 및 제 4 불순물 영역의 각각의 불순물 농도는, 제 1 불순물 영역 및 제 2 불순물 영역의 각각의 불순물 농도보다도 낮고, 채널 영역의 불순물 농도보다도 높게 설정되어 있다. 제 3 불순물 영역의 불순물 농도와 제 4 불순물 영역의 불순물 농도는 서로 다르도록 설정되어 있다. 제 2 소자는, 제 5 불순물 영역과 제 6 불순물 영역과 채널 영역과 제 7 불순물 영역과 제 8 불순물 영역과 제 9 불순물 영역을 갖고 있다. 제 5 불순물 영역은 반도체층에 형성되어 있다. 제 6 불순물 영역은 제 5 불순물 영역과 거리를 두고 반도체층에 형성되어 있다. 채널 영역은, 제 5 불순물 영역과 제 6 불순물 영역 사이에 위치하는 반도체층 부분에 제 5 불순물 영역 및 제 6 불순물 영역과 각각 거리를 두고 형성되고, 소정의 채널 길이를 갖고 채널로 된다. 제 7 불순물 영역은 제 6 불순물 영역과 채널 영역 사이에 위치하는 반도체층 부분에 채널 영역에 접하도록 형성되어 있다. 제 8 불순물 영역은 제 6 불순물 영역과 제 7 불순물 영역과의 사이에 위치하는 반도체층 부분에 형성되어 있다. 제 9 불순물 영역은 제 5 불순물 영역과 채널 영역 사이에 위치하는 반도체층 부분에 형성되어 있다. 그 제 2 소자에서는, 전극은 서로 대향하는 한쪽 측부 및 다른 쪽 측부를 갖고 있다. 제 8 불순물 영역은 제 6 불순물 영역 및 제 7 불순물 영역과 접합되어 있다. 제 9 불순물 영 역은 제 5 불순물 영역과 접합되어 있다. 제 9 불순물 영역에서의 채널 영역측의 단부 및 한쪽 측부는 대략 동일 평면 상에 위치하고, 또한, 제 7 불순물 영역과 제 8 불순물 영역과의 접합부 및 다른 쪽 측부는 대략 동일 평면 상에 위치하고 있다. 전극은, 채널 영역 및 제 7 불순물 영역의 각각의 전체와 대향하여 오버랩하도록 형성되어 있다. 절연막은 반도체층과 전극에 각각 접하도록 반도체층과 전극 사이에 형성되어 있다. 제 7 불순물 영역∼제 9 불순물 영역의 각각의 불순물 농도는 제 5 불순물 영역 및 제 6 불순물 영역의 각각의 불순물 농도보다도 낮고, 채널 영역의 불순물 농도보다도 높게 설정되어 있다. 제 7 불순물 영역의 불순물 농도와, 제 8 불순물 영역 및 제 9 불순물 영역의 각각의 불순물 농도는 서로 다르도록 설정되어 있다. 제 9 불순물 영역의 채널 길이 방향의 길이가 제 8 불순물 영역의 채널 길이 방향의 길이보다도 짧게 설정되어 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부의 도면과 관련되어 이해되는 본 발명에 따른 다음 상세한 설명으로부터 분명해질 것이다.
(실시예 1)
본 발명의 실시예 1에 따른 반도체 장치에 대하여 설명한다. 도 1에 도시하는 바와 같이, 유리 기판(1) 상에 실리콘 질화막(2)이 형성되고, 그 실리콘 질화막(2) 상에 실리콘 산화막(3)이 형성되어 있다. 그 실리콘 산화막(3) 상에 섬 형상의 다결정 실리콘막이 형성되어 있다. 그 다결정 실리콘막에서는, 소정의 불순물 농도를 갖는 소스 영역(45)과, 그 소스 영역(45)과 거리를 둔 소정의 불순물 농도 를 갖는 드레인 영역(46)이 형성되어 있다.
소스 영역(45)과 드레인 영역(46) 사이에 위치하는 영역에는, 소스 영역(45) 및 드레인 영역(46)과 각각 거리를 두고, 소정의 채널 길이를 갖고 채널로 되는 채널 영역(40)이 형성되어 있다. 소스 영역(45)과 채널 영역(40) 사이에 위치하는 영역에는 GOLD 영역(41)이 형성되어 있다. 또한, 드레인 영역(46)과 채널 영역(40) 사이에 위치하는 영역에는, 드레인 영역(46)쪽에 LDD 영역(44)이 형성되고, 채널 영역(40)의 측에 GOLD 영역(42)이 형성되어 있다.
LDD 영역(44) 및 GOLD 영역(41, 42)의 각각의 불순물 농도는 채널 영역(40)의 불순물 농도보다도 높고, 소스 영역(45) 및 드레인 영역(46)의 불순물 농도보다도 낮게 설정되어 있다. 그리고, 또한, LDD 영역(44)의 불순물 농도는 GOLD 영역(41, 42)의 불순물 농도보다도 높게 설정되어 있다. 그 섬 형상의 다결정 실리콘막을 피복하도록, 실리콘 산화막으로 이루어지는 게이트 절연막(5)이 형성되어 있다. 그 게이트 절연막(5) 상에 게이트 전극(6a)이 형성되어 있다. 게이트 전극(6a)을 피복하도록, 예컨대 실리콘 산화막으로 이루어지는 층간 절연막(7)이 형성되어 있다.
그 층간 절연막(7)에 소스 영역(45)의 표면을 노출하는 콘택트 홀(7a)과, 드레인 영역(46)의 표면을 노출하는 콘택트 홀(7b)이 각각 형성되어 있다. 그 콘택트 홀(7a, 7b)을 충전하도록, 층간 절연막(7) 상에 소스 전극(8a)과 드레인 전극(8b)이 형성되어 있다. 게이트 전극(6a), 소스 영역(45), 드레인 영역(46), LDD 영역(44), GOLD 영역(41, 42), 채널 영역(40)을 포함하여 n 채널형 박막 트랜지스 터 T가 구성된다. 특히, 게이트 전극(6a)은, 채널 영역(40)의 전체를 피복하도록 형성되고, 또한, GOLD 영역(41) 및 GOLD 영역(42)과 평면적으로 오버랩하도록 형성되어 있다.
즉, 한쪽의 GOLD 영역(41)과 소스 영역(45)의 접합부 및 게이트 전극(6a)의 한쪽 측부는 대략 동일 평면 H1 상에 위치하고, 다른 쪽의 GOLD 영역(42)과 LDD 영역(44)의 접합부 및 게이트 전극(6a)의 다른 쪽 측부는 동일 평면 H2 상에 위치하고 있다.
다음에, 상술한 반도체 장치의 제조 방법의 일례에 대하여 설명한다. 도 2에 도시하는 바와 같이, 우선, 기판으로서, 코닝사제 1737의 유리 기판(1)의 주 표면 상에, 예컨대 플라즈마 CVD(Chemical Vapor Deposition)법에 의해 막두께 대략 100㎚의 실리콘 질화막(2)이 형성된다. 그 실리콘 질화막(2) 상에, 막두께 대략 100㎚의 실리콘 산화막(3)이 형성된다. 다음에, 그 실리콘 산화막(3) 상에 막두께 대략 50㎚의 비정질 실리콘막(다결정 실리콘막(4) 참조)이 형성된다.
또, 실리콘 질화막(2)은 유리 기판(1)에 포함되는 불순물이 윗쪽으로 확산하는 것을 저지하기 위해서 형성된다. 이 불순물의 확산을 저지하기 위한 막으로서는 실리콘 질화막의 외에, SiON, SiC, AlN, Al2O3 등의 재료를 적용하더라도 좋다. 또한, 비정질 실리콘막의 하지막으로서 실리콘 질화막(2)과 실리콘 산화막(3)의 2층 구조로 했지만, 2층 구조에 한정되는 것이 아니라, 이것들의 막을 생략하거나, 또는 막을 더 적층하더라도 좋다.
다음에, 비정질 실리콘막을 소정의 진공중에서 열 처리를 함으로써, 비정질 실리콘막(4)중에 존재하는 불필요한 수소가 제거된다. 다음에, 비정질 실리콘막에, 예컨대 XeCl 레이저에 의한 레이저광을 조사함으로써, 비정질 실리콘막이 다결정화되어 다결정 실리콘막(4)으로 된다. 다결정 실리콘막(4)의 입경은 대략 0.5㎛ 정도이다.
또, XeCl 레이저의 외에, 예컨대 YAG 레이저, CW 레이저를 이용하여도 좋다. 또한, 열 어닐링에 의해 비정질 실리콘막의 다결정화를 실행하더라도 좋다. 특히, 열 어닐링을 실시하는 경우에는, 니켈 등의 촉매를 이용함으로써 보다 입경이 큰 다결정 실리콘을 얻을 수 있다. 다음에, 그 다결정 실리콘막(4) 상에 소정의 레지스트 패턴(61)이 형성된다.
다음에, 그 레지스트 패턴(61)을 마스크로 하여 다결정 실리콘막(4)에 이방성 에칭을 함으로써, 도 3에 도시하는 바와 같이, 섬 형상의 다결정 실리콘막(4a)이 형성된다. 그 후, 소정의 애싱과 약액 처리(chemical treatment)를 실시함으로써 레지스트 패턴(61)이 제거된다.
다음에, 도 4에 도시하는 바와 같이, 그 다결정 실리콘막(4a)을 피복하도록, 예컨대 플라즈마 CVD 법에 의해 막두께 대략 100㎚의 실리콘 산화막으로 이루어지는 게이트 절연막(5)이 형성된다. 또, 이 경우, 실리콘 산화막의 원료로서 액체원료의 TE0S(Tetra Ethyl 0rtho Silicate)가 이용된다.
다음에, 박막 트랜지스터의 임계값을 제어하기 위해서, 예컨대 도즈량 1× 1012atom/㎠, 가속 에너지 60KeV에서 다결정 실리콘막(4a)에 붕소를 주입함으로써, 불순물 영역(4aa)이 형성된다. 또, 이 주입 공정은 필요에 따라 실행하면 좋고 생략하더라도 좋다.
다음에, 도 5에 도시하는 바와 같이, 소정의 사진 제판 처리를 함으로써 레지스트 패턴(62)이 형성된다. 다음에, 레지스트 패턴(61)을 마스크로 하여, 예컨대 도즈량 5×1012atom/㎠, 가속 에너지 80KeV에서 불순물 영역(4aa)(다결정 실리콘막(4aa))에 인을 주입함으로써 불순물 영역(4ab, 4ac)이 형성된다.
이 주입량이 GOLD 영역에서의 주입량(불순물 농도)이 된다. 불순물 영역(4ab)과 불순물 영역(4ac) 사이에는 채널로 되는 불순물 영역(4aa)이 형성된다. 그 후, 애싱과 약액 처리를 실시함으로써 레지스트 패턴(62)이 제거된다.
다음에, 스퍼터법에 의해 게이트 절연막(5)의 전면에 막두께 대략 400㎚의 크롬막(도시하지 않음)이 형성된다. 다음에, 소정의 사진 제판을 실행하는 것에 의해 레지스트 패턴(63)(도 6 참조)이 형성된다.
그 레지스트 패턴(63)을 마스크로 하여 크롬막에 습식 에칭을 함으로써, 도 6에 도시하는 바와 같이, 게이트 전극(6a)이 형성된다. 게이트 전극(6a)은, 채널로 되는 불순물 영역(4aa)을 사이에 두고 위치하는 불순물 영역(4ab)과 불순물 영역(4ac)과 평면적으로 오버랩하도록 형성되어 있다. 불순물 영역(4ab, 4ac)에서 게이트 전극(6a)과 평면적으로 오버랩하는 영역이 GOLD 영역으로 된다.
또, 습식 에칭을 실시할 때에 노출하는 크롬막(6)의 측면에 사이드 에칭이 실시되는 것으로 되지만, 그 에칭되는 양은 오버에칭을 실시하는 시간에 의해서 제어할 수 있다. 그 후, 애싱과 약액 처리를 실시함으로써 레지스트 패턴(63)이 제거된다.
다음에, 도 7에 도시하는 바와 같이, 소정의 사진 제판을 실행하는 것에 의해 레지스트 패턴(64)이 형성된다. 레지스트 패턴(64)은, 드레인 영역으로 되는 쪽에 위치하는 다결정 실리콘막의 부분(불순물 영역(4ac)의 부분)과 오버랩하고, 소스 영역으로 되는 쪽에 위치하는 다결정 실리콘막의 부분(불순물 영역(4ab)의 부분)과는 오버랩하지 않도록 형성된다. 레지스트 패턴(64)과 불순물 영역(4ac)의 부분이 오버랩하고 있는 부분이, LDD 영역으로 된다. 레지스트 패턴(64)과 불순물 영역(4ab)의 부분은 오버랩하지 않기 때문에, 소스 영역쪽에는 LDD 영역이 형성되지 않는 것으로 된다.
다음에, 레지스트 패턴(64)을 마스크로 하여, 예컨대 도즈량 1×1014atom/㎠, 가속 에너지 80KeV에서 불순물 영역(4ab, 4ac)에 인을 주입함으로써, 소스 영역 및 드레인 영역으로 되는 불순물 영역(4ad, 4ae)이 각각 형성된다. 그 후, 애싱과 약액 처리를 실시함으로써 레지스트 패턴(64)이 제거된다.
다음에, 도 8에 도시하는 바와 같이, 게이트 전극(6a)을 마스크로 하여, 예컨대 도즈량 1×1013atom/㎠, 가속 에너지 80KeV에서 인을 주입함으로써, 남겨진 불순물 영역(4ac)의 부분에 LDD 영역으로 되는 불순물 영역(4ag)이 형성된다. LDD 영역으로 되는 불순물 영역(4ag)의 불순물 농도는, 당해 인의 주입량과, GOLD 영역 을 형성하기 위한 인의 주입량에 따라서 결정된다.
이와 같이 하여, 드레인 영역으로 되는 쪽에만 LDD 영역으로 되는 불순물 영역(4ag)이 형성되는 것으로 된다. 또한, 불순물 영역(4ag)이 형성됨으로써, GOLD 영역으로 되는 불순물 영역(4ab, 4ac)의 불순물 농도는 LDD 영역으로 되는 불순물 영역(4ag)의 불순물 농도보다도 낮게 된다.
다음에, 도 9에 도시하는 바와 같이, 게이트 전극(6a)을 피복하도록, 예컨대 플라즈마 CVD 법에 의해 막두께 대략 400㎚의 실리콘 산화막으로 이루어지는 층간 절연막(7)이 형성된다. 다음에, 그 층간 절연막(7) 상에 소정의 사진 제판 처리를 함으로써, 콘택트 홀을 형성하기 위한 레지스트 패턴(도시하지 않음)이 형성된다. 그 레지스트 패턴을 마스크로 하여, 층간 절연막(7) 및 게이트 절연막(5)에 이방성 에칭을 함으로써, 불순물 영역(4ad)의 표면을 노출하는 콘택트 홀(7a)과, 불순물 영역(4ae)의 표면을 노출하는 콘택트 홀(7b)이 형성된다.
다음에, 콘택트 홀(7a, 7b)을 충전하도록, 층간 절연막(7) 상에 크롬막과 알루미늄막의 적층막(도시하지 않음)이 형성된다. 그 적층막 상에 소정의 사진 제판 처리를 함으로써, 전극을 형성하기 위한 레지스트 패턴(도시하지 않음)이 형성된다. 다음에, 그 레지스트 패턴을 마스크로 하여 습식 에칭을 함으로써, 소스 전극(8a)과 드레인 전극(8b)이 형성된다.
이상과 같이 하여 n 채널형의 박막 트랜지스터 T를 구비한 반도체 장치의 주요 부분이 형성된다. 이 박막 트랜지스터 T에서는, 불순물 영역(4ad)이 소스 영역(45)으로 되고, 불순물 영역(4ae)이 드레인 영역(46)으로 되며, 불순물 영역(4ag) 이 LDD 영역(44)으로 되고, 불순물 영역(4ab, 4ac)이 GOLD 영역(41, 42)으로 되며, 불순물 영역(4aa)이 채널 영역(40)으로 된다. LDD 영역(44)은 드레인 영역(46)쪽에만 형성되고, 그 LDD 영역(44)은 채널의 길이 방향에 소정의 길이 L1을 갖고 있다. 또한, GOLD 영역(41, 42)은 각각 채널의 길이 방향에 소정의 길이 G1, G2를 갖고 있다. 그 길이 G1, G2는, 이 경우에는 실질적으로 같은 길이로 설정되어 있지만, 다르더라도 좋다.
다음에, 상술한 제조 방법에 의해서 형성되는 박막 트랜지스터의 GOLD 영역과 LDD 영역의 불순물 주입량(불순물 농도)을 SIMS(Secondary Ion Mass Spectrometer)에 의해서 측정한 결과에 대하여 설명한다. 우선, 평가용 시료를 박막 트랜지스터를 형성하는 경우와 같이 제작했다. 즉, 유리 기판 상에 막두께 대략 100㎚의 실리콘 질화막, 막두께 대략 100㎚의 실리콘 산화막 및 막두께 대략 50㎚의 비정질 실리콘막을 순차적으로 형성하고, 그 비정질 실리콘막에 소정의 레이저 어닐링 처리를 실시했다.
그 후, 막두께 대략 100㎚의 실리콘 산화막을 형성하여 GOLD 영역을 형성하기 위한 인의 이온 주입과 LDD 영역을 형성하기 위한 인의 이온 주입을 행하고, 주입된 불순물의 양을 SIMS에 의해 측정했다. 그 결과, GOLD 영역에 대응하는 불순물의 양(농도)은 5×1017atom/㎤이며, LDD 영역에 대응하는 불순물의 양(농도)은 1.5×1018atom/㎤인 것을 알았다.
다음에, 상술한 박막 트랜지스터 T에 대하여, 여러가지의 전기 측정을 실행 했다. 측정에는, 게이트폭을 10㎛, 게이트 길이를 5㎛, GOLD 영역(41, 42)의 채널 길이 방향의 길이를 1㎛, 게이트 전극의 채널 길이 방향의 길이를 7㎛로 하고, LDD 영역(44)의 채널 길이 방향의 길이를 0.5∼4㎛까지 변화시킨 박막 트랜지스터를 이용했다.
우선, ON 전류를 측정한 결과에 대하여 설명한다. 측정에 있어서, 소스를 접지하고, 게이트에 8V를, 드레인에 5V를 각각 인가하며, 이 때 측정되는 드레인 전류를 ON 전류로 했다. 또한, 비교를 위해, 종래의 LDD 구조의 박막 트랜지스터에 관해서도 측정을 실행했다. 그 종래의 LDD 구조의 박막 트랜지스터의 게이트폭을 10㎛, 게이트 길이를 5㎛, LDD 영역의 채널 길이 방향의 길이를 1㎛로 했다.
ON 전류의 측정 결과를 도 10에 나타낸다. 도 10에서는, 세로축은 본 실시예에 따른 박막 트랜지스터에 있어서의 ON 전류와, 종래의 LDD 구조의 박막 트랜지스터에 있어서의 ON 전류의 비(본 실시예에 따른 ON 전류/종래의 ON 전류)이며, 가로축은 LDD 영역의 채널 길이 방향의 길이(LDD 길이)이다. 도 10에 도시하는 바와 같이, 본 실시예에 따른 박막 트랜지스터의 ON 전류는, 종래의 LDD 구조의 박막 트랜지스터에 비해서 ON 전류를 대폭 증가시킬 수 있는 것이 확인되었다. 특히, 그 비는 LDD 길이가 2㎛ 이하에서 보다 커지는 경향이 있어, LDD 길이는 2㎛ 이하인 것이 바람직한 것이 밝혀졌다.
다음에, 소스·드레인 내압을 측정한 결과에 대하여 설명한다. 측정에 있어서 게이트 전압은 0V로 설정되고, 소스는 접지되어 있다. 그리고, 드레인 전류가 0.1㎂로 될 때의 드레인 전압을 소스·드레인 내압이라 정의했다. 또한, 비교를 위해, 종래의 LDD 구조의 박막 트랜지스터(비교예 1), 소스 영역쪽과 드레인 영역쪽의 쌍방에 LDD 영역과 GOLD 영역을 갖는 박막 트랜지스터(비교예 2)에 관해서도 측정을 실행했다. 그 박막 트랜지스터에 있어서의 GOLD 영역의 채널 길이 방향의 길이를 1㎛, LDD 영역의 채널 길이 방향의 길이를 1㎛로 했다.
도 11에, 소스·드레인 내압의 측정 결과를 나타낸다. 도 11에 도시하는 바와 같이, 실시예 1에 따른 GOLD 구조의 박막 트랜지스터의 소스·드레인 내압은, 비교예 1의 박막 트랜지스터와 비교해서 보다 높은 소스·드레인 내압을 달성할 수 있는 것이 확인되었다. 또한, 당해 박막 트랜지스터의 소스·드레인 내압은, 비교예 2에 따른 박막 트랜지스터의 소스·드레인 내압과 같은 정도의 내압을 얻을 수 있는 것이 확인되었다.
또한, 본 실시예에 따른 박막 트랜지스터의 소스·드레인 내압과 비교예 2에 따른 박막 트랜지스터의 소스·드레인 내압의 비의 LDD 길이 의존성의 그래프를 도 12에 나타낸다. 도 12에 도시하는 바와 같이, 어느 쪽의 LDD 길이에 있어서도, 본 실시예에 따른 박막 트랜지스터의 소스·드레인 내압은, 비교예 2에 따른 박막 트랜지스터의 소스·드레인 내압과 같은 정도의 내압을 얻을 수 있는 것을 알았다.
다음에, 박막 트랜지스터의 점유 면적에 대하여 설명한다. 본 실시예에 따른 GOLD 구조의 박막 트랜지스터의 점유 면적과, 종래의 LDD 구조의 박막 트랜지스터의 점유 면적의 면적비의 게이트 전극폭 의존성의 그래프를 도 13에 나타낸다.
도 13에 그래프에 있어서의 세로축(박막 트랜지스터의 면적비)은, 본 발명에 따른 GOLD 구조의 박막 트랜지스터가 형성되는 영역의 면적(점유 면적)과, 종래의 박막 트랜지스터가 형성되는 영역의 면적(점유 면적)의 비(실시예/종래)를 나타낸다. 또, 점유 면적은, 실질적으로 LDD 영역, GOLD 영역 및 채널 영역으로 이루어지는 영역의 면적이 된다. 도 13에 도시하는 바와 같이, 본 실시예에 따른 박막 트랜지스터에 의하면, 종래의 박막 트랜지스터의 경우에 비해서 점유 면적을 저감할 수 있다. 특히, 본 실시예에 따른 박막 트랜지스터에서는, 반도체 장치의 미세화가 진행하여 게이트 전극폭이 보다 줄어들면, 종래의 박막 트랜지스터에 비해서 면적 저감의 효과가 보다 현저하게 되는 것을 알 수 있다.
(변형예)
상술한 박막 트랜지스터로서 n 채널형 박막 트랜지스터를 예로 들어 설명했다. 유리 기판 상에서는, 동시에 p 채널형 박막 트랜지스터도 형성된다. 여기서는, p 채널형 박막 트랜지스터의 제조 방법에 대하여, 주된 공정을 들어 설명한다.
우선, 상술한 도 4에 도시되는 공정까지와 같은 공정을 거쳐 도 14에 도시하는 바와 같이, 다결정 실리콘막에 불순물 영역(4aa)이 형성된다. 다음에, 도 15에 도시하는 바와 같이, 소정의 사진 제판을 실행하는 것에 의해 레지스트 패턴(62)이 형성된다. 그 레지스트 패턴(62)을 마스크로 하여, 예컨대 도즈량 1×1013atom/㎠, 가속 에너지 60KeV에서 다결정 실리콘막에 붕소를 주입함으로써, 불순물 영역(4ab, 4ac)이 형성된다. 이 주입량이 GOLD 영역에서의 주입량이 된다. 불순물 영역(4ab)과 불순물 영역(4ac) 사이에는 채널로 되는 불순물 영역(4aa)이 형성된다. 그 후, 애싱과 약액 처리를 실시함으로써 레지스트 패턴(62)이 제거된다.
다음에, 스퍼터법에 의해 게이트 절연막(5)의 전면에 막두께 대략 400㎚의 크롬막(도시하지 않음)이 형성된다. 다음에, 소정의 사진 제판을 실행하는 것에 의해 레지스트 패턴(63)(도 16 참조)이 형성된다.
그 레지스트 패턴(63)을 마스크로 하여 크롬막에 습식 에칭을 함으로써, 도 16에 도시하는 바와 같이, 게이트 전극(6a)이 형성된다. 게이트 전극(6a)은, 채널로 되는 불순물 영역(4aa)을 사이에 두고 위치하는 불순물 영역(4ab)과 불순물 영역(4ac)과 평면적으로 오버랩하도록 형성되어 있다. 불순물 영역(4ab, 4ac)에서 게이트 전극(6a)과 평면적으로 오버랩하는 영역이 GOLD 영역으로 된다.
다음에, 도 17에 도시하는 바와 같이, 소정의 사진 제판을 실행하는 것에 의해 레지스트 패턴(64)이 형성된다. 레지스트 패턴(64)은, 드레인 영역으로 되는 쪽에 위치하는 다결정 실리콘막의 부분(불순물 영역(4ac)의 부분)과 오버랩하고, 소스 영역으로 되는 쪽에 위치하는 다결정 실리콘막의 부분(불순물 영역(4ab)의 부분)과는 오버랩하지 않도록 형성된다. 레지스트 패턴(64)과 불순물 영역(4ac)의 부분이 오버랩하고 있는 부분이 LDD 영역으로 된다. 레지스트 패턴(64)과 불순물 영역(4ab)의 부분은 오버랩하지 않기 때문에, 소스 영역쪽에는 LDD 영역이 형성되지 않는 것으로 된다.
다음에, 레지스트 패턴(64)을 마스크로 하여, 예컨대 도즈량 1×1015atom/㎠, 가속 에너지 60KeV에서 불순물 영역(4ab, 4ac)에 붕소를 주입함으로써, 소스 영역 및 드레인 영역으로 되는 불순물 영역(4ad, 4ae)이 형성된다. 그 후, 애싱과 약액 처리를 실시함으로써 레지스트 패턴(64)이 제거된다.
다음에, 도 18에 도시하는 바와 같이, 게이트 전극(6a)을 마스크로 하여, 예컨대 도즈량 5×1013atom/㎠, 가속 에너지 60KeV에서 붕소를 주입함으로써, 남겨진 불순물 영역(4ac)의 부분에 LDD 영역으로 되는 불순물 영역(4ag)이 형성된다. LDD 영역으로 되는 불순물 영역(4ag)의 불순물 농도는 당해 붕소의 주입량과, GOLD 영역을 형성하기 위한 인의 주입량에 따라서 결정된다.
이와 같이 하여, 드레인 영역으로 되는 쪽에만 LDD 영역으로 되는 불순물 영역(4ag)이 형성되는 것으로 된다. 또한, 불순물 영역(4ag)이 형성됨으로써, GOLD 영역으로 되는 불순물 영역(4ab, 4ac)의 불순물 농도는 LDD 영역으로 되는 불순물 영역(4ag)의 불순물 농도보다도 낮게 된다. 그 후, 상술한 도 9에 나타내는 공정과 동일한 공정을 거쳐, 도 19에 도시하는 바와 같이, p 채널형의 GOLD 구조의 박막 트랜지스터 T가 형성된다. 이상과 같이 하여, 드레인 영역(46)쪽에만 LDD 영역(44)을 구비한 p 채널형의 GOLD 구조의 박막 트랜지스터 T가 형성된다. p 채널형의 박막 트랜지스터에 있어서도, n 채널형의 박막 트랜지스터와 같이, 내압 등의 효과를 얻을 수 있다.
(실시예 2)
상술한 박막 트랜지스터에서는, LDD 영역의 불순물 농도가 GOLD 영역의 불순 물 농도보다도 높은 경우를 예로 들어 설명했다. 여기서는, GOLD 영역의 불순물 농도가 LDD 영역의 불순물 농도보다도 높은 박막 트랜지스터를 예로 들어, 우선, 그 제조 방법에 대하여 설명한다.
도 20에 나타내는 게이트 절연막(5)을 형성하고, 박막 트랜지스터의 임계값을 제어하기 위한 소정의 불순물을 주입하는 공정까지는, 상술한 도 4에 나타내는 공정까지와 마찬가지다. 다음에, 도 21에 도시하는 바와 같이, 소정의 사진 제판 처리를 함으로써 게이트 절연막(5) 상에 레지스트 패턴(65)이 형성된다. 그 레지스트 패턴(65)을 마스크로 하여, 예컨대 도즈량 1×1013atom/㎠, 가속 에너지 80KeV에서 인을 주입함으로써, GOLD 영역으로 되는 불순물 영역(4ab, 4ac)이 형성된다. 이 주입량이 GOLD 영역에서의 주입량이 된다. 그 후, 애싱과 약액 처리를 실시함으로써 레지스트 패턴이(65)가 제거된다.
다음에, 스퍼터법에 의해 게이트 절연막(5)의 전면에 막두께 대략 400㎚의 크롬막(도시하지 않음)이 형성된다. 그 크롬막 상에, 소정의 사진 제판 처리를 함으로써 레지스트 패턴(63)(도 22 참조)이 형성된다. 레지스트 패턴(63)은 불순물 영역(4ab, 4ac)과 오버랩하도록 형성된다. 이 오버랩한 불순물 영역(4ab, 4ac)이 GOLD 영역으로 된다.
다음에, 도 22에 도시하는 바와 같이, 그 레지스트 패턴(63)을 마스크로 하여 크롬막에 습식 에칭을 함으로써, 게이트 전극(6a)이 형성된다. 습식 에칭을 실시하는 때는, 노출한 크롬막의 측면에 사이드 에칭이 실시되는 것으로 되지만, 그 에칭되는 양은, 오버에칭을 실시하는 시간에 의해서 제어된다. 그 후, 애싱과 약액 처리를 실시함으로써 레지스트 패턴(63)이 제거된다.
다음에, 도 23에 도시하는 바와 같이, 소정의 사진 제판을 실행하는 것에 의해 레지스트 패턴(64)이 형성된다. 레지스트 패턴(64)은, 드레인 영역으로 되는 쪽에 위치하는 다결정 실리콘막의 부분(불순물 영역(4aa)의 부분)과 오버랩하고, 소스 영역으로 되는 쪽에 위치하는 다결정 실리콘막의 부분(불순물 영역(4aa)의 부분)과는 오버랩하지 않도록 형성된다. 레지스트 패턴(64)과 드레인측의 불순물 영역(4aa)의 부분이 오버랩하고 있는 부분이 LDD 영역으로 된다. 레지스트 패턴(64)과 소스측의 불순물 영역(4aa)의 부분은 오버랩하지 않기 때문에, 소스 영역쪽에는 LDD 영역이 형성되지 않는 것으로 된다.
다음에, 레지스트 패턴(64) 및 게이트 전극(6a)을 마스크로 하여, 예컨대 도즈량 1×1014atom/㎠, 가속 에너지 80KeV에서 인을 주입함으로써, 소스 영역 및 드레인 영역으로 되는 불순물 영역(4ad, 4ae)이 각각 형성된다. 그 후, 애싱과 약액 처리를 실시함으로써 레지스트 패턴(64)이 제거된다.
다음에, 도 24에 도시하는 바와 같이, 게이트 전극(6a)을 마스크로 하여, 예컨대 도즈량 4×1012atom/㎠, 가속 에너지 60KeV에서 인을 주입함으로써, 남겨진 불순물 영역(4aa)의 부분에 LDD 영역으로 되는 불순물 영역(4ag)이 형성된다. LDD 영역으로 되는 불순물 영역(4ag)의 불순물 농도는, 당해 인의 주입량과, GOLD 영역을 형성하기 위한 주입량에 의해서 결정되고, 이 경우, LDD 영역의 불순물 농도는 GOLD 영역의 불순물 농도보다도 낮게 된다. 또한, LDD 영역 및 GOLD 영역의 불순물 농도는 소스 영역 및 드레인 영역의 불순물 농도보다도 낮게 된다.
그 후, 상술한 도 9에 나타내는 공정과 동일한 공정을 거쳐, 도 25에 도시하는 바와 같이, 소스 영역(45)의 측과 드레인 영역(46)쪽에 GOLD 영역(41, 42)을 구비하고, 드레인 영역(46)쪽에만 LDD 영역(44)을 구비한 n 채널형의 GOLD 구조의 박막 트랜지스터 T가 형성된다.
다음에, 상술한 박막 트랜지스터 T에 대하여 전기 측정을 실행했다. 측정에는, 게이트폭을 10㎛, 게이트 길이를 5㎛, GOLD 영역(41, 42)의 채널 길이 방향의 길이를 1㎛, 게이트 전극의 채널 길이 방향의 길이를 7㎛로 하고, LDD 영역(44)의 채널 길이 방향의 길이를 0.5∼4㎛까지 변화시킨 박막 트랜지스터를 이용했다.
우선, ON 전류를 측정한 결과에 대하여 설명한다. 상술한 바와 같이, 측정에 있어서, 소스를 접지하고, 게이트에 8V를 인가하고, 드레인에 5V를 각각 인가하여, 이 때 측정되는 드레인 전류를 ON 전류로 했다. 또한, 비교를 위해, 종래의 LDD 구조의 박막 트랜지스터에 관해서도 측정을 실행했다. 그 종래의 LDD 구조의 박막 트랜지스터의 게이트폭을 10㎛, 게이트 길이를 5㎛, LDD 영역의 채널 길이 방향의 길이를 1㎛로 했다.
ON 전류의 측정 결과를 도 26에 나타낸다. 도 26에 도시하는 바와 같이, 본 실시예에 따른 박막 트랜지스터의 ON 전류는, 종래의 LDD 구조의 박막 트랜지스터에 비해서 ON 전류를 대폭 증가할 수 있는 것이 확인되었다. 특히, ON 전류의 비는 LDD 길이가 2㎛ 이하에서 보다 커지는 경향이 있어, LDD 길이는 2㎛ 이하인 것 이 바람직한 것이 밝혀졌다.
다음에, 소스·드레인 내압을 측정한 결과에 대하여 설명한다. 상술한 바와 같이, 측정에 있어서, 게이트 전압은 0V로 설정되고, 소스는 접지되어 있다. 그리고, 드레인 전류가 0.1㎂로 될 때의 드레인 전압을 소스·드레인 내압이라 정의했다.
또한, 비교를 위해, 종래의 LDD 구조의 박막 트랜지스터(비교예 1), 소스 영역쪽과 드레인 영역쪽의 쌍방에 LDD 영역과 GOLD 영역을 갖는 박막 트랜지스터(비교예 2)에 관해서도 측정을 실행했다. 그 박막 트랜지스터에 있어서의 GOLD 영역의 채널 길이 방향의 길이를 1㎛, LDD 영역의 채널 길이 방향의 길이를 1㎛로 한 박막 트랜지스터를 이용했다.
도 27에, 소스·드레인 내압의 측정 결과를 나타낸다. 도 27에 도시하는 바와 같이, 본 실시예에 따른 GOLD 구조의 박막 트랜지스터의 소스·드레인 내압은, 비교예 1의 박막 트랜지스터와 비교해서 보다 높은 소스·드레인 내압을 달성할 수 있는 것이 확인되었다. 또한, 당해 박막 트랜지스터의 소스·드레인 내압은, 비교예 2에 따른 박막 트랜지스터의 소스·드레인 내압과 같은 정도의 내압을 얻을 수 있는 것이 확인되었다.
또한, 본 실시예에 따른 박막 트랜지스터의 소스·드레인 내압과 비교예 2에 따른 박막 트랜지스터의 소스·드레인 내압의 비의 LDD 길이 의존성을 도 28에 나타낸다. 도 28에 도시하는 바와 같이, 어느 쪽의 LDD 길이에 있어서도, 본 실시예에 따른 박막 트랜지스터의 소스·드레인 내압은, 비교예 2에 따른 박막 트랜지스 터의 소스·드레인 내압과 같은 정도의 내압을 얻을 수 있는 것을 알았다.
다음에, 박막 트랜지스터의 점유 면적에 대하여 설명한다. 본 실시예에 따른 GOLD 구조의 박막 트랜지스터의 점유 면적과, 종래의 LDD 구조의 박막 트랜지스터의 점유 면적의 면적비의 게이트 전극폭 의존성의 그래프를 도 29에 나타낸다. 또, 그래프의 세로축의 면적비는 상술한 면적비(실시예/종래)를 나타낸다.
도 29에 도시하는 바와 같이, 본 실시예에 따른 박막 트랜지스터에 의하면, 종래의 박막 트랜지스터의 경우에 비해서 점유 면적을 저감할 수 있다. 특히, 본 실시예에 따른 박막 트랜지스터에서는, 반도체 장치의 미세화가 진행하여 게이트 전극폭이 보다 줄어들면, 종래의 박막 트랜지스터에 비해서 면적 저감의 효과가 보다 현저하게 되는 것을 알 수 있다.
이상 설명한 바와 같이, 본 실시예에 따른 박막 트랜지스터에서는, 종래의 LDD 구조의 박막 트랜지스터와 비교해서 높은 소스·드레인 내압과 ON 전류를 얻을 수 있는 것을 알았다. 또한, 사이즈를 보다 작게 할 수 있어, 미세화를 도모하는 데에 있어서 유리한 것도 알았다.
(실시예 3)
상술한 박막 트랜지스터에서는, 소스 영역쪽과 드레인 영역쪽의 쌍방에 GOLD 영역이 형성된 박막 트랜지스터를 예로 들어 설명했다. 여기서는, 드레인 영역쪽에만 GOLD 영역이 형성된 박막 트랜지스터를 예로 들어, 우선, 그 제조 방법에 대하여 설명한다.
도 30에 나타내는 게이트 절연막(5)을 형성하여, 박막 트랜지스터의 임계값을 제어하기 위한 소정의 불순물을 주입하는 공정까지는, 상술한 도 4에 나타내는 공정까지와 마찬가지다.
다음에, 도 31에 도시하는 바와 같이, 소정의 사진 제판 처리를 함으로써 게이트 절연막(5) 상에 레지스트 패턴(66)이 형성된다. 그 레지스트 패턴(66)을 마스크로 하여, 예컨대 도즈량 5×1012atom/㎠, 가속 에너지 80KeV에서 인을 주입함으로써 GOLD 영역으로 되는 불순물 영역(4ac)이 형성된다. 이 주입량이 GOLD 영역에서의 주입량이 된다. 그 후, 애싱과 약액 처리를 실시함으로써 레지스트 패턴(66)이 제거된다.
다음에, 스퍼터법에 의해 게이트 절연막(5)의 전면에 막두께 대략 400㎚의 크롬막(도시하지 않음)이 형성된다. 그 크롬막 상에, 소정의 사진 제판 처리를 함으로써 레지스트 패턴(63)(도 32 참조)이 형성된다. 레지스트 패턴(63)은 불순물 영역(4ac)과 오버랩하도록 형성된다. 이 불순물 영역(4ac)과 오버랩한 부분, 특히, 이 다음 형성되는 게이트 전극이 불순물 영역(4ac)과 오버랩하는 부분이 GOLD 영역으로 된다. 다음에, 도 32에 도시하는 바와 같이, 레지스트 패턴(63)을 마스크로 하여 크롬막에 습식 에칭을 함으로써, 게이트 전극(6a)이 형성된다. 그 후, 애싱과 약액 처리를 실시함으로써 레지스트 패턴(63)이 제거된다.
다음에, 도 33에 도시하는 바와 같이, 소정의 사진 제판을 실행하는 것에 의해 레지스트 패턴(64)이 형성된다. 레지스트 패턴(64)은, 드레인 영역으로 되는 쪽에 위치하는 다결정 실리콘막의 부분(불순물 영역(4ac)의 부분)과 오버랩하고, 소스 영역으로 되는 쪽에 위치하는 다결정 실리콘막의 부분(불순물 영역(4aa)의 부분)과는 오버랩하지 않도록 형성된다. 레지스트 패턴(64)과 불순물 영역(4ac)의 부분이 오버랩하고 있는 부분이 LDD 영역으로 된다. 레지스트 패턴(64)과 불순물 영역(4aa)의 부분은 오버랩하지 않기 때문에, 소스 영역쪽에는 LDD 영역이 형성되지 않는 것으로 된다.
다음에, 레지스트 패턴(64) 및 게이트 전극(6a)을 마스크로 하여, 예컨대 도즈량 1×1014atom/㎠, 가속 에너지 80KeV에서 인을 주입함으로써, 소스 영역 및 드레인 영역으로 되는 불순물 영역(4ad, 4ae)이 각각 형성된다. 그 후, 애싱과 약액 처리를 실시함으로써 레지스트 패턴(64)이 제거된다.
다음에, 도 34에 도시하는 바와 같이, 게이트 전극(6a)을 마스크로 하여, 예컨대 도즈량 1×1013atom/㎠, 가속 에너지 80KeV에서 인을 주입함으로써, 남겨진 불순물 영역(4ac)의 부분에 LDD 영역으로 되는 불순물 영역(4ag)이 형성된다. LDD 영역으로 되는 불순물 영역(4ag)의 불순물 농도는, 당해 인의 주입량과, GOLD 영역을 형성하기 위한 주입량에 의해서 결정되고, 이 경우, LDD 영역의 불순물 농도는 GOLD 영역의 불순물 농도보다도 낮게 된다. 또한, LDD 영역 및 GOLD 영역의 불순물 농도는 소스 영역 및 드레인 영역의 불순물 농도보다도 낮게 된다.
그 후, 상술한 도 9에 나타내는 공정과 동일한 공정을 거쳐, 도 35에 도시하는 바와 같이, 드레인 영역(46)쪽에만 GOLD 영역(42)과 LDD 영역(44)을 구비한 n 채널형의 GOLD 구조의 박막 트랜지스터 T가 형성된다.
다음에, 상술한 박막 트랜지스터 T에 대하여 전기 측정을 실행했다. 측정에는, 게이트폭을 10㎛, 게이트 길이를 5㎛, GOLD 영역(42)의 채널 길이 방향의 길이를 1㎛, 게이트 전극의 채널 길이 방향의 길이를 7㎛로 하고, LDD 영역(44)의 채널 길이 방향의 길이를 0.5∼4㎛까지 변화시킨 박막 트랜지스터를 이용했다.
우선, ON 전류를 측정한 결과에 대하여 설명한다. 상술한 바와 같이, 측정에 있어서, 소스를 접지하고, 게이트에 8V를 인가하며, 드레인에 5V를 각각 인가하여, 이 때 측정되는 드레인 전류를 ON 전류로 했다. 또한, 비교를 위해, 종래의 LDD 구조의 박막 트랜지스터에 관해서도 측정을 실행했다. 그 종래의 LDD 구조의 박막 트랜지스터의 게이트폭을 10㎛, 게이트 길이를 5㎛, LDD 영역의 채널 길이 방향의 길이를 1㎛로 했다.
ON 전류의 측정 결과를 도 36에 나타낸다. 도 36에 도시하는 바와 같이, 본 실시예에 따른 박막 트랜지스터의 ON 전류는, 종래의 LDD 구조의 박막 트랜지스터에 비해서 ON 전류를 대폭 증가할 수 있는 것이 확인되었다. 특히, ON 전류의 비는 LDD 길이가 2㎛ 이하에서 보다 커지는 경향이 있어, LDD 길이는 2㎛ 이하인 것이 바람직한 것이 밝혀졌다.
다음에, 소스·드레인 내압을 측정한 결과에 대하여 설명한다. 측정에 있어서 게이트 전압은 0V로 설정되고, 소스는 접지되어 있다. 그리고, 드레인 전류가 0.1㎂로 될 때의 드레인 전압을 소스·드레인 내압이라 정의했다. 또한, 비교를 위해, 종래의 LDD 구조의 박막 트랜지스터(비교예 1), 소스 영역쪽과 드레인 영역 쪽의 쌍방에 LDD 영역과 GOLD 영역을 갖는 박막 트랜지스터(비교예 2)에 대해서도 측정을 실행했다. 그 박막 트랜지스터에 있어서의 GOLD 영역의 채널 길이 방향의 길이를 1㎛, LDD 영역의 채널 길이 방향의 길이를 1㎛로 했다.
도 37에, 소스·드레인 내압의 측정 결과를 나타낸다. 도 37에 도시하는 바와 같이, 본 실시예에 따른 GOLD 구조의 박막 트랜지스터의 소스·드레인 내압은, 비교예 1의 박막 트랜지스터와 비교해서 보다 높은 소스·드레인 내압을 달성할 수 있는 것이 확인되었다. 또한, 당해 박막 트랜지스터의 소스·드레인 내압은, 비교예 2에 따른 박막 트랜지스터의 소스·드레인 내압과 같은 정도의 내압을 얻을 수 있는 것이 확인되었다.
또한, 본 실시예에 따른 박막 트랜지스터의 소스·드레인 내압과 비교예 2에 따른 박막 트랜지스터의 소스·드레인 내압의 비의 LDD 길이 의존성을 도 38에 나타낸다. 도 38에 도시하는 바와 같이, 어느 쪽의 LDD 길이에 있어서도, 본 실시예에 따른 박막 트랜지스터의 소스·드레인 내압은, 비교예 2에 따른 박막 트랜지스터의 소스·드레인 내압과 같은 정도의 내압을 얻을 수 있는 것을 알았다.
다음에, 박막 트랜지스터의 점유 면적에 대하여 설명한다. 본 실시예에 따른 GOLD 구조의 박막 트랜지스터의 점유 면적과, 종래의 LDD 구조의 박막 트랜지스터의 점유 면적의 면적비의 게이트 전극폭 의존성의 그래프를 도 39에 나타낸다. 또, 그래프의 세로축의 면적비는 상술한 면적비(실시예/종래)를 나타낸다.
도 39에 도시하는 바와 같이, 본 실시예에 따른 박막 트랜지스터에 의하면, 종래의 박막 트랜지스터의 경우에 비해서 점유 면적을 저감할 수 있다. 특히, 본 실시예에 따른 박막 트랜지스터에서는, 반도체 장치의 미세화가 진행하여 게이트 전극폭이 보다 줄어들면, 종래의 박막 트랜지스터에 비해서 면적 저감의 효과가 보다 현저하게 되는 것을 알았다.
이상 설명한 바와 같이, 본 실시예에 따른 박막 트랜지스터에서는, 종래의 LDD 구조의 박막 트랜지스터와 비교해서 높은 소스·드레인 내압과 ON 전류를 얻을 수 있고, 또한, 사이즈를 보다 작게 할 수 있는 것을 알았다.
또, 본 실시예에서는, 드레인 영역(46)쪽에만 GOLD 영역(42)을 마련한 경우를 예로 들어 설명했지만, 소스 영역(45)쪽 및 드레인 영역(46)쪽 중 어디에 마련하더라도 좋다. 또한, 드레인 영역(46)쪽의 GOLD 길이를 소스 영역(45)의 측의 GOLD 길이보다도 길게 설정해도 좋고, 어느 쪽의 경우에도 동일한 효과를 얻을 수 있다.
(실시예 4)
여기서는, 도 40에 도시하는 바와 같이, 소스 영역쪽과 드레인 영역쪽의 쌍방에, 각각 GOLD 영역(41, 42) 및 LDD 영역(43, 44)이 각각 형성된 박막 트랜지스터 T를 예로 든다. 이 박막 트랜지스터에서는, LDD 영역(44)의 채널 길이 방향의 길이(LDD 길이)는, LDD 영역(43)의 채널 길이 방향의 길이(LDD 길이)보다도 길게 설정되어 있다. 우선, 그 제조 방법에 대하여 설명한다.
도 41에 나타내는 게이트 절연막(5)을 형성하고, 박막 트랜지스터의 임계값을 제어하기 위한 소정의 불순물을 주입하는 공정까지는, 상술한 도 4에 나타내는 공정까지와 마찬가지다. 다음에, 도 42에 도시하는 바와 같이, 소정의 사진 제판 처리를 함으로써 게이트 절연막(5) 상에 레지스트 패턴(62)이 형성된다. 그 레지스트 패턴(62)을 마스크로 하여, 예컨대 도즈량 5×1012atom/㎠, 가속 에너지 80KeV에서 인을 주입함으로써 GOLD 영역으로 되는 불순물 영역(4ab, 4ac)이 형성된다. 이 주입량이 GOLD 영역에서의 주입량이 된다. 그 후, 애싱과 약액 처리를 실시함으로써 레지스트 패턴(62)이 제거된다.
다음에, 스퍼터법에 의해 게이트 절연막(5)의 전면에 막두께 대략 400㎚의 크롬막(도시하지 않음)이 형성된다. 그 크롬막 상에, 소정의 사진 제판 처리를 함으로써 레지스트 패턴(63)(도 43 참조)이 형성된다. 레지스트 패턴(63)은 불순물 영역(4ab, 4ac)과 오버랩하도록 형성된다. 이 불순물 영역(4ab, 4ac)과 오버랩한 부분, 특히, 이 다음 형성되는 게이트 전극이 불순물 영역(4ab, 4ac)과 오버랩하는 부분이 GOLD 영역으로 된다. 다음에, 도 43에 도시하는 바와 같이, 레지스트 패턴(63)을 마스크로 하여 크롬막에 습식 에칭을 함으로써, 게이트 전극(6a)이 형성된다. 그 후, 애싱과 약액 처리를 실시함으로써 레지스트 패턴(63)이 제거된다.
다음에, 도 44에 도시하는 바와 같이, 소정의 사진 제판을 실행하는 것에 의해 레지스트 패턴(67)이 형성된다. 레지스트 패턴(67)은, 소스 영역으로 되는 쪽에 위치하는 다결정 실리콘막의 부분(불순물 영역(4ab)의 부분)과 오버랩하고, 또한, 드레인 영역으로 되는 쪽에 위치하는 다결정 실리콘막의 부분(불순물 영역(4ac)의 부분)과 오버랩하도록 형성된다. 레지스트 패턴(67)과 불순물 영역(4ab) 의 부분이 오버랩하고 있는 부분이 소스 영역쪽의 LDD 영역으로 되고, 레지스트 패턴(67)과 불순물 영역(4ac)의 부분이 오버랩하고 있는 부분이 드레인 영역쪽의 LDD 영역으로 된다. 또한, 드레인 영역쪽의 LDD 영역의 LDD 길이가 소스 영역쪽의 LDD 영역의 LDD 길이보다도 길게 되도록 설정된다.
다음에, 레지스트 패턴(64) 및 게이트 전극(6a)을 마스크로 하여, 예컨대 도즈량 1×1014atom/㎠, 가속 에너지 80KeV에서 인을 주입함으로써, 소스 영역 및 드레인 영역으로 되는 불순물 영역(4ad, 4ae)이 각각 형성된다. 그 후, 애싱과 약액 처리를 실시함으로써 레지스트 패턴(67)이 제거된다.
다음에, 도 45에 도시하는 바와 같이, 게이트 전극(6a)을 마스크로 하여, 예컨대 도즈량 1×1013atom/㎠, 가속 에너지 80KeV에서 인을 주입함으로써, 남겨진 불순물 영역(4ab)의 부분에 LDD 영역으로 되는 불순물 영역(4af)이 형성되고, 또한, 남겨진 불순물 영역(4ac)의 부분에 LDD 영역으로 되는 불순물 영역(4ag)이 형성된다.
LDD 영역으로 되는 불순물 영역(4af, 4ag)의 불순물 농도는, 당해 인의 주입량과, GOLD 영역을 형성하기 위한 주입량에 의해서 결정되고, 이 경우, LDD 영역의 불순물 농도는 GOLD 영역의 불순물 농도보다도 높게 된다. 또한, LDD 영역 및 GOLD 영역의 불순물 농도는 소스 영역 및 드레인 영역의 불순물 농도보다도 낮게 된다.
그 후, 상술한 도 9에 나타내는 공정과 동일한 공정을 거쳐, 도 46에 도시하 는 바와 같이, 소스 영역(45)의 측에 GOLD 영역(41)과 LDD 영역(43)을 구비하고, 또한, 드레인 영역(46)쪽에 GOLD 영역(42)과 LDD 영역(44)을 구비한 n 채널형의 GOLD 구조의 박막 트랜지스터 T가 형성된다. 그 박막 트랜지스터 T에서는, LDD 영역(44)의 LDD 길이가 LDD 영역(43)의 LDD 길이보다도 길게 설정되어 있다.
다음에, 상술한 박막 트랜지스터 T에 대하여 전기 측정을 실행했다. 측정에는, 게이트폭을 10㎛, 게이트 길이를 5㎛, GOLD 영역(42)의 채널 길이 방향의 길이를 1㎛, 게이트 전극의 채널 길이 방향의 길이를 7㎛로 하고, 드레인 영역(46)쪽의 LDD 영역(44)의 LDD 길이를 1㎛로 하며, 소스 영역(45)의 측의 LDD 영역(43)의 LDD 길이를 0∼1㎛까지 변화시킨 박막 트랜지스터를 이용했다.
우선, ON 전류를 측정한 결과에 대하여 설명한다. 상술한 바와 같이, 측정에 있어서, 소스를 접지하고, 게이트에 8V를 인가하며, 드레인에 5V를 각각 인가하여, 이 때 측정되는 드레인 전류를 ON 전류로 했다. 또한, 비교를 위해, 종래의 LDD 구조의 박막 트랜지스터에 관해서도 측정을 실행했다. 그 종래의 박막 트랜지스터의 게이트폭을 10㎛, 게이트 길이를 5㎛, LDD 영역의 채널 길이 방향의 길이를 1㎛로 했다.
ON 전류의 LDD 영역(소스 영역측)의 LDD 길이 의존성의 측정 결과를 도 47에 나타낸다. 도 47에 도시하는 바와 같이, 본 실시예에 따른 박막 트랜지스터의 ON 전류는, 종래의 LDD 구조의 박막 트랜지스터에 비해서 ON 전류를 대폭 증가할 수 있는 것이 확인되었다. 특히, ON 전류의 비는 소스 영역쪽의 LDD 길이가 짧을수록 ON 전류의 증가의 효과가 크고, 소스 영역쪽의 LDD 길이는 짧은 쪽이 바람직한 것 을 알았다.
또한, 소스 영역측의 LDD 영역의 LDD 길이를 0.2㎛로 하여, 드레인 영역측의 LDD 영역의 LDD 길이를 변화시킨 경우의 ON 전류의 LDD 길이 의존성의 측정 결과를 도 48에 나타낸다. 도 48에 도시하는 바와 같이, ON 전류는, LDD 길이가 2㎛ 이하에서 보다 커지는 경향이 있어, 드레인 영역측의 LDD 영역의 LDD 길이는 2㎛ 이하인 것이 바람직한 것이 밝혀졌다.
다음에, 소스·드레인 내압을 측정한 결과에 대하여 설명한다. 측정에 있어서 게이트 전압은 0V로 설정되고, 소스는 접지되어 있다. 그리고, 드레인 전류가 0.1㎂로 될 때의 드레인 전압을 소스·드레인 내압이라 정의했다. 또한, 비교를 위해, 종래의 LDD 구조의 박막 트랜지스터(비교예 1), 소스 영역쪽과 드레인 영역쪽의 쌍방에 LDD 영역과 GOLD 영역을 갖는 박막 트랜지스터(비교예 2)에 대해서도 측정을 실행했다. 그 박막 트랜지스터에 있어서의 GOLD 영역의 채널 길이 방향의 길이를 1㎛, LDD 영역의 채널 길이 방향의 길이를 1㎛로 했다.
본 실시예에 따른 박막 트랜지스터의 소스 영역측의 LDD 영역의 LDD 길이가 0.2㎛의 경우에 있어서의 소스·드레인 내압의 측정 결과를 도 49에 나타낸다. 도 49에 나타내는 바와 같이, 본 실시예에 따른 GOLD 구조의 박막 트랜지스터의 소스·드레인 내압은, 비교예 1의 박막 트랜지스터와 비교해서 보다 높은 소스·드레인 내압을 달성할 수 있는 것이 확인되었다. 또한, 당해 박막 트랜지스터의 소스·드레인 내압은, 비교예 2에 따른 박막 트랜지스터의 소스·드레인 내압과 같은 정도의 내압을 얻을 수 있는 것이 확인되었다.
또한, 본 실시예에 따른 박막 트랜지스터의 소스·드레인 내압과 비교예 2에 따른 박막 트랜지스터의 소스·드레인 내압의 비의 LDD 길이 의존성을 도 50에 나타낸다. 도 50에 도시하는 바와 같이, 어느 쪽의 LDD 길이에 있어서도, 본 실시예에 따른 박막 트랜지스터의 소스·드레인 내압은, 비교예 2에 따른 박막 트랜지스터의 소스·드레인 내압과 같은 정도의 내압을 얻을 수 있는 것을 알았다.
다음에, 박막 트랜지스터의 점유 면적에 대하여 설명한다. 본 실시예에 따른 GOLD 구조의 박막 트랜지스터의 점유 면적과, 종래의 LDD 구조의 박막 트랜지스터의 점유 면적의 면적비의 게이트 전극폭 의존성의 그래프를 도 51에 나타낸다. 또, 그래프의 세로축의 면적비는 상술한 면적비(실시예/종래)를 나타낸다. 도 51에 도시하는 바와 같이, 본 실시예에 따른 박막 트랜지스터에 의하면, 종래의 박막 트랜지스터의 경우에 비해서 점유 면적을 저감할 수 있는 것을 알았다.
(실시예 5)
본 발명에 따른 박막 트랜지스터에서는, 드레인에 전압이 인가되는 경우에는 높은 ON 전류와 높은 소스·드레인 내압을 얻을 수 있다. 한편, 소스에 전압이 인가되는 경우에는 ON 전류와 소스·드레인 내압은 모두 낮게 된다. 본 발명에 따른 반도체 장치에서는, 이러한 특성을 고려하여, 다른 구조의 박막 트랜지스터와 적절히 조합하는 것으로 소망의 동작 특성을 갖는 반도체 장치를 구성할 수 있다.
예컨대, 본 발명에 따른 박막 트랜지스터를 인버터 회로에 적용함으로써, 그 성능을 향상시킬 수 있다. 도 52에, n 채널형 박막 트랜지스터(70)와 p 채널형 박 막 트랜지스터(71)를 적용한 인버터 회로도를 나타낸다. 그 n 채널형 박막 트랜지스터(70)로서 상술한 실시예에 따른 박막 트랜지스터가 적용되어, 그 n 채널형 박막 트랜지스터(70)는 드레인 영역(46)(도 1 참조)에 출력 게이트(75)가 접속되도록 형성된다. p 채널형 박막 트랜지스터(71)로서는 종래의 박막 트랜지스터가 적용된다.
인버터 회로가 동작하여, 입력 게이트(72)에 Low의 신호가 입력되면, n 채널형 박막 트랜지스터(70)는 OFF로 되고, p 채널형 박막 트랜지스터(71)는 ON으로 된다. 이에 따라, 부하 용량(76)에는 전원라인(73)에 의해서 전원 전압이 인가되어, 충전된다. 즉, 출력 게이트(75)측에는 High의 신호가 출력된다.
한편, 인버터의 입력 게이트(72)에 High의 신호가 입력되면, n 채널형 박막 트랜지스터(70)는 ON으로 되고, p 채널형 박막 트랜지스터는 OFF로 된다. 이에 따라, 부하 용량(76)은 방전하는 것이 된다. 즉, 출력 게이트(75)측에는 Low 신호가 출력된다.
n 채널형 박막 트랜지스터(70)로서, 상술한 각 실시예에 따른 박막 트랜지스터를 적용함으로써, 높은 ON 전류를 얻을 수 있는 것으로 된다. 출력 신호가 High 레벨로부터 Low 레벨에 하강하는 시간(방전 시간)은 ON 전류가 높을수록 줄어든다. 이 때문에, 이 인버터 회로를 구비한 반도체 장치에서는, 출력 게이트(75)의 하강 시간이 짧고, 양호한 동작 특성을 얻을 수 있다. 또한, 인버터 회로의 동작으로서는 전원라인(73)의 전원 전압은 출력 게이트(75)측(n 채널형 박막 트랜지스터(70)의 드레인 영역측)에만 인가되는 것으로 된다.
박막 트랜지스터에서는, 소스·드레인 사이에 전압이 인가되면, 핫캐리어에 의한 열화가 일어나는 것이 알려져, 특히, 게이트 전압이 낮은 동작 영역에서 일어나는 드레인 어밸런시 핫캐리어(Drain Avalanche Hot Carrier:DAHC)에 의한 열화가 문제로 되어 있다. 이 DAHC는 드레인단의 고 전계에 의해 가속되어 발생하지만, 본 실시예에 따른 박막 트랜지스터에서는, 드레인 영역쪽에 GOLD 영역과 LDD 영역을 설치함으로써 드레인단의 전계가 완화되는 것으로 된다. 그 결과, DAHC의 발생을 억제할 수 있어, 높은 신뢰성을 얻을 수 있다. 또한, 임팩트 이온화의 발생도 억제되어, 양호한 소스·드레인 내압 및 신뢰성을 얻을 수 있다.
상술한 박막 트랜지스터의 특성은, 특히, 다음 단의 부하가 큰 경우에 특히 유효하며, 예컨대, 액정 표시 장치의 게이트 드라이버에 적용할 수 있다. 도 53에 도시하는 바와 같이, 액정 표시 장치는, 복수의 화소(28)로부터 구성되어 화상을 표시하는 화소부(29), 그 복수의 화소(28)의 각각에 마련되는 화소부 박막 트랜지스터(23)의 동작을 제어하기 위한 주사선 구동 회로부(21) 및 데이터선 구동 회로부(22)를 구비하고 있다. 주사선 구동 회로부(21)와 화소부(29) 사이에는, 출력 버퍼(30)가 설치된다. 또한, 데이터선 구동 회로부(22)와 화소부(29) 사이에는, 아날로그 스위치(31)가 설치된다.
화소(28)는 화소부(29)에 어레이 형상으로 배치되어 있다. 하나의 화소(28)는 화소 박막 트랜지스터(23), 화소 전극(24) 및 유지 용량(25)에 의해서 구성되어 있다. 화소(28)에서는, 화소 전극(24)과 대향 전극(도시하지 않음) 사이에 액정(도시하지 않음)이 충전되어 화소 용량(도시하지 않음)이 형성된다. 화소 전극(24) 과 대향 전극 사이에 인가되는 전압에 의해서, 액정에 인가되는 전압이 결정된다. 이 액정에 인가되는 전압에 의해서 액정의 배열 상태가 변화되어, 액정을 투과하는 광의 강도가 제어되는 것으로 된다. 또한, 화소부 박막 트랜지스터(23)와 공통 전극(36) 사이에서 유지 용량(25)이 형성된다.
어레이 형상으로 배열된 화소(28)에는, 아날로그 스위치(31) 및 데이터선 구동 회로부(22)에 연결되는 데이터선(27)과, 출력 버퍼(30) 및 주사선 구동 회로부(21)에 연결되는 주사선(26)이 각각 접속되어 있다. 데이터선 구동 회로부(22)로부터는 화소 신호가 출력된다. 출력된 화소 신호는, 아날로그 스위치(31)에 의해서 데이터선(27)에 보내는 타이밍이 제어되어 화소(28)에 보내어진다. 주사선 구동 회로부(21)로부터는 화소 선택 신호가 출력된다. 출력된 화소 선택 신호는 출력 버퍼(30)로부터 주사선(26)을 거쳐서 화소(28)에 보내어진다.
이 액정 표시 장치에서는, 출력 버퍼(30)에 상술한 인버터가 적용되어 있다. 화소 박막 트랜지스터(23)의 게이트에는 주사선(26)이 접속되고, 주사선(26)으로부터 입력되는 신호에 의해서 화소 박막 트랜지스터(23)가 제어되는 것으로 된다. 화소 박막 트랜지스터(23)의 게이트가 ON이 된 때에, 데이터선(27)으로부터 보내어지는 화소 신호가 화소 용량과 유지 용량에 축적되어, 게이트가 OFF 된 후도 그 화소 신호가 유지된다. 이것에 의해서, 액정에는 화소 전극(24)과 대향 전극(도시하지 않음) 사이의 전압이 인가되어, 투과율을 제어할 수 있다.
주사선(26)에 입력되는 신호는 출력 버퍼(30)로부터 출력된다. 이 때의 부하 용량은 주사선(26)에 이어지는 화소 박막 트랜지스터(23)의 게이트 용량과 유지 용량(25)의 합이 되기 때문에, 용량으로서 지극히 큰 값으로 된다. 그래서, 본 발명에 의한 인버터를 출력 버퍼(30)에 이용하는 것에 의해, 큰 부하 용량을 단시간에 충전할 수 있다.
또, 이 인버터에 적용하는 박막 트랜지스터에서는, 각 실시예에 있어서 설명한 n 채널형 및 p 채널형의 어느 쪽의 박막 트랜지스터를 적용해도 좋고, 어느 쪽의 경우도 동일한 효과를 얻을 수 있다.
또한, 각 실시예에 있어서 설명한 박막 트랜지스터의 특성으로부터, 이 박막 트랜지스터를, 도 53에 나타내는 화소 박막 트랜지스터(23)로서 적용하는 것으로 소망의 효과를 얻을 수 있다. 그 화소 박막 트랜지스터(23)의 소스는 데이터선(27)에 접속되고, 드레인은 화소 전극(24)에 접속된다.
액정은 화소 전극(24)과 대향 전극(도시하지 않음) 사이에 인가된 전압의 절대값에 따라 투과율이 변화되지만, 이러한 동작은 전압의 극성에는 의존하지 않는다. 또, 액정에 DC 전압 성분이 인가되면, 화상 지속 현상(image persistent phenomenon)이 일어나기 때문에, 액정에 인가되는 화상 신호는 1 프레임마다 극성을 반전시킨 신호로 되어 있다.
그 모양을 도 54에 나타낸다. 공통(Common) 전압(35)은 대향 전극에 인가되어 있고, 화상 신호(32)는 공통 전압에 대하여 1 프레임마다 극성이 반전한 신호로 되어 있다. 극성이 정인 화상 신호(32)가 화소(28)에 기입되는 경우에는, 우선, 데이터선(27)에는 화상 신호(32)가 입력된다. 다음에, 주사선(26)에 선택 신호(33)가 입력되어 화소 박막 트랜지스터(23)가 ON 상태로 되어, 화소 용량 및 축적 용량에 전하가 충전된다. 이 때, 화소 박막 트랜지스터(23)의 드레인에는 소스보다 높은 전압이 인가된다. 화소 용량 및 축적 용량으로의 전하의 충전이 진행함에 따라서, 소스측의 전압은 높게 되기 때문에, 소스·게이트 사이의 전압은 저하한다.
한편, 극성이 부인 화상 신호(32)가 화소(28)에 기입되는 경우에는, 우선, 데이터선(27)에는 화상 신호(32)가 입력된다. 다음에, 주사선(26)에 선택 신호(33)가 입력되어 화소 박막 트랜지스터(23)가 ON 상태로 되어, 화소 용량 및 축적 용량으로부터 전하가 방전한다. 이에 따라, 화소 전압(34)은 화상 신호(32)의 전압값에 도달한다. 이 때, 화소 박막 트랜지스터(23)의 드레인에는 소스보다 낮은 전압이 인가된다. 화소 용량 및 축적 용량에의 방전이 진행되어도, 드레인측의 전압은 일정하기 때문에, 드레인·게이트 사이의 전압은 일정하다.
이상과 같이, 화상 신호(32)의 극성이 정인 경우에는 소스·게이트 사이의 전압은 저하하는 데 비하여, 화상 신호(32)의 극성이 부인 경우에는 드레인·게이트 사이의 전압은 일정하게 된다. 그 때문에, 화상 신호(32)의 기록 시간은 화상 신호(32)의 극성이 정인 경우 쪽이 부인 경우에 비해서 시간이 지연되어, 기록 시간의 설계값은 극성이 정인 경우의 기록 시간에 의해서 율속(rate-dertermine)되는 것으로 된다.
또한, 선택 신호(33)가 하강하여, 화소 박막 트랜지스터(23)가 하강하는 때는, 게이트 전압이 소스·드레인 전압에 대하여 부가되기 때문에, AC 스트레스에 의한 열화가 발생한다. 이 때, 소스·드레인은 동 전위에 있기 때문에, 그 열화의 정도는 소스·드레인에서 동등하게 된다. 이상과 같은 AC 스트레스 열화에 의해, 화소 박막 트랜지스터(23)에 의한 기록 속도는 저하하는 것이 된다. 또한, 기록 시간을 율속하는 정극성의 화상 신호(32)의 기록 시에는, 드레인에 대하여 소스의 전압이 높게 되기 때문에, 드레인측의 열화쪽이 기록 시간의 저하에 대하여 보다 큰 영향을 미치게 하는 것으로 된다.
본 발명에 따른 액정 표시 장치에서는, 화소 박막 트랜지스터(23)로서 드레인측에 GOLD 영역과 LDD 영역을 마련하는 것에 의해, 드레인단의 전계가 완화되어, 드레인의 열화를 작게 할 수 있기 때문에, 기록 시간의 저하를 방지할 수 있다. 또한, 소스·드레인의 양측에 LDD 영역을 마련한 박막 트랜지스터의 경우에 비해서, 박막 트랜지스터의 사이즈를 보다 작게 할 수 있다.
화소 박막 트랜지스터(23)로서는, 각 실시예에 있어서 설명한 n 채널형 및 p 채널형의 어느 쪽의 박막 트랜지스터를 적용해도 좋고, 어느 쪽의 경우도 동일한 효과를 얻을 수 있다.
또한, 각 실시예에 있어서 설명한 박막 트랜지스터를 도 53에 표시되는 아날로그 스위치(31)에 적용하는 것도 가능하다. 아날로그 스위치(31)에는 n 채널형 박막 트랜지스터가 적용되어, 그 박막 트랜지스터의 드레인이 데이터선(27)에 접속되고, 소스가 데이터선 구동 회로(22)에 접속된다. 이 박막 트랜지스터의 동작은 화소 박막 트랜지스터(23)의 동작과 동일하다. 이 때의 부하 용량은 화소 박막 트랜지스터(23)의 게이트 용량의 총합과 데이터선(27)의 기생 용량의 합이 되기 때문에, 용량으로서 큰 값으로 된다. 그 때문에, 각 실시예에 있어서 설명한 박막 트 랜지스터를 적용함으로써, 큰 부하 용량을 단시간에 충전할 수 있다.
또한, 각 실시예에 있어서 설명한 박막 트랜지스터를 화상 표시 장치로서의 유기 EL 표시 장치의 스위칭 트랜지스터에 적용할 수도 있다. 도 55에 표시되는 유기 EL 표시 장치의 화소 회로에서는, 스위칭 트랜지스터(80)로서 n 채널형 박막 트랜지스터가 적용되어, 그 스위칭 트랜지스터(80)의 드레인이 축적 용량(81)과 구동 트랜지스터(82)의 게이트에 접속되고, 소스가 데이터선(27)에 접속되어 있다. 또, 축적 용량(81)의 타단은 캐패시터라인(86)에 접속되어 있다.
화상 신호가 화소에 기록되는 경우에는, 우선, 데이터선(27)에 화상 신호가 입력된다. 다음에, 주사선(26)에 선택 신호가 입력되어 스위칭 트랜지스터(80)가 ON 상태로 되어, 축적 용량(81)에 전하가 충전된다. 축적 용량(81)에 충전된 전하는, 비 선택 신호가 입력되어 스위칭 트랜지스터(80)가 OFF 상태로 된 후도 유지된다. 또한, 축적 용량(81)에 유지되어 있는 전하에 의해, 구동 트랜지스터(82)의 게이트에 인가되는 전압이 변화되기 때문에, 유기 EL 소자(83)에 흐르는 전류를 제어할 수 있다.
이 경우는, 축적 용량(81) 및 구동 트랜지스터(82)의 게이트 용량이 부하 용량으로 된다. 유기 EL에서는, 액정의 화소 회로의 경우와는 달리 데이터 신호는 정극성의 신호만으로 된다. 그러나, 프레임 사이에서 일단 유기 EL 소자(83)를 리세트할 때에, 축적 용량을 반드시 방전시킬 필요가 있어, 이 점에서 유기 EL도 액정 표시 장치와 동일한 동작을 실행하는 것으로 된다. 그 때문에, 스위칭 트랜지스터로서 각 실시예에 따른 박막 트랜지스터를 적용함으로써, 액정 표시 장치의 경 우와 동일한 효과를 얻을 수 있다.
또한, 각 실시예에 따른 박막 트랜지스터의 특성은, 전류를 한 방향으로 흘리는 회로에서 유효하며, 예컨대 앰프 회로에 적용할 수 있다. 도 56에, 전원라인(73), GND 라인(74), 입력 게이트(72)를 갖는 n 채널형 박막 트랜지스터(77), 정 전류원의 게이트(79)를 갖는 n 채널형 박막 트랜지스터(78), 출력 게이트(75), 부하 용량(76)을 구비한 앰프 회로를 나타낸다. n 채널형 박막 트랜지스터(78)의 게이트(79)에는 정 전압이 인가되어 있고, 직류 전원으로서 동작하고 있다.
n 채널형 박막 트랜지스터(77)에서는, 입력 게이트(72)에 입력되는 신호에 의해 그 임피던스가 변화되기 때문에, n 채널형 박막 트랜지스터(77)에 있어서의 전압강하분도 게이트 전압에 의해 제어되어, 출력 전압을 제어할 수 있다. 앰프를 구성하는 n 채널형 박막 트랜지스터(77, 78)에서는, 항상 드레인측에 전압이 인가되도록 형성되어 있다. 그 n 채널형 박막 트랜지스터로서 적용되는 각 실시예에 있어서 설명한 박막 트랜지스터에서는, 드레인측에 GOLD 영역과 LDD 영역을 설치함으로써, 드레인단의 전계가 완화되는 것으로 된다. 이에 따라, DAHC의 발생을 억제할 수 있어, 앰프로서 높은 신뢰성을 얻을 수 있다. 또, 이 앰프에서는 박막 트랜지스터로서 n 채널형 박막 트랜지스터를 예로 들어 설명했지만, p 채널형 박막 트랜지스터라도 동일한 효과를 얻을 수 있다.
또한, 이와 같이 각 실시예에 따른 박막 트랜지스터는 전류를 한 방향으로 흘리는 회로에 유효하기 때문에, 이 박막 트랜지스터를 유기 EL의 화소 회로에 적용할 수도 있다. 도 55에 도시되는 유기 EL의 화소 회로에 있어서, 구동용 박막 트랜지스터(82)로서 각 실시예에 따른 p 채널형 박막 트랜지스터가 적용된다. 구동용 박막 트랜지스터(82)의 소스가 전원라인(84)에 접속되고, 드레인이 유기 EL 소자(83)에 접속되어 있다. 유기 EL 소자(83)의 타단은 캐소드(85)에 접속되어 있다. 구동 트랜지스터(82)에는, 항상 드레인측에 부 전압이 인가되는 구성으로 되어 있다.
그 구동용 박막 트랜지스터(82)로서 적용되는 각 실시예에 따른 박막 트랜지스터에서는, 드레인측에 GOLD 영역과 LDD 영역이 형성되어 있다. 이에 따라, 드레인단의 전계가 완화되어, DAHC의 발생을 억제할 수 있고, 유기 EL 표시 장치로서 높은 신뢰성을 얻을 수 있다. 또, 이 유기 EL의 구동용 박막 트랜지스터로서 p 채널형 박막 트랜지스터를 예로 들어 설명했지만, n 채널형 박막 트랜지스터를 적용한 경우에도, 동일한 효과를 얻을 수 있다.
다음에, 종류가 다른 박막 트랜지스터의 제조 방법의 일례에 대하여 설명한다. 우선, 실시예 1에 있어서 설명한 방법과 동일한 방법에 의해서, 도 57에 도시하는 바와 같이, 유리 기판(1) 상에 실리콘 질화막(2) 및 실리콘 산화막(3)이 형성된다. 유리 기판(1)에 있어서 박막 트랜지스터가 형성되는 소정의 영역 R1∼R3에 위치하는 실리콘 산화막(2) 상에, 각각 섬 형상의 다결정 실리콘막이 형성된다. 영역 R1∼R3에서는, 각각 종류가 다른 박막 트랜지스터가 형성되는 것으로 된다.
그 다결정 실리콘막을 피복하도록, 실리콘 산화막으로 이루어지는 게이트 절연막(5)이 형성된다. 다음에, 박막 트랜지스터의 임계값을 제어하기 위해서, 예컨 대 도즈량 1×1012atom/㎠, 가속 에너지 60KeV에서 다결정 실리콘막에 붕소가 주입되어, 섬 형상의 불순물 영역(4aa)이 형성된다.
다음에, 도 58에 도시하는 바와 같이, 소정의 사진 제판 처리를 함으로써 영역 R1에서는 n 채널형 GOLD 구조의 박막 트랜지스터를 형성하기 위한 레지스트 패턴(62a)이 형성되고, 또한, n 채널형 LDD 구조의 박막 트랜지스터가 형성되는 영역 R2 및 통상의 p 채널형 박막 트랜지스터가 형성되는 영역 R3에서는, 이것들의 영역 R2, R3을 피복하는 레지스트 패턴(62b)이 형성된다.
그 레지스트 패턴(62a, 62b)을 마스크로 하여, 예컨대 도즈량 5×1012atom/㎠, 가속 에너지 80KeV에서 불순물 영역(4aa)에 인을 주입함으로써, 영역 R1에 불순물 영역(4ab, 4ac)이 형성된다. 이 주입량이 GOLD 영역에서의 주입량이 된다. 그 후, 애싱과 약액 처리를 실시함으로써 레지스트 패턴(62a, 62b)이 제거된다.
다음에, 스퍼터법에 의해 게이트 절연막(5)의 전면에 막두께 대략 400㎚의 크롬막(도시하지 않음)이 형성된다. 다음에, 소정의 사진 제판 처리를 함으로써 영역 R3로서는 게이트 전극을 패터닝하기 위한 레지스트 패턴(63b)이 형성되고, 또한, 영역 R1 및 영역 R2에서는, 이것을 피복하는 레지스트 패턴(63a)이 형성된다(도 59 참조).
다음에, 도 59에 도시하는 바와 같이, 그 레지스트 패턴(63a, 63b)을 마스크로 하여 크롬막에 습식 에칭을 함으로써, 영역 R3에서는 게이트 전극(6a)이 형성된다. 또한, 영역 R1 및 영역 R2에서는 이것을 피복하는 크롬막(6b)이 남겨진다. 그 후, 애싱과 약액 처리를 실시함으로써 레지스트 패턴(63a, 63b)이 제거된다.
다음에, 도 60에 도시하는 바와 같이, 남겨진 크롬막(6b)과 게이트 전극(6a)을 마스크로 하여, 예컨대 도즈량 1×1015atom/㎠, 가속 에너지 60KeV에서 붕소를 주입함으로써, 영역 R3에 위치하는 불순물 영역(4aa)에는 p 채널형의 박막 트랜지스터의 소스 영역 및 드레인 영역으로 되는 불순물 영역(4ad, 4ae)이 형성된다. 이 때, 영역 R1 및 영역 R2는 크롬막(6b)에 의해서 덮여 있기 때문에, 이것들의 영역 Rl, R2에는 붕소는 주입되지 않는다.
다음에, 소정의 사진 제판 처리를 함으로써 영역 R1, 영역 R2에서는 게이트 전극을 패터닝하기 위한 레지스트 패턴(64a, 64b)이 각각 형성되고, 또한, 영역 R3에서는, 이 영역 R3을 피복하는 레지스트 패턴(64c)이 형성된다(도 61 참조). 이 때, 영역 R1에 있어서의 레지스트 패턴(64a)은 불순물 영역(4ab, 4ac)과 평면적으로 오버랩하도록 형성된다. 이 레지스트 패턴(64a)과 불순물 영역(4ab, 4ac)이 평면적으로 오버랩하는 부분이 GOLD 영역으로 된다.
다음에, 도 61에 도시하는 바와 같이, 레지스트 패턴(64a, 64b, 64c)을 마스크로 하여 크롬막(6b)에 에칭을 함으로써, 영역 R1 및 영역 R2에서는 게이트 전극(6a)이 각각 형성된다. 이 때, 영역 R1에 형성되는 게이트 전극(6a)은 불순물 영역(4ab, 4ac)과 평면적으로 오버랩하도록 형성된다. 또한, 영역 R3에 형성된 게이트 전극(6a)은 레지스트 패턴(64c)에 의해서 덮여 있기 때문에, 이 게이트 전극(6a)에 에칭이 실시되는 경우는 없다. 그 후, 애싱과 약액 처리를 실시함으로써 레지스트 패턴(64a, 64b, 64c)이 제거된다.
다음에, 도 62에 도시하는 바와 같이, 소정의 사진 제판 처리를 함으로써 영역 R1, 영역 R2에서는, 소스·드레인 영역을 형성하기 위한 레지스트 패턴(65a, 65b)이 각각 형성되고, 또한, 영역 R3에서는, 이 영역 R3을 피복하는 레지스트 패턴(65c)이 형성된다. 이 때, 레지스트 패턴(65a)은, 드레인쪽에 위치하는 불순물 영역(4ac)의 부분과 오버랩하고, 소스쪽에 위치하는 불순물 영역(4ab)의 부분과는 오버랩하지 않도록 형성된다. 레지스트 패턴(65a)이 불순물 영역(4ac)과 오버랩하고 있는 부분은 LDD 영역으로 된다.
또한, 레지스트 패턴(65b)은, 드레인쪽에 위치하는 불순물 영역(4aa)의 부분과 오버랩하고, 또한, 소스쪽에 위치하는 불순물 영역(4aa)의 부분과 오버랩하도록 형성된다. 레지스트 패턴(65b)이 불순물 영역(4aa)과 오버랩하고 있는 부분은 LDD 영역으로 된다.
다음에, 그 레지스트 패턴(65a, 65b, 65c)을 마스크로 하여, 예컨대 도즈량 1×1014atom/㎠, 가속 에너지 80KeV에서 인을 주입함으로써, 영역 R1에 위치하는 불순물 영역(4ab, 4ac)에, n 채널형 GOLD 구조의 박막 트랜지스터의 소스 영역으로 되는 불순물 영역(4ad) 및 드레인 영역으로 되는 불순물 영역(4ae)이 각각 형성된다.
또한, 영역 R2에 위치하는 불순물 영역(4aa)에, n 채널형 LDD 구조의 박막 트랜지스터의 소스 영역으로 되는 불순물 영역(4ad) 및 드레인 영역으로 되는 불순 물 영역(4ae)이 각각 형성된다. 영역 R3은 레지스트 패턴(65c)에 의해서 덮여 있기 때문에, 영역 R3에는 인은 주입되지 않는다. 그 후, 애싱과 약액 처리를 실시함으로써 레지스트 패턴(65a, 65b, 65c)이 제거된다.
다음에, 도 63에 도시하는 바와 같이, 게이트 전극(6a)을 마스크로 하여, 예컨대 도즈량 1×1013atom/㎠, 가속 에너지 80KeV에서 인을 주입함으로써, 영역 R1에 위치하는 남겨진 불순물 영역(4ac)의 부분에는, n 채널형 GOLD 구조의 박막 트랜지스터의 드레인측의 LDD 영역으로 되는 불순물 영역(4ag)이 형성된다. 이 때, 영역 R1에서는, 게이트 전극(6a)의 소스측에 위치하고, 게이트 전극(6a)이 오버랩하고 있는 불순물 영역(4ab)에는 인이 주입되지 않는다. 또한, 게이트 전극(6a)의 드레인측에 위치하고, 게이트 전극(6a)이 오버랩하고 있는 불순물 영역(4ac)의 부분에는 인이 주입되지 않는다.
또한, 이 때, 영역 R3에 위치하는 p 채널형의 박막 트랜지스터의 소스 영역 및 드레인 영역으로 되는 붕소가 주입된 불순물 영역(4ad, 4ae)에도 인이 주입되는 것으로 되지만, 인의 주입량은 붕소의 주입량에 비해서 충분히 작기 때문에, 영역 R3에 위치하는 불순물 영역(4ad, 4ae)으로의 인의 주입은 문제가 되지 않는다.
그 후, 실시예 1에 있어서 설명한 방법과 동일한 방법에 의해서, 도 64에 도시하는 바와 같이, 유리 기판(1) 상에 실리콘 산화막으로 이루어지는 층간 절연막(7)이 형성된다. 다음에, 그 층간 절연막(7) 상에 소정의 사진 제판 처리를 함으로써, 콘택트 홀을 형성하기 위한 레지스트 패턴(도시하지 않음)이 형성된다. 그 레지스트 패턴을 마스크로 하여, 층간 절연막(7) 및 게이트 절연막(5)에 이방성 에칭을 함으로써, 영역 R1∼R3에 각각 위치하는 불순물 영역(4ad)의 표면을 노출하는 콘택트 홀(7a)과, 불순물 영역(4ae)의 표면을 노출하는 콘택트 홀(7b)이 각각 형성된다.
다음에, 콘택트 홀(7a, 7b)을 충전하도록, 층간 절연막(7) 상에 크롬막과 알루미늄막의 적층막(도시하지 않음)이 형성된다. 그 적층막 상에 소정의 사진 제판 처리를 함으로써, 전극을 형성하기 위한 레지스트 패턴(도시하지 않음)이 형성된다. 그 레지스트 패턴을 마스크로 하여 습식 에칭을 함으로써, 영역 R1∼R3의 각각에 있어 소스 전극(8a)과 드레인 전극(8b)이 형성된다.
이상과 같이 하여, 영역 R1에서는 n 채널형의 GOLD 구조의 박막 트랜지스터 T1이 형성되고, 영역 R2에서는 n 채널형의 LDD 구조의 박막 트랜지스터 T2가 형성된다. 그리고, 영역 R3에서는 통상의 p 채널형의 박막 트랜지스터 T3이 형성된다.
n 채널형의 GOLD 구조의 박막 트랜지스터 T1에서는, 불순물 영역(4ad)이 소스 영역(45)으로 되고, 불순물 영역(4ae)이 드레인 영역(46)으로 되며, 불순물 영역(4ab, 4ac)이 GOLD 영역(41, 42)으로 되고, 불순물 영역(4ag)이 LDD 영역(44)으로 된다.
또한, n 채널형의 LDD 구조의 박막 트랜지스터 T2에서는, 불순물 영역(4ad)이 소스 영역(45)으로 되고, 불순물 영역(4ae)이 드레인 영역(46)으로 되며, 불순물 영역(4af, 4ag)이 LDD 영역(43, 44)으로 된다. 그리고, p 채널형의 박막 트랜지스터 T3에서는, 불순물 영역(4ad)이 소스 영역(45)으로 되고, 불순물 영역(4ae) 이 드레인 영역(46)으로 된다.
이상과 같이 하여, n 채널형의 GOLD 구조의 박막 트랜지스터 T1, n 채널형의 LDD 구조의 박막 트랜지스터 T2 및 p 채널형의 박막 트랜지스터 T3을 동일한 유리 기판(1) 상에 형성할 수 있다.
또, 상술한 제조 방법에서는, p 채널형 박막 트랜지스터로서 싱글 드레인(Single-drain) 구조의 박막 트랜지스터를 예로 들어 설명했지만, LDD 구조의 p 채널형 박막 트랜지스터를 형성하도록 하더라도 좋다. 이 경우에는, p 채널형 박막 트랜지스터의 게이트 전극을 형성한 후에, 레지스트 패턴을 제거하지 않고 소스·드레인 영역을 형성하기 위한 주입을 행하고, 그 후, 레지스트 패턴을 제거하여 LDD 영역을 형성하기 위한 주입을 실행함으로써 LDD 구조의 p 채널형 박막 트랜지스터를 형성할 수 있다.
또, 상술한 각 실시예에서는, 박막 트랜지스터로서 소스 영역 및 드레인 영역 등이 형성되는 반도체층 상에 게이트 절연막을 개재시켜 게이트 전극이 형성된, 이른바 플래너 구조(planar structure)의 박막 트랜지스터를 예로 들어 설명했다.
본 발명에 따른 GOLD 구조의 박막 트랜지스터에서는, 이러한 플래너 구조의 박막 트랜지스터에 한정되지 않고, 게이트 전극 상에 게이트 절연막을 개재시켜 소스 영역 및 드레인 영역 등으로 되는 반도체층을 형성한, 이른바 역 스태거 구조(reverse stagger type)의 박막 트랜지스터이더라도 좋다. 이러한 경우에 있어서도, 소스 영역과 LDD 영역의 접합부 및 전극의 한쪽 측부와는 대략 동일 평면 상에 위치하고, 드레인측의 GOLD 영역과 LDD 영역의 접합부 및 전극의 다른 쪽 측부는 동일 평면 상에 위치하는 것이 된다. 또한, 채널 영역의 윗쪽과 아랫쪽의 각각에 게이트 전극이 형성된, 이른바 더블 게이트 전극 구조의 반도체 장치로 해도 좋다.
이번 개시된 실시예는 예시로서 이것에 제한되는 것이 아니다. 본 발명은 상기에서 설명한 범위가 아니라, 특허청구의 범위에 의해서 나타내고, 특허청구의 범위와 균등의 의미 및 범위에서의 모든 변경이 포함되는 것이 의도된다.
본 발명에 따른 반도체 장치에 의하면, 반도체 소자에 있어서의 제 2 불순물 영역(드레인) 근방의 전계는, 채널 영역과 제 3 불순물 영역(GOLD 영역)의 접합부와, 그 제 3 불순물 영역과 제 4 불순물 영역(LDD 영역)의 접합부의 2개의 접합부에 의해서 완화되는 것으로 된다. 이에 따라, 반도체 소자에 있어서의 제 1 불순물 영역(소스)과 제 2 불순물 영역(드레인) 사이의 내압을 얻을 수 있다. 또한, 제 3 불순물 영역은 전극과 오버랩하고 있어, 상기 채널 영역에 채널이 형성되는 때는, 제 3 불순물 영역에도 채널이 형성되어, 그 제 3 불순물 영역이 반도체 소자의 ON 전류에 악영향을 부여하는 경우도 없다. 또한, 제 4 불순물 영역은 제 2 불순물 영역측에만 형성되어 있기 때문에, 종래의 LDD 구조의 반도체 장치보다도 높은 ON 전류를 얻을 수 있고, 또한, 반도체 소자의 점유 면적이 증대하는 것을 억제할 수 있다.
본 발명에 따른 다른 반도체 장치에 의하면, 반도체 소자에 있어서의 제 2 불순물 영역(드레인) 근방의 전계는, 채널 영역과 제 3 불순물 영역(GOLD 영역)과 의 접합부와, 그 제 3 불순물 영역과 제 4 불순물 영역(LDD 영역)의 접합부의 2개의 접합부에 의해서 완화되는 것으로 된다. 이에 따라, 반도체 소자에 있어서의 제 1 불순물 영역(소스)과 제 2 불순물 영역(드레인) 사이의 내압을 얻을 수 있다. 또한, 제 3 불순물 영역은 전극과 오버랩하고 있어, 상기 채널 영역에 채널이 형성되는 때는, 제 3 불순물 영역에도 채널이 형성되어, 그 제 3 불순물 영역이 반도체 소자의 ON 전류에 악영향을 부여하는 경우도 없다. 그리고, 제 5 불순물 영역의 채널 길이 방향의 길이가 제 4 불순물 영역의 채널 길이 방향의 길이보다도 짧게 설정되어 있기 때문에, 반도체 소자의 점유 면적이 증대하는 것을 최소한으로 억제할 수 있다.
본 발명에 따른 화상 표시 장치에 의하면, 제 1 소자에서는, 제 1 소자에 있어서의 제 2 불순물 영역(드레인) 근방의 전계는, 채널 영역과 제 3 불순물 영역(GOLD 영역)의 접합부와, 그 제 3 불순물 영역과 제 4 불순물 영역(LDD 영역)의 접합부의 2개의 접합부에 의해서 완화되는 것으로 된다. 이에 따라, 반도체 소자에 있어서의 제 1 불순물 영역(소스)과 제 2 불순물 영역(드레인) 사이의 내압을 얻을 수 있다. 또한, 제 3 불순물 영역은 전극과 오버랩하고 있어, 상기 채널 영역에 채널이 형성되는 때는, 제 3 불순물 영역에도 채널이 형성되어, 그 제 3 불순물 영역이 반도체 소자의 ON 전류에 악영향을 부여하는 경우도 없다. 또한, 제 4 불순물 영역은 제 2 불순물 영역측에만 형성되어 있기 때문에, 종래의 LDD 구조의 반도체 장치보다도 높은 ON 전류를 얻을 수 있고, 또한, 반도체 소자의 점유 면적이 증대하는 것을 억제할 수 있다. 그리고, 제 2 소자에서는, 제 2 소자에 있어서의 제 2 불순물 영역(드레인) 근방의 전계는, 채널 영역과 제 3 불순물 영역(GOLD 영역)의 접합부와, 그 제 3 불순물 영역과 제 4 불순물 영역(LDD 영역)의 접합부의 2개의 접합부에 의해서 완화되는 것으로 된다. 이에 따라, 반도체 소자에 있어서의 제 1 불순물 영역(소스)과 제 2 불순물 영역(드레인) 사이의 내압을 얻을 수 있다. 또한, 제 3 불순물 영역은 전극과 오버랩하고 있어, 상기 채널 영역에 채널이 형성되는 때는, 제 3 불순물 영역에도 채널이 형성되어, 그 제 3 불순물 영역이 반도체 소자의 ON 전류에 악영향을 부여하는 경우도 없다. 그리고, 제 5 불순물 영역의 채널 길이 방향의 길이가 제 4 불순물 영역의 채널 길이 방향의 길이보다도 짧게 설정되어 있기 때문에, 반도체 소자의 점유 면적이 증대하는 것을 최소한으로 억제할 수 있다.

Claims (21)

  1. 반도체층, 절연막 및 전극을 갖고 소정의 기판 상에 형성된 반도체 소자를 포함하는 반도체 장치로서,
    상기 반도체 소자는,
    상기 반도체층에 형성된 제 1 불순물 영역과,
    상기 제 1 불순물 영역과 거리를 두고 상기 반도체층에 형성된 제 2 불순물 영역과,
    상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이에 위치하는 상기 반도체층 부분에 형성되고, 소정의 채널 길이를 갖는 채널로 되는 채널 영역과,
    상기 제 2 불순물 영역과 상기 채널 영역 사이에 위치하는 상기 반도체층 부분에 상기 채널 영역에 접하도록 형성된 제 3 불순물 영역과,
    상기 제 2 불순물 영역과 상기 제 3 불순물 영역 사이에 위치하는 상기 반도체층 부분에 형성된 제 4 불순물 영역을 구비하고,
    상기 반도체 소자에서는,
    상기 전극은 서로 대향하는 한쪽 측부 및 다른 쪽 측부를 갖고,
    상기 제 4 불순물 영역은 상기 제 2 불순물 영역 및 상기 제 3 불순물 영역과 접합되며,
    상기 제 1 불순물 영역에서의 상기 채널 영역측의 단부 및 상기 한쪽 측부는 대략 동일 평면 상에 위치하고, 또한, 상기 제 3 불순물 영역과 상기 제 4 불순물 영역의 접합부 및 상기 다른 쪽 측부는 대략 동일 평면 상에 위치하고,
    상기 전극은, 상기 채널 영역 및 상기 제 3 불순물 영역의 각각의 전체와 대향하여 오버랩하도록 형성되며,
    상기 절연막은 상기 반도체층과 상기 전극에 각각 접하도록 상기 반도체층과 상기 전극 사이에 형성되고,
    상기 제 3 불순물 영역 및 상기 제 4 불순물 영역의 각각의 불순물 농도는, 상기 제 1 불순물 영역 및 상기 제 2 불순물 영역의 각각의 불순물 농도보다도 낮고, 상기 채널 영역의 불순물 농도보다도 높게 설정되고,
    상기 제 3 불순물 영역의 불순물 농도와 상기 제 4 불순물 영역의 불순물 농도는 서로 다르도록 설정된
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 소자에서의 상기 제 4 불순물 영역의 채널 길이 방향의 길이는 2㎛을 넘지 않도록 설정된 반도체 장치.
  3. 제 1 항에 있어서,
    상기 기판은 유리 기판 및 석영 기판 중 어느 하나인 반도체 장치.
  4. 제 1 항에 있어서,
    상기 반도체층은 다결정 실리콘인 반도체 장치.
  5. 반도체층, 절연막 및 전극을 갖고 소정의 기판 상에 형성된 반도체 소자를 포함하는 반도체 장치로서,
    상기 반도체 소자는,
    상기 반도체층에 형성된 제 1 불순물 영역과,
    상기 제 1 불순물 영역과 거리를 두고 상기 반도체층에 형성된 제 2 불순물 영역과,
    상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이에 위치하는 상기 반도체층의 부분에 상기 제 1 불순물 영역 및 상기 제 2 불순물 영역과 각각 거리를 두고 형성되고, 소정의 채널 길이를 갖는 채널로 되는 채널 영역과,
    상기 제 2 불순물 영역과 상기 채널 영역 사이에 위치하는 상기 반도체층 부분에 상기 채널 영역에 접하도록 형성된 제 3 불순물 영역과,
    상기 제 2 불순물 영역과 상기 제 3 불순물 영역 사이에 위치하는 상기 반도체층 부분에 형성된 제 4 불순물 영역과,
    상기 제 1 불순물 영역과 상기 채널 영역 사이에 위치하는 상기 반도체층 부분에 형성된 제 5 불순물 영역을 구비하되,
    상기 반도체 소자에서는,
    상기 전극은 서로 대향하는 한쪽 측부 및 다른 쪽 측부를 갖고,
    상기 제 4 불순물 영역은 상기 제 2 불순물 영역 및 상기 제 3 불순물 영역과 접합되며,
    상기 제 5 불순물 영역은 상기 제 1 불순물 영역과 접합되고,
    상기 제 5 불순물 영역에서의 상기 채널 영역측의 단부 및 상기 한쪽 측부는 대략 동일 평면 상에 위치하고, 또한, 상기 제 3 불순물 영역과 상기 제 4 불순물 영역의 접합부 및 상기 다른 쪽 측부는 대략 동일 평면 상에 위치하며,
    상기 전극은, 상기 채널 영역 및 상기 제 3 불순물 영역의 각각의 전체와 대향하여 오버랩하도록 형성되고,
    상기 절연막은 상기 반도체층과 상기 전극에 각각 접하도록 상기 반도체층과 상기 전극 사이에 형성되며,
    상기 제 3 불순물 영역∼상기 제 5 불순물 영역의 각각의 불순물 농도는, 상기 제 1 불순물 영역 및 상기 제 2 불순물 영역의 각각의 불순물 농도보다도 낮고, 상기 채널 영역의 불순물 농도보다도 높게 설정되고,
    상기 제 3 불순물 영역의 불순물 농도와, 상기 제 4 불순물 영역 및 상기 제 5 불순물 영역의 각각의 불순물 농도는 서로 다르도록 설정되며,
    상기 제 5 불순물 영역의 채널 길이 방향의 길이가 상기 제 4 불순물 영역의 채널 길이 방향의 길이보다도 짧게 설정된
    반도체 장치.
  6. 제 5 항에 있어서,
    상기 반도체 소자에 있어서의 상기 제 4 불순물 영역의 채널의 길이 방향의 상기 길이는 2㎛을 초과하지 않도록 설정된 반도체 장치.
  7. 제 5 항에 있어서,
    상기 반도체 소자에 있어서의 상기 제 5 불순물 영역의 채널의 길이 방향의 상기 길이는 0.5㎛을 초과하지 않도록 설정된 반도체 장치.
  8. 제 5 항에 있어서,
    상기 기판은 유리 기판 및 석영 기판 중 어느 하나인 반도체 장치.
  9. 제 5 항에 있어서,
    상기 반도체층은 다결정 실리콘인 반도체 장치.
  10. 화상을 표시하기 위한 화상 표시 회로부를 구비한 화상 표시 장치로서,
    상기 화상 표시 회로부는, 반도체층, 절연막 및 전극을 갖고 소정의 기판 상에 형성된 반도체 소자를 갖고,
    상기 반도체 소자는 소정의 제 1 소자 및 제 2 소자 중 적어도 어느 하나를 포함하고,
    상기 제 1 소자는,
    상기 반도체층에 형성된 제 1 불순물 영역과,
    상기 제 1 불순물 영역과 거리를 두고 상기 반도체층에 형성된 제 2 불순물 영역과,
    상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이에 위치하는 상기 반도체층 부분에 형성되고, 소정의 채널 길이를 갖는 채널로 되는 채널 영역과,
    상기 제 2 불순물 영역과 상기 채널 영역 사이에 위치하는 상기 반도체층 부분에 상기 채널 영역에 접하도록 형성된 제 3 불순물 영역과,
    상기 제 2 불순물 영역과 상기 제 3 불순물 영역 사이에 위치하는 상기 반도체층 부분에 형성된 제 4 불순물 영역을 갖고,
    상기 제 1 소자에서는,
    상기 전극은 서로 대향하는 한쪽 측부 및 다른 쪽 측부를 갖고,
    상기 제 4 불순물 영역은 상기 제 2 불순물 영역 및 상기 제 3 불순물 영역과 접합되고,
    상기 제 1 불순물 영역에서의 상기 채널 영역측의 단부 및 상기 한쪽 측부는 대략 동일 평면 상에 위치하고, 또한, 상기 제 3 불순물 영역과 상기 제 4 불순물 영역의 접합부 및 상기 다른 쪽 측부는 대략 동일 평면 상에 위치하며,
    상기 전극은, 상기 채널 영역 및 상기 제 3 불순물 영역의 각각의 전체와 대향하여 오버랩하도록 형성되고,
    상기 절연막은 상기 반도체층과 상기 전극에 각각 접하도록 상기 반도체층과 상기 전극 사이에 형성되며,
    상기 제 3 불순물 영역 및 상기 제 4 불순물 영역의 각각의 불순물 농도는, 상기 제 1 불순물 영역 및 상기 제 2 불순물 영역의 각각의 불순물 농도보다도 낮고, 상기 채널 영역의 불순물 농도보다도 높게 설정되며,
    상기 제 3 불순물 영역의 불순물 농도와 상기 제 4 불순물 영역의 불순물 농도는 서로 다르도록 설정되고,
    상기 제 2 소자는,
    상기 반도체층에 형성된 제 5 불순물 영역과,
    상기 제 5 불순물 영역과 거리를 두고 상기 반도체층에 형성된 제 6 불순물 영역과,
    상기 제 5 불순물 영역과 상기 제 6 불순물 영역 사이에 위치하는 상기 반도체층 부분에 상기 제 5 불순물 영역 및 상기 제 6 불순물 영역과 각각 거리를 두고 형성되고, 소정의 채널 길이를 갖는 채널로 되는 채널 영역과,
    상기 제 6 불순물 영역과 상기 채널 영역 사이에 위치하는 상기 반도체층 부분에 상기 채널 영역에 접하도록 형성된 제 7 불순물 영역과,
    상기 제 6 불순물 영역과 상기 제 7 불순물 영역 사이에 위치하는 상기 반도 체층 부분에 형성된 제 8 불순물 영역과,
    상기 제 5 불순물 영역과 상기 채널 영역 사이에 위치하는 상기 반도체층 부분에 형성된 제 9 불순물 영역을 갖고,
    상기 제 2 소자에서는,
    상기 전극은 서로 대향하는 한쪽 측부 및 다른 쪽 측부를 갖고,
    상기 제 8 불순물 영역은 상기 제 6 불순물 영역 및 상기 제 7 불순물 영역과 접합되고,
    상기 제 9 불순물 영역은 상기 제 5 불순물 영역과 접합되며,
    상기 제 9 불순물 영역에서의 상기 채널 영역측의 단부 및 상기 한쪽 측부는 대략 동일 평면 상에 위치하고, 또한, 상기 제 7 불순물 영역과 상기 제 8 불순물 영역과의 접합부 및 상기 다른 쪽 측부는 대략 동일 평면 상에 위치하며,
    상기 전극은, 상기 채널 영역 및 상기 제 7 불순물 영역의 각각의 전체와 대향하여 오버랩하도록 형성되고,
    상기 절연막은 상기 반도체층과 상기 전극에 각각 접하도록 상기 반도체층과 상기 전극 사이에 형성되며,
    상기 제 7 불순물 영역∼상기 제 9 불순물 영역의 각각의 불순물 농도는, 상기 제 5 불순물 영역 및 상기 제 6 불순물 영역의 각각의 불순물 농도보다도 낮고, 상기 채널 영역의 불순물 농도보다도 높게 설정되고,
    상기 제 7 불순물 영역의 불순물 농도와, 상기 제 8 불순물 영역 및 상기 제 9 불순물 영역의 각각의 불순물 농도는 서로 다르도록 설정되며,
    상기 제 9 불순물 영역의 채널 길이 방향의 길이가 상기 제 8 불순물 영역의 채널 길이 방향의 길이보다도 짧게 설정된
    화상 표시 회로부를 구비한 화상 표시 장치.
  11. 제 10 항에 있어서,
    상기 반도체 소자는 소정의 제 3 소자를 더 포함하고,
    상기 제 3 소자는,
    상기 반도체층에 형성된 제 10 불순물 영역과,
    상기 제 10 불순물 영역과 거리를 두고 상기 반도체층에 형성된 제 11 불순물 영역과,
    상기 제 10 불순물 영역과 상기 제 11 불순물 영역 사이에 위치하는 상기 반도체층 부분에 상기 제 10 불순물 영역 및 상기 제 11 불순물 영역과 각각 거리를 두고 형성되고, 소정의 채널 길이를 갖는 채널로 되는 채널 영역과,
    상기 제 10 불순물 영역과 상기 채널 영역 사이에 위치하는 상기 반도체층 부분에 상기 채널 영역 및 상기 제 10 불순물 영역의 각각과 접하도록 형성된 제 12 불순물 영역과,
    상기 제 11 불순물 영역과 상기 채널 영역 사이에 위치하는 상기 반도체층 부분에 상기 채널 영역 및 상기 제 11 불순물 영역의 각각과 접하도록 형성된 제 13 불순물 영역을 구비하고,
    상기 제 3 소자에서는,
    상기 전극은 서로 대향하는 한쪽 측부 및 다른 쪽 측부를 갖고,
    상기 채널 영역과 상기 제 12 불순물 영역의 접합부 및 상기 한쪽 측부는 대략 동일 평면 상에 위치하고, 또한, 상기 채널 영역과 상기 제 13 불순물 영역의 접합부 및 상기 다른 쪽 측부는 대략 동일 평면 상에 위치하며,
    상기 전극은, 상기 채널 영역의 전체와 대향하여 오버랩하도록 형성되고,
    상기 절연막은 상기 반도체층과 상기 전극에 각각 접하도록 상기 반도체층과 상기 전극 사이에 형성되며,
    상기 제 12 불순물 영역 및 상기 제 13 불순물 영역의 각각의 불순물 농도는, 상기 제 10 불순물 영역 및 상기 제 11 불순물 영역의 각각의 불순물 농도보다도 낮고, 상기 채널 영역의 불순물 농도보다도 높게 설정된
    화상 표시 회로부를 구비한 화상 표시 장치.
  12. 제 10 항에 있어서,
    상기 반도체 소자는, 상기 제 1 소자 및 상기 제 2 소자 중 적어도 하나를 포함하고,
    상기 제 1 소자 및 상기 제 2 소자가 n 채널형 트랜지스터인 경우에는, 제 2 불순물 영역에 인가되는 전압은 상기 제 1 불순물 영역에 인가되는 전압보다도 높게 설정되고, 또한, 상기 제 6 불순물 영역에 인가되는 전압은 상기 제 5 불순물 영역에 인가되는 전압보다도 높게 설정되며,
    상기 제 1 소자 및 상기 제 2 소자가 p 채널형 트랜지스터인 경우에는, 제 2 불순물 영역에 인가되는 전압은 상기 제 1 불순물 영역에 인가되는 전압보다도 낮게 설정되고, 또한, 상기 제 6 불순물 영역에 인가되는 전압은 상기 제 5 불순물 영역에 인가되는 전압보다도 낮게 설정된
    화상 표시 회로부를 구비한 화상 표시 장치.
  13. 제 12 항에 있어서,
    상기 화상 표시 회로부는 인버터 회로를 포함하고,
    상기 제 1 소자 및 상기 제 2 소자 중 적어도 어느 하나는 상기 인버터 회로의 n 채널형 트랜지스터로서 적용되며,
    상기 제 2 불순물 영역 및 상기 제 6 불순물 영역은 상기 인버터 회로에서의 출력측에 접속되고,
    상기 제 1 불순물 영역 및 상기 제 5 불순물 영역은 접지 전위 또는 소정의 전위에 접속된
    화상 표시 회로부를 구비한 화상 표시 장치.
  14. 제 12 항에 있어서,
    상기 화상 표시 회로부는 앰프 회로를 포함하고,
    상기 제 1 소자 및 상기 제 2 소자 중 적어도 어느 하나는 상기 앰프 회로의 n 채널형 트랜지스터로서 적용되고,
    상기 제 2 불순물 영역 및 상기 제 6 불순물 영역은 제 1 전위에 접속되며,
    상기 제 1 불순물 영역 및 상기 제 5 불순물 영역은 상기 제 1 전위보다도 낮은 제 2 전위에 접속된
    화상 표시 회로부를 구비한 화상 표시 장치.
  15. 제 12 항에 있어서,
    상기 화상 표시 회로부는 유기 EL 화소 회로를 포함하고,
    상기 제 1 소자 및 상기 제 2 소자 중 적어도 어느 하나는, 상기 화소 회로를 구성하는 트랜지스터 중, 유기 EL 소자에 직렬로 접속되는 트랜지스터로서 적용되며,
    상기 제 1 불순물 영역 및 상기 제 5 불순물 영역에 화상 신호가 입력되고,
    상기 제 2 불순물 영역 및 상기 제 6 불순물 영역이 상기 유기 EL 소자의 측에 접속된
    화상 표시 회로부를 구비한 화상 표시 장치.
  16. 제 10 항에 있어서,
    상기 반도체 소자는, 상기 제 1 소자 및 상기 제 2 소자 중 적어도 하나를 포함하고,
    상기 제 2 불순물 영역 및 상기 제 6 불순물 영역에 소정의 용량이 접속되며,
    상기 제 1 불순물 영역 및 상기 제 5 불순물 영역에 소정의 신호 전압이 인가되고,
    상기 제 1 소자 및 상기 제 2 소자를 스위칭함으로써 상기 용량에 상기 신호 전압의 기록과 유지가 행해지는
    화상 표시 회로부를 구비한 화상 표시 장치.
  17. 제 16 항에 있어서,
    상기 화상 표시 회로부는, 액정에 의해 화상을 표시하기 위한 소정의 화소 회로를 포함하고,
    상기 반도체 소자는 상기 화소 회로를 구성하는 트랜지스터 중, 화소 전극에 접속되는 트랜지스터로서 적용되며,
    상기 제 1 불순물 영역 및 상기 제 5 불순물 영역에 화상 신호가 입력되고, 상기 제 2 불순물 영역 및 상기 제 6 불순물 영역이 화소 전극에 접속되도록 배치 된
    화상 표시 회로부를 구비한 화상 표시 장치.
  18. 제 16 항에 있어서,
    상기 화상 표시 회로부는, 액정에 의해 화상을 표시하고 소정의 데이터 드라이버 회로를 갖는 화소 회로를 포함하고,
    상기 반도체 소자는, 상기 데이터 드라이버 회로를 구성하는 트랜지스터 중, 화소 전극에 접속되는 트랜지스터로서 적용되며,
    상기 제 1 불순물 영역 및 상기 제 5 불순물 영역에 화상 신호가 입력되고, 상기 제 2 불순물 영역 및 상기 제 6 불순물 영역에 데이터선이 접속되도록 배치된
    화상 표시 회로부를 구비한 화상 표시 장치.
  19. 제 16 항에 있어서,
    상기 화상 표시 회로부는 유기 EL에 의해 화상을 표시하기 위한 소정의 유기 EL 화소 회로를 포함하고,
    상기 반도체 소자는, 상기 유기 EL 화소 회로를 구성하는 트랜지스터 중, 축적 용량에 직렬로 접속되는 트랜지스터로서 적용되며,
    상기 제 1 불순물 영역 및 상기 제 5 불순물 영역에 화상 신호가 입력되고, 상기 제 2 불순물 영역 및 상기 제 6 불순물 영역이 축적 용량에 접속되도록 배치된
    화상 표시 회로부를 구비한 화상 표시 장치.
  20. 제 10 항에 있어서,
    상기 기판은 유리 기판 및 석영 기판 중 어느 하나인, 화상 표시 회로부를 구비한 화상 표시 장치.
  21. 제 10 항에 있어서,
    상기 반도체층은 다결정 실리콘인, 화상 표시 회로부를 구비한 화상 표시 장치.
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