KR100575544B1 - 비대칭 듀얼 게이트를 갖는 박막 트랜지스터 및 그 제조방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 64
- 230000009977 dual effect Effects 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 238000010791 quenching Methods 0.000 abstract description 2
- 230000008569 process Effects 0.000 description 12
- 239000010410 layer Substances 0.000 description 11
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 9
- 239000010408 film Substances 0.000 description 5
- 229920001621 AMOLED Polymers 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000006356 dehydrogenation reaction Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron (Boron) ions Chemical class 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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Abstract
본 발명은 박막 트랜지스터에 관한 것으로, 특히 다결정 실리콘 박막 트랜지스터의 킹크전류(kink current)를 억제하기 위해 두 개의 게이트 전극을 비대칭적으로 형성하여 드레인 접합에 형성된 홀(hole)이 소스 전극까지 도달하는 것을 억제하여 포화 영역에서 킹크 전류가 억제되는 비대칭 듀얼 게이트를 갖는 박막 트랜지스터 및 그 제조방법에 관한 것이다.
다결정 실리콘, 비대칭 듀얼 게이트, 킹크 전류
Description
도 1은 종래 단일 게이트 다결정 실리콘 박막 트랜지스터에서 킹크 전류 발생 메커니즘을 설명하기 위한 도면,
도 2는 본 발명에 의한 비대칭 듀얼 게이트 다결정 실리콘 박막 트랜지스터의 평면도,
도 3은 도 2의 A-A' 방향에 따른 단면도,
도 4는 도 3의 비대칭 듀얼 게이트를 갖는 다결정 실리콘 박막 트랜지스터의 포화 영역에서의 전압 분포의 개략도,
도 5는 도 3의 비대칭 듀얼 게이트를 갖는 다결정 실리콘 박막 트랜지스터의 포화 영역에서의 전압 분포의 시뮬레이션 결과,
도 6은 본 발명의 비대칭 듀얼 게이트 다결정 실리콘 박막 트랜지스터에서 킹크 전류가 억제되는 메커니즘을 기존의 단일 게이트 다결정 실리콘 박막 트랜지스터와 비교하여 설명한 모식도,
도 7a 내지 도 7d는 본 발명의 실시예에 따른 비대칭 듀얼 게이트를 갖는 다결정 실리콘 박막 트랜지스터의 제조과정을 나타낸 공정단면도,
도 8은 본 발명에 의한 비대칭 듀얼 게이트를 갖는 다결정 실리콘 박막 트랜지스터와 종래 단일 게이트 다결정 실리콘 박막 트랜지스터의 전류-전압 전달곡선,
도 9는 n-채널(n-channel) 다결정 실리콘 박막 트랜지스터에서의 비대칭 듀얼 게이트 다결정 실리콘 박막 트랜지스터와 단일 게이트 다결정 실리콘 박막 트랜지스터의 출력곡선,
도 10은 도 9를 드레인 전압에 대해 미분하여 얻은 그래프,
도 11은 p-채널(n-channel) 다결정 실리콘 박막 트랜지스터에서의 비대칭 듀얼 게이트 다결정 실리콘 박막 트랜지스터와 단일 게이트 다결정 실리콘 박막 트랜지스터의 출력곡선.
본 발명은 박막 트랜지스터에 관한 것으로, 특히 다결정 실리콘 박막 트랜지스터의 킹크전류(kink current)를 억제하기 위해 두 개의 게이트 전극을 비대칭적으로 형성하여 드레인 접합에 형성된 홀(hole)이 소스 전극까지 도달하는 것을 억제하여 포화 영역에서 킹크 전류가 억제되는 비대칭 듀얼 게이트를 갖는 박막 트랜지스터 및 그 제조방법에 관한 것이다.
저온 다결정 실리콘 박막 트랜지스터(Polycrystalline Silicon Thin Film Transistor; poly-Si 박막 트랜지스터)는 최근 각광받고 있는 AMLCD(Active Matrix Liquid Crystal Display) 나 AMOLED (Active Matrix Organic Light Emitting Diode) 등의 평판 디스플레이에서 구동능력과 집적도가 우수하고 아날로그 회로 구현이 가능하여 고품위 평판 디스플레이에 채용될 것으로 기대되고 있다.
그러나 다결정 실리콘 박막 트랜지스터는 포화 영역의 동작 범위에서 기생 바이폴라 동작(parasitic bipolar action)에 의해 드레인 전류가 갑자기 증가하는 킹크 현상이 발생하여 일정한 출력 저항을 유지하지 못함으로써 아날로그 회로의 오동작을 야기할 수 있다. 이는 다결정 실리콘 박막 트랜지스터가 도 1에 도시된 바와 같이 게이트(1), 소스(2), 드레인(3)의 3단자 소자로서 채널(4) 하부가 부동 전압을 가지기 때문인데 포화 동작 영역(Saturation operating mode)에서 드레인 접합에서 발생하는 홀(h+)이 부동 전위를 갖는 채널 하부에 축적되고 이로 인해 채널 하부의 전위가 상승하여 소스 부분과 일정 전위 이상이 되면 홀이 소스로 주입되고 동시에 전자(e-)가 채널 하부로 주입되어 드레인 전류가 증가하기 때문에 발생하는 것이다. 따라서, 이러한 킹크 현상을 억제하여야 트랜지스터의 출력저항이 안정화되어 아날로그 회로가 정상적으로 동작할 수 있다.
킹크 전류는 트랜지스터의 포화 동작 영역에서 발생하므로 이를 선형 영역에서 동작을 시키면 킹크 현상은 억제될 수 있다. 그 외에도 채널 하부의 전위를 인위적으로 고정시켜 주는 추가의 전극을 형성하거나 채널의 상하에 게이트를 이중으로 두어 홀이 채널에 축적되는 것을 억제하는 구조도 있다. 그러나 이들 모두 추가배선이 필요하거나 공정이 복잡해지므로 저가의 생산비용으로 제작하기 어려운 단점이 있다.
따라서, 본 발명은 상기 종래 기술의 문제점을 해결하기 위해 제안된 것으로써, 본 발명의 목적은 다결정 실리콘 박막 트랜지스터의 킹크 전류 발생을 효과적으로 억제할 수 있는 비대칭 듀얼 게이트를 갖는 박막 트랜지스터 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 일정한 출력 저항을 형성하여 아날로그 회로에서의 오동작을 방지할 수 있는 비대칭 듀얼 게이트를 갖는 박막 트랜지스터 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명의 비대칭 듀얼 게이트를 갖는 박막 트랜지스터는 다결정 실리콘 박막으로 된 기판과; 상기 기판 위에 형성된 소스, 드레인 및 상기 소스와 드레인 사이에 형성된 고농도 도핑영역과; 상기 소스와 고농도 도핑영역 사이에 형성된 제1 채널영역과; 상기 고농도 도핑영역과 드레인 사이에 형성된 제2 채널영역과; 상기 제1 채널영역과 제2 채널영역 위에 각각 형성된 제1 게이트와 제2 게이트; 및 상기 제1 게이트와 제1 채널영역의 사이 및 상기 제2 게이트와 제2 채널영역의 사이에 각각 형성된 제1 게이트 절연층 및 제2 게이트 절연층을 포함하며, 상기 소스에 인접한 제1 채널영역은 선형동작영역에서 동작하고, 상기 드레인에 인접한 제2 채널영역은 포화동작영역에서 동작하도록 상기 제1 게이트의 길이는 상기 제2 게이트의 길이보다 길게 형성됨을 특징으로 한다.
상기 제1 게이트와 제2 게이트 사이에는 적어도 하나 이상의 게이트가 더 포 함될 수도 있다.
또한, 상기 목적을 달성하기 위하여 본 발명의 비대칭 듀얼 게이트를 갖는 박막 트랜지스터 제조방법은 (a) 기판 위에 다결정 실리콘 박막을 형성하는 과정과; (b) 상기 다결정 실리콘 박막 위에 게이트 절연층 및 게이트 전극층을 증착하는 과정과; (c) 게이트 패터닝을 위한 사진 및 식각공정을 통해 상기 게이트 전극층 및 게이트 절연층을 식각함으로써 제1 게이트의 길이가 제2 게이트의 길이에 비해 길게 형성되어 비대칭 구조를 갖는 듀얼 게이트 전극을 형성하는 과정과; (d) 불순물을 이온주입한 다음 활성화하여 상기 제1 게이트 측에는 소스를 형성하고, 상기 제2 게이트 측에는 드레인을 형성하며, 상기 제1 게이트와 제2 게이트 사이에는 고농도 도핑영역을 형성하는 과정; 및 (e) 층간 절연층 및 금속배선을 형성하는 과정을 포함함을 특징으로 한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
도 2는 본 발명에 따른 비대칭 듀얼 게이트를 갖는 다결정 실리콘 박막 트랜지스터의 평면도이고, 도 3은 도 2의 A-A' 방향에 따른 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 비대칭 듀얼 게이트를 갖는 다결정 실 리콘 박막 트랜지스터는 비대칭 듀얼 게이트(10)와, 소스(20), 드레인(30)과 고농도 도핑영역(40) 및 게이트 절연층(50)을 포함하여 구성된다.
상기 비대칭 듀얼 게이트(10)는 서로 다른 길이를 갖는 제1 게이트 전극(11) 및 제2 게이트 전극(12)으로 이루어지며, 제1 게이트 전극(11)은 소스 방향에 위치하고 제2 게이트 전극(12)은 드레인 방향에 위치한다. 상기 두 개의 게이트 전극(11, 12)는 전기적으로 동일한 전위를 갖도록 연결되며, 제1 게이트 전극(11)의 길이(L1)는 제2 게이트 전극(12)의 길이(L2)보다 반드시 길도록(L1 > L2) 설정된다.
상기 고농도 도핑 영역(40)은 상기 제1 게이트 전극(11) 및 제2 게이트 전극(12) 사이에 형성되며, 부동 전위를 갖는다.
상기 소스(20)와 드레인(30)은 부동 전위를 갖는 고농도 도핑 영역으로서, 상기 소스(20)와 드레인(30) 사이의 상기 제1 게이트 전극(11) 및 상기 제2 게이트 전극(12) 하부에는 두 개의 채널(61, 62)이 형성된다.
상기 구성을 갖는 본 발명에 의한 비대칭 듀얼 게이트를 갖는 다결정 실리콘 박막 트랜지스터의 동작을 설명하면 다음과 같다. 도 4는 도 3의 비대칭 듀얼 게이트를 갖는 다결정 실리콘 박막 트랜지스터의 포화 영역에서의 전압 분포의 개략도이다.
도 3 및 도 4를 참조하면, 포화동작영역(saturation operating mode, VGS < VDS)에서 박막 트랜지스터를 동작시킬 때, 제2 게이트(12) 아래의 채널(62)은 포화 동작영역에서 동작하는 반면, 제1 게이트(11) 아래의 채널(61)은 선형동작영역(linear operating mode)에서 동작한다. 이는 포화동작영역에서 소스(20)와 드레인(30) 사이의 전압(20V)은 대부분 드레인 접합에 인가되므로 드레인 접합에서의 전압강하가 소스와 드레인 사이의 전압강하의 대부분을 차지한다. 따라서, 도 3의 전압분포와 같이 게이트 사이의 고농도 도핑영역(40)은 약 4V의 전위를 갖는다. 이 때, 제1 게이트 전극(11) 아래의 채널(61)에서는 선형동작영역(VGS < VFS)에서 트랜지스터가 동작하므로 전자-홀 쌍의 형성이 억제되고 따라서 홀의 축적으로부터 발생하는 킹크 전류가 억제된다.
도 5는 동작영역을 반도체 소자 시뮬레이터로 모의 실험한 결과를 나타낸 것이다. 도 4에서와 마찬가지로 대부분의 전압은 드레인 접합에 인가되어 전압강하의 대부분을 차지함을 확인할 수 있다.
도 6은 본 발명에 의한 비대칭 듀얼 게이트를 갖는 다결정 실리콘 박막 트랜지스터와 종래 일반적인 단일 게이트(single gate) 다결정 실리콘 박막 트랜지스터의 동작을 비교 설명하기 위한 도면이다. 도 6의 (a)는 단일 게이트 구조이고, 도 6의 (b)는 비대칭 듀얼 게이트 구조를 각각 나타낸 것이다.
도 6의 (a)를 참조하면, 일반적으로 단일 게이트(1)를 가진 박막 트랜지스터에서의 킹크 전류의 형성에 기여하는 것은 드레인 접합에서 이온화 충돌(impact ionization)에 의한 전자-홀의 형성으로 이 때 발생한 홀이 채널(4)의 하부에 전위가 낮은 곳으로 이동하다가 소스(2) 전위를 넘지 못하고 채널 하부에 축적된다. 지속적인 홀의 축적은 축적된 위치의 전위를 증가시키고 이 전위가 충분히 높아져 홀이 소스 전위를 넘어갈 만큼 상승하면 홀과 전자가 이 전위 장벽을 넘어가고 채널로 넘어온 전자는 드레인(3)으로 유입되어 드레인 전류가 증가하게 된다. 그러나, 본 발명에 의한 비대칭 듀얼 게이트 구조는 긴 게이트 아래의 채널에서 전자-홀 쌍의 생성이 근본적으로 억제되므로 킹크 전류를 억제할 수 있다. 도 6의 (b)를 참조하면, 짧은 게이트(12) 아래의 채널(62)에서는 전자-홀 쌍의 생성이 이루어지나 게이트 전극 사이의 고농도 도핑 영역(40)에서 홀과 전자가 재결합하여 기생 바이폴라 동작이 억제되고 또한 전류가 증가하여도 긴 게이트 전극(11) 아래의 채널(61)에서 흘려줄 수 있는 전류가 제한되어 있으므로 전류의 증가가 억제될 수 있다. 또한 게이트 레이아웃은 비대칭적이면서 여러 개의 게이트 핑거를 형성할 수도 있다. 다만 소스에 인접한 게이트 전극 아래의 채널에서는 선형동작영역에서 소자가 동작하기만 하면 된다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 비대칭 듀얼 게이트를 갖는 다결정 실리콘 박막 트랜지스터의 제조과정을 나타낸 공정단면도이다.
먼저, 도 7a에 도시된 바와 같이 산화막이 증착된 유리 또는 수정(quartz) 기판(100)에 비정절 실리콘(101) 800Å을 플라즈마화학기상증착법(plasma enhanced chemical vapor deposition, PECVD) 또는 저압화학기상증착법(low pressure chemical vapor deposition, LPCVD) 등을 이용하여 증착한다. 플라즈마화학기상증착법을 이용하는 경우에는 노(furnace)에서 450℃의 온도 하에서 3시간 동안 탈수소를 시행한다. 저압화학기상증착법을 이용하는 경우에는 박막 내의 수소의 함량은 극히 적으므로 탈수소를 행할 필요는 없다. 이어서, 비정질 실리콘 박막을 재결정화하기 위해 XeCl(λ=308nm) 엑시머 레이저 어닐링 공정(ELA)을 하고 사진식각공정을 통해 다결정 실리콘 박막을 패터닝한다.
도 7b에서, 게이트 산화막으로 사용될 TEOS(tetraethoxysilane) 산화막(102)을 1000Å 두께로 증착하고 이어서 3000Å 두께의 알루미늄 박막(103)을 증착한다. 사진공정을 이용하여 비대칭 형태의 게이트 전극모양의 패턴을 형성하고, 알루미늄 박막과 TEOS 산화막을 연속적으로 식각한다.
도 7c에서, 인(Phosphorous) 또는 붕소(Boron) 이온을 주입하고 레이저 빔을 조사하여 주입된 이온을 활성화하여 소스(104), 드레인(105) 및 고농도 도핑영역(106)을 형성한다. 이때, 이온 주입공정 조건은 예를 들면, 인의 경우 30keV, 5x1015atoms/cm2이고, 붕소의 경우 10keV, 1x1015atoms/cm
2이다.
끝으로, 도 7d에서 상기 구조 전체 상부에 층간절연막인 실리카(SiO2) 산화막(107)을 증착한 다음 사진 및 산화막(107) 식각 공정을 통해 외부 회로와의 연결을 위한 콘택홀(CONTACT HOLE)을 형성한다. 계속해서, 알루미늄 금속박막을 증착한 후 사진 및 식각공정을 이용하여 패턴하여 금속배선(108)을 형성한 다음 소자 보호용 산화막(도시하지 않음)을 증착한다.
전술한 본 발명의 공정 최고온도는 플라즈마 화학기상증착을 이용할 경우, 450℃로서 유리 기판을 이용하여 AMLCD에 적용이 가능한 저온공정이며, 추가의 열공정이 요구되지 않는다.
도 8은 본 발명에 의한 비대칭 듀얼 게이트를 갖는 다결정 실리콘 박막 트랜지스터와 종래 단일 게이트 박막 트랜지스터의 전류-전압 전달곡선이다. 비대칭 듀얼 게이트를 갖는 박막 트랜지스터의 구동전류 (VGS > 15V, VDS = 5V )는 단일 게이트에 의한 박막 트랜지스터와 크게 다르지 않으며 박막 트랜지스터가 온(On) 상태일 때는 거의 동일한 특성을 나타낸다. 그리고 누설전류 (VGS < 0V, VDS = 5V )는 발명된 소자에서 보다 낮아진 것을 확인할 수 있다. 이는 일반적으로 알려진 대칭적 듀얼 게이트와 유사한 특성으로서 소스와 드레인 사이에 (고농도 도핑 영역)/(도핑되지 않은 영역)의 접합이 추가로 형성되었기 때문으로 드레인 접합에 인가되는 유효 전계의 세기가 감소되었기 때문이다. 낮은 누설 전류는 박막 트랜지스터의 온/오프 전류비의 향상을 가져오므로 화소에 적용되는 소자에는 보다 유리한 특성이다.
도 9는 비대칭 듀얼 게이트 박막 트랜지스터와 단일 게이트 박막 트랜지스터의 출력곡선으로 n-채널(n-channel) 박막 트랜지스터의 경우이다. 동일한 채널 길이를 갖는 두 종류의 박막 트랜지스터 특성을 비교할 때, 제안된 비대칭 듀얼 게이트 박막 트랜지스터는 높은 드레인 전압에서도 드레인 전류가 급격히 증가하지 않는 반면, 단일 게이트를 갖는 박막 트랜지스터에서는 드레인 전류가 급격히 증가함을 확인할 수 있다. 드레인 전류가 급격히 증가하는 현상을 일반적으로 킹크 현상(Kink phenomenon)이라 하고 이 때 전류를 킹크 전류(kink current)라 하는데 본 발명에 의한 비대칭 듀얼 게이트 박막 트랜지스터 구조에서는 킹크 현상이 억제 됨을 확인할 수 있다.
도 10은 도 9를 드레인 전압에 대해 미분하여 얻은 그래프로서 이로부터 드레인 전압의 변화에 따른 출력저항의 변화를 알 수 있다. 단일 게이트 박막 트랜지스터는 드레인 전압의 증가에 따라 미분값의 최소점이 존재하고 최소점 이후에는 미분값이 증가한다. 미분값은 출력저항(ro)의 역수로서 미분값의 증가는 출력저항의 감소를 의미한다. 아날로그 회로에 적용되기 위해서는 일정하게 출력 저항이 유지되어야 하나 일반적으로 사용되는 단일 게이트 박막 트랜지스터에서는 출력저항의 변동이 발생한다. 반면, 비대칭 듀얼 게이트 박막 트랜지스터는 최소값에 도달한 후, 그 값을 거의 유지하여 출력저항의 감소가 나타나지 않는다. 이는 제안된 구조가 킹크 현상을 효과적으로 억제하고 있음을 보여준다.
도 11은 p-채널(p-channel) 다결정 실리콘 박막 트랜지스터에서의 출력특성을 비교하여 나타낸 도면이다. 본 발명에 의한 킹크 억제 현상을 확인할 수 있다.
따라서 본 발명에 의한 다결정 실리콘 박막 트랜지스터는 n-채널은 물론, p-채널에서도 킹크 전류를 효과적으로 억제할 수 있다.
상술한 바와 같이, 본 발명에 의한 비대칭 듀얼 게이트를 갖는 다결정 실리콘 박막 트랜지스터는 킹크전류를 효과적으로 억제하여 일정한 출력 저항을 형성하여 아날로그 회로에서의 오동작을 방지할 수 있다. 이는 기존의 박막 트랜지스터-LCD 주변 회로는 물론, 최근 각광받고 있는 유기발광소자 (Active Matrix Organic Light Emitting Diode, AM-OLED)에서도 적용될 수 있는 구조로서 추가의 마스크 공정 없이 제작이 가능하고 별도의 전극이 필요 없다는 장점이 있다.
Claims (5)
- 삭제
- 다결정 실리콘 박막으로 된 기판과;상기 기판 위에 형성된 소스, 드레인 및 상기 소스와 드레인 사이에 형성된 고농도 도핑영역과;상기 소스와 고농도 도핑영역 사이에 형성된 제1 채널영역과;상기 고농도 도핑영역과 드레인 사이에 형성된 제2 채널영역과;상기 제1 채널영역과 제2 채널영역 위에 각각 형성된 제1 게이트와 제2 게이트; 및상기 제1 게이트와 제1 채널영역의 사이 및 상기 제2 게이트와 제2 채널영역의 사이에 각각 형성된 제1 게이트 절연층 및 제2 게이트 절연층을 포함하며,상기 소스에 인접한 제1 채널영역은 선형동작영역에서 동작하고, 상기 드레인에 인접한 제2 채널영역은 포화동작영역에서 동작하도록 상기 제1 게이트의 길이는 상기 제2 게이트의 길이보다 길게 형성됨을 특징으로 하는 비대칭 듀얼 게이트를 갖는 박막 트랜지스터.
- 삭제
- 제 2 항에 있어서, 상기 제1 게이트와 제2 게이트 사이에 형성된 적어도 하나 이상의 게이트를 더 포함함을 특징으로 하는 비대칭 듀얼 게이트를 갖는 박막 트랜지스터.
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030074585A KR100575544B1 (ko) | 2003-10-24 | 2003-10-24 | 비대칭 듀얼 게이트를 갖는 박막 트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030074585A KR100575544B1 (ko) | 2003-10-24 | 2003-10-24 | 비대칭 듀얼 게이트를 갖는 박막 트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050039168A KR20050039168A (ko) | 2005-04-29 |
| KR100575544B1 true KR100575544B1 (ko) | 2006-05-03 |
Family
ID=37241443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030074585A KR100575544B1 (ko) | 2003-10-24 | 2003-10-24 | 비대칭 듀얼 게이트를 갖는 박막 트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100575544B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160083366A (ko) * | 2014-12-30 | 2016-07-12 | 엘지디스플레이 주식회사 | 표시장치 |
| KR20190079824A (ko) * | 2017-12-28 | 2019-07-08 | 엘지디스플레이 주식회사 | 표시 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101136296B1 (ko) * | 2005-06-30 | 2012-04-19 | 엘지디스플레이 주식회사 | 폴리 실리콘형 박막 트랜지스터와 그를 가지는 폴리실리콘형 박막트랜지스터 기판 및 그 제조 방법 |
| CN100464431C (zh) * | 2005-09-02 | 2009-02-25 | 中华映管股份有限公司 | 薄膜晶体管 |
| KR101183437B1 (ko) | 2006-06-14 | 2012-09-14 | 엘지디스플레이 주식회사 | 박막 트랜지스터 및 이를 이용한 유기전계발광표시장치 |
| KR102270081B1 (ko) | 2014-09-16 | 2021-06-29 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
-
2003
- 2003-10-24 KR KR1020030074585A patent/KR100575544B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20160083366A (ko) * | 2014-12-30 | 2016-07-12 | 엘지디스플레이 주식회사 | 표시장치 |
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| KR102630594B1 (ko) | 2017-12-28 | 2024-01-29 | 엘지디스플레이 주식회사 | 표시 장치 |
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| Publication number | Publication date |
|---|---|
| KR20050039168A (ko) | 2005-04-29 |
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