KR101183437B1

KR101183437B1 - 박막 트랜지스터 및 이를 이용한 유기전계발광표시장치

Info

Publication number: KR101183437B1
Application number: KR1020060053601A
Authority: KR
Inventors: 이홍구; 안태준
Original assignee: 엘지디스플레이 주식회사
Priority date: 2006-06-14
Filing date: 2006-06-14
Publication date: 2012-09-14
Also published as: US20070290206A1; US7525125B2; KR20070119240A; DE102006055066B4; DE102006055066A1

Abstract

본 발명은 유기발광셀 구동의 신뢰성을 향상시킬 수 있는 박막 트랜지스터 및 이를 이용한 유기 전계발광표시장치에 관한 것이다.

본 발명에 따른 유기전계발광표시장치는 기판 상에 형성된 반도체 패턴과; 상기 반도체 패턴을 덮도록 형성된 게이트 절연막과; 상기 게이트 절연막을 사이에 두고 상기 반도체 패턴과 부분적으로 중첩되는 게이트 전극과; 상기 게이트 전극을 관통하여 상기 게이트 절연막을 노출시키는 홀과; 상기 게이트 전극을 덮도록 형성된 층간 절연막과; 상기 층간 절연막과 상기 게이트 절연막을 각각 관통하여 상기 반도체 패턴과 접촉되는 소스전극 및 드레인 전극을 구비하고, 상기 반도체 패턴은 상기 소스 전극 및 드레인 전극 사이에서 적어도 2개의 채널을 형성하며 위치에 따라 폭이 다른 것을 특징으로 하는 박막 트랜지스터.

Description

박막 트랜지스터 및 이를 이용한 유기전계발광표시장치{Thin Film Transister and Organic Electro-luminescence Display Device Using The Same}

도 1은 일반적인 능동형 유기전계발광표시장치의 화소를 나타내는 회로도.

도 2a는 일반적인 아몰퍼스-실리콘형 반도체를 이용한 구동 박막 트랜지스터의 구동 특성을 나타내고, 도 2b는 폴리-실리콘형 반도체를 이용한 구동 박막 트랜지스터의 구동 특성을 나타내는 도면.

도 3은 종래 듀얼 게이트 구조를 가지는 폴리-실리콘형 반도체를 이용한 구동 박막 트랜지스터의 구조를 나타내는 평면도.

도 4는 종래 듀얼 게이트 구조를 가지는 폴리-실리콘형 반도체를 이용한 구동 박막 트랜지스터의 또 다른 형태를 나타내는 평면도.

도 5는 능동형 유기전계발광표시장치를 개략적으로 나타내는 단면도.

도 6은 도 5에서의 유기발광셀의 발광원리를 설명하기 위한 도면.

도 7은 본 발명의 실시예에 따른 박막 트랜지스터를 나타내는 평면도.

도 8은 도 7의 Ⅰ-Ⅰ'선을 절취하여 도시한 단면도.

도 9는 본 발명과 도 4에서의 구동 박막 트랜지스터의 전류 이동도를 비교한 실험데이터.

도 10a 및 도 10b는 도 4에서의 구동 박막 트랜지스터의 출력 전류와 본 발명에서의 구동 박막 트랜지스터의 출력 전류의 변화를 나타내는 실험 데이터.

도 11a 및 도 11b는 특정 조건하에서의 스트레스 전후에서의 도 4에서의 구동 박막 트랜지스터의 출력 전류와 본 발명에서의 구동 박막 트랜지스터의 출력 전류의 변화를 나타내는 실험 데이터.

〈도면의 주요 부분에 대한 부호의 설명〉

102 : 기판 152 : 글래스 캡

126 : 실런트 60 : 셀구동부

120 : 유기전계발광어레이부 115 : 박막 트랜지스터 어레이부

104 ; 제1 전극 110 : 유기발광층

112 : 제2 전극 154 : 흡습제

72,172 : 소스전극 74,174 : 드레인 전극

58, 158 : 게이트 전극 80,180 : 관통홀

본 발명은 유기전계발광표시장치에 관한 것으로 특히, 유기발광셀 구동의 신뢰성을 향상시킬 수 있는 박막 트랜지스터 및 이를 이용한 유기 전계발광표시장치 에 관한 것이다.

최근들어, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치는 액정표시장치(Liquid Crystal Display : 이하 "LCD"라 함), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : 이하 PDP"라 함) 및 전계발광소자{일렉트로 루미네센스 디바이스(Electro-luminescence Device):이하 "EL 소자"이라 함)}를 이용하는 EL발광표시장치(Electro-luminescence Display Device) 등이 있다. 이와 같은 평판표시장치의 표시품질을 높이고 대화면화를 시도하는 연구들이 활발히 진행되고 있다.

이들 중 PDP는 구조와 제조공정이 단순하기 때문에 경박 단소하면서도 대화면화에 가장 유리한 표시장치로 주목받고 있지만 발광효율과 휘도가 낮고 소비전력이 큰 단점이 있다. 이에 비하여, 스위칭 소자로 박막 트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)가 적용된 액티브 매트릭스 LCD는 반도체공정을 이용하기 때문에 대화면화에 어렵고 백라이트 유닛으로 인하여 소비전력이 큰 단점이 있고, 편광필터, 프리즘시트, 확산판 등의 광학소자들에 의해 광손실이 많고 시야각이 좁은 특성이 있다.

이에 비하여, EL표시장치는 발광층의 재료에 따라 무기EL표시장치와 유기EL표시장치로 대별되며 스스로 발광하는 자발광소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 무기EL표시장치는 유기EL표시장치에 비하여 전력소모가 크고 고휘도를 얻을 수 없으며 R, G, B의 다양한 색을 발광시킬 수 없 다. 반면에, 유기EL소자는 수십 볼트의 낮은 직류 전압에서 구동됨과 아울러, 빠른 응답속도를 가지고, 고휘도를 얻을 수 있으며 R, G, B의 다양한 색을 발광시킬 수 있어 차세대 평판 디스플레이소자에 적합하다.

이러한 유기EL표시장치를 구동하는 방식은 수동 매트릭스형(passive matrix type)과 능동 매트릭스형(active matrix type)으로 나눌 수 있다.

수동 매트릭스형 유기EL표시장치는 그 구성이 단순하여 제조방법 또한 단순 하나 높은 소비전력과 표시소자의 대면적화에 어려움이 있으며, 배선의 수가 증가하면 할 수록 개구율이 저하되는 단점이 있다.

반면 능동 매트릭스형 유기EL표시장치는 높은 발광효율과 고화질을 제공할 수 있는 장점이 있다.

도 1은 종래 능동형 유기EL표시장치의 하나의 화소(P)를 개략적으로 나타내는 회로도이다.

능동형 유기EL표시장치는 게이트라인(GL)과 데이터라인(DL)의 교차로 정의된 영역에 각각 마련되는 화소(P)들이 매트릭스 형태로 배열된 구조를 가진다. 각각의 화소(P)들은 게이트라인(GL)에 게이트펄스가 공급될 때 데이터라인(DL)으로부터의 데이터신호를 공급받아 그 데이터신호에 상응하는 빛을 발생하게 된다.

이를 위하여, 화소(P)들 각각은 기저 전압원(GND)에 음극이 접속된 유기EL셀(EL)과, 게이트라인(GL) 및 데이터 라인(DL)과 공급 전압원(VDD)에 접속되고 유기EL셀(EL)의 양극에 접속되어 그 유기EL셀(EL)을 구동하기 위한 셀 구동부(60)를 구비한다. 셀구동부(60)는 스위칭용 박막트랜지스터(T1), 구동용 박막트랜지스 터(T2) 및 캐패시터(C)를 구비한다.

스위칭용 박막 트랜지스터(T1)는 게이트 라인(GL)에 스캔 펄스가 공급되면 턴-온되어 데이터 라인(DL)에 공급된 데이터 신호를 제1 노드(N1)에 공급한다. 제1 노드(N1)에 공급된 데이터 신호는 캐패시터(C)에 충전됨과 아울러 구동용 박막 트랜지스터(T2)의 게이트 단자로 공급된다. 구동용 박막 트랜지스터(T2)는 게이트 단자로 공급되는 데이터 신호에 응답하여 공급 전압원(VDD)으로부터 유기EL셀(EL)로 공급되는 전류량(I)을 제어함으로써 유기EL셀(EL)의 발광량을 조절하게 된다. 그리고, 스위칭용 박막 트랜지스터(T1)가 턴-오프되더라도 캐패시터(C)에서 데이터 신호가 방전되므로 구동용 박막 트랜지스터(T2)는 다음 프레임의 데이터 신호가 공급될 때까지 공급 전압원(VDD)으로부터의 전류(I)를 유기EL셀(EL)에 공급하여 유기EL셀(EL)이 발광을 유지하게 한다.

한편, 도 1에 나타낸 화소들이 매트릭스 형태로 배열된 구조를 가지는 유기EL표시장치에서의 구동 TFT(T2)에는 폴리-실리콘(poly-si) 또는 아몰퍼스-실리콘(a-si) 반도체를 이용한다. 여기서, 아몰퍼스-실리콘(a-si) 반도체를 이용한 구동 TFT(T2)의 경우는 폴리-실리콘 반도체를 이용한 구동 TFT(T2)에 비하여 제조공정이 단순한 장점이 있는 데 반해, 전자 이동도(mobility)가 낮으며 안정성 및 신뢰성이 낮은 단점이 있다. 이에 따라, 폴리-실리콘 반도체를 이용한 구동 TFT(T2)가 널리 이용되고 있으나 폴리-실리콘 반도체를 이용한 구동 TFT(T2)는 아몰퍼스-실리콘 반도체를 이용한 구동 TFT(T2)에서 나타나지 않는 킨크 이펙트(kink effect) 등의 문제가 발생된다.

이하, 도 2a 및 도 2b를 참조하여 킨크 이펙트에 대하여 좀더 구체적으로 설명하면 다음과 같다.

먼저, 아몰퍼스-실리콘 반도체를 이용한 구동 TFT(T2)의 Vds, Ids, Vgs간의 관계는 2a에 도시된 바와 같이 나타낼 수 있게 된다. 여기서 Vds는 구동 TFT(T2)의 소스전극과 드레인 전극간의 전압을 나타내고, Ids는 구동 TFT(T2)의 소스전극과 드레인 전극을 흐르는 전류(또는 구동 TFT의 출력 전류)를 나타내며, Vgs는 게이트 전극과 소스전극 간의 전압을 나타낸다.

즉, 아몰퍼스-실리콘 반도체를 이용한 구동 TFT(T2)의 특성은 Vgs이 일정한 경우 Vds가 낮은 구간(이하 "제1 구간")에서는 Ids가 Vds와 비례하게 되고, Vds가 제1 구간 보다 큰 값을 가지는 가지는 구간(이하 "제2 구간")에서는 Ids가 Vds와 무관하게 일정한 안정된 값을 가지게 되고 단지 Vgs 값의 크기에 비례하여 증가됨을 알 수 있다. 따라서, 아몰퍼스-실리콘 반도체를 이용한 구동 TFT는 Ids의 안정성으로 인하여 구동 TFT의 구동특성이 안정되며 신뢰성이 양호한다.

이에 비하여, 폴리-실리콘 반도체를 이용한 구동 TFT의 구동특성은 도 2b와 같다. 즉, 제1 구간에서는 Ids는 Vds와 비례하게 되고, Vds가 제1 구간 보다 큰 값을 가지는 가지는 제2 구간에서는 Ids이 Vds와 무관하게 일정한 균일한 값을 가지다가 Vds 값이 소정 값 이상으로 증가하게 되면 다시 Ids가 균일하지 않고 증가하는 영역(A)이 나타나게 된다. 이를 강학상 킨크 이펙트(kink effect) 라고 한다. 이러한, 킨크 이펙트는 유기EL셀(EL)을 발광시키기 위한 유기EL셀(EL)의 구동전류를 감소시켜 유기EL계발광표시장치의 수명이 감소되는 문제가 발생된다.

이러한, 킨크 이펙트를 감소시키기 위한 방안으로써 도 3에 도시된 바와 같이 듀얼(dual) 게이트 구조의 폴리 실리콘형 TFT가 제안되었다.

도 3에 도시된 듀얼 게이트 TFT는 게이트 전극(58)의 중심을 관통하는 관통홀(80)을 형성함으로써 폴리-실리콘형 반도체 패턴(78)과 게이트 전극(58)이 2개의 영역에서 교차되는 구조를 가지게 된다. 특히, 게이트 전극(58)의 중심을 관통하는 관통홀(80)의 위치를 드레인 전극(74)과 인접하게 위치시킴으로써 소스 전극(72)과 드레인 전극(74) 사이에서 다른 크기의 채널(C1,C2)을 가지는 제1 및 제2 서브 TFT(ST1,ST2)를 구현할 수 있게 된다. 즉, 소스 전극(72)에 인접하게 위치하는 제1 서브 TFT(ST1)의 채널 길이(L1)를 드레인 전극(74)에 인접하게 위치하는 제2 서브 TFT(ST2)의 채널 길이(L2)보다 길게 형성한다. 이러한, 구조는 일반적인 폴리-실리콘 구동 TFT에 비하여 킨크 이펙트 저감 효과가 나타나지만 채널 길이를 조정함에 따라 구동 TFT 자체의 크기가 지나지게 커져서 고해상도용 모델에는 부적합한 단점이 있다.

이후, 상술한 채널 길이에 따른 문제를 극복하기 위하여 도 4에 도시된 바와 같이 채널의 폭(W)을 다르게 설계하는 방안이 제안되었다. 즉, 소스 전극(72)에 인접하게 위치하는 제1 서브 TFT(ST1)의 제1 채널 폭(W1)보다 드레인 전극(74)에 인접하게 위치하는 제2 서브 TFT(ST2)의 제2 채널 폭(W2)을 더 크게 형성한다. 그러나, 이와 같이 제2 채널 폭(W)을 더 크게 형성하는 구조는 킨크 이펙트 감소와 크기 감소의 장점은 있지만, 제2 채널 영역에서의 첨점(B)에서 전계가 집중됨으로써 첨점(B)에서의 열화가 급속이 진행되어 구동 TFT(T2) 전체의 수명이 저하되는 등 신뢰성이 저하되는 문제가 발생된다.

따라서, 본 발명의 목적은 유기발광셀 구동의 신뢰성을 향상시킬 수 있는 박막 트랜지스터 및 이를 이용한 유기 전계발광표시장치를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터는 기판 상에 형성된 반도체 패턴과; 상기 반도체 패턴을 덮도록 형성된 게이트 절연막과; 상기 게이트 절연막을 사이에 두고 상기 반도체 패턴과 부분적으로 중첩되는 게이트 전극과; 상기 게이트 전극을 관통하여 상기 게이트 절연막을 노출시키는 홀과; 상기 게이트 전극을 덮도록 형성된 층간 절연막과; 상기 층간 절연막과 상기 게이트 절연막을 각각 관통하여 상기 반도체 패턴과 접촉되는 소스전극 및 드레인 전극을 구비하고, 상기 반도체 패턴은 상기 소스 전극 및 드레인 전극 사이에서 적어도 2개의 채널을 형성하며 상기 소스 전극 및 드레인 전극 사이에서 적어도 2개의 채널을 형성하며 위치에 따라 폭이 다른 것을 특징으로 한다.

상기 홀은 상기 게이트 전극과 나란한 직사각형 형태인 것을 특징으로 한다.

상기 반도체 패턴은 상기 홀의 길이보다 작은 선폭을 가지며 상기 홀을 가로지르도록 형성되어 상기 게이트 전극과 적어도 2개의 영역에서 중첩되는 것을 특징으로 한다.

상기 반도체 패턴은 폴리-실리콘으로 이루어진 것을 특징으로 한다.

상기 반도체 패턴은 상기 소스전극과 인접하게 위치하는 제1 채널과; 상기 드레인 전극과 인접하게 위치하는 제2 채널을 포함하고, 상기 제2 채널의 폭은 상기 제1 채널의 폭보다 넓은 것을 특징으로 한다.

상기 제1 채널의 길이는 상기 제2 채널의 길이보다 상대적으로 긴 것을 특징으로 한다.

상기 반도체 패턴은 n-타입인 것을 특징으로 한다.

상기 n-타입의 반도체 패턴은 상기 드레인 전극에서 상기 소스전극으로 갈수록 폭이 좁아지는 것을 특징으로 한다.

상기 반도체 패턴은 p-타입인 것을 특징으로 한다.

상기 p-타입의 반도체 패턴은 상기 소스 전극에서 상기 드레인 전극으로 갈수록 폭이 좁아지는 것을 특징으로 한다.

본 발명에 따른 유기 전계발광표시장치는 기판 상에 위치하며 유기발광셀들이 매트릭스 형태로 배열된 구조를 가지는 유기전계발광어레부와; 상기 기판과 유기전계발광어레이부 사이에 위치하며 상기 유기발광셀을 구동하기 위한 구동 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이부를 구비하고,

상기 구동 박막 트랜지스터는 기판 상에 형성된 반도체 패턴과; 상기 반도체 패턴을 덮도록 형성된 게이트 절연막과; 상기 게이트 절연막을 사이에 두고 상기 반도체 패턴과 부분적으로 중첩되는 게이트 전극과; 상기 게이트 전극을 관통하여 상기 게이트 절연막을 노출시키는 홀과; 상기 게이트 전극을 덮도록 형성된 층간 절연막과; 상기 층간 절연막과 상기 게이트 절연막을 각각 관통하여 상기 반도체 패턴과 접촉되는 소스전극 및 드레인 전극을 구비하고, 상기 반도체 패턴은 상기 소스 전극 및 드레인 전극 사이에서 적어도 2개의 채널을 형성하며 상기 소스 전극 및 드레인 전극 사이에서 적어도 2개의 채널을 형성하며 위치에 따라 폭이 다른 것을 특징으로 한다.

상기 구동 박막 트랜지스터는 n-타입인 것을 특징으로 한다.

상기 n-타입 구동 박막 트랜지스터의 반도체 패턴은 상기 드레인 전극에서 상기 소스전극으로 갈수록 폭이 좁아지는 것을 특징으로 한다.

상기 구동 박막 트랜지스터는 p-타입인 것을 특징으로 한다.

상기 p-타입 구동 박막 트랜지스터의 반도체 패턴은 상기 소스 전극에서 상기 드레인 전극으로 갈수록 폭이 좁아지는 것을 특징으로 한다.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 도 5 내지 도 11b를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.

도 5는 도 1에 도시된 회로구성을 가지는 화소들이 매트릭스 형태로 배열된 능동형 유기 전계발광표시장치의 개략적인 구조를 나타내는 단면도이다.

이하, 본원발명의 핵심 기술적 특징으로 나타내는 구동 TFT(T2)에 대한 상세한 설명에 앞서 도 5를 참조하여 능동형 유기EL표시장치의 구성에 대하여 먼저 살펴 본 후, 구동 TFT(T2)에 관하여 상세히 설명한다.

도 5에 도시된 유기EL표시장치는 투명한 기판(102) 상에 형성된 박막트랜지스터 어레이부(115)와, 상기 박막트랜지스터 어레이부(115) 상에 위치하는 유기EL어레이부(120), 유기EL어레이부(120)를 외부환경으로부터 격리시키기 위한 글래스(glass) 캡(152)을 포함한다.

박막 트랜지스터 어레이부(115)는 도 1에서의 게이트 라인, 데이터 라인, 셀구동부(60) 등 유기EL셀(EL)을 구동하기 위한 구동 소자들로 구성된다.

유기EL어레이부(120)는 박막 트랜지스터 어레이부(115)의 구동용 박막 트랜지스터(T2)와 접속되는 유기EL셀(EL)들이 매트릭스 형태로 배열된다.

유기EL셀(EL)은 구동용 박막 트랜지스터(T2)와 접속된 제1 전극(또는 "애노드 전극" 이라 한다)(104), 각 픽셀(pixel)을 분리하기 위한 뱅크(또는 "절연막")(106), 유기 발광층(110) 및 제 2 전극(또는 "캐소드 전극" 이라 한다)(112)으로 구성된다. 이때, 유기 발광층(110)은 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층을 구비하고, 발광층은 의해 적(R), 녹(G), 청(B) 중 어느 하나의 색을 구현하게 된다.

유기EL어레이부(120)의 유기EL셀(EL)들은 수분 및 산소에 쉽게 열화되는 특성을 가지고 있다. 이러한 문제를 해결하기 위하여 봉지(Encapsulation) 공정이 실시됨으로써 유기EL어레이부(120)가 형성된 기판(102)과 글래스 캡(152)이 실런트(126)를 통해 합착된다. 글래스 캡(152)은 발광시 발생하는 열을 방출함과 아울러 외력이나 대기중의 산소 및 수분으로부터 유기EL어레이(120)를 보호하게 된다.

글래스 캡(152)에는 유기EL어레이부(120)와 마주보는 면에 홈(152a)이 마련 되고, 홈(152a) 내에는 흡습제(154)가 위치하게 된다. 흡습제(154)는 무기산화물 즉, 수분과 반응하여 수산기(OH)를 형성하는 산화칼슘(Cao) 및 산화바륨(BaO) 등의 물질로 이루어지며 테입(tape) 형태로 제작된 후 글래스 캡(152)의 중앙에 마련된 홈 내에 부착된다. 이러한, 흡습제(154)는 글래스 캡(152)에 의해 패키징된 유기EL어레이부(120)에서의 수분 및 산소를 흡수하는 역할을 한다.

도 1 및 5에서의 구조를 가지는 유기EL표시장치는 도 6에 도시된 바와 같이 유기EL셀(EL)의 제1 전극(104)과 제2 전극(112) 사이에 전압이 인가되면, 제2 전극(112)으로부터 발생된 전자는 전자 주입층(110a) 및 전자 수송층(110b)을 통해 발광층(110c) 쪽으로 이동된다. 또한, 제1 전극(104)으로부터 발생된 정공은 정공 주입층(110e) 및 정공 수송층(110d)을 통해 발광층(110c) 쪽으로 이동한다. 이에 따라, 발광층(110c)에서는 전자 수송층(110b)과 정공 수송층(110d)으로부터 공급되어진 전자와 정공이 충돌하여 재결합함으로써 빛이 발생하게 되고, 이 빛은 제1 전극(104)을 통해 외부로 방출되어 화상이 표시되게 된다.

도 7은 본 발명의 실시예에 따른 능동형 유기EL표시장치의 폴리 실리콘형 구동 TFT의 구조를 나타내는 평면도이고, 도 8은 도 7의 Ⅰ-Ⅰ'선을 절취하여 도시한 단면도이다.

먼저, 도 7 및 도 8에 도시된 TFT는 최외각 전자가 5개인 안티몬,비소,인등의 불순물이 첨가된 n-타입 구동 TFT로써 기판(102) 상에 전면 형성된 버퍼막(142), 버퍼막(142) 상에 형성되는 폴리 실리콘으로 이루어지는 폴리-실리콘형 반도체 패턴(178), 폴리-실리콘형 반도체 패턴(178) 상에 형성된 게이트 절연 막(144), 게이트 절연막(144) 위에 위치하며 폴리-실리콘형 반도체 패턴(178)과 부분적으로 중첩되며 자신을 관통하는 관통홀(180)을 가지는 게이트 전극(158), 게이트 전극(158)을 덮는 층간절연막(146), 폴리-실리콘형 반도체 패턴(178)과 접촉되는 소스전극(172) 및 드레인 전극(174)을 포함한다.

게이트전극(158)은 버퍼막(142) 상에 형성되는 폴리-실리콘형 반도체 패턴(178)의 채널영역(178c)과 게이트절연막(44)을 사이에 두고 중첩되게 형성된다.

게이트 전극(158)에 형성된 관통홀(180)은 게이트 전극(158)의 장방향으로 나란한 직사각 형태로 형성되며 게이트 절연막(144)을 사이에 두고 폴리-실리콘형 반도체 패턴(178)과 교차되도록 형성된다. 이에 따라, 게이트 전극(158)은 폴리-실리콘 반도체 패턴(178)과 2개의 영역에서 교차되는 구조를 가지게 된다.

소스전극(172)은 게이트전극(158)과 층간절연막(146)을 사이에 두고 절연되게 형성되며 소스접촉홀(180S)을 통해 n+이온 등이 주입된 폴리-실리콘형 반도체 패턴(178)의 소스영역(178S)과 접촉된다. 드레인전극(174)은 게이트전극(158)과 층간절연막(146)을 사이에 두고 절연되게 형성되며 드레인접촉홀(26D)을 통해 n+이온 등이 주입된 폴리-실리콘형 반도체 패턴(178)의 드레인영역(178D)과 접촉된다.

폴리-실리콘 반도체 패턴(178)은 소스 전극(110) 및 드레인 전극(112) 사이에 제1 및 제2 채널(C1,C2)을 가지게 된다. 이에 따라, 구동 TFT(T2)는 소스 전극(172)과 드레인 전극(174) 사이에서 제1 채널(C1)을 가지는 제1 서브 TFT(ST1)와 제2 채널(C2)을 가지는 제2 서브 TFT(ST2)가 서로 직렬로 연결된 구조를 가지게 된다. 이러한, 구동 TFT(T2)의 구조를 구현하게 하기 위하여, 폴리-실리콘 반도체 패턴(178)은 드레인 전극(174)과 소스 전극(172) 사이에서 드레(174)에서 소스 전극(172)으로 갈수록 폭이 좁아지도록 형성된다.

이에 따라, 본 발명에 따른 구동 TFT(T2)는 종래의 3 내지 4에서의 듀얼 게이트 구조를 유지하면서 첨점이 발생되지 않게 됨으로써 전계집중에 의한 소자 열화를 방지할 수 있게 된다. 즉, 종래 일반적인 구동 TFT(T2)에서의 킨크 이펙트 문제가 감소되고, 종래 도 3에서의 단점이었던 고해상도용 모델에 적용 곤란문제가 해결되며, 도 4에서의 첨점에의 전계집중에 의한 열화문제가 발생되지 않게 된다.

본원발명의 발명자는 상술한 바와 같이 폴리-실리콘 반도체 패턴(178)이 드레인 전극(174)과 소스 전극(172) 사이에서 드레인 전극(174)에서 소스 전극(172)으로 갈수록 폭이 좁아지도록 형성됨에 따른 작용 및 효과를 도 9 내지 도 11b에 도시된 실험을 통해 확인하였다.

도 9는 종래 도 4에서의 구동 TFT와 본원발명의 도 7 및 8에서의 구동 TFT 간의 이동도(mobility) 특성을 나타내는 실험 결과이다.

도 9에서의 type 2는 본 발명에서에서의 구동 TFT의 채널을 흐르는 전류의 이동도를 나타내고, type 1은 종래 도 4에서의 구동 TFT의 채널을 흐르는 전류의 이동도를 나타낸다. type 1 및 2 곡선에서의 사각형은 제2 채널 폭(W2)을 8㎛ 정도로 설계한 경우에서의 이동도의 크기를 나타내고, type 1 및 2 곡선에서의 원형은 제2 채널 폭(W2)을 12㎛ 정도로 설계한 경우에서의 이동도의 크기를 나타낸다. 이러한, 도 9에서의 실험 결과를 살펴보면, 종래 4에서의 이동도는 제2 채널 폭에서 제1 채널 폭을 나눈 값(W1/W2)이 1인 경우 즉, 제1 채널 폭(W1)과 제2 채널 폭(W2) 이 동일한 경우에서는 종래 도 4에서의 이동도와 본 발명에서의 이동도가 동일하고 그 이외에서는 본 발명에서의 구동 TFT의 전류 이동도가 더 빠른 것을 알 수 있다.

따라서, 드레인 전극(174)에서 소스 전극(172)으로 갈수록 폭이 좁아지도록 폴리-실리콘형 반도체 패턴을 형성하는 경우 이동도가 향상되는 것을 알 수 있다.

도 10a 및 도 10b는 종래 도 4에서의 구동 TFT의 출력 전류와 본원발명에서의 구동 TFT의 출력 전류(여기서, 출력 전류를 구동 TFT(T2)의 소스전극(172)과 드레인 전극(174)을 흐르는 전류(Ids)와 동일한다.)의 크기를 나타내었다.

도 10a 및 도 10b에서 알 수 있듯이 종래와 본원발명에서의 구동 TFT의 출력 전류(Ids)들 간의 차이가 거의 없으며 킨크 이펙트 현상 또한 나타나지 않음을 알 수 있다.

따라서, 본원발명에서 제안된 구조를 가지는 구동 TFT를 적용하여 유기발광셀을 구동시키더라도 유기발광셀의 구동에 전혀 문제가 없음을 알 수 있다.

도 11a은 종래 도 4의 구동 TFT와 본원발명에서의 구동 TFT를 통상의 구동 조건에 따라 구동시키는 경우에서의 구동 TFT의 Ids를 나타내는 실험 데이터이고, 도 11b는 종래 도 4의 구동 TFT와 본원발명에서의 구동 TFT에 강한 스트레스(stress)를 가한 후 정상적으로 구동을 시킨 경우에서의 구동 TFT의 출력 전류(Ids)를 나타내는 실험 데이터이다.

도 11a 및 11b에서의 곡선 D1은 Vds가 10V인 경우에서의 본 발명에서의 구동 TFT의 Ids를 나타내고, 곡선 D2는 Vds가 10V인 경우에서의 종래 도 4에서의 구동 TFT의 Ids를 나타내며, 곡선 D3은 Vds가 0.1V인 경우에서의 본 발명에서의 구동 TFT의 Ids를 나타내고, 곡선 D4는 Vds가 0.1V인 경우에서의 종래 도 4에서의 구동 TFT의 Ids를 나타낸다.

먼저, 도 11a를 참조하면, 정상적으로 본 발명에서의 구동 TFT와 종래 도 4에서의 구동 TFT를 구동시키는 경우 양자 간의 Ids의 변화는 크게 차이를 보이지 않는다.

그러나, Vgs 및 Vth(문턱전압)는 0.8V, Vds가 20V 정도로 설정시킨 후 약 100sec 정도의 조건으로 강한 스트레스(stress)를 가한 후, 다시 정상적으로 본 발명에서의 구동 TFT와 종래 도 4에서의 구동 TFT를 구동시키면 도 11b의 D3곡선이 D4에 비하여 상대적으로 작은 감소율을 가지는 것을 알 수 있다.

즉, 구동 TFT에 강한 스트레스를 가하면, 채널 영역에 첨점을 가지는 종래 도 4에서의 구동 TFT에 비하여 본원발명에서의 구동 TFT가 상대적으로 스트레스에 잘 견딘다는 것을 알 수 있다. 따라서, 본원발명에서의 구동 TFT는 채널 영역에 첨점이 형성되지 않는 구조를 가지게 됨으로써 종래 도 4에서의 구동 TFT에 비하여 스트레스에 의한 손상을 덜 받게 되어 소자의 열화의 진행이 상대적으로 완화된다.

그 결과, 본원발명에 따른 구동 TFT는 종래 일반적인 구동 TFT(T2)에서의 킨크 이펙트 문제가 감소되고, 종래 도 3에서의 단점이었던 고해상도용 모델에 적용 곤란문제가 해결되며, 도 4에서의 첨점에의 전계집중에 의한 열화문제가 발생되지 않게 된다. 이로써, 구동 TFT의 신뢰성이 향상되어 유기 전계발광표시장치의 수명이 향상되는 등 유기 전계발광표시장치의 신뢰성 또한 향상된다.

한편, 상술한 유기 전계발광표시장치에서는 n-타입 TFT를 예를 들어, 설명하 였지만, 이에 한정되지 않고 붕소,갈륨,인듐 등의 불순물이 첨가되는 P-타입(type) TFT에도 동일한 기술적 특징을 가질 수 있다. 다만, P-타입 구동 TFT는 n-타입 구동 TFT와 반대 극성에 의해 구동되므로 소스 전극에서 드레인 전극으로 갈수록 폭이 작아지도록 형성된 P-타입 폴리-실리콘형 반도체 패턴을 구비하게 된다. 이러한, 차이점을 제외하고는 P-타입의 구동 TFT 또한 n-타입 구동 TFT도 동일한 작용 및 효과가 나타난다.

더 나아가서, 본 발명에 따른 구동 TFT는 유기 전계발광표시장치 뿐만 아니라, 액정표시장치(LCD), 통상의 스위치 소자로서의 박막 트랜지스터 등 기타 어떠한 평판표시소자에도 이용될 수 있다.

상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 및 이를 이용한 유기 전계발광표시장치는 드레인 전극에서 소스전극으로 갈수록 폭이 작아지도록 형성된 n-타입의 폴리-실리콘형 반도체 패턴을 가지는 구동 TFT를 구비한다. 또는 소스 전극에서 드레인 전극으로 갈수록 폭이 작아지도록 형성된 p-타입의 폴리-실리콘형 반도체 패턴을 구비하는 구동 TFT를 구비한다.

이 구동 TFT는 킨크 이펙트 문제가 나타나지 않으며 고해상도용 모델에 용이하게 적용할 수 있으며 전계집중에 의한 열화문제 또한 나타나지 않게 된다. 그 결과, 유기 발광셀를 구동시키기 위한 구동 소자로서의 수명 및 신뢰성이 향상됨으로써 유기 전계발광표시장치의 수명 및 신뢰성 또한 향상된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해 져야만 할 것이다.

Claims

기판 상에 형성된 반도체 패턴과;

상기 반도체 패턴을 덮도록 형성된 게이트 절연막과;

상기 게이트 절연막을 사이에 두고 상기 반도체 패턴과 부분적으로 중첩되는 게이트 전극과;

상기 게이트 전극을 관통하여 상기 게이트 절연막을 노출시키는 홀과;

상기 게이트 전극을 덮도록 형성된 층간 절연막과;

상기 층간 절연막과 상기 게이트 절연막을 각각 관통하여 상기 반도체 패턴과 접촉되는 소스전극 및 드레인 전극을 구비하고,

상기 반도체 패턴은

상기 소스 전극 및 드레인 전극 사이에서 적어도 2개의 채널을 형성하며 위치에 따라 폭이 다른 것을 특징으로 하는 박막 트랜지스터.
제 1 항에 있어서,

상기 홀은 상기 게이트 전극과 나란한 직사각형 형태인 것을 특징으로 하는 박막 트랜지스터.
제 2 항에 있어서,

상기 반도체 패턴은 상기 홀의 길이보다 작은 선폭을 가지며 상기 홀을 가로 지르도록 형성되어 상기 게이트 전극과 적어도 2개의 영역에서 중첩되는 것을 특징으로 하는 박막 트랜지스터.
제 1 항에 있어서,

상기 반도체 패턴은 폴리-실리콘으로 이루어진 것을 특징으로 하는 박막 트랜지스터.
제 1 항에 있어서,

상기 반도체 패턴은

상기 소스전극과 인접하게 위치하는 제1 채널과;

상기 드레인 전극과 인접하게 위치하는 제2 채널을 포함하고,

상기 제2 채널의 폭은 상기 제1 채널의 폭보다 넓은 것을 특징으로 하는 박막 트랜지스터.
제 5 항에 있어서,

상기 제1 채널의 길이는 상기 제2 채널의 길이보다 상대적으로 긴 것을 특징으로 하는 박막 트랜지스터.
제 4 항에 있어서,

상기 반도체 패턴은 n-타입인 것을 특징으로 하는 박막 트랜지스터.
제 7 항에 있어서,

상기 n-타입의 반도체 패턴은

상기 드레인 전극에서 상기 소스전극으로 갈수록 폭이 좁아지는 것을 특징으로 하는 박막 트랜지스터.
제 4 항에 있어서,

상기 반도체 패턴은 p-타입인 것을 특징으로 하는 박막 트랜지스터.
제 9 항에 있어서,

상기 p-타입의 반도체 패턴은

상기 소스 전극에서 상기 드레인 전극으로 갈수록 폭이 좁아지는 것을 특징으로 하는 박막 트랜지스터.
기판 상에 위치하며 유기발광셀들이 매트릭스 형태로 배열된 구조를 가지는 유기전계발광어레부와;

상기 기판과 유기전계발광어레이부 사이에 위치하며 상기 유기발광셀을 구동하기 위한 구동 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이부를 구비하고,

상기 구동 박막 트랜지스터는

기판 상에 형성된 반도체 패턴과;

상기 반도체 패턴을 덮도록 형성된 게이트 절연막과;

상기 게이트 절연막을 사이에 두고 상기 반도체 패턴과 부분적으로 중첩되는 게이트 전극과;

상기 게이트 전극을 관통하여 상기 게이트 절연막을 노출시키는 홀과;

상기 게이트 전극을 덮도록 형성된 층간 절연막과;

상기 층간 절연막과 상기 게이트 절연막을 각각 관통하여 상기 반도체 패턴과 접촉되는 소스전극 및 드레인 전극을 구비하고,

상기 반도체 패턴은

상기 소스 전극 및 드레인 전극 사이에서 적어도 2개의 채널을 형성하며 위치에 따라 폭이 다른 것을 특징으로 하는 특징으로 하는 유기전계발광표시장치.
제 11 항에 있어서,

상기 홀은 상기 게이트 전극과 나란한 직사각형 형태인 것을 특징으로 하는 유기전계발광표시장치.
제 12 항에 있어서,

상기 반도체 패턴은 상기 홀의 길이보다 작은 선폭을 가지며 상기 홀을 가로지르도록 형성되어 상기 게이트 전극과 적어도 2개의 영역에서 중첩되는 것을 특징으로 하는 유기전계발광표시장치.
제 11 항에 있어서,

상기 반도체 패턴은 폴리-실리콘으로 이루어진 것을 특징으로 하는 유기전계발광표시장치.
제 14 항에 있어서,

상기 반도체 패턴은

상기 소스전극과 인접하게 위치하는 제1 채널과;

상기 드레인 전극과 인접하게 위치하는 제2 채널을 포함하고,

상기 제2 채널의 폭은 상기 제1 채널의 폭보다 넓은 것을 특징으로 하는 유기전계발광표시장치.
제 15 항에 있어서,

상기 제1 채널의 길이는 상기 제2 채널의 길이보다 상대적으로 긴 것을 특징으로 하는 유기전계발광표시장치.
제 11 항에 있어서,

상기 구동 박막 트랜지스터는 n-타입인 것을 특징으로 하는 유기전계발광표시장치.
제 17 항에 있어서,

상기 n-타입 구동 박막 트랜지스터의 반도체 패턴은

상기 드레인 전극에서 상기 소스전극으로 갈수록 폭이 좁아지는 것을 특징으로 하는 유기전계발광표시장치.
제 11 항에 있어서,

상기 구동 박막 트랜지스터는 p-타입인 것을 특징으로 하는 유기전계발광표시장치.
제 19 항에 있어서,

상기 p-타입 구동 박막 트랜지스터의 반도체 패턴은

상기 소스 전극에서 상기 드레인 전극으로 갈수록 폭이 좁아지는 것을 특징으로 하는 유기전계발광표시장치.