JPH09129864A

JPH09129864A - 半導体装置及びそれを用いた半導体回路、相関演算装置、信号処理システム

Info

Publication number: JPH09129864A
Application number: JP7281657A
Authority: JP
Inventors: Tetsunobu Kouchi; 哲伸光地; Mamoru Miyawaki; 守宮脇
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-10-30
Filing date: 1995-10-30
Publication date: 1997-05-16
Also published as: US6510193B1

Abstract

(57)【要約】【課題】電荷転送チャネルを用いて、回路規模の縮
小、演算速度の向上および消費電力の低減を図ることが
できる半導体装置、及びこれを用いた半導体回路、相関
演算装置、信号処理システムを提供することを課題とす
る。【解決手段】半導体装置において、信号電荷供給手段
から供給される電荷が一端から入力し、中間部に複数に
分岐した領域を有する電荷転送チャネルと、上記電荷転
送チャネルの領域の上記複数に分岐した領域上に絶縁膜
を介して設けられた複数のゲート電極と、上記ゲート電
極に入力信号を供給する入力信号供給手段と、同じく上
記電荷転送チャネル内で一定方向に電荷を転送させるよ
うに制御するために上記電荷転送チャネル上にゲート絶
縁膜を介して設けられた転送電極と、転送された電荷を
電圧に変換する変換手段と、上記変換手段からの出力信
号が入力されるセンスアンプ手段を設けたことを特徴と
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、並列信号処理を行
う半導体装置に関し、特に電荷供給部からの電荷の流れ
を制御して多入力信号を演算処理する半導体装置及びこ
れを用いた半導体回路、相関演算装置及び信号処理シス
テムに関するものである。

【０００２】

【従来の技術】従来、並列演算処理を行う半導体装置に
おいては、並列演算する信号数が増大するにつれて、回
路規模が級数的に増大し、製造コストが増加し、歩留ま
りが低下する。この回路規模の増大に伴って、配線等の
遅延増大や、回路内の演算数の増加により演算速度が低
下する。加えて、消費電力が著しく増加するといった問
題点があった。

【０００３】例えば、図２１に示す固体撮像装置の場
合、縦横軸に沿って撮像素子４１を配置して、エリアセ
ンサとしてのセンシング部６０からの時系列アナログ信
号をＡ／Ｄ変換器４０でデジタル信号に変換し、一旦フ
レームメモリ３９に格納する。これらの信号を演算回路
３８により処理し、演算出力回路５０から出力する。具
体的には異なる時刻のデータ間の相関演算により物体の
動き量（ΔＸ、ΔＹ）などを出力することができる。

【０００４】

【発明が解決しようとする課題】しかしながら、動画像
のリアルタイム処理を行おうとする場合は、上記演算処
理の処理数が極めて多く、よりリアルな画像を得るため
には回路規模が級数的に増大し、そのため処理スピード
が遅くなってしまうという問題点があった。例えば、動
画像の圧縮・伸長の方式として提案されているＭＰＥＧ
２方式を現実に処理できる装置は未だ開発中である。し
たがって、上述した並列演算処理の問題として、回路規
模の増大にともなう演算速度の低下、消費電力の増加と
いう問題点があった。また、そのために製造コストの増
加や製造歩留まりの低下という問題点もあった。

【０００５】さらに、上記演算処理回路に有用な多数決
演算回路について、日経エレクトロニクス「経済的な多
数決論理ＩＣがＣＭＯＳで実現した」１９７３.１１.
５.１３２Ｐ〜１４４Ｐに記載されている。しかし、こ
れはデジタル信号処理の一つとして多数決論理回路が開
示され、しかもＣＭＯＳによって形成されたもので、こ
の場合もＣＭＯＳによる素子数が増大し、また演算処理
の段数が増加するのでやはり回路規模の増大と消費電力
の増加に加え、演算速度の低下という同様な問題点を有
していた。

【０００６】本発明は、上記従来の問題点に鑑み、回路
規模の縮小、演算速度の向上および消費電力の低減を図
ることができる半導体装置、およびそれを用いた半導体
回路、相関演算装置、信号処理システムを提供すること
を目的とする。

【０００７】

【課題を解決するための手段】上記問題点を解決するた
めに、本発明は電荷に対して並列演算処理を行うもので
あり、信号電荷供給手段から供給される電荷が一端から
入力し、中間部に複数に分岐した領域を有する電荷転送
チャネルと、前記電荷転送領域の前記複数の分岐領域上
に絶縁膜を介して設けられた複数のゲート電極と、前記
ゲート電極に入力信号を供給する入力信号供給手段と、
同じく上記電荷転送チャネル内で一定方向に電荷を転送
させるように制御するために上記電荷転送チャネル上に
ゲート絶縁膜を介して設けられた転送電極群と、転送さ
れた電荷を電圧に変換する変換手段と、前記変換手段か
らの出力信号がセンスアンプの入力端子に入力されるこ
とを特徴とする。

【０００８】上記構成により、回路規模の縮小、演算速
度の向上、演算精度の向上、消費電力の低減といった効
果が得られるものである。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態につい
て、各実施例とともに図面を参照しつつ詳細に説明す
る。

【００１０】［第１の実施例］図１は本発明の第１の実
施例を表す模式説明図である。本実施例では一例とし
て、３入力の並列演算回路を例に説明する。

【００１１】同図において、１は負の電荷源そのものの
電荷供給部、２は電荷供給部１から供給された電荷を転
送する電荷転送チャネルである。このチャネル２は、図
２（Ａ）に示すように、チャネルの一端の電荷供給部２
０１とこの電荷供給部２０１に入力した電荷を分岐する
分岐領域２０２と、一旦分岐した電荷をまとめて転送す
る転送領域２０３と上記電荷を排出する電荷排出部２０
４とを有する。この分岐領域２０２において、例えば点
線枠で囲まれた部分に選択酸化膜（ＬＯＣＯＳ）を形成
して領域分離を行なうことができ、図２（Ｂ）の断面Ｂ
−Ｂ’、断面Ｃ−Ｃ’に示すように領域分離できるが、
これに限られるものではない。上記分岐領域２０２上に
は、図１に示すように、絶縁膜を介してゲート電極３が
形成されている。ゲート電極３は、入力に対応してそれ
ぞれほぼ同じゲート容量をもつ三つの入力電極IN1,IN2,
IN3と、リセットパルス（RESET)が入力される上記入力
に対応したゲート電極３のゲート容量のおよそ半分のゲ
ート容量をもつ１つの電極とからなる。ゲート電極３と
電荷供給部１の間には同じく絶縁膜を介して入力ゲート
４が形成されている。５は同じく絶縁膜を介して電荷転
送チャネル上に形成された信号転送電極群、６は出力ゲ
ートである。７はフローティングディフュージョン部
（ＦＤ部：浮遊拡散部）、８は前記電荷排出部２０４に
隣接して設けられたドレイン領域、９は前記ＦＤ部７と
ドレイン領域８の間に設けられたリセットゲートであ
る。

【００１２】更に、図１に示すように、１０はセンスア
ンプ、１１はセンスアンプ１０内のインバータ、１２は
センスアンプ１０内の第二のインバータ、１３はインバ
ータ１１の入力端をリセットするための第二のリセット
スイッチ、１４はリセット電源、１５はセンスアンプ１
０の出力端子、１６はＦＤ部７とセンスアンプ１０の入
力端の間に直列に挿入されたキャパシタである。

【００１３】図３は、ゲート電極３のそれぞれの入力電
極IN1,IN2,IN3に入力される入力信号の処理回路の一例
である。図において、３０１はＮＯＲゲート、３０２は
インバータであり、ＭＯＳ形成と同一工程で形成するこ
ともできるし、又は別工程でも形成できる。同処理回路
により、入力信号in1〜in3は、リセットパルスがLOWLEV
ELの時、そのまま図１の回路のゲート電極３への入力信
号IN1〜IN3として印加される。リセットパルスがHIGH L
EVELの時IN1〜IN2にはLOW LEVELが、IN3にはHIGH LEVEL
がゲート電極３へ印加される。

【００１４】図４は本実施例の回路の動作タイミング説
明図である。また、図５（Ａ）は図１のＡ-Ａ’断面図
である。即ち、簡単にこの作用を説明すれば、負の電荷
源である電荷供給部１から不図示の電荷転送チャネル２
に電荷が供給され、入力ゲート４にパルスＩＧが供給さ
れて電荷が転送され、図３に示す処理回路からの入力信
号がゲート電極３のＩＮに供給されてその入力レベルに
応じた電荷が転送電極５のパルスφ１〜３に従って順次
転送され、出力ゲート６のＯＧレベルに従ってＦＤ部７
に転送され、センスアンプ１０へ出力される。そのと
き、リセットゲート９のレベルに応じてＦＤ部７の蓄積
電荷をリセットする。また、図５（Ｂ）は図５（Ａ）に
対応する基板内電位の変化および電荷転送の様子を示し
ている。

【００１５】これらの図１乃至図５を用いて本実施例の
動作を説明する。以下、Ｎチャネルデバイス（信号電荷
が電子）の場合を想定するが、Ｐチャネルデバイス（信
号電荷が正孔）の場合も同様である。

【００１６】図１において、まずドレイン領域８に正の
電源ＶDDが供給され、電荷源１から電荷が電荷転送チャ
ネル２に供給されている。その状態で、入力ゲート４を
パルスＩＧのHIGH LEVELによりＯＮすると、信号電荷が
ゲート電極３下に供給される（タイミングｔA）。

【００１７】この時、パルスRESETがHIGH LEVELである
とき、先に説明したように入力信号IN3、およびパルスR
ESETが印加されたゲート電極３下のみに空乏層が形成さ
れ、電荷が蓄積される。ここでパルスRESETが印加され
たゲート電極３のゲート容量を仮にＣとすると、Ｃは入
力に対応したゲート電極３のゲート容量のおよそ半分の
ゲート容量なので、入力信号IN3およびパルスRESETが印
加されたゲート電極３下に蓄積された電荷はあわせてお
よそ３ＣＶ（Ｖは空乏層に印加された電圧）となる。つ
ぎにパルスRESETがLOW LEVELであるとき、入力信号IN1
〜IN3のうちHIGHLEVELが印加されたゲート電極３下にの
みに空乏層が形成され電荷が蓄積される。３入力のうち
HIGH LEVELであるものの数をＮとすると、ゲート電極３
下に蓄積された電荷はあわせておよそ２ＮＣＶとなる。

【００１８】同じタイミングでパルスφ２で駆動される
転送電極５下に蓄積されていた電荷がパルスφ３で駆動
される転送電極５下に転送され、又ＦＤ部７に蓄積して
いた電荷はリセットゲート９を通してリセットされる
（タイミングｔB）。

【００１９】次のタイミングで、ゲート電極３下にそれ
ぞれ蓄積された電荷はパルスφ１で駆動される転送電極
５下に転送され、ひとつの電荷パケットとなる。ほぼ同
じタイミングでパルスφ３で駆動される転送電極５下に
蓄積された電荷は出力ゲート６下に転送される（タイミ
ングｔC）。

【００２０】パルスφ１で駆動される転送電極５下に転
送された電荷は次のタイミングでパルスφ２で駆動され
る転送電極５下、パルスφ３で駆動される転送電極５下
へと転送されていく。出力ゲート６下の電荷はＦＤ部７
に転送される（タイミングｔD）。

【００２１】このように、入力信号に対応してゲート電
極３下に蓄積された電荷は転送電極部５でひとつの電荷
パケットにまとめられ、ＦＤ部７まで転送される。リセ
ット時に対応する３ＣＶの電荷と信号入力時に対応する
２ＮＣＶの電荷は交互に供給される。

【００２２】図４に示したように、ＦＤ部７にリセット
時に対応する電荷３ＣＶが転送されるタイミングで、リ
セットパルスφRESによりリセットスイッチ１３を導通
させてセンスアンプ１０内のインバータ１１の入力端を
リセットする。この時リセット電圧はインバータの出力
が反転する論理反転電圧近傍の値が選ばれる。リセット
パルスφRESをＯＦＦするとインバータ１１の入力端は
リセット電位に保持される。次にＦＤ部７に信号入力時
に対応する電荷２ＮＣＶが転送されるとインバータ１１
の入力端の電位が変化する。

【００２３】例えば、ＦＤ部７に寄生する容量をＣFDと
するとインバータ１１の入力端の電位変化は（２ＮＣＶ−３ＣＶ）／ＣFD ……（１）となる。

【００２４】インバータ１１の入力端電圧が論理反転電
圧近傍から変化するとインバータ１１の出力端電圧はそ
れに応じて反転する。結局、３入力中２つ以上がHIGH L
EVEL（Ｎ≧２）であれば、インバータ１１の入力端は論
理反転電圧より高電位にシフトしてセンスアンプ１０の
出力端１５にHIGH LEVELが、負であれば低電位にシフト
してLOW LEVELが出力される。

【００２５】以上の動作により、本実施例の回路は並列
に入力された多入力信号のうちHIGHLEVELの数が過半数
の場合、HIGH LEVELを出力するよう構成したものであ
る。

【００２６】本実施例では３入力の回路を例にとって説
明したがこれに限るものではなく、さらに多入力に拡張
できることはいうまでもない。むしろ、並列入力数が多
い複雑な演算になるほど従来の並列演算回路に比べ優位
性が増すものである。

【００２７】本実施例の回路は上記の多数決判定に限る
ものではまったく無く、入力される信号の振幅および信
号が入力されるゲート電極３のゲート容量の大きさによ
り個々の信号に行いたい処理に応じて所望の重み付けを
して一括でセンスアンプで並列演算処理することができ
る。

【００２８】また、本実施例では３相クロックφ１〜φ
３をもちいた電荷転送を例にとって説明したが勿論これ
に限るものではなく、単相クロック、２相クロック、４
相クロック等の電荷転送方式を用いても同様の効果が得
られることはいうまでもない。

【００２９】その結果として高速、高精度な並列演算を
低消費電力で行えるものである。また入力数の増大に対
して回路規模は高々それに比例して増加する程度であり
従来の並列演算回路に対し大幅な回路規模の縮小と併せ
て製造歩留まりの向上がはかれるものである。加えて回
路規模の縮小、演算速度の向上に伴いさらに消費電力を
低減することは言うまでもない。

【００３０】［第２の実施例］図６は第２の実施例にお
ける、ゲート電極３のそれぞれに入力される入力信号の
処理回路の一例である。図において、６０１はＥＸＯＲ
ゲートであり、本処理回路の形成においても図１の半導
体装置の形成と同一工程で形成する方法を用いてもよ
く、又は独立して形成してもよい。

【００３１】同処理回路により、リセットパルスがLOW
LEVELの時、入力信号in1〜in3はそのまま図１の回路の
ゲート電極３への入力信号IN1〜IN3として印加される。
リセットパルスがHIGH LEVELのときin1〜in3を反転した
信号が印加される。

【００３２】本実施例は、第１の実施例に比べ、同じ入
力に対してセンスアンプ１０のインバータ１１の入力端
での電位変化量を大きくとることができ、より高精度な
演算が可能となる。

【００３３】図６に示した３入力in1〜in3の場合を例に
とって説明すると、第１の実施例の場合と同様に考える
とリセットに対応する電荷は２(３−Ｎ)ＣＶであり、入
力信号に対応する電荷は２ＮＣＶとなる。おなじくＦＤ
部７に寄生する容量をＣFDとするとインバータ１１の入
力端の電位変化は（２ＮＣＶ−２(３−Ｎ)ＣＶ）／ＣFD ＝２（２ＮＣＶ−３ＣＶ）／ＣFD ……（２）と、第１の実施例の２倍になることがわかる。

【００３４】本第２の実施例により、第１の実施例より
さらに高精度な演算が可能となるものである。

【００３５】本実施例では３入力の例について説明した
が、勿論これに限るものではなく、さらに多入力の信号
処理に応用できることはいうまでもない。

【００３６】［第３の実施例］第３の実施例について、
図７に示す模式図を参照にしつつ説明する。本実施例
は、ＦＤ部７の出力にソースフォロワアンプを接続した
ものである。同図において、７０１はＭＯＳトランジス
タ、７０２は抵抗でソースフォロワアンプを構成してい
る。ソースフォロワアンプにより電流増幅を行った後に
センスアンプ１０に入力することで、ソースフォロワア
ンプの前後を分離することができ、センスアンプ１０で
発生するリセットスイッチ１３のリセットノイズ等がＦ
Ｄ部７の電位に影響するのを防ぐことができ、より高精
度な演算が可能となる。

【００３７】［第４の実施例］第４の実施例について、
図８に示す模式図を参照にしつつ説明する。本実施例は
電荷検出回路にフローティングゲートアンプ（ＦＧＡ）
を用いたものである。同図において、８０１は制御電
極、８０２はフローティング電極である。フローティン
グ電極８０２の電位は制御電極８０１に印加される制御
電圧によって制御される。転送電極５から供給された信
号電荷がフローティングゲート８０２下に蓄積される
と、この電荷により半導体基板の表面電位が変化し、さ
らにフローティングゲート８０２の電位が変化する。こ
のフローティングゲート８０２の電位変化をソースフォ
ロワアンプで受け、センスアンプ１０に入力することに
よって出力を得るものである。ＦＧＡ回路は前記第１の
実施例で説明したＦＤアンプ回路に比べ、信号電荷を非
破壊で出力を取り出せるという特徴がある。そのため、
例えば図９に示すように、複数のＦＧＡ回路を設けるこ
とで、複数の出力を取り出したりすることができ、これ
によって複雑な信号処理を高速で行えるものである。図
９によれば、制御電極８０１に印加される制御電圧によ
って、フローティングゲート８０２ＦＧ１，ＦＧ２下に
蓄積された信号電荷をそれぞれソースフォロワアンプで
受け、センスアンプ１０ａ，１０ｂに入力し、センスア
ンプ１０ｂでは制御端子９０１を設けて、センスアンプ
１０ａとは別個の論理演算を行うことができる。

【００３８】また、電荷検出回路は上記ＦＤアンプ回
路、ＦＧＡ回路に限るものではなく、例えば、「A High
Sensitivity Output Amplifier For CCD Image Senso
r」ＩＥＤＭ８７で提案されているような方式を用い
てもよい。

【００３９】［第５の実施例］第５の実施例について、
図１０に示す模式図を参照しつつ説明する。本実施例は
センスアンプとして差動型センスアンプを用いた例であ
る。図において、９０１は差動型センスアンプ、１５は
出力端子である。１００３Ａ、及び１００３Ｂはセンス
アンプの入力端子である。図１１に差動型センスアンプ
９０１の一例を示す。同図において、１００３Ａ，Ｂは
先に説明したセンスアンプの入力端子、１００１はスイ
ッチ、１００２はリセットスイッチである。図１２は本
実施例でのゲート電極３のそれぞれに入力される入力信
号の処理回路の一例である。

【００４０】本実施例の回路では、差動型センスアンプ
９０１の入力１００３ＡにIN1〜IN3に対応する信号が、
入力１００３ＢにIN1〜IN3の反転信号に対応する信号が
入力される。よって、三つの入力in1〜in3のうちHIGH L
EVELの数が過半数のとき、差動型センスアンプ９０１の
入力１００３Ａは入力１００３Ｂより高い電位にもちあ
げられ、それによりラッチが動作してHIGH LEVELが出力
される。

【００４１】本実施例の差動センスアンプ回路はラッチ
構成をとっているため出力の電圧が必ず電源電圧まで上
昇（又は下降）するので、微小な入力の変化に対しても
正確な演算が可能となるとともに、十分な論理振幅の出
力信号が得られるものである。

【００４２】［第６の実施例］第６の実施例について、
図１３に示す模式図を参照にしつつ説明する。本発明よ
りなる並列演算回路を複数接続することにより、より高
度な並列演算を実現したものである。

【００４３】同図において、１２０１Ａ〜Ｃは図１に一
例を示したように、それぞれ多入力端子を有し、電荷転
送チャネル２、ゲート電極３、センスアンプ１０等から
構成された第１乃至第４の実施例にて説明した並列演算
ブロックである。１２０２は入力端子、１２０３はセン
スアンプ１０からの出力端子であり、図１の出力端子１
５に相当する。並列演算回路ブロック１２０１Ａ、１２
０１Ｃの出力端子１２０３は並列演算回路ブロック１２
０１Ｂに接続しており、出力端子１２０３から出力され
た出力信号は、並列演算回路ブロック１２０１Ｂのそれ
ぞれ一つの入力信号となり、他の入力端子にも同様な並
列演算回路ブロックの出力が接続されている。このよう
に、上述の各実施例によりなる並列演算回路ブロックを
複数個直列にもしくは並列に、もしくは両方組み合わせ
て接続することにより高度な並列演算処理を実現するこ
とができる。例えば、図１３において、各並列演算回路
ブロックが多数決判定の機能を有するものとすれば、出
力OUT1には並列演算回路ブロック１２０１Ｃの複数入力
中過半数がHigh Levelの場合にHigh Levelが出力され、
出力OUT2には並列演算回路ブロック１２０１Ａの複数入
力中過半数がHigh Levelの場合にHigh Levelが出力さ
れ、出力OUT3には、並列演算回路ブロック１２０１Ｂに
おいて、出力OUT1と出力OUT2とを含む多数の入力端子中
過半数がHigh Levelの場合にHigh Levelが出力される。

【００４４】本実施例では三つの並列演算回路ブロック
の接続を例にとって説明したが、もちろんこれに限るも
のではなく、所望の演算処理を実現するために自由に組
み合わせられるものである。また、本発明よりなる並列
演算回路ブロックと従来の半導体論理回路ブロックを組
み合わせてもよいことはいうまでもない。

【００４５】また、本実施例では信号を順次伝搬してい
く場合の接続を例にとって説明したが、もちろんこれに
限るものではなく、後段の出力を前段の入力信号として
もよい。

【００４６】［第７の実施例］図１４に上述の第１乃至
第４の実施例による並列演算回路ブロックを相関演算回
路に応用した実施例の模式説明図を示す。同図におい
て、１３０１は先に説明した各実施例による並列演算回
路ブロック、１３０２は各入力信号と相関係数とが一致
するか否かを正負で出力する比較器、１３０３はインバ
ータである。

【００４７】並列演算ブロック１３０１Ａは入力ゲート
電極３の最小容量をＣとしたとき、７つの入力がそれぞ
れＣの容量を持つ入力ゲート電極３に接続する多数決演
算回路であり、７つの入力のうち、HIGH LEVEL の数が
過半数の４つ以上のときにHIGH LEVELを出力するもので
ある。

【００４８】おなじく、並列演算ブロック１３０１Ｂは
８つの入力端子を持ち、そのうち７つの入力はそれぞれ
Ｃの容量を持つ入力ゲート電極３に接続し、のこり一つ
の入力端子は４Ｃの容量を持つ入力ゲート電極３に接続
する多数決演算回路である。本ブロックは最大で１１Ｃ
のゲート電極容量下に電荷が蓄積されうるもので、その
うち６Ｃ以上の容量に信号電荷が蓄積され、電荷検出部
に転送された場合、第１り実施例で説明した動作により
HIGH LEVELが出力されるものである。

【００４９】同じく並列演算ブロック１３０１Ｃは９つ
の入力端子を持ち、そのうち７つの入力はそれぞれＣの
容量を持つ入力ゲート電極３に接続し、１つの入力は４
Ｃの容量を持つ入力ゲート電極３に接続し、残る１つの
入力は２Ｃの容量を持つ入力ゲート電極３に接続する多
数決演算回路である。本ブロックは最大で１３Ｃのゲー
ト電極容量下に電荷が蓄積されうるもので、そのうち７
Ｃ以上の容量下に信号電荷が蓄積された場合、HIGH LEV
ELが出力されるものである。

【００５０】同図において、信号はそれぞれまず比較器
１３０２に相関係数とともに入力される。比較器１３０
２はそれぞれの信号と相関係数が一致すればHIGH LEVEL
を、不一致であればLOW LEVELを出力する。比較器１３
０２の出力は多数決演算回路ブロック１３０１Ａ〜Ｃに
入力される。たとえば７入力の多数決演算回路ブロック
１３０１Ａに比較器３の出力が入力されるとHIGH LEVEL
の数が過半数の場合、つまり７入力中４入力以上がHIGH
LEVELであった場合、多数決演算回路ブロック１３０１
ＡからHIGH LEVELが出力される。その出力値を入力のHI
GH LEVELの数ごとに示すと図１５のＳ３のようになる。

【００５１】次にこの出力Ｓ３を、インバータ１３０３
で極性反転して多数決演算回路ブロック１３０１Ｂの重
みづけ入力端子４Ｃに印加する。先に述べたように、本
回路ブロック１３０１Ｂは１１Ｃのゲート電極容量下に
電荷を蓄積しうるものでありそのうち過半数の容量に電
荷が蓄積されているか否かを判定する電荷多数決演算回
路である。例えば７入力中４入力以上がHIGH LEVELであ
った場合、先に述べたように重み付け入力端子にはLOW
LEVELが印加され、その端子が接続している４Ｃのゲー
ト容量下には電荷が蓄積されない。さらに重み付け入力
端子以外の入力端子に加えられる信号のうち７入力中６
入力以上がHIGH LEVELであった場合、トータルとして過
半数の容量に電荷が蓄積されているとの判定を下しHIGH
LEVELを出力する。７入力中４入力以上５入力以下の場
合は過半数に至らずLOW LEVELを出力する。一方、７入
力中３入力以下がHIGH LEVELであった場合には重み付け
入力端子にはHIGH LEVELが印加され、その端子が接続し
ている４Ｃのゲート容量下には電荷が蓄積される。７入
力中２入力以上３入力以下がHIGH LEVELであった場合は
４＋２または４＋３は６以上で過半数と判定されHIGH L
EVELが出力、１入力以下がHIGH LEVELであった場合、４
＋０または４＋１は６以下でLOW LEVELが出力される。
多数決演算回路ブロック１３０１Ｂの出力値を入力のHI
GH LEVELの数ごとに示すと図１５のＳ２のようになる。

【００５２】多数決演算回路ブロック１３０１Ｃについ
ても４倍の容量値、２倍の容量値を有する二つの重み付
け端子に多数決演算回路１３０１Ａ、多数決演算回路１
３０１Ｂの出力の反転信号を印加して動作させることに
より、図１５のＳ１に示したような出力が得られる。

【００５３】本回路構成により、図１５に示したように
複数入力のうち信号と相関係数が一致している入力の数
を３桁の２進数に変換して出力することができる。

【００５４】本発明よりなる回路構成を用いることによ
り、従来に比べ回路規模を縮小してかつ高速な演算が可
能で、消費電力も少ない相関演算回路を実現することが
できた。

【００５５】［第８の実施例］本発明の第８の実施例を
図１６に示している。第８の実施例は、本発明の半導体
装置を従来回路技術と融合し、動き検出チップを実現し
たものである。同図において、３００１、３００２は各
々基準データ、参照データが格納されているメモリ部、
３００３は相関演算部、３００４はチップ全体を制御す
るコントロール部、３００５は相関結果の加算演算部、
３００６は加算演算部３００５の加算結果の最小値を格
納しているレジスタ部、３００７は比較器および最小値
のアドレス格納を行う部分、３００８は出力バッファお
よび出力結果格納部である。端子３００９には基準デー
タ列が入力され、一方、基準データ列と比較すべき参照
データ列が入力端子３０１０から入力される。

【００５６】メモリ部３００１、３００２は、ＳＲＡＭ
からなり通常のＣＭＯＳ回路で構成される。相関演算部
３００３に送られたデータは、本発明の相関器により構
成されるため、並列処理演算され、極めて高速化が達成
されるばかりでなく、少ない素子数で構成でき、またチ
ップサイズが小さくなり、低コスト化を実現することが
できるものである。相関演算結果は加算演算部３００５
で相関演算のスコア（評価）を行ない、上記相関演算以
前までの最大相関結果（加算値が最小となる）が格納さ
れているレジスタ部３００６との比較を出力バッファお
よび出力結果格納部３００８で行なう。仮に、今回の演
算結果が前回までの最小値よりもさらに小さい場合は、
その結果が新たにレジスタ部３００６に格納され、前回
までの結果が小さい場合は、その結果が維持される。

【００５７】このような動作を行なうことにより、最大
相関結果が常にレジスタ部３００６に格納され、すべて
のデータ列の演算終了後、その結果が端子３０１１より
出力される。コントロール部３００４、加算演算部３０
０５、レジスタ部３００６、および３００７、３００８
は、今回通常ＣＭＯＳ回路により構成したが、特に加算
演算部３００５などは上記第１乃至第５の実施例で説明
した回路構成を用いることにより、並列加算を実現で
き、高速処理を実現することができる。以上述べたよう
に、高速性、低コスト性のみならず、容量をベースに演
算を実行するため、消費電流が少なく、低パワー化が実
現でき、８mmＶＴＲカメラ等の携帯機器等にも好適であ
る。

【００５８】［第９の実施例］本発明の第９の実施例を
図１７に示している。第９の実施例は本発明の半導体装
置を光センサ（固体撮像素子）と融合し、画像データを
読み出す前に高速画像処理を行なうチップ（高速画像処
理装置）を示したものである。図１７（Ａ）は全体構成
を示した図、図１７（Ｂ）は画素部の構成を示した図、
図１７（Ｃ）は演算内容を示した図である。

【００５９】同図において、４００１は受光部、４００
３、４００５、４００７、４００９はラインメモリ部、
４００４、４００８は相関演算部、４０１０は演算出力
部、４０１１、４０１２は光信号出力端子と４００２、
４００６に示す出力バスラインとを接続する容量手段、
４０１３はバイポーラトランジスタ、４０１４はバイポ
ーラトランジスタのベース領域に接続された容量手段、
４０１５はスイッチトランジスタである。画像データセ
ンシング部４０２０に入射した画像データは、４０１３
のバイポーラトランジスタのベース領域で光電変換され
る。

【００６０】光電変換された光キャリアに応じた出力が
４０１３のバイポーラトランジスタのエミッタに読み出
され、容量手段４０１１、４０１２を介して出力バスラ
イン電位に応じて押し上げる。以上の動作により、縦方
向の画素の加算結果は４００７のメモリに読み出され、
一方、横方向の画素の加算結果は４００３のメモリに読
み出される。これは画素部４００１の容量４０１４を介
してバイポーラのベース電位を上昇させる領域のＸ方
向、Ｙ方向の加算結果が出力可能となる。

【００６１】たとえば、図１７（Ｃ）に示す如く、ｔ１
時刻に４０１６に示す如き画像が、ｔ２時刻に４０１７
に示す如き画像が入力されたとすると、それぞれＹ方向
に加算された出力結果は、４０１８、４０１９の如くな
り、このデータがそれぞれ図１７（Ａ）のメモリ４００
７、４００９に格納される。また、図１７（Ｃ）の４０
１８、４０１９からわかるように両者のデータは、画像
の動きに対応してシフトしており、相関演算部４００８
でそのシフト量を算出すれば、２次元平面での物体の動
きを非常に簡単な手法により検出できる。

【００６２】本発明の相関演算回路は、図１７の４００
４、４００８に設けることができ、素子数が従来回路よ
り少なく、特にセンサ画像ピッチに配置することができ
る。また、以上の構成は、センサのアナログ信号ベース
の演算であったが、メモリ部とバスラインとの間にＡＤ
変換回路を設けることにより、デジタル相関にも対応で
きることはいうまでもない。また、本発明のセンサとし
て、バイポーラ型を用いたが、ＭＯＳ型でも又増幅用ト
ランジスタを設けずフォトダイオードのみの構成でも有
効であることはいうまでもない。

【００６３】更に、本構成は、異なる時刻のデータ列間
の相関演算を行ったが、一方のメモリ部に認識したい複
数のパターンデータのＸ、Ｙ方向の射影結果を格納して
おけば、パターン認識も実現できる。

【００６４】以上説明したように、画素入力部と本発明
を融合することにより、（１）従来のセンサからシリアルに読み出した後処理す
るのではなく、並列にかつ一括読み出したデータを並列
処理するため、高速に動き検出、パターン認識処理が実
現できる。（２）センサ１チップで、周辺回路を増大させることな
く、画像処理が実現できるため、低コストで、以下の高
機能製品を実現できる。即ち、ＴＶ画面をユーザー方向
に向ける制御、エアコンの風向きをユーザー方向に向け
る制御、８mmＶＴＲカメラの追尾制御、更には、工場で
のラベル認識、人物自動認識受け付けロボット、車の車
間距離制御装置などの高機能製品に応用することができ
る。

【００６５】以上、画像入力部との融合について説明し
たが、画像データだけでなく、音声でも認識の処理に有
効であることはいうまでもない。

【００６６】［第１０の実施例］本発明の第１０の実施
例を図１８に示している。第１０の実施例は本発明の相
関演算回路部をスプレッドスペクトラム通信（ＳＳ通
信）の受信回路に応用したものである。同図において、
１４０１は受信アンテナ、１４０６は信号復調部、１４
０２は信号増幅部、１４０３は相関演算回路部、１４０
４はＡ／Ｄ変換回路部、１４０５は判定器である。

【００６７】ＳＳ通信では信号をＰＮ（Pseudorandom N
oise）コードと呼ばれる多ビットの符号に変換してその
ＰＮコードを送信する。受信側ではあらかじめ有してい
る同様のＰＮコードと、受信した信号とを比較し、最も
相関の高い状態を検出して送られてきた信号を復調して
いる。

【００６８】図１８において、アンテナ部１４０１で受
信された信号は、いったん復調部１４０６で一次復調さ
れた後に、ひとつは相関演算回路ブロック１４０３Ａ
に、もう一方は相関演算ブロック１４０３ＢにＡ／Ｄ変
換回路１４０４でデジタル信号に変換された後入力され
る。相関演算回路ブロック１４０３Ａに入力された信号
は、受信側であらかじめ保持しているＰＮコードと比較
され、二つの信号の相関度から、相関演算回路ブロック
１４０３Ａでは同期信号が形成される。相関演算ブロッ
ク１４０３Ｂでは、その同期信号で同期をとって、Ａ／
Ｄ変換回路１４０４の出力とＰＮコードとの相関度を検
出し、相関スコアを演算する。相関演算ブロック１４０
３Ｂから出力された相関スコアを元に、判定器１４０５
で信号が復調される。

【００６９】ＳＳ通信は信号を多ビットのコードに変換
して送信することから、秘話性が高い、ノイズに対して
強い、といった優れた特徴を有しているが、送信する情
報量が増大するため信号処理の負荷が膨大になるといっ
た問題点があったが、本発明よりなる相関演算回路ブロ
ックを用いることにより、簡単な回路構成で同様な処理
を高速にこなすことができる。本発明により、ＳＳ通信
技術を携帯情報機器の無線通信に応用できるようになる
ものである。

【００７０】［第１１の実施例］本発明の第１１の実施
例を図１９に示している。本実施例は個々のゲート電極
３下に蓄積された電荷を一度に合成するのではなく、段
階ごとに合成していくものである。構成的には、ゲート
電極３下の絶縁酸化膜の長さが入力IN1,IN2とIN3,IN4と
の間で他部の絶縁酸化膜の長さより長く形成されてい
る。

【００７１】同図に示したように、入力信号IN1〜IN4で
駆動されるゲート電極３下に蓄積された信号電荷はパル
スφ１によりパルスφ１で駆動される転送ゲート電極下
に転送され、そこでIN1とIN2、およびIN3とIN4で駆動さ
れるゲート電極３下に蓄積された信号電荷がそれぞれ合
成される。次にその電荷はパルスφ２によりパルスφ２
で駆動される転送ゲート電極下に転送され、そこで一つ
の電荷に合成され検出部へと転送されていく。本実施例
の構成をとることにより、電荷の転送残りを少なくする
ことができ、さらに高精度な演算が可能となるものであ
る。

【００７２】［第１２の実施例］本発明の第１２の実施
例を図２０に示している。本実施例は個々のゲート電極
３下に蓄積された電荷を合成するのに抵抗性の転送ゲー
トを用いるものである。図２０において、１９０１は本
実施例の抵抗性の転送ゲートである。転送ゲート１９０
１はその一端ＲＧから（図２０では上部から）パルスが
印加され、転送ゲート１９０１自体が持つＣＲ時定数に
よりパルスは徐々に反対側へ（図２０では下部へ）と伝
搬していく。各ゲート電極３下に蓄積された電荷は、そ
れぞれが面している転送ゲート１９０１下の領域にパル
スが伝搬するのに同期して転送される。転送された電荷
はパルスの伝搬にともなって転送ゲート１９０１下を反
対側へ（図２０では下部へ）と転送されていく。その後
第１の実施例と同様に、出力ゲートを介してＦＤ部７に
蓄積された電荷をセンスアンプ１０に出力する。その
際、ソースホロワアンプを介してもよい。このように抵
抗性の転送ゲート１９０１を用いることにより複雑なパ
ルス例えば第１の実施例によるパルスφ１〜φ３を用い
ることなく電荷を合成・転送することができる。

【００７３】以上、本発明による種々の実施例を示した
が、本発明はこれらに限られるものではなく、本発明に
よる技術的思想を含む限りにおいて、多種の態様に用い
ることができる。

【００７４】

【発明の効果】以上説明したように、本発明によれば、
信号電荷供給手段から供給される電荷を一端から入力
し、中間部に複数に分岐した領域を有する電荷転送チャ
ネルと、前記電荷転送領域の前記複数の分岐領域上に絶
縁膜を介して設けられた複数のゲート電極と、前記ゲー
ト電極に入力信号を供給する入力信号供給手段と、同じ
く上記電荷転送チャネル内で一定方向に電荷を転送させ
るように制御するために上記電荷転送チャネル上にゲー
ト絶縁膜を介して設けられた転送電極と、転送された電
荷を電圧に変換する変換手段と、前記変換手段からの出
力信号が入力されるセンスアンプ手段を設けることによ
り並列演算処理を行う回路およびシステムを構成するこ
とにより、簡単な製造工程による構成で多数決判断等の
演算処理を可能とし、回路規模の縮小、演算速度の向
上、演算精度の向上、消費電力の低減といった効果が得
られるものである。

【図面の簡単な説明】

【図１】本発明による第１の実施例の模式説明図であ
る。

【図２】本発明による第１図の電荷転送チャネルを取り
出して示す平面パターン図である。

【図３】本発明による第１の実施例の信号入力部の模式
説明図である。

【図４】本発明による第１の実施例の動作タイミング図
である。

【図５】本発明による第１の実施例の動作説明図であ
る。

【図６】本発明による第２の実施例の信号入力部の模式
説明図である。

【図７】本発明による第３の実施例の模式説明図であ
る。

【図８】本発明による第４の実施例の一例を示す模式説
明図である。

【図９】本発明による第４の実施例の一例を示す模式説
明図である。

【図１０】本発明による第５の実施例の模式説明図であ
る。

【図１１】本発明による第５の実施例のセンスアンプの
模式説明図である。

【図１２】本発明による第５の実施例の信号入力部の模
式説明図である。

【図１３】本発明による第６の実施例の模式説明図であ
る。

【図１４】本発明による第７の実施例の模式説明図であ
る。

【図１５】本発明による第７の実施例の演算結果であ
る。

【図１６】本発明による第８の実施例の模式説明図であ
る。

【図１７】本発明による第９の実施例の模式説明図であ
る。

【図１８】本発明による第１０の実施例の模式説明図で
ある。

【図１９】本発明による第１１の実施例の模式説明図で
ある。

【図２０】本発明による第１２の実施例の模式説明図で
ある。

【図２１】従来の画像撮像装置の概念的模式説明図であ
る。

【符号の説明】

１電荷供給部２電荷転送チャネル３ゲート電極４入力ゲート５信号転送電極群６出力ゲート７フローティングディフュージョン（ＦＤ部）８ドレイン領域９リセットゲート１０センスアンプ１１インバータ１２第二のインバータ１３インバータ１４リセット電源１５出力端子１６キャパシタ２０２分岐領域２０３転送領域３０１ＮＯＲゲート６０１ＥＸＯＲゲート７０１ＭＯＳトランジスタ８０２フローティング電極

Claims

【特許請求の範囲】

【請求項１】電荷供給手段から供給される電荷が一端
から入力し、中間部に複数に分岐した領域を有する電荷
転送チャネルと、前記電荷転送チャネルの領域の前記複
数に分岐した領域上に絶縁膜を介して設けられた複数の
ゲート電極と、前記ゲート電極に入力信号を供給する入
力信号供給手段と、同じく前記電荷転送チャネル内で一
定方向に電荷を転送させるように制御するために前記電
荷転送チャネル上にゲート絶縁膜を介して設けられた転
送電極と、転送された電荷を電圧に変換する変換手段
と、前記変換手段からの出力信号が入力されるセンスア
ンプ手段を設けたことを特徴とする半導体装置。
【請求項２】請求項１に記載の半導体装置を複数個有
し、該複数個のうち第一の前記半導体装置の出力および
／又は該半導体装置出力の反転出力を第二の前記半導体
装置に入力することを特徴とする半導体回路。
【請求項３】請求項１に記載の半導体装置において、
前記入力信号供給手段に対応した前記ゲート電極のゲー
ト容量のうち、最小の容量をＣとしたとき、前記ゲート
電極のゲート容量の合計の容量値が前記最小の容量Ｃの
ほぼ奇数倍となっていることを特徴とする半導体装置。
【請求項４】請求項２に記載の半導体回路を使用して
相関演算することを特徴とする相関演算装置。
【請求項５】請求項４に記載の相関演算装置を含むこ
とを特徴とする信号処理システム。
【請求項６】請求項５に記載の信号処理システムにお
いて、画像信号を入力する画像信号入力装置を含むこと
を特徴とする信号処理システム。
【請求項７】電荷供給手段から電荷が供給され、複数
に分岐した領域を有する電荷転送チャネルと、前記複数
に分岐した領域上に絶縁膜を介して設けられた複数のゲ
ート電極と、前記ゲート電極に入力信号を供給する入力
信号供給手段と、前記電荷転送チャネル内で前記ゲート
電極に隣接して前記電荷を一定方向に転送させる転送電
極と、前記転送電極によって転送された電荷を電圧に変
換する変換手段とを備えたことを特徴とする半導体装
置。
【請求項８】請求項７に記載の半導体装置において、
更に、前記変換手段の出力信号を入力されるセンスアン
プ手段を備えたことを特徴とする半導体装置。
【請求項９】請求項７又は８に記載の半導体装置を複
数個有し、該複数個のうち第一の前記半導体装置の出力
および／又は該半導体装置出力の反転出力を第二の前記
半導体装置に入力することを特徴とする半導体回路。