JPH08125935A - 半導体装置、及びそれを用いた半導体回路、相関演算装置、ａ／ｄ変換器、ｄ／ａ変換器、信号処理システム - Google Patents

半導体装置、及びそれを用いた半導体回路、相関演算装置、ａ／ｄ変換器、ｄ／ａ変換器、信号処理システム

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JPH08125935A
JPH08125935A JP6265040A JP26504094A JPH08125935A JP H08125935 A JPH08125935 A JP H08125935A JP 6265040 A JP6265040 A JP 6265040A JP 26504094 A JP26504094 A JP 26504094A JP H08125935 A JPH08125935 A JP H08125935A
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Abstract

(57)【要約】 【目的】 回路規模の縮小、演算速度の向上及び消費電
力の低減を図ることが可能な半導体装置を提供する。 【構成】 多入力端子にスイッチ手段３を介して容量手
段２が接続され、該容量手段２の一方の端子が共通接続
されセンスアンプ５に入力される半導体装置において、
センスアンプ５の出力を多入力端子の少なくとも１つに
接続する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、並列信号処理を行なう
半導体装置、及びそれを用いた半導体回路、相関演算装
置、Ａ／Ｄ変換器、Ｄ／Ａ変換器、信号処理システムに
関するものである。
【０００２】
【従来の技術】従来、並列演算処理を行なう半導体装置
においては、並列演算する信号数が増大するにつれて、
回路規模が級数的に増大するため、製造コストが増加
し、歩留まりが低下するという問題点があった。また、
回路規模の増大に伴っての配線等の遅延増大や、回路内
の演算数の増加によって、演算速度が低下し、さらに消
費電力が著しく増加するといった問題点があった。
【０００３】例えば、図１２に示す固体撮像装置の場
合、縦横軸に沿って撮像素子４１を配置して、エリアセ
ンサとしてのセンシング部６０からの時系列アナログ信
号をＡ／Ｄ変換器４０でデジタル信号に変換し、一旦フ
レームメモリ３９に格納する。これらの信号を演算回路
３８により処理し、演算出力回路５０から出力する。具
体的には、異なる時刻のデータ間の相関演算により、物
体の動き量（ΔＸ，ΔＹ）などを出力することができ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、動画像
のリアルタイム処理を行なおうとする場合は、上記演算
処理の処理数が極めて多く、よりリアルな画像を得るた
めには、回路規模が級数的に増大し、そのため処理スピ
ードが遅くなってしまうという問題点があった。例え
ば、動画像の圧縮・伸張の方式として提案されているＭ
ＰＥＧ２方式を現実に処理できる装置は未だ開発中であ
る。従って、上述した並列演算処理の問題として、回路
規模の増大に伴う演算速度の低下、消費電力の増加とい
う問題点があった。また、そのために製造コストの増加
や製造歩留まりの低下という問題点もあった。
【０００５】さらに、上記演算処理回路に有用な多数決
論理回路について、日経エレクトロニクス「経済的な多
数決論理ＩＣがＣＭＯＳで実現した」１９７３．１１．
５．１３２Ｐ〜１４４Ｐに記載されている。しかし、こ
れは、デジタル信号処理の一つとして多数決論理回路が
開示され、しかもＣＭＯＳによって形成されたものでこ
の場合も、ＣＭＯＳによる素子数が増大し、また演算処
理の段数が増加するので、やはり回路規模の増大と消費
電力の増加に加え、演算速度の低下という同様な問題点
を有していた。
【０００６】本発明は、上記従来の問題点に鑑み、回路
規模の縮小、演算速度の向上及び消費電力の低減を図る
ことができる半導体装置、及びそれを用いた半導体回
路、相関演算装置、Ａ／Ｄ変換器、Ｄ／Ａ変換器、信号
処理システムを提供することを目的とする。
【０００７】
【課題を解決するための手段】本出願による第１の発明
は、多入力端子にスイッチ手段を介して容量が接続さ
れ、該各容量の一方の端子が共通接続されセンスアンプ
に入力される半導体装置において、前記センスアンプの
出力が前記多入力端子の少なくとも１つに接続されるよ
うに構成したことを特徴とする。上記構成により、回路
規模の縮小、演算速度の向上、消費電力の低減といった
効果が得られるものである。
【０００８】本出願による第２の発明は、前記センスア
ンプの出力がラッチ手段を介して前記多入力端子の少な
くとも１つに接続されていることを特徴とする。
【０００９】本出願による第３の発明は、第１の発明の
半導体装置を複数個有し、該複数個のうち第一の前記半
導体装置の出力及び／又は該半導体装置出力の反転出力
を第二の前記半導体装置に入力することを特徴とする。
【００１０】本出願による第４の発明は、前記多入力端
子に対応した容量手段のうち、最小の容量をＣとした
時、共通接続される容量手段の容量の合計の容量値が前
記最小の容量Ｃのほぼ奇数倍となっている事を特徴とす
る。
【００１１】本出願による第５の発明は、第１の発明の
半導体装置、または第３の発明の半導体回路を使用して
相関演算することを特徴とする。
【００１２】本出願による第６の発明は、第１の発明の
半導体装置を含むＡ／Ｄ変換器であって、前記半導体装
置にアナログ信号を入力し、前記アナログ信号に応じた
デジタル信号を出力することを特徴とする。
【００１３】本出願による第７の発明は、第１の発明の
半導体装置を含むＤ／Ａ変換器であって、前記半導体装
置にデジタル信号を入力し、前記デジタル信号に応じた
アナログ信号を出力することを特徴とする。
【００１４】本出願による第８の発明は、第５の発明の
相関演算装置又は第６の発明のＡ／Ｄ変換器または第７
の発明のＤ／Ａ変換器のいずれか一つを含むことを特徴
とする。
【００１５】本出願による第９の発明は、第８の発明の
信号処理システムにおいて、画像信号を入力する画像入
力装置を含むことを特徴とする。
【００１６】本出願による第１０の発明は、第８の発明
の信号処理システムにおいて、情報を記憶する記憶装置
を含むことを特徴とする。
【００１７】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。 ［第１の実施例］図１は本発明の半導体装置第１の実施
例を示した模式説明図である。同図において、１はリセ
ットスイッチ、２はキャパシタ、３は信号転送スイッ
チ、５はセンスアンプ、６はセンスアンプ５内のインバ
ータ、４はセンスアンプ５内の第２のインバータ、７は
インバータ６の入力端をリセットするための第２のリセ
ットスイッチ、８はリセット電源、１０は第２のリセッ
ト電源、１１は出力端子、９はキャパシタ２の共通接続
された一端につく寄生容量を模式的に表わしたものであ
るが、これに限るものではない。４０１は第２の転送ス
イッチであり、リセットパルスφＲＥＳにより他の入力
端子についても同時に動作するものである。１２はラッ
チ回路である。センスアンプ５の出力は切り替えスイッ
チ１３Ａを介して入力端子の１つに接続されている。
【００１８】図２はラッチ回路１２の一例を示した図で
あり、同図（Ａ）において、２０１は転送スイッチ、２
０２はインバータである。信号ＰＨにより転送スイッチ
２０１Ａが導通すると、ＤＡＴＡ信号がインバータ２０
２Ａの入力端に転送される。信号ＰＨにより転送スイッ
チ２０１Ａが非導通になると、同時にスイッチ２０１Ｂ
が導通し、次に転送スイッチ２０１Ａが導通するまでＤ
ＡＴＡ信号をラッチし続けるものである。インバータ２
０２Ｂからは正転の出力が、２０２Ａからは反転の出力
が得られる。
【００１９】図２（Ｂ）はラッチ回路１２の他の例を示
したものである。図中２０３はＰ型ＭＯＳトランジス
タ、２０４はＮ型ＭＯＳトランジスタである。この回路
も図２（Ａ）と同様に信号ＰＨによりＤＡＴＡ信号が転
送され、次に信号ＰＨが印加されるタイミングまでその
値をラッチするものである。図２（Ａ）、（Ｂ）はいず
れもインバータを用いて２値の信号をラッチするもので
あるが、これに限るものではなく、例えばアンプ回路の
入力にサンプルホールド回路を付加してアナログ信号を
ラッチする回路であってもよい。
【００２０】図３は本実施例の動作タイミングを示した
説明図である。同図を用いて本実施例の動作を説明す
る。まず、入力された信号がラッチ回路１２に保持され
る。この時、φＳＥＴによりスイッチ１３Ｂが導通し、
図１の最下段の入力端子にも信号が外部より入力され
る。次に、リセットパルスφＲＥＳによりキャパシタ２
の一端を信号の反転信号でリセットする。リセット電圧
はこれに限るものではなく他の電圧でも良い。また、複
数の電圧を使用してもよい。この時、ほぼ同時にセンス
アンプ５内のインバータ６の入力端をリセットスイッチ
７を導通させることによりリセットする。この場合、リ
セット電圧はインバータ６の出力が反転する論理反転電
圧近傍の値が選ばれる。リセットパルスφＲＥＳをオフ
すると、キャパシタ２の両端はそれぞれのリセット電位
に保持される。
【００２１】次に、転送パルスφＴにより転送スイッチ
３が導通すると、信号がラッチ回路１２からキャパシタ
２の一端に転送され、キャパシタの一端の電位は例えば
５Ｖ−ＶＸのリセット電圧からＶＸに変化する。ここ
で、１例としてキャパシタ２の容量をＣ、寄生容量の容
量値をＣｏとし、キャパシタ２がＮ個並列に接続されて
いる場合、キャパシタ２の共通接続された一端は１個の
入力に対して容量分割によりインバータ６のリセット電
位から、 ｜Ｃ×（２．５−ＶＸ）／（ＮＣ＋Ｃｏ）｜ …（１） だけ変化する。
【００２２】インバータ６の入力端電圧が論理反転電圧
近傍から変化すると、インバータ６の出力端電圧はそれ
に応じて反転する。Ｎ個の入力にそれぞれ信号が入力さ
れると、インバータ６の入力端には容量分割出力のＮ個
の和が入力される。結局、このＮ個の入力の和が正であ
れば、インバータ６の入力端は論理反転電圧より高電位
にシフトしてセンスアンプ５の出力端子１１にはハイレ
ベルが、負であれば低電位にシフトしてローレベルが出
力される。
【００２３】本実施例では、入力される信号の振幅及び
信号が入力されるキャパシタ２の大きさにより個々の信
号に行いたい処理に応じて所望の重み付けがなされ、そ
れらが１括でセンスアンプ５で並列演算されるものであ
る。次に、φＳＥＴ（ｂａｒ）パルスにより切り替えス
イッチ１３Ａを導通させると、先の演算結果が最下段の
入力端子に信号の１つとして入力される。以下、同様に
演算を行なうことにより、本発明よりなる並列演算回路
をブロックひとつで複雑な演算を行なうことができ、結
果として従来の並列演算回路に比べ大幅な回路規模の縮
小と併せて製造歩留まりの向上を図ることができる。ま
た、回路規模の縮小に伴い消費電力を低減できることは
言うまでもない。更に、実施例では、出力を自分自身の
入力に直接接続しているが、これに限るものではなく、
信号を反転したり、ゲインを加えたり、後述する回路ブ
ロックを経由して接続し所望の演算論理を構築してもよ
いことは言うまでもない。 ［第２の実施例］図４は本発明を相関演算回路に応用し
た実施例を示した模式説明図である。同図において、４
０１は並列演算回路ブロック、４０２は比較器、１２は
ラッチ回路である。図５に並列演算回路ブロック４０１
の回路図を示している。同図において、５０１、５０
２、５０３は第１、第２、第３の重み付け入力端子であ
る。各端子にはほかの入力端子経路に接続するキャパシ
タ２のおよそ１倍、２倍、３倍の容量値を持ったキャパ
シタが設けられている。本実施例の動作タイミング図を
図６に示す。並列演算回路ブロック４０１はパルスφＲ
ＥＳ２、φＴ２によって動作し、ラッチ回路１２はパル
スφＰＨによって動作する。
【００２４】図５を用いて基本動作を説明すると、まず
第１の実施例と同様に入力信号がラッチ回路１２Ａにラ
ッチされる。この時、パルスφＳＥＴにより重み付け端
子５０１、５０２にはローレベルに相当するＯＶが、５
０３にはハイレベルに相当する５Ｖが印加される。次
に、リセットパルスφＲＥＳによってキャパシタ２の両
端の電圧はそれぞれのリセット電圧にリセットされる。
次に、転送パルスφＴにより転送スイッチ３が導通する
と、信号がキャパシタ２の一端に転送され、キャパシタ
２の一端の電位は例えばローレベル、もしくはハイレベ
ルに変化する。また、キャパシタ２の共通接続された一
端は入力に対して容量分割によって変化する。インバー
タ６の入力端電圧が論理反転電圧から変化すると、イン
バータ６の出力端電圧はそれに応じて反転する。Ｎ個の
入力にそれぞれ信号が入力されるとインバータ６の入力
端には容量分割出力のＮ個の和が入力される。
【００２５】本実施例では、３倍の容量値を持つ重み付
け端子５０３と１倍および２倍の容量値を持つ重み付け
端子５０１、５０２に反対極性の信号が印加されるた
め、キャパシタ２の共通接続された１端での電圧変化量
が相互に打ち消される。重み付け入力端子以外の各入力
に設けられたキャパシタ２はほぼ同じ容量値を有してい
るので、結局Ｎ個の入力のうちハイレベルの信号数が過
半数であれば、インバータ６の入力端は論理反転電圧よ
り高電位にシフトしてセンスアンプ５の出力端子１１に
はハイレベルが、ローレベルの信号数が過半数であれば
ローレベルが出力される。
【００２６】以上の様に構成することで、図５の回路は
複数入力のうち過半数を占める論理値を出力する多数決
演算回路として機能する。図４は１例として７入力の相
関演算回路を示している。同図において、信号はそれぞ
れまず比較器４０２に相関係数とともに入力される。多
数決回路ブロック４０１は入力端子経路に接続するキャ
パシタ値を仮にＣとすると、１３個のＣが共通接続さ
れ、そのうち３つのＣ（図５の３Ｃ）に重み付け入力端
子からハイレベルの信号が印加され、別の３つのＣ（図
５のＣと２Ｃ）に重み付け入力端子からローレベルの信
号が印加され、他の７つの端子には比較器４０２からの
信号が印加される構成の１３入力多数決演算回路とみる
ことができる。よって、比較器４０２の出力が入力され
ると、ハイレベルの数が過半数の場合、つまり７入力中
４入力以上がハイレベルであった場合、トータルとして
１３入力中４＋３（３は重みづけ分）は７で過半数と判
定され、多数決演算回路ブロックからハイレベルが出力
される。
【００２７】１３入力の多数決演算回路ブロックの出力
値を入力のハイレベルの数ごとに示すと図７のＳ３のよ
うになる。次に、パルスφＬＡＴ１、φＬＡＴ２によっ
て出力信号はラッチ回路１２にラッチされる。例えば、
７入力中４入力以上がハイレベルであった場合、重み付
け入力端子５０１にはハイレベルが、５０２、５０３に
はローレベルが印加される。さらに、重み付け入力端子
以外の入力端子に加えられる信号のうち７入力中６入力
以上がハイレベルであった場合、トータルとして１３入
力多数決演算回路は過半数であるとの判定を下し、ハイ
レベルを出力する。７入力中４入力以上５入力以下の場
合は、過半数に至らずローレベルを出力する。同様に重
み付け端子に印加する信号を出力信号の極性およびスイ
ッチ４０３の切り替えによりかえることで、図７に示す
ような出力を得ることができる。以上の構成により、図
７に示したように複数入力のうち信号と相関係数が一致
している入力の数を３桁の２進数に変換して出力するこ
とが非常に小規模な回路でかつ低消費電力できるもので
ある。 ［第３の実施例］図８に本発明を３ビットのアナログ・
デジタル変換回路（以下、ＡＤ変換器という）に応用し
た実施例の模式説明図を示している。同図において、７
０１はアナログ信号入力端子、７０２はスイッチ、１２
はラッチ回路、７０３はアナログ信号入力端子に設けら
れているものの半分の容量値を持つキャパシタ、７０４
はアナログ信号入力端子に設けられているものの４分の
一の容量値を持つキャパシタである。５Ｖ電源を用いた
場合を例にとって動作を説明すると、まずセンスアンプ
５の入力を０Ｖにリセットする。このとき、信号入力端
子７０１は０Ｖである。次に、アナログ信号入力７０１
を０Ｖからアナログ信号電圧まで変化させると、アナロ
グ入力信号がおよそ２．５Ｖ以上になると演算回路ブロ
ック内のセンスアンプ入力電位が論理反転電圧（ここで
は２．５Ｖを仮定）を越えてハイレベル出力される。
【００２８】その結果を図９のＳ３に示す。演算結果は
出力されると同時にラッチ回路１２にラッチされる。次
にパルスφＳＥＴ１によりスイッチ７０２Ａを導通させ
る。そして、まずキャパシタ７０３の一端をパルスφＳ
ＥＴにより５Ｖにリセットする。この時、同時にパルス
φＳＥＴ３によりキャパシタ７０６の一端を５Ｖにリセ
ットする。この時、同時にパルスφＳＥＴ３によりキャ
パシタ７０６の一端を５Ｖにリセットする。次に、パル
スφＳＥＴをオフしてラッチ回路１２からの信号を入力
すると同時にパルスφＳＥＴ３によりキャパシタ７０６
の一端を０Ｖにセットすると、センスアンプ入力端での
電位変化はアナログ入力信号電圧をＶＡとすると次式の
ようになる。
【００２９】 〔Ｃ×ＶＡ−（Ｃ／２）×５−（Ｃ／４）×５〕／（Ｃ＋Ｃ／２＋Ｃ／４） …（２） この式から本タイミングでアナログ信号電圧ＶＡが３．
７５Ｖ以上の時ハイレベルを出力し、２．５Ｖ以上３．
７５未満の時ローレベルを出力することがわかる。その
結果を図９のＳ２に示している。続けて、φＳＥＴ２パ
ルス、φＳＥＴパルス、φＳＥＴ３パルスにより同様の
演算が行われる。その結果は図９のＳ１のようになる。
以上の構成により、図９に示したようにアナログ信号電
圧を３ビットのディジタル信号に変換して出力するＡＤ
変換器を極めて小規模な構成で、しかも演算速度も高速
で消費電力も低減して実現することができる。
【００３０】なお、実施例では、３ビットのＡＤ変換器
について説明したが、もちろんこれに限るものではな
く、さらに多ビットに容易に拡張できるものである。ま
た、実施例では、容量を用いたフラッシュ型ＡＤ変換器
の例について述べたが、本発明はこの方式に限るもので
はなく、例えば抵抗列に入力した信号と基準信号とをコ
ンパレータで比較し、その結果をエンコーダでエンコー
ドする事でＡＤ変換を行う方式のＡＤ変換器のエンコー
ダ回路部などに応用しても同様の効果が得られることは
言うまでもない。更に、実施例では、相関演算器、ＡＤ
変換器を例にとって説明してきたが、これに限るもので
はなく、デジタル・アナログ変換回路、加算回路など様
々な論理回路に応用しても同様の効果が得られることは
言うまでもない。特に、ＤＡ変換器を構成する場合、Ｌ
ＳＢデータが入力される容量をＣとした時、次の上位ビ
ットになるにつれ、２Ｃ、４Ｃ、８Ｃと倍々にしていけ
ば２進のデジタル−アナログ変換が実現できる。この場
合、共通接続された容量の端をソースフロアアンプで受
ける構成にすれば良い。
【００３１】また、以上説明したように、多入力端子に
おのおのに対応した容量手段の一方の端子を共通接続
し、センスアンプへ入力する回路ブロックでは、多入力
端子に接続した容量のうち最小の容量をＣとしたとき、
容量手段の合計容量はほぼＣの奇数倍となっている。
【００３２】相関器の場合において、制御入力端子を持
たない場合は、すべて最小値から構成されており、制御
端子を有する場合も、前の実施例で説明したように、制
御入力端子に接続する容量は２Ｃ、４Ｃと偶数であり、
奇数の入力端子との合計はＣのほぼ奇数倍となってい
る。このような構成により、所望の基準値からの大小の
区別を明確にでき、演算速度を向上できるという効果を
もたらす。
【００３３】以上は相関器についての説明であるが、２
進数のＤ／Ａ変換器の場合は、最小ビットＬＳＢ信号入
力容量をＣとすると、次のビットは２Ｃ、その次のビッ
トは４Ｃというように倍々となり、多入力端子の容量の
合計はＣのほぼ奇数倍となって高精度のＤ／Ａ変換器を
実現することができる。また、Ａ／Ｄ変換器について
も、アナログ信号レベルをフルレンジの１／２を越える
か、１／２未満かを明確に判断する分割数は１、さらに
１／４か、２／４か、３／４か、４／４かを判断する分
割数は３と奇数とすることにより、多入力端子に接続す
る容量の合計値はそれぞれ最小容量値のほぼ奇数倍に設
定することが可能となる。この構成により高精度の演算
ができるため、不要に大きな容量を設けることなく、低
消費電力、高速演算を実現することができる。 ［第４の実施例］本発明の第４実施例を図１０に示して
いる。第４実施例は、本発明の半導体装置を従来回路技
術と融合し、動き検出チップを実現したものである。同
図において、３００１、３００２はそれぞれ基準デー
タ、参照データが格納されているメモリ部、３００３は
相関演算部、３００４はチップ全体を制御するコントロ
ール部、３００５は相関結果の加算演算部、３００６は
３００５の加算結果の最小値を格納しているレジスタ
部、３００７は比較器及び最小値のアドレス格納を行な
う部分、３００８は出力バッファー及び出力結果格納部
である。端子３００９には基準データ列が入力され、一
方、基準データ列と比較すべき参照データ列が端子３０
１０から入力される。
【００３４】３００１、３００２のメモリ部は、ＳＲＡ
Ｍからなり、通常のＣＭＯＳ回路で構成される。３００
３の相関演算部に送られたデータは、本発明の相関器に
より構成されるため、並列処理であり、極めて高速化が
達成されるばかりでなく、少ない素子数で構成でき、ま
たチップサイズが小さくなり、低コスト化を実現できる
ものである。相関演算結果は３００５の加算演算部で相
関演算のスコア（評価）を行ない、上記相関演算以前ま
での最大相関結果（加算値が最小値となる）が格納され
ているレジスタ部３００６との比較を出力バッファー及
び出力結果格納部３００８で行なう。仮に、今回の演算
結果が、前日までの最小値よりもさらに小さい場合は、
その結果が新たにレジスタ部３００６に格納され、前回
までの結果が小さい場合は、その結果が維持される。
【００３５】このような動作を行なうことにより、最大
相関結果が常にレジスタ部３００６に格納され、すべて
のデータ列の演算終了後、その結果が端子３０１１より
出力される。コントロール部３００４、加算演算部３０
０５、レジスタ部３００６、及び３００７、３００８
は、今回通常ＣＭＯＳ回路により構成したが、特に加算
演算部３００５などは本発明の回路構成を用いることに
より、並列加算を実現でき、高速処理を実現することが
できる。以上述べたように、高速性、低コスト性のみな
らず、容量をベースに演算を実行するため、消費電流が
少なく、低パワー化が実現でき、８ｍｍＶＴＲカメラ等
の携帯機器等にも好適である。 ［第５の実施例］本発明の第５実施例を図１１に示して
いる。第５実施例は本発明の半導体装置を光センサ（固
体撮像素子）と融合し、画像データを読み出す前に高速
画像処理を行なうチップ（高速画像処理装置）を示した
ものである。図１１（ａ）は全体構成を示した図、図１
１（ｂ）は画素部構成を示した図、図１１（ｃ）は演算
内容を示した図である。
【００３６】同図において、４００１は受光部、４００
２、４００５、４００７、４００８はメモリ部、４００
４、４００８は相関演算部、４０１０は演算出力部、４
０１１、４０１２は光信号出力端子と４００２、４００
６に示す出力バスラインとを接続する容量手段、４０１
３はバイポーラトランジスタ、４０１４はバイポーラト
ランジスタのベース領域に接続された容量手段、４０１
５はスイッチトランジスタである。画像データセンシン
グ部４０２０に入射した画像データは、４０１３のバイ
ポーラトランジスタのベース領域で光電変換される。
【００３７】光電変換された光キャリアに応じた出力が
４０１３のバイポーラトランジスタのエミッタに読み出
され、容量手段４０１１、４０１２を介して出力バスラ
イン電位を信号に応じて押し上げる。以上の動作によ
り、縦方向の画素の加算結果は４００７のメモリに読み
出され、一方、横方向の画素の加算結果は４００３のメ
モリに読み出される。これは、画素部の容量４０１４を
介してバイポーラのベース電位を上昇させる領域をデコ
ーダ（図示せず）等により選択すれば、センシング部４
０２０の任意の領域のＸ方向、Ｙ方向の加算結果が出力
可能となる。
【００３８】例えば、図１１（Ｃ）に示す如く、ｔ１時
刻に４０１６に示す如き画像が、ｔ２時刻に４０１７に
示す如き画像が入力されたとすると、それぞれＹ方向に
加算した出力結果は、４０１８、４０１９に示す如くな
り、このデータがそれぞれ図１１（ａ）のメモリ４００
７、４００９に格納される。また、図１１（ｃ）の４０
１８、４０１９からわかるように両者のデータは、画像
の動きに対応してシフトしており、４００８の相関演算
部でそのシフト量を算出すれば、２次元平面での物体の
動きを非常に簡単な手法により検出できる。なお、セン
シング部４０２０からのデータの格納はラインメモリ４
００３、ラインメモリ４００５に容易に切り換えられ
る。
【００３９】本発明の相関演算回路は、図１１の４００
４、４００８に設けることができ、素子数が従来回路よ
り少なく、特にセンサ画素ピッチに配置することができ
る。また、以上の構成は、センサのアナログ信号ベース
の演算であったが、メモリ部と出力バスラインとの間に
本発明ＡＤ変換器を設けることにより、デジタル相関に
も対応できることは言うまでもない。又、本発明のセン
サとして、バイポーラ型を用いたが、ＭＯＳ型でも又増
幅用トランジスタを設けずフォトダイオードのみの構成
でも有効であることは言うまでもない。更に、本構成
は、異なる時刻のデータ列間の相関演算を行なったが、
一方のメモリ部に認識したい複数のパターンデータの
Ｘ、Ｙ射影結果を格納しておけば、パターン認識も実現
できる。
【００４０】以上説明したように、画素入力部と本発明
を融合することにより、 （１）従来のセンサからシリアルに読み出した後処理す
るのではなく、並列にかつ一括読み出したデータを並列
処理するため、高速に動き検出、パターン認識処理が実
現できる。 （２）センサ１チップで、周辺回路を増大させることな
く、画像処理が実現できるため、低コストで、以下の高
機能製品を実現できる。即ち、ＴＶ画面をユーザー方向
に向ける制御、エアコンの風向きをユーザー方向に向け
る制御、８ｍｍＴＶＲカメラの追尾制御、更には工場で
のラベル認識、人物自動認識受け付けロボット、車の車
間距離制御装置などの高機能製品に応用することができ
る。
【００４１】以上、画像入力部との融合について説明し
たが、画像データだけでなく、音成でも認識等の処理に
有効であることは言うまでもない。
【００４２】
【発明の効果】以上説明したように本発明は、多入力端
子にスイッチ手段を介して容量が接続され、該各容量の
一方の端子が共通接続されセンスアンプに入力され、該
センスアンプの出力が前記多入力端子の少なくとも１つ
に接続されるようにしたので、回路規模の縮小、演算速
度の向上、消費電力の低減といった効果を得ることがで
きる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示した回路図である。
【図２】第１実施例のラッチ回路を示した回路図であ
る。
【図３】第１実施例の動作タイミングを示した図であ
る。
【図４】本発明の第２実施例を示した回路図である。
【図５】第２実施例の並列演算回路ブロック４０１を示
した回路図である。
【図６】第２実施例の動作タイミングを示した図であ
る。
【図７】第２実施例の相関演算回路における入力と出力
の関係を示した図である。
【図８】本発明の第３実施例を示した回路図である。
【図９】第３実施例のＡ／Ｄ変換器におけるアナログ入
力信号とデジタル出力信号の関係を示した図である。
【図１０】本発明の第４実施例を示したブロック図であ
る。
【図１１】本発明の第５実施例を示した図である。
【図１２】従来の固体撮像装置を示した図である。
【符号の説明】
１ リセットスイッチ ２ キャパシタ ３ 信号転送スイッチ ４ 第２のインバータ ５ センスアンプ ６ インバータ ７ 第２のリセットスイッチ ８ リセット電源 １２ ラッチ回路 １３ 切り替スイッチ ４０１ 並列演算回路ブロック ４０２ 比較器 ５０１〜５０３ 重み付け入力端子 ７０１ アナログ入力端子 ７０２ スイッチ ７０３、７０４ キャパシタ ３００１、３００２ メモリ部 ３００３ 相関演算部 ３００４ コントロール部 ３００５ 加算演算部 ３００６ レジスタ部 ４００１ 受光部 ４００４、４００８ 相関演算部

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 多入力端子にスイッチ手段を介して容量
    手段が接続され、該容量手段の一方の端子が共通接続さ
    れセンスアンプに入力される半導体装置において、前記
    センスアンプの出力が該多入力端子の少なくとも１つに
    接続されることを特徴とする半導体装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、
    前記センスアンプの出力がラッチ手段を介して前記多入
    力端子の少なくとも１つに接続されていることを特徴と
    する半導体装置。
  3. 【請求項３】 請求項１に記載の半導体装置を複数個有
    し、該複数個のうち第一の前記半導体装置の出力及び／
    又は該半導体装置出力の反転出力を第二の前記半導体装
    置に入力することを特徴とする半導体回路。
  4. 【請求項４】 請求項１に記載の半導体装置において、
    前記多入力端子に対応した容量手段のうち、最小の容量
    をＣとした時、共通接続される容量手段の容量の合計の
    容量値が前記最小の容量Ｃのほぼ奇数倍となっている事
    を特徴とする半導体装置。
  5. 【請求項５】 請求項１に記載の半導体装置、または請
    求項３に記載の半導体回路を使用して相関演算すること
    を特徴とする相関演算装置。
  6. 【請求項６】 請求項１に記載の半導体装置を含むＡ／
    Ｄ変換器であって、前記半導体装置にアナログ信号を入
    力し、前記アナログ信号に応じたデジタル信号を出力す
    ることを特徴とするＡ／Ｄ変換器。
  7. 【請求項７】 請求項１に記載の半導体装置を含むＤ／
    Ａ変換器であって、前記半導体装置にデジタル信号を入
    力し、前記デジタル信号に応じたアナログ信号を出力す
    ることを特徴とするＤ／Ａ変換器。
  8. 【請求項８】 請求項５に記載の相関演算装置又は請求
    項６に記載のＡ／Ｄ変換器または請求項７に記載のＤ／
    Ａ変換器のいずれか一つを含むことを特徴とする信号処
    理システム。
  9. 【請求項９】 請求項８に記載の信号処理システムにお
    いて、画像信号を入力する画像入力装置を含むことを特
    徴とする信号処理システム。
  10. 【請求項１０】 請求項８に記載の信号処理システムに
    おいて、情報を記憶する記憶装置を含むことを特徴とす
    る信号処理システム。
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