JPH09130685A

JPH09130685A - 半導体装置及びそれを用いた半導体回路、相関演算装置、信号処理システム

Info

Publication number: JPH09130685A
Application number: JP7281656A
Authority: JP
Inventors: Tetsunobu Kouchi; 哲伸光地
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-10-30
Filing date: 1995-10-30
Publication date: 1997-05-16

Abstract

(57)【要約】【課題】多入力端子を備えた半導体装置において、ス
イッチングノイズを削減し、演算精度を向上し、且つ回
路規模の縮小、演算速度の向上及び消費電力の低減を図
ることを課題とする。【解決手段】半導体装置において、多入力端子に容量
手段が接続され該各容量手段の１方の端子が共通接続さ
れ、該共通接続された１端がアナログ増幅手段を介して
センスアンプに入力されることを特徴とする。また、多
入力端子に容量手段が接続され該各容量手段の一方の端
子が共通接続され、該共通接続された一端がアナログ増
幅手段、および第２の容量手段を介してセンスアンプに
入力されることを特徴とする。さらに、上記共通接続さ
れた一端が複数のセンスアンプの入力に接続されている
ことを特徴とする。多入力端子に対応した容量手段のう
ち最小の容量値をＣとしたとき共通接続される容量手段
の容量値の合計の容量値が前記最小の容量Ｃのほぼ奇数
倍になっていることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多入力端子と各入
力端子に接続されるキャパシタと該キャパシタの出力側
を共通接続してセンスアンプに入力する半導体装置及び
これを用いた半導体回路、演算処理回路、信号処理シス
テムに関する。

【０００２】

【従来の技術】従来、並列演算処理を行う半導体装置に
おいては、並列演算する信号数が増大するにつれて、回
路規模が級数的に増大し、製造コストが増加し、歩留ま
りが低下することとなる。また、回路規模の増大に伴っ
て、配線等の遅延増大や、回路内の演算数の増加によ
り、演算速度が低下してしまう。さらに、消費電力が著
しく増加するといった問題点があった。

【０００３】例えば、図１５に示す固体撮像装置の場
合、縦横軸に沿って撮像素子４１を配置してエリアセン
サとしてのセンシング部６０から、走査回路により画像
信号を読み出し、この時系列アナログ信号をＡ／Ｄ変換
器４０でデジタル信号に変換し一旦フレームメモリ３９
に格納する。このフレームメモリ３９から読み出される
多入力端子の信号を演算回路３８により演算処理し、演
算出力回路５０から出力する。具体的には異なる時刻の
データ間の相関演算により物体の動き量（ΔＸ、ΔＹ）
などを出力することができる。

【０００４】

【発明が解決しようとする課題】しかしながら、動画像
のリアルタイム処理を行おうとする場合は、上記演算処
理の処理数が極めて多く、よりリアルな画像を得るため
には回路規模が級数的に増大し、そのため処理スピード
が遅くなってしまうという問題点があった。例えば、動
画像の圧縮・伸長の方式として提案されているＭＰＥＧ
２方式を現実に処理できる装置は未だ開発中である。し
たがって、上述した並列演算処理の問題として、回路規
模の増大にともなう演算速度の低下、消費電力の増加と
いう問題点があった。また、そのために製造コストの増
加や製造歩留まりの低下という問題点もあった。

【０００５】さらに、上記演算処理回路に有用な多数決
演算回路について、日経エレクトロニクス「経済的な多
数決論理ＩＣがＣＭＯＳで実現した」１９７３.１１.
５.１３２Ｐ〜１４４Ｐに記載されている。しかし、こ
れはデジタル信号処理の１つとして多数決論理回路が開
示され、しかもＣＭＯＳによって形成されたものでこの
場合もＣＭＯＳによる素子数が増大し、また演算処理の
段数が増加するのでやはり回路規模の増大と消費電力の
増加に加え、演算速度の低下という同様な問題点を有し
ていた。

【０００６】本発明は、上記従来の問題点に鑑み、回路
規模の縮小、演算速度の向上及び消費電力の低減を図る
ことができる半導体装置、及びそれを用いた半導体回
路、相関演算装置、信号処理システムを提供することを
目的とする。

【０００７】

【課題を解決するための手段】本発明は、上記問題点を
解決するために、多入力端子に容量手段が接続され該各
容量手段の１方の端子が共通接続され、該共通接続され
た１端がアナログ増幅手段を介してセンスアンプに入力
されることを特徴とする半導体装置を提供するものであ
る。

【０００８】上記構成の半導体装置により、回路規模の
縮小、演算速度の向上、演算精度の向上といった効果が
得られるものである。

【０００９】また、本発明による半導体装置は、多入力
端子に容量手段が接続され該各容量手段の１方の端子が
共通接続され、該共通接続された１端がアナログ増幅手
段、および第２の容量手段を介してセンスアンプに入力
されることを特徴とする。

【００１０】この構成により、多入力信号の演算結果を
簡易な構成により得ることができ、こうして回路構成規
模の縮小と演算速度の高速化という効果を奏し得る。

【００１１】さらに、半導体装置において、前記共通接
続された１端が複数のセンスアンプの入力に接続されて
いることを特徴とする。また、半導体装置において、前
記多入力端子に対応した容量手段のうち最小の容量値を
Ｃとしたとき共通接続される容量手段の容量値の合計の
容量値が前記最小の容量Ｃのほぼ奇数倍になっているこ
とを特徴とする。さらに、上述の半導体装置を複数個有
し、該複数個のうち第１の前記半導体装置の出力および
／又は該第１の半導体装置の出力の反転出力を第２の前
記半導体装置に入力することを特徴とする。また、相関
演算装置において、半導体装置を使用して相関演算する
ことを特徴とする。さらに、信号処理システムにおい
て、上記相関演算装置を含むことを特徴とする。また、
この信号処理システムにおいて、画像信号を入力する画
像入力装置を含むことを特徴とする。さらに、信号処理
システムにおいて、情報を記憶する記憶装置を含むこと
を特徴とする。

【００１２】加えて、半導体回路において、第１半導体
装置は、Ｍ個の多入力端子に容量手段が接続され該各容
量手段の一方の端子が共通接続され、該共通接続された
一端からアナログ増幅手段を介して第２の半導体装置の
第１入力端子に接続され、該共通接続された一端がセン
スアンプを介して第２の半導体装置の第２入力端子に接
続され、前記第２入力端子の容量手段は前記第１半導体
装置の容量手段の（Ｍ／２）の切り上げ整数倍の容量を
有し、前記第１入力端子は前記第１半導体装置の容量手
段のＭ倍の容量を有することを特徴とする。この初段は
多入力端子と容量手段とセンスアンプとを有するが、加
えてアナログアンプを介在させることで、その後段を簡
易な構成とすることができ、多数決判定等の演算回路を
得ることができる。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につい
て、各実施例とともに図面を参照しつつ詳細に説明す
る。

【００１４】（第１の実施例）第１の実施例について、
図１から図３を参照しつつ説明する。図１は本発明の第
１の実施例をよく表わす模式説明図である。同図におい
て、１はリセットスイッチ、２は第１のキャパシタ、３
は信号転送スイッチ、４は第２のインバータ、５はセン
スアンプ、６はセンスアンプ５内の第１のインバータ、
８はリセット電源、１１はセンスアンプ５の出力端子、
９はキャパシタ２が共通接続された１端につく寄生容量
Ｃｏを模式的に表したものであるが、これに限るもので
はない。また、１２はアナログ増幅手段、１４はアナロ
グ増幅手段の入力端をリセットするための第２のリセッ
トスイッチ、１５は第２のリセット電源である。

【００１５】図２は、アナログ増幅手段１２の構成例を
示したものである。２０１、２０２はＮ型ＭＯＳトラン
ジスタ、２０３はキャパシタ２が共通接続された一端に
接続される入力端子、２０４は出力端子、２０５は電源
端子、２０６はＮ型ＭＯＳトランジスタ２０２のゲート
に一定バイアスを加えるバイアス電源である。

【００１６】アナログ増幅手段１２の本回路は、入力２
０３に加えた入力信号が、しきい値よりも高い場合に出
力端子２０４にはHigh Level が得られ、低い場合にはL
ow Level が出力される。従って、Ｎ型ＭＯＳトランジ
スタ２０１のしきい値電圧分だけ下方にシフトしただけ
で、ゲインはほぼ１の出力が得られるソースフォロワ型
で電流増幅アンプである。

【００１７】第３図は本実施例の回路の動作タイミング
説明図である。同図を用いて本実施例の動作を説明す
る。まずリセットパルスφＲＥＳによりキャパシタ２の
一端をリセット電源８のリセット電圧にリセットする。

【００１８】リセット電圧はたとえば電源電圧が５Ｖ系
であった場合その半分のほぼ２.５Ｖを用いる。リセッ
ト電圧はこれに限るものではなく他の電圧でもよい。ま
た複数の電圧を使用してもよい。またリセットスイッチ
１がオンするとき、ほぼ同時にアナログ入力手段１２の
入力端をリセットスイッチ１４を導通させることにより
第２のリセット電源１５のリセット電圧にリセットす
る。このとき、リセット電圧は、インバータ６の出力が
反転する論理反転しきい値近傍の値になるよう選ぶのが
望ましい。たとえば、アナログ増幅手段１２が図２で示
したソースフォロワアンプである場合、インバータ６の
論理反転電圧＋しきい値電圧、にリセットするのが望ま
しい。

【００１９】リセットパルスφＲＥＳをＯＦＦすると、
キャパシタ２の両端はそれぞれのリセット電位に保持さ
れる。次に転送パルスφＴにより転送スイッチ３が導通
すると信号がキャパシタ２の共通接続の一端に転送され
る。たとえばキャパシタ２の一端の電位がたとえば２.
５Ｖのリセット電圧からＶXに変化する。ここで一例と
して、寄生容量９の容量値をＣｏとし、キャパシタ２が
Ｎ個、アナログアンプ１２の入力に接続されている場
合、キャパシタ２の共通接続された一端の電圧は、１個
のキャパシタ２への入力に対して容量分割により｜Ｃ×（２.５ーＶX）／（Ｎ・Ｃ＋Ｃｏ）｜ ……（１）だけ変化する。

【００２０】インバータ６の入力電圧が論理反転電圧近
傍から変化するとインバータ６の出力端電圧はそれに応
じて反転する。Ｎ個の入力にそれぞれ信号が入力される
と、インバータ６の入力端には容量分割出力のＮ個の和
が入力される。結局、このＮ個の入力の和が正であれ
ば、インバータ６の入力端は論理反転電圧より高電位に
シフトして、センスアンプ５の出力端１１にはHIGH LEV
ELが、負であれば低電位にシフトしてLOW LEVELが出力
される。本実施例の回路は入力される信号の振幅および
信号が入力されるキャパシタ２の大きさにより、個々の
信号に行いたい処理に応じて所望の重み付けがなされ、
それらが１括でセンスアンプ５で並列演算されるもので
ある。

【００２１】本実施例は第１のキャパシタ２が共通接続
された一端子をアナログ増幅手段１２を介してセンスア
ンプ５に接続するよう構成したものである。そのため、
たとえば、インバータ６はその出力端子の電圧が反転す
るとき、自分自身のゲート容量を介して入力端子にノイ
ズを発生させるが、そのノイズが、第１のキャパシタ２
の端子電圧に悪影響を与えることなく、高精度な論理演
算が行えるものである。

【００２２】また、上記ではアンプゲイン１の場合を例
に説明したが、これに限るものではない。

【００２３】上記（１）式より、本回路は並列に接続す
るキャパシタ２の数が増す程、インバータ６の入力端で
の電位変化量は小さくなるものであるが、たとえばアナ
ログアンプ１２のアンプゲインを大きくとることで、イ
ンバータ６の入力端での電位変化量を（１）式で決まる
量よりも大きくすることができる。その結果、並列接続
数が増しても、より高精度な演算を行うことができるも
のである。

【００２４】また、アナログ増幅手段の回路構成は、図
２のソースフォロワアンプに限るものではもちろんな
く、Ｐ型ソースフォロワアンプ、演算増幅回路など、さ
まざまなアンプ形式を用いてもよいことは言うまでもな
い。

【００２５】（第２の実施例）図４に、本発明の第２の
実施例の模式説明図を示す。なお、図１と同一符号のも
のは、同様な動作・機能を有するものとする。同図にお
いて、１３は第２のキャパシタ、７はインバータ６の入
力端をリセットするための第三のリセットスイッチ、１
０は第三のリセット電源である。

【００２６】第三のリセットスイッチ７は他のリセット
スイッチ１、１４とほぼ同じタイミングで動作する。ア
ナログ増幅手段１２の回路は上記図２で示したものと同
様である。本実施例では、アナログ増幅手段１２とイン
バータ６とがキャパシタ１３によりＤＣ的には切り離さ
れているため、それぞれが独立に最適な条件に電圧を設
定することができる。このとき、インバータ６の入力端
は、第三のリセット電源１０のリセット電圧により、論
理反転電圧近傍にリセットされるのが望ましい。また、
アナログ増幅手段１２の入力端は、ダイナミックレンジ
の中央付近の電圧にリセットされるのが望ましい。

【００２７】このとき、キャパシタ１３とインバータ６
の入力端の寄生容量との容量分割比をＧｃ、アナログ増
幅手段のゲインをＧAとすると、１個のキャパシタ２の
入力にたいしてインバータ６の入力端での電位は、｜Ｇｃ・ＧA｛Ｃ×（２.５ーＶX）／（Ｎ・Ｃ＋Ｃｏ）｝｜ ……（２）だけ変化する。

【００２８】本実施例においても、アナログアンプ１２
の出力段のスイッチノイズがキャパシタ２に影響を与え
ず、また第１の実施例と同様のスイッチノイズの軽減効
果が得られることは言うまでもない。加えて、アナログ
増幅手段１２の回路設計の自由度が増加し、センスアン
プ５の入力変化に対する判定も、インバータ６の入力バ
イアスをアナログ増幅手段１２とは別個に設定できるの
で、確実な判断を可能とする。

【００２９】（第３の実施例）図５に本発明の第３の実
施例の模式説明図を示す。なお、図１、図４と同一符号
のものは、同様の動作・機能を有するものとする。同図
において、１６は第三のキャパシタ、１７は制御入力端
子、１８は第２の出力端子である。

【００３０】本実施例は、アナログ増幅手段１２の出力
をキャパシタを介して複数のセンスアンプ５に接続する
ことで、１組の入力に対し同時に多数の論理演算結果が
得られるようにしたものである。制御入力端子１７に独
立に制御信号を与えることで、出力端子１１と１８とで
異なる演算結果を得ることができる。

【００３１】例えば、インバータ６の入力容量をＣｉ，
キャパシタ１３の容量をＣｊとすると、センスアンプ５
の入力段の上記（２）式の容量分割比をＧｃは、Ｇｃ＝Ｃｊ／（Ｃｉ＋Ｃｊ）となり、キャパシタ１６をＣｋとすると、センスアンプ
５ａの入力段の上記（２）式の容量分割比をＧｃ’は、Ｇｃ’＝Ｃｊ／（Ｃｉ＋Ｃｊ＋Ｃｋ）となる。こうして、制御端子１７での信号変化を△Ｖと
すると、インバータ６の入力端での電位は、センスアン
プ５の入力端で、｜｛Ｃｊ／（Ｃｉ＋Ｃｊ）｝・ＧA ・Σ｛Ｃ×（２.５ーＶX）／（Ｎ・Ｃ＋Ｃｏ）｝｜ ……（３）センスアンプ５ａの入力端で、｜｛Ｃｊ／（Ｃｉ＋Ｃｊ＋Ｃｋ）｝・ＧA ・Σ［｛Ｃ×（２.５ーＶX）／（Ｎ・Ｃ＋Ｃｏ）｝＋△Ｖ］｜ …（４）となる。従って、センスアンプ５ａの出力端子１８で
は、△Ｖが加わることで、さらに、制御入力端子１７か
らの制御信号によって、センスアンプ５の出力端子１１
とは異なるしきい値で、反転することとなり、例えば、
一組の入力に対し、異なる２つの演算結果を同時に得る
ことができる。

【００３２】またこのとき、入力端子に加えられた電位
変化量を、本発明よりなるアナログ増幅手段で電圧・電
流増幅しているため、１組の入力で、複数のさまざまな
演算結果を並列に得ることができ、高速な処理が可能と
なった。また、入力ブロックを複数設ける必要がなくな
ったため、ローコスト、低パワーの回路を実現すること
ができた。

【００３３】（第４の実施例）図６に本発明の第４の実
施例の模式説明図を示す。なお、図５と同一符号のもの
は、同様の動作・機能を有するものとする。

【００３４】本実施例のように、キャパシタ２の一端を
アナログ増幅手段１２を介してセンスアンプ５ｂに接続
した回路部と、アナログ増幅手段１２を介さずに直接セ
ンスアンプ５に接続する回路部を混在させてもよい。

【００３５】本実施例は図５に示した第３の実施例と比
較して、キャパシタ１３、リセットスイッチ１４とリセ
ット電源１５とをを１個省略して若干構成を縮小でき
る。また、アナログアンプを介したセンスアンプ５ｂと
直接接続したセンスアンプ５とを並用してもよいことを
示す。

【００３６】（第５の実施例）第５の実施例について、
図７に示す模式図を参照しつつ説明する。上記実施例で
説明した半導体装置からなる並列演算回路を複数接続す
ることにより、より高度な並列演算を実現したものであ
る。

【００３７】同図において、５０１Ａ〜Ｃは図１に１例
を示したように、それぞれ多入力端子を有し、転送スイ
ッチ３、キャパシタ２、センスアンプ５、アナログ増幅
手段１２等から構成された本発明よりなる並列演算ブロ
ックである。５０２は入力端子、５０３はセンスアンプ
５からの出力端子であり、図１の出力端子１１に相当す
る。並列演算回路ブロック５０１Ａ、５０１Ｃの出力端
子５０３は並列演算回路ブロック５０１Ｂに接続してお
り、出力端子５０３から出力された出力信号は、並列演
算回路ブロック５０１Ｂのそれぞれ１つの入力信号とな
り、他の入力端子にも同様な並列演算回路ブロックの出
力が接続されている。

【００３８】このような構成の半導体回路で、並列演算
回路ブロック５０１Ａ〜５０１Ｃがそれぞれ多数決判定
機能を有するとすれば、ＯＵＴ１，ＯＵＴ２には各並列
演算回路ブロック５０１Ａ，５０１Ｃの入力信号に応じ
たハイ・ローの出力が得られ、並列演算回路ブロック５
０１ＢのＯＵＴ３にはＯＵＴ１，ＯＵＴ２の出力信号を
他の入力端子の信号に加味した出力信号が得られる。こ
のように、本発明によりなる並列演算回路ブロックを複
数個直列にもしくは並列に、もしくは両方組み合わせて
接続することにより高度な並列演算処理を実現すること
ができる。

【００３９】本実施例では三つの並列演算処理ブロック
の接続を例にとって説明したが、もちろんこれに限るも
のではなく、所望の演算処理を実現するために自由に組
み合わせられるものである。また、本発明よりなる並列
演算処理回路ブロックと従来の半導体論理回路ブロック
を組み合わせてもよいことは言うまでもない。

【００４０】また、本実施例では信号を順次伝搬してい
く場合の接続を例にとって説明したが、もちろんこれに
限るものではなく、後段の出力を前段の入力信号として
もよい。

【００４１】（第６の実施例）第６の実施例について、
図８に示す模式図を参照しつつ説明する。なお、図５と
同一符号のものは同様の動作・機能を有するものとす
る。

【００４２】第３の実施例における制御信号の変化量△
Ｖにより、出力１８の出力が変わる。本実施例の場合、
変化量△Ｖの変化により、上記（４）式より、それぞれ
異なった反転しきい値でセンスアンプ５ａが反転するこ
とになる。即ち、センスアンプ５の出力１１の変化に対
する変化量△Ｖの関係は、電源電圧系が５Ｖ系とした場
合、High→Lowで△Ｖ＝＋５Ｖ、High→Highで△Ｖ＝０
Ｖ、Low→Lowで△Ｖ＝０Ｖ、Low→Highで△Ｖ＝ー５
Ｖ、の３通りが得られる。

【００４３】本実施例のように、１つのセンスアンプ５
の出力信号を、他のブロックである他のセンスアンプ５
ａの入力の１つとすることで、より高度な並列演算処理
を実現することができる。

【００４４】本実施例では、出力１１を直接キャパシタ
１６に接続する例を上げて説明したが、これに限るもの
ではなく、所望の演算処理を実現するため新各種の論理
ゲート、アンプ、スイッチ等を介して接続してもよいこ
とは言うまでもない。

【００４５】（第７の実施例）図９に第７の実施例とし
て、上述の半導体装置を相関演算回路に応用した実施例
の模式説明図を示す。なお、図５と同一符号のものは同
様の動作・機能を有するものとする。

【００４６】本回路は複数のデータと基準データとを各
々比較し、各々の相関度の和を相関スコアとして２進数
で出力するものである。

【００４７】一例として７入力の相関演算回路を示して
いる。図９において、６０１Ａ〜６０１Ｃは図１に示し
たように、各々多入力端子を有しリセットスイッチ１、
キャパシタ２、信号転送スイッチ３、センスアンプ５等
から構成された本発明よりなる多数決演算回路ブロック
である。また、６０２は比較器、６０３はインバータで
ある。また、多数決演算回路ブロック６０１Ａと６０１
Ｂ，６０１Ｃとの違いは多数決演算回路ブロック６０１
Ａが現実に７つの入力端子を有するのに対し、多数決演
算回路ブロック６０１Ｂ，６０１Ｃは一つの入力端子と
一つ又は二つの制御端子を有することである。

【００４８】図９において、各入力信号はそれぞれまず
比較器６０２に相関係数とともに入力される。比較器６
０２はそれぞれの入力信号と相関係数が一致すればHIGH
LEVELを、不一致であればLOW LEVELを出力する。比較
器６０２の出力は多数決演算回路ブロック６０１Ａに入
力されると、本多数決演算回路ブロック６０１Ａの構成
は結局７Ｃの容量が共通接続された構成になっているの
で、そのうちの４Ｃ以上の容量にHIGH LEVELが印加され
たときインバータ６の入力端は論理反転電圧より高電位
にシフトして、センスアンプの出力端１１にはHIGH LEV
ELが出力される。多数決演算回路ブロック６０１Ａの出
力値を入力のHIGH LEVELの数ごとに示すと図１０のＳ３
のようになる。

【００４９】次に図９に示すように多数決演算回路ブロ
ック６０１Ａの出力Ｓ３をインバータ６０３で極性反転
して多数決演算回路ブロック６０１Ｂの制御入力端子に
印加する。９０１はほかの入力端子経路に接続するキャ
パシタ２の最小値をＣとすると、そのおよそ４倍の容量
値を持ったキャパシタである。１３は同様におよそ７倍
の容量を持ったキャパシタである。同多数決演算回路ブ
ロック６０１Ｂは１１Ｃの容量が共通接続されそのうち
４つのＣに制御入力端子からの信号が印加され他の７Ｃ
にはアナログ増幅手段１２からの出力信号が印加される
構成の多数決演算回路である。

【００５０】アナログ増幅手段１２のゲインが１の場合
を考えると、キャパシタ２に入力される信号をそれぞれ
Ｖ1〜Ｖ7としたとき、７Ｃのキャパシタ１３のスイッチ
３と接続する側の電位変化は、｛Ｃ（２.５−Ｖ1）＋Ｃ（２.５−Ｖ2）＋……＋Ｃ（２.５−Ｖ7）｝／７Ｃ＝（１／７）Σ（２.５−Ｖｉ） ……（５）（但し、Σはｉが１〜７の和）となる。そのとき、キャ
パシタ１３のもう一端の共通接続端子の電位変化は、｛７Ｃ・（１／７）Σ（２.５−Ｖｉ）＋４Ｃ（２.５−Ａ）｝／１１Ｃ＝｛（２.５−Ｖ1）＋……＋Ｃ（２.５−Ｖ7）＋４（２.５−Ａ）｝／１１ ……（６）（但し、Ａはインバータ５の出力Ｓ３の反転信号）となる。結局、多数決演算ブロック６０１Ｂは、１１Ｃ
の容量が共通接続され、そのうち４つのＣに制御入力端
子からの信号が印加され、他の７Ｃには６０１Ａに入力
されたものと同じ入力信号が印加されたのと同様に機能
する。

【００５１】全容量のうち６Ｃ以上にHIGH LEVELが印加
された場合、トータルとして多数決演算回路６０１Ｂは
過半数であるとの判定を下しHIGH LEVELを出力する。

【００５２】たとえば前段の多数決演算回路ブロック６
０１Ａの出力がHIGH LEVELであった場合（４Ｃ以上にHI
GH LEVELが印加）、先に述べたように重み付け入力端子
にはLOW LEVELが印加される。さらに重み付け入力端子
以外の入力端子に加えられる信号のうち６Ｃ以上の容量
にHIGH LEVELが印加された場合、トータルとして多数決
演算回路６０１Ｂは過半数であるとの判定を下しHIGH L
EVELを出力する。４Ｃ以上６Ｃ以下の場合は過半数に至
らずLOW LEVELを出力する。

【００５３】一方、前段の多数決演算回路ブロック６０
１Ａの出力がLOW LEVELであった場合には重み付け入力
端子にはHIGH LEVELが印加される。入力により２Ｃ以上
３Ｃ以下がHIGH LEVELであった場合は４Ｃ＋２Ｃ（４Ｃ
は重み付け分）は、６Ｃ以上で過半数と判定されHIGH L
EVELが出力される。また、１Ｃ以下がHIGH LEVELであっ
た場合、４Ｃ＋０または４Ｃ＋Ｃは６Ｃ以下でLOW LEVE
Lが出力される。多数決演算回路ブロック６０１Ｂの出
力値を入力のHIGH LEVELの数ごとに出すと図１０のＳ２
のようになる。

【００５４】また、多数決演算回路ブロック６０１Ｃに
ついても図９に示すように４倍の容量値９０１、２倍の
容量値９０２を有する２つの重み付け端子を備えてい
る。そうして図９に示すように４Ｃの重み付け端子の入
力には多数決演算回路ブロック６０１Ａの、２Ｃの重み
付け端子の入力には多数決演算回路ブロック６０１Ｂの
出力Ｓ２の反転信号を印加して、他の入力端子には先に
説明したように実効的に６０１Ａに入力されたものと同
じ信号が印加される。こうして、計１３Ｃ（＝７Ｃ＋２
Ｃ＋４Ｃ）のキャパシタを共通接続した多数決演算回路
ブロックとして動作させることにより、図１０のＳ１に
示したような出力が得られる。

【００５５】本回路構成により、図１０に示したように
複数入力のうち入力信号と相関係数が一致している入力
の数を相関スコアとして３桁の２進数に変換して出力す
ることができる。

【００５６】本発明よりなる回路構成を用いることによ
り、従来に比べ回路規模を縮小してかつ高速な演算か可
能で消費電力も少ない相関演算回路を高精度に実現する
ことができた。

【００５７】以上説明したように、多入力端子の各々に
対応した容量手段の一方を共通接続し、センスアンプへ
入力する回路ブロックでは、上記多入力端子に接続した
各容量のうち、最小の容量をＣとしたとき、上記容量手
段の容量合計はほぼＣの奇数倍となっている。従って、
この場合は、特に演算回路の一種の多数決演算判定を容
易に行うことができる。

【００５８】また、本実施例では７入力の相関演算回路
について説明したが、この入力端子が数十入力端子であ
っても、基本的に初段は数十入力端子としても、後段の
ブロックについては、１入力と一つ又は複数の制御端子
というシンプルな構成で、ｎ桁の２進数変換を容易に得
ることができ、また他の相関演算回路や演算処理回路を
得ることができ、これらに限るものではないことは言う
までもない。

【００５９】（第８の実施例）第７の実施例では図９に
示すように、アナログ増幅手段１２のアンプゲインが１
の場合について示したが、アナログ増幅手段１２のゲイ
ンをＧA、キャパシタ１３の容量値をＣAとすると、先の
（６）式は、｛ＣA・ＧA・（１／７）Σ（２.５ーＶｉ）＋４Ｃ（２.５ーＡ）｝／（ＣA＋４Ｃ） ……（７）と書き換えられる。このとき、ＣA・ＧA＝７Ｃ ……（８）と近似できるようにゲインおよび容量値を設定すれば、
第７の実施例と同様の相関演算器の機能が得られる。本
実施例ではＣA＜７Ｃの範囲で（８）式を満たすようア
ンプゲインを設定することで、１個の入力の変化に対し
てインバータ６の入力端での電位変化を大きくできる。
キャパシタ１３の容量値が小さくできることで、その充
電時間を短くできるため、さらに高精度な演算を高速に
行えるものである。

【００６０】また、さらに、キャパシタ１３の容量値Ｃ
Aに対して、制御入力端子のキャパシタ９０１の容量値
をＣBとすると、ＣA：ＣB＝７：４ ……（９）を満たしていれば、前述の相関演算器の機能が得られる
ものである。前期の比を保ちつつ、ＣA、ＣBともに小さ
くすることで、キャパシタの充電時間をさらに短くする
ことができ、より高速な演算を行うことができる。

【００６１】（第９の実施例）図１１に本実施例の模式
説明図を示す。なお、図９と同一符号のものは同様の動
作・機能を有するものとする。図１１は本発明を相関演
算回路に応用した別の実施例である。

【００６２】同図において１１０１はインバータ、１１
０２はトランスファーゲートスイッチである。転送スイ
ッチ３とトランスファーゲートスイッチ１１０２とは第
１の実施例で説明したリセットスイッチがHigh Levelの
時トランスファーゲートスイッチ１１０２が導通し、転
送スイッチがHigh Levelのとき転送スイッチ３が導通す
る。

【００６３】本実施例では、入力信号の反転信号でリセ
ットを行うため、たとえば電源電圧が５Ｖ系であった場
合、入力信号とリセット信号の差電圧は、前記の従来例
のおよそ２倍の５Ｖまで得ることができる。そうすれ
ば、キャパシタ１３のもう一端の共通接続端子の電位変
化は、上記（６）式から、｛７Ｃ・（１／７）Σ（５−Ｖｉ）＋４Ｃ（２.５−Ａ）｝／１１Ｃ＝｛（５−Ｖ1）＋……＋Ｃ（５−Ｖ7）＋４（２.５−Ａ）｝／１１ ……（１０）（但し、Ａはインバータ５の出力Ｓ３の反転信号、Σは
ｉが１〜７の和）となる。こうして、当該相関機能を満たすために必要な
キャパシタの値が半分でよいことになる。従って、その
分回路構成が小さくて良いことになる。このとき、アナ
ログ増幅手段１２のゲインをＧA、キャパシタ１３の容
量値をＣA、キャパシタ９０１の容量ＣBとすると、ＣA・ＧA：ＣB＝（７／２）：４ ……（１１）となるようゲインおよび容量値を設定することで、第７
の実施例と同様の相関演算器の機能が得られる。

【００６４】本実施例は、第７、第８の実施例に比べ、
キャパシタ１３の容量値が半分の大きさで済むため、電
荷蓄積時間を短縮でき、より高速に回路動作させること
ができる。

【００６５】（第１０の実施例）本発明の第１０の実施
例を図１２に示している。第１０の実施例は、本発明の
半導体装置を従来回路技術と融合し、動き検出チップを
実現したものである。同図において、３００１、３００
２は各々基準データ、参照データが格納されているメモ
リ部、３００３は相関演算部、３００４はチップ全体を
制御するコントロール部、３００５は相関結果の加算演
算部、３００６は３００５の加算結果の最小値を格納し
ているレジスタ部、３００７は比較器および最小値のア
ドレス格納を行う部分、３００８は出力バッファおよび
出力結果格納部である。端子３００９には基準データ列
が入力され、一方、基準データ列と比較すべき参照デー
タ列が端子３０１０から入力される。

【００６６】３００１、３００２のメモリ部は、ＳＲＡ
Ｍからなり通常のＣＭＯＳ回路で構成される。３００３
の相関演算部に送られたデータは、本発明の相関器によ
り構成されるため、並列処理であり、極めて高速化が達
成されるばかりでなく、少ない素子数で構成でき、また
チップサイズが小さくなり、低コスト化を実現すること
ができるものである。相関演算結果は３００５の加算演
算部で相関演算のスコア（評価）を行ない、上記相関演
算以前までの最大相関結果（加算値が最小となる）が格
納されているレジスタ部３００６との比較を出力バッフ
ァおよび出力結果格納部３００８で行なう。仮に、今回
の演算結果が前日までの最小値よりもさらに小さい場合
は、その結果が新たにレジスタ部３００６に格納され、
前回までの結果が小さい場合は、その結果が維持され
る。

【００６７】このような動作を行なうことにより、最大
相関結果が常にレジスタ部３００６に格納され、すべて
のデータ列の演算終了後、その結果が端子３０１１より
出力される。コントロール部３００４、加算演算部３０
０５、レジスタ部３００６、および３００７、３００８
は、今回通常ＣＭＯＳ回路により構成したが、特に加算
演算部３００５などは本発明の回路構成を用いることに
より、並列加算を実現でき、高速処理を実現することが
できる。以上述べたように、高速性、低コスト性のみな
らず、容量をベースに演算を実行するため、消費電流が
少なく、低パワー化が実現でき、８mmＶＴＲカメラ等の
携帯機器等にも好適である。

【００６８】（第１１の実施例）本発明の第１１の実施
例を図１３に示している。第１１の実施例は本発明の半
導体装置を光センサ（固体撮像素子）と融合し、画像デ
ータを読み出す前に高速画像処理を行なうチップ（高速
画像処理装置）を示したものである。図１３（Ａ）は全
体構成を示した図、図１３（Ｂ）は画素部構成を示した
図、図１３（Ｃ）は演算内容を示した図である。

【００６９】同図において、４００１は受光部、４００
２、４００５、４００７、４００８はメモリ部、４００
４、４００８は相関演算部、４０１０は演算出力部であ
る。また、図１３（Ｂ）に示す画素部である受光部４０
０１の構成中、４０１１、４０１２は光信号出力端子と
４００２、４００６に示す出力バスラインとを接続する
容量手段、４０１３はバイポーラトランジスタ、４０１
４はバイポーラトランジスタのベース領域に接続された
容量手段、４０１５はスイッチトランジスタである。画
像データセンシング部４０２０に入射した画像データ
は、４０１３のバイポーラトランジスタのベース領域で
光電変換される。

【００７０】光電変換された光キャリアに応じた出力が
バイポーラトランジスタ４０１３のエミッタに読み出さ
れ、容量手段４０１１、４０１２を介して出力バスライ
ン電位に応じて押し上げる。以上の動作により、縦方向
の画素の加算結果は４００７のメモリに読み出され、１
方、横方向の画素の加算結果は４００３のメモリに読み
出される。これは画素部の容量４０１４を介してバイポ
ーラトランジスタ４０１３のベース電位を上昇させる領
域のＸ方向、Ｙ方向の加算結果が出力可能となる。

【００７１】たとえば、図１３（Ｃ）に示す如く、ｔ１
時刻に４０１６に示す如き画像が、ｔ２時刻に４０１７
に示す如き画像が入力されたとすると、それぞれＹ報告
に加算された出力結果は、画像信号４０１８、４０１９
の如くなり、このデータがそれぞれ図１３（Ａ）のメモ
リ４００７、４００９に格納される。また、図１３
（Ｃ）の画像信号４０１８、４０１９からわかるように
両者のデータは、画像の動きに対応してシフトしてお
り、４００８の相関演算部でそのシフト量を算出すれ
ば、２次元平面での物体の動きを非常に簡単な手法によ
り検出できる。

【００７２】本発明の相関演算回路は、図１３の相関演
算部４００４、４００８に設けることができ、素子数が
従来回路より少なく、特にセンサ画像ピッチに配置する
ことができる。また、以上の構成は、センサのアナログ
信号ベースの演算であったが、メモリ部とバスラインと
の間にＡＤ変換回路を設けることにより、デジタル相関
にも対応できることはいうまでもない。また、本発明の
センサとして、バイポーラ型を用いたが、ＭＯＳ型でも
又増幅用トランジスタを設けずフォトダイオードのみの
構成でも有効であることはいうまでもない。

【００７３】更に、本構成は、異なる時刻のデータ列間
の相関演算を行ったが、一方のメモリ部に認識したい複
数のパターンデータのＸ、Ｙ方向の射影結果を格納して
おけば、パターン認識も実現できる。

【００７４】以上説明したように、画素入力部と本発明
を融合することにより、（１）従来のセンサからシリアルに読み出した後処理す
るのではなく、並列にかつ一括に読み出したデータを並
列処理するため、高速に動き検出、パターン認識処理が
実現できる。（２）センサ１チップで、周辺回路を増大させることな
く、画像処理が実現できるため、低コストで、以下の高
機能製品を実現できる。即ち、ＴＶ画面をユーザー方向
に向ける制御、エアコンの風向きをユーザー方向に向け
る制御、８mmＶＴＲカメラの追尾制御、更には、工場で
のラベル認識、人物自動認識受け付けロボット、車の車
間距離制御装置などの高機能製品に応用することができ
る。

【００７５】以上、画像入力部との融合について説明し
たが、画像データだけでなく、音声でも認識の処理に有
効であることはいうまでもない。

【００７６】（第１２の実施例）本発明の第１２の実施
例を図１４に示している。第１２の実施例は本発明の相
関演算回路部をスプレッドスペクトラム通信（ＳＳ通
信）の受信回路に応用したものである。同図において、
１４０１は受信アンテナ、１４０６は信号復調部、１４
０２は信号増幅部、１４０３は相関演算回路部、１４０
４はＡＤ変換回路部、１４０５は判定器である。

【００７７】ＳＳ通信では信号をＰＮ（Pseudorandom N
oise）コードと呼ばれる多ビットの符号に変換してその
ＰＮコードを送信する。受信側ではあらかじめ有してい
る同様のＰＮコードと、受信した信号とを比較し、最も
相関の高い状態を検出して送られてきた信号を復調して
いる。

【００７８】図１４において、アンテナ部１４０１で受
信された信号は、いったん復調部１４０６で１次復調さ
れた後に、ひとつは相関演算回路ブロック１４０３Ａ
に、もう１方は相関演算ブロック１４０３ＢにＡＤ変換
回路１４０２でデジタル信号に変換された後入力され
る。増幅部１４０２から入力された信号は、受信側であ
らかじめ保持しているＰＮコードと比較され、２つの信
号の相関度から、相関演算回路ブロック１４０３Ａでは
同期信号が形成され、その同期信号で同期をとって、相
関演算ブロック１４０３Ｂで相関スコアを演算する。相
関演算ブロック１４０３Ｂから出力された相関スコアを
元に、判定器１４０５で信号が復調される。

【００７９】ＳＳ通信は信号を多ビットのコードに変換
して送信することから、秘話性が高い、ノイズに対して
強い、といった優れた特徴を有しているが、送信する情
報量が増大するため信号処理の負荷が膨大になるといっ
た問題点があったが、本発明よりなる多入力端子を有す
る相関演算回路ブロックを用いることにより、簡単な回
路構成で同様な処理を高速にこなすことができる。

【００８０】本発明により、ＳＳ通信技術を用いた携帯
情報機器の無線通信に応用できるようになるものであ
る。

【００８１】また、上記では相関演算器、およびそれを
使用したシステムを例にとって説明してきたが、本発明
はこれに限るものではなく、アナログ・デジタル変換
器、デジタル・アナログ変換回路、加算回路、減算回路
など様々な論理回路に応用しても同様の効果が得られる
ことはいうまでもない。

【００８２】

【発明の効果】以上発明したように、本発明によれば多
入力端子に容量手段が接続され該各容量手段の１方の端
子が共通接続され、該共通接続された一端がアナログ増
幅手段を介してセンスアンプに入力されるよう半導体装
置を構成することにより、並列演算処理を行う回路及び
システムを構成する上で、リセットスイッチによるスイ
ッチングノイズを削減し、複数段の演算回路ブロックを
直列及び／又は並列に接続する場合の回路構成の簡単化
を可能とし、回路規模の縮小、演算速度の向上、演算精
度の向上、消費電力の低減といった効果が得られるもの
である。

【図面の簡単な説明】

【図１】本発明による第１の実施例の模式説明図であ
る。

【図２】本発明による第１の実施例のアナログ増幅手段
の例である。

【図３】本発明による第１の実施例の動作タイミング図
である。

【図４】本発明による第２の実施例の模式説明図であ
る。

【図５】本発明による第３の実施例の模式説明図であ
る。

【図６】本発明による第４の実施例の模式説明図であ
る。

【図７】本発明による第５の実施例の模式説明図であ
る。

【図８】本発明による第６の実施例の模式説明図であ
る。

【図９】本発明による第７の実施例の模式説明図であ
る。

【図１０】本発明による第８の実施例の演算結果であ
る。

【図１１】本発明による第９の実施例の演算結果であ
る。

【図１２】本発明による第１０の実施例の模式説明図で
ある。

【図１３】本発明による第１１の実施例の模式説明図で
ある。

【図１４】本発明による第１２の実施例の模式説明図で
ある。

【図１５】従来例の画像変換装置の模式説明図である。

【符号の説明】

１リセットスイッチ２キャパシタ３信号転送スイッチ４第二インバータ５センスアンプ６インバータ７第２のリセットスイッチ８リセット電源９浮遊キャパシタ１０第二リセット電源１１出力端子１２アナログ増幅手段２０１，２０２ｎ型ＭＯＳトランジスタ２０６バイアス電圧５０１Ａ，Ｂ，Ｃ論理演算回路ブロック３００１，３００２ラインメモリ部３００３，４００４，４００８相関演算部４００１受光部４００３，４００５，４００７，４００９ラインメモ
リ部

Claims

【特許請求の範囲】

【請求項１】多入力端子に容量手段が接続され該各容
量手段の一方の端子が共通接続され、該共通接続された
一端がアナログ増幅手段を介してセンスアンプに入力さ
れることを特徴とする半導体装置。
【請求項２】多入力端子に容量手段が接続され該各容
量手段の一方の端子が共通接続され、該共通接続された
一端がアナログ増幅手段、および第２の容量手段を介し
てセンスアンプに入力されることを特徴とする半導体装
置。
【請求項３】請求項１又は２に記載の半導体装置にお
いて、前記共通接続された一端が複数のセンスアンプの
入力に接続されていることを特徴とする半導体装置。
【請求項４】請求項１又は２に記載の半導体装置にお
いて、前記多入力端子に対応した容量手段のうち最小の
容量値をＣとしたとき共通接続される容量手段の容量値
の合計の容量値が前記最小の容量Ｃのほぼ奇数倍になっ
ていることを特徴とする半導体装置。
【請求項５】請求項１又は２に記載の半導体装置を複
数個有し、該複数個のうち第１の前記半導体装置の出力
および／又は該第１の半導体装置の出力の反転出力を第
２の前記半導体装置に入力することを特徴とする半導体
回路。
【請求項６】請求項１又は２に記載の半導体装置を使
用して相関演算することを特徴とする相関演算装置。
【請求項７】請求項６に記載の相関演算装置を含むこ
とを特徴とする信号処理システム。
【請求項８】請求項７に記載の信号処理システムにお
いて、画像信号を入力する画像入力装置を含むことを特
徴とする信号処理システム。
【請求項９】請求項７に記載の信号処理システムにお
いて、情報を記憶する記憶装置を含むことを特徴とする
信号処理システム。
【請求項１０】請求項１又は２に記載の半導体装置に
おいて、前記アナログ増幅手段が電流増幅手段であるこ
とを特徴とする半導体装置。
【請求項１１】請求項１、２に記載の半導体装置にお
いて、前記アナログ増幅手段が電圧増幅手段であること
を特徴とする半導体装置。
【請求項１２】第１半導体装置はＭ個の多入力端子に
容量手段が接続され該各容量手段の一方の端子が共通接
続され、該共通接続された一端からアナログ増幅手段を
介して第２の半導体装置の第１入力端子に接続され、該
共通接続された一端がセンスアンプを介して第２の半導
体装置の第２入力端子に接続され、前記第２入力端子の
容量手段は前記第１半導体装置の容量手段の（Ｍ／２）
の切り上げ整数倍の容量を有し、前記第１入力端子は前
記第１半導体装置の容量手段のＭ倍の容量を有すること
を特徴とする半導体回路。
【請求項１３】請求項１２に記載の半導体回路におい
て、さらに前記アナログ増幅手段の出力を第３半導体装
置の第３入力端子に接続し、前記第２入力端子の容量手
段からセンスアンプを介して第３半導体装置の第４入力
端子に接続し、前記第２入力端子と同一信号を前記第３
半導体装置の第５入力端子に接続し、前記第３入力端子
の容量手段は第１半導体装置の容量手段のＭ倍の容量を
有し、前記第４入力端子の容量手段は前記第２入力端子
の容量手段の（１／２）倍の容量であり、前記第５入力
端子の容量手段は前記第２入力端子の容量手段と同じ容
量であることを特徴とする半導体回路。