DE69629645T2

DE69629645T2 - Parallele Signalverarbeitungsschaltung

Info

Publication number: DE69629645T2
Application number: DE69629645T
Authority: DE
Inventors: Tetsunobu Ohta-ku Kochi
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-10-30
Filing date: 1996-10-29
Publication date: 2004-06-17
Anticipated expiration: 2016-10-30
Also published as: EP1262903A3; DE69629645D1; US5951632A; EP1262903A2; EP0772143A2; EP0772143A3; EP1265185A2; EP1265185A3; EP0772143B1

Description

Die Erfindung bezieht sich auf eine Parallel-Signalverarbeitungsschaltung, mit deren Hilfe eine Parallelverarbeitung einer Vielzahl von Signalen erfolgen kann, die über eine Vielzahl von Eingängen bzw. Eingangsanschlüssen eingegeben werden.
Bei einer üblichen Halbleiterschaltung, die eine Verarbeitung von arithmetischen Paralleloperationen durchführt, steigt der Schaltungsumfang progressiv mit der Anzahl der im Rahmen der arithmetischen Paralleloperationen verarbeiteten Signale, wodurch die Herstellungskosten steigen und die Fertigungsausbeute geringer wird. Eine Vergrößerung des Schaltungsumfangs führt außerdem auf Grund des damit verbundenen Anstiegs der Verzögerungszeit an Leiterbahnen und auf Grund des Anstiegs der Anzahl der arithmetischen Operationen in der Schaltungsanordnung zu einem entsprechenden Absinken der arithmetischen Operationsgeschwindigkeit. Außerdem steigt der Stromverbrauch beträchtlich an.
Bei einer in 1 dargestellten Festkörper-Bildaufnahmeeinrichtung werden z. B. von einer Abtastschaltung Bildsignale aus einer Sensoreinheit 60 ausgelesen, die einen Bildbereichs- oder Flächensensor darstellt, der von einer zweidimensionalen Anordnung aus Bildelementen 41 gebildet wird, wobei die erhaltenen, zeitlich seriellen Analogsignale von einem Analog/Digital-Umsetzer 40 in Digitalsignale umgesetzt und in einem Bildspeicher 39 zwischengespeichert werden. Die über eine Vielzahl von Eingängen aus dem Bildspeicher 39 ausgelesenen Signale werden von einer arithmetischen Operationsschaltung 38 einer arithmetischen Operationsverarbeitung unterzogen, woraufhin das erhaltene arithmetische Operationsergebnis von einer arithmetischen Operationsausgabeschaltung 50 abgegeben wird. Hierbei kann durch Ausführung von arithmetischen Korrelationsoperationen an Daten, die zu unterschiedlichen Zeiten erhalten werden, der Bewegungsbetrag (ΔX, ΔY) eines Objekts ermittelt und ausgegeben werden.
Zur Durchführung einer Echtzeitverarbeitung eines beweglichen Bildes ist jedoch bei der Verarbeitung der arithmetischen Operationen eine sehr hohe Anzahl von Verarbeitungsschritten erforderlich, wobei der Schaltungsumfang progressiv ansteigt, wenn ein reales Bild erhalten werden soll, was zu einer niedrigen Verarbeitungsgeschwindigkeit führt. So befindet sich z. B. eine Vorrichtung, mit deren Hilfe ein MPEG-2-Verfahren, d.h., ein Verfahren zur Dehnung/Komprimierung eines beweglichen Bildes, tatsächlich durchgeführt werden kann, noch in der Entwicklung. Bei der vorstehend beschriebenen Signalverarbeitung zur Durchführung arithmetischer Paralleloperationen besteht somit sowohl ein Problem bezüglich einer Verringerung der arithmetischen Operationsgeschwindigkeit als auch ein Problem bezüglich eines höheren Stromverbrauchs. Diese Probleme führen wiederum zu höheren Herstellungskosten und einer geringeren Fertigungsausbeute.
Außerdem ist aus der Literaturstelle "Economic Majority Logic IC Realized by CMOS", Nikkei Electronics, 5. November 1973, Seiten 132 bis 144, eine arithmetische Mehrheitsoperationsschaltung bekannt, die sich als Verarbeitungsschaltung für arithmetische Paralleloperationen einsetzen lässt. Diese bekannte Mehrheitsoperationsschaltung bezieht sich jedoch auf digitale Signalverarbeitungsoperationen und ist als CMOS-Schaltung ausgestaltet. In diesem Falle tritt das Problem einer Verringerung der arithmetischen Operationsgeschwindigkeit in Verbindung mit einer Vergrößerung des Schaltungsumfangs und einem höheren Stromverbrauch bei steigender Anzahl der Bauelemente der CMOS-Schaltung und der Anzahl der arithmetischen Operationsverarbeitungsschritte in ähnlicher Weise auf.
Weiterhin ist aus der französischen Patentschrift FR-2 536 922 ein logischer Vergleicher bekannt, der sich insbesondere zur Bildung einfacher Vergleichsfunktionen (z. B. zur Bestimmung einer Mehrheit von O-Werten oder 1-Werten einer Gruppierung) und außerdem für Schaltungsanordnungen eignet, bei denen sowohl logische Signale als auch Analogsignale Verwendung finden. Dieser Vergleicher umfasst einen Verstärker mit hohem Verstärkungsfaktor, Eingangskondensatoren, deren Kapazitätswerte vorzugsweise entsprechend einem Binärcode gewichtet sind, einen Vergleichskondensator und eine Schalteinrichtung, über die in einer ersten Phase ein erster logischer Wert an die Eingangskondensatoren und ein zweiter logischer Wert an den Vergleichskondensator angelegt werden, während in einer zweiten Phase beliebige logische Werte an die Eingangskondensatoren und eine in Bezug auf den zweiten Wert unterschiedliche Spannung an den Vergleichskondensator angelegt werden. Dieser Vergleicher kann für eine digitale Filterung eingesetzt werden, indem die Ausgangssignale eines Schieberegisters als Eingangswerte zugeführt werden.
Außerdem ist aus der US-Patentschrift US-5 420 806 eine Multiplizierschaltung bekannt, bei der eine analoge Eingangsspannung unter Verwendung eines von einer Digitalspannung gebildeten Schaltsignals derart gesteuert wird, dass entweder ein analoges Ausgangssignal erzeugt oder das Ausgangssignal unterbrochen wird. Unter Verwendung einer kapazitiven Kopplung wird ein digitales Eingangssignal mit einer Anzahl von Bits mit gegebenen Gewichtungen zugeführt, sodass der sich ergebende Gesamtwert das Multiplikationsergebnis darstellt.
Darüber hinaus ist aus der US-Patentschrift US-5 396 442 eine Multiplizierschaltung zur Multiplikation eines analogen Eingangssignals mit einem digitalen Eingangssignal bekannt. Das digitale Eingangssignal besitzt eine Vielzahl von Bits. Die Schaltung besitzt einen Schaltungseingang zur Aufnahme des analogen Eingangssignals sowie einen Schaltungsausgang zur Ausgabe der Ergebnisse der Multiplikation des analogen Eingangssignals mit dem digitalen Eingangssignal. Die Schaltungsanordnung umfasst außerdem eine Vielzahl von Kapazitäten sowie eine Vielzahl von Schalteinrichtungen.
Der Erfindung liegt demgegenüber die Aufgabe zu Grunde, eine Parallel-Signalverarbeitungsschaltung anzugeben, mit deren Hilfe eine Verringerung des Schaltungsumfangs, eine Steigerung der arithmetischen Operationsgeschwindigkeit sowie eine Verringerung des Stromverbrauchs erzielbar sind.
Darüber hinaus liegt der Erfindung die Aufgabe zu Grunde, eine Parallel-signalverarbeitungsschaltung anzugeben, bei der der Schalttungsumfang durch Verkleinerung der Anzahl verwendeter Kapazitäten weiter verringert ist.
Erfindungsgemäß werden Signale über eine Vielzahl von Eingängen einander parallel geschalteten Kapazitäten zugeführt und in diesen Kapazitäten gespeichert. Signale, die auf den in diesen Kapazitäten gespeicherten Ladungsmengen beruhen, werden einem Leseverstärker zugeführt, wodurch eine parallele Signalverarbeitung realisiert wird.
Demzufolge kann erfindungsgemäß ein arithmetisches Operationsergebnis bzw. Rechenergebnis in Bezug auf eine Vielzahl von Eingangssignalen mit einer einfach aufgebauten Schaltungsanordnung erhalten werden, sodass eine Verringerung des Schaltungsumfangs, eine Steigerung der arithmetischen Operationsgeschwindigkeit sowie eine Verringerung des Stromverbrauchs erzielbar sind.
Die Erfindung wird nachstehend anhand von erläuternden Beispielen sowie anhand von bevorzugten Ausführungsbeispielen der Erfindung unter Bezugnahme auf die Zeichnungen näher beschrieben. Es zeigen:
1 ein Blockschaltbild zur Veranschaulichung eines Beispiels für eine Bildwandlereinrichtung,
2, 5, 6, 7 und 9 schematische Schaltbilder von erläuternden Beispielen für eine Parallel-Signalverarbeitungsschaltung, während die 15, 17, 20, 21 und 23 schematische Schaltbilder von Ausführungsbeispielen der erfindungsgemäßen Parallel-Signalverarbeitungsschaltung zeigen,
3 ein schematisches Schaltbild zur Veranschaulichung eines Beispiels für eine analoge Verstärkeranordnung,
4 Signalverläufe zur Veranschaulichung von Betrieb und Arbeitsweise eines erläuternden Beispiels für eine Parallel-Signalverarbeitungsschaltung, während 16 Signalverläufe zur Veranschaulichung von Betrieb und Arbeitsweise einer erfindungsgemäßen Parallel-Signalverarbeitungsschaltung zeigt,
8, 10 und 11 schematische Blockschaltbilder von erläuternden Beispielen für eine arithmetische Operationsschaltung, während die 18, 19 und 22 schematische Blockschaltbilder von Ausführungsbeispielen einer arithmetischen Operationsschaltung zeigen, bei der die erfindungsgemäße Parallel-Signalverarbeitungsschaltung Verwendung findet,
12, 13 und 14 schematische Blockschaltbilder zur Veranschaulichung von Ausführungsbeispielen eines Signalverarbeitungssystems, bei dem die erfindungsgemäße Parallel-Signalverarbeitungsschaltung Verwendung findet,
13B ein schematisches Schaltbild zur Veranschaulichung eines Ausführungsbeispiels der Anordnung eines Bildelementabschnitts eines Fotosensors, und
13C eine schematische Darstellung zur Veranschaulichung eines Beispiels für den arithmetischen Operationsinhalt.
Nachstehend wird unter Bezugnahme auf die Zeichnungen näher auf erläuternde Beispiele sowie auf bevorzugte Ausführungsbeispiele der Erfindung eingegangen.
(Erstes erläuterndes Beispiel)
Nachstehend wird unter Bezugnahme auf die 2 bis 4 näher auf ein erstes erläuterndes Beispiel eingegangen. 2 zeigt ein schematisches Schaltbild, das den Aufbau dieses ersten erläuternden Beispiels veranschaulicht. Gemäß 2 umfasst die Schaltungsanordnung erste Rückstellschalter 1, erste Kondensatoren 2, Signalübertragungsschalter 3, einen zweiten Inverter 4 und einen ersten Inverter 6, die in einem Leseverstärker 5 angeordnet sind, eine erste Rückstellspannungsquelle 8, einen Ausgang 11 des Leseverstärkers 5 sowie einen Kondensator 9. Der Kondensator 9 stellt eine parasitäre Kapazität Co an einem Anschluss dar, mit dem die Kondensatoren 2 gemeinsam verbunden sind, jedoch ist die Erfindung nicht hierauf beschränkt. Die Schaltungsanordnung umfasst ferner einen zweiten Rückstellschalter 7, eine zweite Rückstellspannungsquelle 10, eine Analogverstärkerschaltung 12, einen dritten Rückstellschalter 14 zur Rückstellung des Eingangs der Analogverstärkerschaltung sowie eine dritte Rückstellspannungsquelle 15.
Wie in 2 dargestellt ist, sind mit den Signalübertragungsschaltern 3 jeweils Eingänge Q₁ bis Q_n verbunden. Wenn ein Übertragungsimpuls φT über einen Anschluss T zugeführt wird, werden die Signalübertragungsschalter 3 durchgeschaltet, sodass die jeweiligen Signale einem Anschluss von jeweiligen ersten Kondensatoren 2 zugeführt werden können, die Kapazitäten darstellen, die mit den Signalübertragungsschaltern 3 elektrisch verbunden sind. Der andere Anschluss eines jeden ersten Kondensators 2 ist elektrisch mit einer gemeinsamen Leitung verbunden, die wiederum mit dem Eingang der Analogverstärkerschaltung 12 verbunden ist. Der Ausgang der Analogverstärkerschaltung 12 ist elektrisch mit dem Eingang des den ersten Inverter 6 und den zweiten Inverter 4 umfassenden Leseverstärker 5 verbunden. Ein am Ausgang des Leseverstärkers 5 erhaltenes arithmetisches Operationsergebnis wird über einen Ausgangsanschluss 11 abgegeben. Hierbei ist zu beachten, dass die Leitung, mit der die ersten Kondensatoren 2 gemeinsam verbunden sind, über den dritten Rückstellschalter 14 mit der dritten Rückstellspannungsquelle 15 verbunden werden kann. Weiterhin kann die Leitung zwischen der Analogverstärkerschaltung 12 und dem Eingang des Leseverstärkers 5 über den zweiten Rückstellschalter 7 mit der zweiten Rückstellspannungsquelle 10 verbunden werden.
Die Leitungen zwischen den Signalübertragungsschaltern 3 und den ersten Kondensatoren 2 sind über die ersten Rückstellschalter 1 mit der ersten Rückstellspannungsquelle 8 verbunden.
3 zeigt ein schematisches Schaltbild, das ein Beispiel für den Aufbau der Analogverstärkerschaltung 12 veranschaulicht. Die Analogverstärkerschaltung 12 umfasst n-leitfähige MOS-Transistoren 201 und 202, einen Eingangsanschluss 203, der mit einem Anschluss verbunden ist, mit dem die Kondensatoren 2 gemeinsam verbunden sind, einen Ausgangsanschluss 204, einen Stromversorgungsanschluss 205 sowie eine Vorspannungsquelle 206, über die der Gate-Elektrode des n-leitfähigen MOS-Transistors 202 eine konstante Vorspannung zugeführt wird.
Wenn bei dieser Schaltungsanordnung des Analogverstärkers 12 ein dem Eingangsanschluss 203 zugeführtes Eingangssignal höher als ein Schwellenwert ist, wird am Ausgangsanschluss 204 ein Signal hohen Pegels erhalten, während bei einem unter dem Schwellenwert liegenden Eingangssignal ein Ausgangssignal niedrigen Pegels abgegeben wird. Diese Schaltungsanordnung stellt somit einen Stromverstärker des Source-Folgertyps dar, der ein um den Schwellenspannungswert des n-leitfähigen MOS-Transistors 201 herabgesetztes Ausgangssignal bilden kann, jedoch einen Verstärkungsfaktor von ungefähr 1 aufweist.
4 zeigt Signalverläufe zur Veranschaulichung von Betrieb und Wirkungsweise dieses erläuternden Ausführungsbeispiels, worauf nachstehend unter Bezugnahme auf 4 näher eingegangen wird. Zunächst werden die Rückstellschalter 1 durch einen Rückstellimpuls φRES durchgeschaltet, wodurch ein Anschluss eines jeden Kondensators 2 auf die Rückstellspannung der ersten Rückstellspannungsquelle 8 zurückgestellt wird.
Wenn die Versorgungsspannung einem 5 V-System entspricht, wird als Rückstellspannung die halbe Versorgungsspannung von ungefähr 2,5 V verwendet. Die Rückstellspannung ist jedoch nicht auf diese Spannung beschränkt, sondern es können auch andere Spannungen verwendet werden, wobei auch eine Vielzahl von Spannungen in Betracht gezogen werden kann. Wenn die ersten Rückstellschalter 1 durchgeschaltet werden, wird der Eingang der Analogverstärkerschaltung 12 annähernd gleichzeitig durch Einschalten des dritten Rückstellschalters 14 auf die Rückstellspannung der dritten Rückstellspannungsquelle 15 zurückgestellt. Für die Rückstellspannung wird hierbei vorzugsweise ein Wert in der Nähe eines logischen Inversionsschwellenwertes gewählt, bei dem eine Inversion des Ausgangssignals des Inverters 6 erfolgt. Wenn z. B. die analoge Verstärkerschaltung 12 aus dem Source-Folgerverstärker gemäß 3 besteht, wird der Eingang der Verstärkerschaltung 12 vorzugsweise auf die logische Inversionsspannung des Inverters 6 plus der Schwellenwertspannung zurückgestellt.
Bei der Abschaltung des Rückstellimpulses φRES werden die beiden Anschlüsse eines jeden Kondensators 2 auf den entsprechenden Rückstellpotentialen gehalten. Wenn sodann die Übertragungsschalter 3 durch den Übertragungsimpulse φT durchgeschaltet werden, werden Signale zu einem Anschluss übertragen, mit dem die Kondensatoren 2 gemeinsam verbunden sind. Hierbei geht z. B. das Potential an einem Anschluss eines jeden Kondensators 2 von der 2,5 V betragenden Rückstellspannung auf das Potential VX über. Es sei z. B. angenommen, dass die parasitäre Kapazität 9 den Kapazitätswert Co aufweist und dass N Kondensatoren 2 mit dem Eingang der Analogverstärkerschaltung 12 verbunden sind. In diesem Fall ändert sich die Spannung an dem Anschluss, mit dem die Kondensatoren 2 gemeinsam verbunden sind, in Bezug auf das Eingangssignal an einem Kondensator 2 auf Grund von Kapazitätsteilung um einen Betrag, der durch die nachstehende Formel (1) gegeben ist: |C × (2, 5 – VX)/(N·C + Co)| (1)
Wenn sich die Eingangsspannung des Inverters 6 in Bezug auf einen Wert nahe der logischen Inversionsspannung ändert, erfolgt eine entsprechende Inversion der Ausgangsspannung des Inverters 6. Wenn Signale jeweils den N Eingängen zugeführt werden, wird die Summe von N kapazitätsgeteilten Ausgangssignalen dem Eingang des Inverters 6 zugeführt. Wenn somit die Summe der N Eingangssignale positiv ist, geht das Eingangspotential des Inverters 6 auf ein über der logischen Inversionsspannung liegendes Potential über, sodass am Ausgangsanschluss 11 des Leseverstärkers 5 ein Signal hohen Pegels auftritt. Wenn dagegen die Summe negativ ist, geht das Eingangspotential des Inverters 6 auf ein unter der logischen Inversionsspannung liegendes Potential über, sodass ein Ausgangssignal niedrigen Pegels abgegeben wird. Bei der Schaltungsanordnung dieses, zur Erläuterung dienenden Beispiels werden Eingangssignale mit erforderlichen Bewertungskoeffizienten multipliziert, die in Abhängigkeit von den Amplituden der Eingangssignale und den Kapazitäten der mit diesen Signalen beaufschlagten Kondensatoren 2 durchzuführenden Verarbeitungsoperationen entsprechen, wobei die gewichteten Signale im Leseverstärker 5 gleichzeitig einer arithmetischen Paralleloperation unterzogen werden.
Bei diesem, zur Erläuterung dienenden Beispiel ist der gemeinsame Verbindungsanschluss der ersten Kondensatoren 2 über die Analogverstärkerschaltung 12 mit dem Leseverstärker 5 verbunden. Wenn z. B. am Eingang des Inverters 6 bei der Inversion seiner Ausgangsspannung über seine eigene Gate-Kapazität Störsignalanteile oder Rauschen erzeugt werden, wird auf diese Weise eine nachteilige Beeinflussung der Klemmenspannung der ersten Kondensatoren 2 durch diese Störsignal- oder Rauschanteile vermieden, sodass sich sehr genaue arithmetische Logikoperationen realisieren lassen.
Im Rahmen der vorstehenden Beschreibung ist beispielhaft der Fall in Betracht gezogen worden, dass der Verstärkungsfaktor den Wert "1" aufweist. Die Erfindung ist jedoch nicht hierauf beschränkt.
Aus der vorstehenden Formel (1) ergibt sich, dass bei dieser Schaltungsanordnung der Änderungsbetrag des Eingangspotentials des Inverters 6 mit steigender Anzahl der einander parallel geschalteten Kondensatoren 2 abnimmt. Demzufolge kann z. B. durch Vergrößerung des Verstärkungsfaktors der Analogverstärkerschaltung 12 der Änderungsbetrag des Eingangspotentials des Inverters 6 auf einen größeren Wert als den durch die Formel (1) definierten Wert eingestellt werden. Auf diese Weise lässt sich auch bei steigender Anzahl der Parallelverbindungen eine Rechenoperation mit höherer Genauigkeit realisieren.
Die Schaltungsanordnung der Analogverstärkerschaltung ist natürlich nicht auf den Source-Folgerverstärker gemäß 3 beschränkt, sondern es können auch verschiedene andere Verstärker, wie z. B. ein P-leitfähiger Source-Folgerverstärker, eine Rechenverstärkerschaltung oder dergleichen, Verwendung finden.
(Zweites erläuterndes Beispiel)
5 zeigt ein Schaltbild eines Erläuterungszwecken dienenden zweiten Beispiels, wobei in 5 gleiche Bezugszahlen Bauelemente mit der gleichen Wirkungsweise oder Funktion wie im Falle der Schaltungsanordnung gemäß 2 bezeichnen. Die Schaltungsanordnung gemäß 5 umfasst einen zweiten Kondensator 13, einen zweiten Rückstellschalter 7 zur Rückstellung des Eingangs des Inverters 6 sowie eine zweite Rückstellspannungsquelle 10. Wie 5 zu entnehmen ist, ist der zweite Kondensator 13 in Reihe zwischen eine Analogverstärkerschaltung 12 und den Eingang des Leseverstärkers 5 geschaltet.
Der zweite Rückstellschalter 7 wird im wesentlichen mit der gleichen zeitlichen Steuerung wie die anderen Rückstellschalter 1 und 14 betrieben. Bei der Analogverstärkerschaltung 12 kann die Schaltungsanordnung gemäß 3 Verwendung finden. Da bei diesem erläuternden Beispiel die Analogverstärkerschaltung 12 und der Inverter 6 durch die Reihenschaltung des Kondensators 13 voneinander entkoppelt sind, kann bei ihnen eine Spannungseinstellung unter optimalen Bedingungen stattfinden. Hierbei wird der Eingang des Inverters 6 vorzugsweise auf eine Spannung in der Nähe der logischen Inversionsspannung durch die von der zweiten Rückstellspannungsquelle 10 abgegebenen Rückstellspannung zurückgestellt. Der Eingang der Analogverstärkerschaltung 12 wird dagegen vorzugsweise auf eine Spannung im Bereich der Mitte des Dynamikbereichs zurückgestellt.
Wenn Gc das kapazitive Teilungsverhältnis zwischen dem Kondensator 13 und der parasitären Kapazität am Eingang des Inverters 6 und GA die Verstärkung bzw. den Verstärkungsfaktor der Analogverstärkerschaltung bezeichnen, ändert sich das Eingangspotential des Inverters 6 in Bezug auf das Eingangssignal an einem Kondensator 2 um einen Betrag, der durch die nachstehende Formel (2) gegeben ist: |Gc·GA{C × 2, 5 – VX)/(N × C + Co)}| (2)
Bei diesem, Erläuterungszwecken dienenden Beispiel üben die Schaltstörungen bzw. Schaltrauschen der Ausgangsstufe der Analogverstärkerschaltung 12 keinen nachteiligen Einfluss auf die Kondensatoren 2 aus, sodass der gleiche Verringerungseffekt in Bezug auf Schaltstörungen bzw. Schaltrauschen wie im Falle des ersten erläuternden Beispiels erhalten werden kann. Außerdem ist ein größerer Freiheitsgrad bei der Auslegung der Analogverstärkerschaltung 12 gegeben, wobei sich weiterhin Eingangssignaländerungen am Leseverstärker 5 zuverlässiger feststellen bzw. unterscheiden lassen, da die Eingangsvorspannung des Inverters 6 unabhängig von der Analogverstärkerschaltung 12 eingestellt werden kann.
(Drittes erläuterndes Beispiel)
6 zeigt ein Schaltbild eines dritten, Erläuterungszwecken dienenden Beispiels, wobei in 6 gleiche Bezugszahlen Bauelemente mit der gleichen Wirkungsweise oder Funktion wie im Falle der Schaltungsanordnung gemäß den 2 und 5 bezeichnen. Die Schaltungsanordnung gemäß 6 umfasst einen zweiten Leseverstärker 5a, einen dritten Kondensator 16, einen Steuereingangsanschluss 17 sowie einen zweiten Ausgangsanschluss 18.
Bei diesem, Erläuterungszwecken dienendem Beispiel ist der Ausgang der Analogverstärkerschaltung 12 mit einer Vielzahl von Leseverstärkern 5 und 5a über Kondensatoren verbunden, sodass für eine Gruppe von Eingangssignalen gleichzeitig logische Mehrheits-Rechenoperationsergebnisse erhalten werden können. Wenn dem Steuereingangssignal ein Steuersignal unabhängig zugeführt wird, können über die Ausgangsanschlüsse 11 und 18 unterschiedliche Rechenoperationsergebnisse erhalten werden.
Wenn z. B. Ci die Eingangskapazität eines jeden Inverters 6 und Cj die Kapazität eines jeden Kondensators 13 bezeichnen, ist das kapazitive Teilungsverhältnis Gc gemäß Formel (2) am Eingang des Leseverstärkers 5 gegeben durch: Gc = Cj/(Ci + Cj)
Wenn Ck die Kapazität des Kondensators 16 bezeichnet, ist ein kapazitives Teilungsverhältnis Gc' gemäß Formel (2) am Eingang des Leseverstärkers 5a gegeben durch: Gc' = Cj/(Ci + Cj + Ck)
Ferner ist das Potential am Eingang des Inverters 6 und damit am Eingang des Leseverstärkers 5 gegeben durch: |{Cj/(Ci + Cj) }·GA ·Σ{C × (2, 5 – VX)/(N·C + Co)}| (3)
Wenn ΔV eine Signaländerung am Steuereingangsanschluss 17 bezeichnet, ist somit auf diese Weise das Potential am Eingang des Inverters 6 und damit am Eingang des Leseverstärkers 5 gegeben durch: |{Cj/(Ci + Cj + Ck)}·GA ·Σ[{C × (2, 5 – VX)/(N·C + Co)} + ΔV]| (4)
Am Ausgangsanschluss 18 des Leseverstärkers 5a findet daher eine weitere Inversion des Signals auf der Basis eines Schwellenwertes statt, der sich in Bezug auf den für den Ausgangsanschluss 11 des Leseverstärkers 5 maßgebenden Schwellenwert unterscheidet, da durch das über den Steuereingangsanschluss 17 zugeführte Steuersignal der Betrag ΔV hinzuaddiert wird, sodass z. B. zwei verschiedene Rechenoperationsergebnisse für eine Gruppe von Eingangssignalen erhalten werden können.
Da hierbei die den Eingängen zugeführten Potentialänderungsbeträge durch die Analogverstärkerschaltung spannungs-stromverstärkt werden, kann für eine Gruppe von Eingangssignalen eine Vielzahl von unterschiedlichen Rechenoperationsergebnissen parallel gebildet werden, sodass sich eine Hochgeschwindigkeitsverarbeitung erzielen lässt. Da keine Vielzahl von Eingangsblöcken vorgesehen werden muss, lässt sich eine Schaltungsanordnung mit geringem Stromverbrauch unter niedrigen Herstellungskosten realisieren.
(Viertes erläuterndes Beispiel)
7 zeigt ein Schaltbild eines vierten, Erläuterungszwecken dienenden Beispiels, wobei in 7 gleiche Bezugszahlen Bauelemente mit der gleichen Wirkungsweise oder Funktion wie im Falle der Schaltungsanordnung gemäß 6 bezeichnen.
Die Schaltungsanordnung gemäß diesem, Erläuterungszwecken dienendem Beispiel umfasst sowohl einen Schaltungsabschnitt, bei dem ein Anschluss eines jeden Kondensators 2 über die Analogverstärkerschaltung 12 mit dem Leseverstärker 5 verbunden ist, als auch einen Schaltungsabschnitt, bei dem ein Anschluss eines jeden Kondensators 2 direkt mit einem weiteren Leseverstärker 5 verbunden ist, ohne über die Analogverstärkerschaltung 12 geführt zu werden.
Bei diesem erläuternden Beispiel können im Vergleich zu dem dritten erläuternden Beispiel gemäß 6 der Kondensator 13, der Rückstellschalter 14 und die Rückstellspannungsquelle 15 entfallen, sodass sich der Schaltungsumfang ein wenig verringern lässt. Auf diese Weise kann der Leseverstärker 5 sowohl in Form einer über die Analogverstärkerschaltung erfolgenden Verbindung mit den Kondensatoren als auch in Form einer Direktverbindung mit den Kondensatoren Verwendung finden.
(Fünftes erläuterndes Beispiel)
Nachstehend wird unter Bezugnahme auf 8 auf ein fünftes, Erläuterungszwecken dienendes Beispiel näher eingegangen. Bei diesem, Erläuterungszwecken dienenden Beispiel wird eine hochwertigere arithmetische Paralleloperation realisiert, indem eine Vielzahl arithmetischer Parallel-Operationsschaltungen zusammengeschaltet werden, die jeweils eine Halbleiterschaltung gemäß den vorstehend beschriebenen, erläuternden Beispielen umfassen.
Gemäß 8 umfassen jeweilige arithmetische Parallel-Operationsschaltungsblöcke 501A bis 501C eine Schaltungsanordnung, die eine Vielzahl von Eingängen bzw.
Eingangsanschlüssen 502 aufweist und in der z. B. in 2 veranschaulichten Weise von Übertragungsschaltern 3, Kondensatoren 2, einem Leseverstärker 5, einer Analogverstärkerschaltung 12 und dergleichen gebildet wird. Ausgangsanschlüsse 503 des Leseverstärkers 5 entsprechen dem Ausgangsanschluss 11 gemäß 2. Die Ausgangsanschlüsse 503 der arithmetischen Parallel-Operationsschaltungsblöcke 501A und 501C sind mit dem arithmetischen Parallel-Operationsschaltungsblock 501B verbunden, wobei die über diese Ausgangsanschlüsse 503 abgegebenen Ausgangssignale als Eingangssignale für den arithmetischen Parallel-Operationsschaltungsblock 501B dienen. Außerdem sind die Ausgänge weiterer ähnlicher arithmetischer Parallel-Operationsschaltungsblöcke mit anderen Eingängen des Operationsschaltungsblocks 501B verbunden.
Wenn bei einer Halbleiterschaltung mit dem vorstehend beschriebenen Aufbau die jeweiligen arithmetischen Parallel-Operationsschaltungsblöcke 501A bis 501C eine Mehrheits-Bestimmungsfunktion aufweisen, werden an Ausgängen OUT1 und OUT2 Ausgangssignale hohen oder niedrigen Pegels in Abhängigkeit von den den arithmetischen Parallel-Operationsschaltungsblöcken 501A und 501C zugeführten Eingangssignalen erhalten, während an einem Ausgang OUT3 des arithmetischen Parallel-Operationsschaltungsblocks 501B ein Ausgangssignal durch Addition der an den Ausgängen OUT1 und OUT2 anstehenden Ausgangssignale mit anderen Eingangssignalen erhalten wird. Da eine Vielzahl von arithmetischen Parallel-Operationsschaltungsblöcken in Reihenschaltung oder Parallelschaltung oder aber in einer Kombination von Reihen- und Parallelschaltungen miteinander verbunden sind, lässt sich auf diese Weise eine hochwertige arithmetische Parallel-Operationsverarbeitung realisieren.
Bei diesem, Erläuterungszwecken dienenden Beispiel ist die Zusammenschaltung von drei arithmetischen Parallel-Operationsschaltungsblöcken in Betracht gezogen worden. Selbstverständlich besteht keine Beschränkung auf eine solche Anordnung, sondern die Schaltungsblöcke können zur Realisierung der erforderlichen arithmetischen Operationsverarbeitung frei kombiniert werden. Weiterhin können die arithmetischen Parallel-Operationsschaltungsblöcke natürlich auch mit üblichen Halbleiter-Logikschaltungsblöcken kombiniert werden.
Bei diesem, Erläuterungszwecken dienenden Beispiel sind die Verbindungen für den Fall betrachtet worden, dass Signale aufeinanderfolgend zugeführt und übertragen werden. Es besteht jedoch keine Beschränkung auf eine solche Vorgehensweise, sondern es können auch die Ausgangssignale von ausgangsseitigen Stufen als Eingangssignale für eingangsseitige Stufen Verwendung finden.
(Sechstes erläuterndes Beispiel)
Nachstehend wird ein sechstes, Erläuterungszwecken dienendes Beispiel unter Bezugnahme auf das Schaltbild gemäß 9 näher beschrieben, wobei in 9 gleiche Bezugszahlen Bauelemente mit der gleichen Wirkungsweise oder den gleichen Funktionen wie bei der Schaltungsanordnung gemäß 6 bezeichnen. Bei diesem, Erläuterungszwecken dienenden Beispiel wird das Ausgangssignal des Leseverstärkers 5 einem Anschluss des dritten Kondensators 16 zugeführt.
Wie in Verbindung mit dem dritten erläuternden Beispiel beschrieben worden ist, ändert sich das Ausgangssignal am Ausgangsanschluss 18 entsprechend dem Änderungsbetrag ΔV des Steuersignals. Wenn sich bei diesem, Erläuterungszwecken dienenden Beispiel der Änderungsbetrag ΔV verändert, wird der Leseverstärker 5a durch verschiedene Inversionsschwellenwerte invertiert, wie der vorstehenden Formel (4) zu entnehmen ist. Im einzelnen werden bei Vorliegen eines 5 V-Systems als Spannungsversorgungssystem drei verschiedene Beziehungen zwischen der Änderung des Ausgangssignals am Ausgangsanschluss 11 des Leseverstärkers 5 und dem Änderungsbetrag ΔV erhalten, nämlich ΔV = +5 V, wenn die Ausgangssignal-Pegeländerung HOCH → NIEDRIG vorliegt, ΔV = 0 V, wenn die Ausgangssignal-Pegeländerung HOCH → HOCH vorliegt, ΔV = 0 V, wenn die Ausgangssignal-Pegeländerung NIEDRIG → NIEDRIG vorliegt, und ΔV = – 5 V, wenn die Ausgangssignal-Pegeländerung NIEDRIG → HOCH vorliegt.
Wenn das Ausgangssignal eines Leseverstärkers 5 als eines der Eingangssignale eines weiteren Leseverstärkers 5a eines weiteren Blocks wie im Falle dieses Beispiels verwendet wird, lässt sich eine hochwertigere arithmetische Parallel-Operationsverarbeitung realisieren.
Bei diesem erläuternden Beispiel wird das Ausgangssignal vom Ausgangsanschluss 11 direkt dem Kondensator 16 zugeführt, jedoch besteht keine Beschränkung auf eine solche Vorgehensweise. Selbstverständlich kann z. B. das Ausgangssignal vom Ausgangsanschluss 11 über verschiedene Arten von logischen Verknüpfungsgliedern, Verstärkern, Schaltern und dergleichen zur Realisierung der gewünschten arithmetischen Operationsverarbeitung zugeführt werden.
(Siebtes erläuterndes Beispiel)
10 zeigt ein Schaltbild eines Erläuterungszwecken dienenden Beispiels, bei dem die vorstehend beschriebene Halbleiterschaltung als siebtes erläuterndes Beispiel für eine arithmetische Korrelationsoperationsschaltung Verwendung findet. Hierbei bezeichnen in 10 die gleichen Bezugszahlen Bauelemente mit der gleichen Wirkungsweise oder den gleichen Funktionen wie bei der Schaltungsanordnung gemäß 2.
Bei dieser Schaltungsanordnung findet ein Vergleich einer Vielzahl von Daten mit Referenzdaten statt, wobei die erhaltene Summe von Korrelationen als Korrelationsauswertungsergebnis in Form eines Binärwertes ausgegeben wird.
10 veranschaulicht als Beispiel eine arithmetische Korrelationsoperationsschaltung mit sieben Eingängen. Gemäß 10 umfasst jeder der arithmetischen Mehrheits-Operationsschaltungsblöcke 601A bis 601C eine Anzahl von Eingängen bzw. Eingangsanschlüssen sowie Rückstellschalter 1, Kondensatoren 2, Signalübertragungsschalter 3, einen Leseverstärker 5 und dergleichen. Mit dem Block 601A sind Vergleicher 602 verbunden, während Inverter 603 zwischen die Blöcke 601A und 601B sowie zwischen die Blöcke 601B und 601C geschaltet sind. Der Unterschied zwischen den arithmetischen Mehrheits-Operationsschaltungsblöcken 601A, 601B und 601C besteht darin, dass der arithmetische Mehrheits-Operationsschaltungsblock 601A tatsächlich sieben Eingänge bzw. Eingangsanschlüsse aufweist, die arithmetischen Mehrheits-Operationsschaltungsblöcke 601B und 601C jedoch jeweils nur mit einem Eingang bzw. Eingangsanschluss und einem oder zwei Steuereingängen bzw. Steueranschlüssen versehen sind.
Gemäß 10 werden den Vergleichern 602 die Eingangssignale zusammen mit Korrelationskoeffizienten zugeführt. Wenn ein Eingangssignal und der Korrelationskoeffizient Koinzidenz aufweisen, gibt jeder Vergleicher 602 ein Signal hohen Pegels ab, wähnend andernfalls ein Signal niedrigen Pegels abgegeben wird. Da der arithmetische Mehrheits-Operationsschaltungsblock 601A einen Aufbau aufweist, bei dem der Gesamtwert von zusammengeschalteten Kapazitäten 7C beträgt, geht bei einer während der Eingabe der Ausgangssignale der Vergleicher 602 in den arithmetischen Mehrheits-Operationsschaltungsblock 601A erfolgenden Zuführung von Signalen hohen Pegels zu Kapazitäten mit dem Kapazitätswert 4C oder mehr das Eingangspotential des Inverters 6 auf ein in Bezug auf die logische Inversionsspannung hohes Potential über, sodass dem Ausgangsanschluss 11 des Leseverstärkers 5 ein Signal hohen Pegels zugeführt wird. In der nachstehend wiedergegebenen Tabelle 1 sind unter Spalte S3 die Ausgangswerte des arithmetischen Mehrheits-Operationsschaltungsblocks 601A für die jeweilige Anzahl von Eingangssignalen hohen Pegels aufgeführt.
Tabelle 1
Wie 10 zu entnehmen ist, werden die Ausgangssignale S3 des arithmetischen Mehrheits-Operationsschaltungsblocks 601A von dem Inverter 603 invertiert und das invertierte Signal dem Steuereingangsanschluss des arithmetischen Mehrheits-Operationsschaltungsblocks 601B zugeführt. Ein Kondensator 901 besitzt eine Kapazität von ungefähr 4C (C stellt die Minimalkapazität eines jeden, mit anderen Eingangsanschlussstrecken verbundenen Kondensators 2 dar). Ferner weist ein Kondensator 13 eine Kapazität von ungefähr 7C auf. Bei dem arithmetischen Mehrheits Operationsschaltungsblock 601B sind somit Kapazitäten mit dem Kapazitätswert 11C zusammengeschaltet, wobei der Kondensator 901 (mit dem Kapazitätswert 4C dieser Kapazitäten) mit einem Signal vom Steuereingangsanschluss beaufschlagt wird, dem wiederum ein Signal auf der Basis des Ausgangssignals des arithmetischen Mehrheits-Operationsschaltungsblocks 601A zugeführt wird, und der Kondensator 13 (7C) mit dem Ausgangssignal der Analogverstärkerschaltung 12 beaufschlagt wird, der ein Signal auf der Basis der in den Kondensatoren des Blocks 601A gespeicherten Ladungen zugeführt wird.
Wenn die Analogverstärkerschaltung 12 mit der Verstärkung bzw. dem Verstärkungsfaktor 1 arbeitet und wenn V1 bis V7 die den Kondensatoren 2 zugeführten Signale bezeichnen, ist die Potentialänderung auf der mit dem Schalter 3 des Kondensators 13 (7C) verbundenen Seite gegeben durch: {C(2,5 – V1) + C(2,5 – V2) + ... + C(2,5 – V7)}/7C = (1/7)Σ(2,5 – Vi) (5)
(Σ ist die Summe von i = 1 bis 7)
Hierbei ist die Potentialänderung an dem den anderen Anschluss des Kondensators 13 bildenden gemeinsam verbundenen Anschluss gegeben durch: {7C·(1/7)Σ(2,5 – Vi) + 4C(2,5 – A)}/11C = {(2, 5 – V1) + . . . + C (2, 5 – V7) + 4 (2, 5 – A)}/11 (6)
(A stellt den invertierten Signalwert der Ausgangssignale S3 des Leseverstärkers 5 dar).
Der arithmetische Mehrheits-Operationsschaltungsblock 601B stellt somit eine Schaltungsanordnung dar, bei der Kapazitäten mit dem Kapazitätswert 11C gemeinsam verbunden sind, wobei über den Steuereingangsanschluss ein Signal der Kapazität mit dem Kapazitätswert 4C zugeführt wird, während der Kapazität mit dem verbleibenden Kapazitätswert 7C die gleichen Eingangssignale zugeführt werden, die in den Block 601A eingegeben werden.
Wenn Signale hohen Pegels einem Kapazitätswert 6C oder mehr dieser Kapazitäten zugeführt werden, ermittelt der arithmetische Mehrheits-Operationsschaltungsblock 601B insgesamt das Vorliegen einer Mehrheit und gibt ein Signal hohen Pegels ab.
Wenn z. B. das Ausgangssignal des arithmetischen Mehrheits-Operationsschaltungsblocks 601A auf hohem Pegel liegt (was bedeutet, dass Signale hohen Pegels einem Kapazitätswert von 4C oder mehr zugeführt werden), wird dem gewichteten Eingangsanschluss in der vorstehend beschriebenen Weise ein Signal niedrigen Pegels zugeführt. Wenn weiterhin von den dem anderen Eingangsanschluss als dem gewichteten Eingangsanschluss zugeführten Signalen Signale hohen Pegels Kapazitäten mit dem Kapazitätswert 6C oder mehr zugeführt werden, bestimmt der arithmetische Mehrheits-Operationsschaltungsblock 601B insgesamt das Vorliegen einer Mehrheit und gibt ein Signal hohen Pegels ab. Wenn Signale hohen Pegels Kapazitäten mit dem Kapazitätswert 4C (einschließlich) bis 6C (einschließlich) zugeführt werden, ermittelt der Block 601B nicht das Vorliegen einer Mehrheit und gibt ein Signal niedrigen Pegels ab.
Wenn dagegen das Ausgangssignal des arithmetischen Mehrheits-Operationsschaltungsblocks 601A auf niedrigem Pegel liegt, wird dem gewichteten Eingangsanschluss ein Signal hohen Pegels zugeführt. Wenn hierbei Signale hohen Pegels Kapazitätswerten 2C (einschließlich) bis 3C (einschließlich) zugeführt werden, wird 4C + 2C (4C ist eine Bewertung), d. h. 6C oder mehr, als Vorliegen einer Mehrheit ermittelt und ein Signal hohen Pegels abgegeben. Wenn dagegen Signale hohen Pegels Kapazitätswerten 1C oder weniger zugeführt wird, liegt 4C + 0 oder 4C + C und damit weniger als 6C vor, sodass ein Signal niedrigen Pegels abgegeben wird. In Tabelle 1 sind unter der Spalte S2 die Ausgangssignalwerte des arithmetischen Mehrheits-Operationsschaltungsblocks 601B für die jeweilige Anzahl von Eingangssignalen hohen Pegels aufgeführt.
Wie 10 zu entnehmen ist, besitzt ferner der arithmetische Mehrheits-Operationsschaltungsblock 601C zwei gewichtete Anschlüsse mit einem jeweiligen Kapazitätswert 901 von 4C und einem Kapazitätswert 902 von 2C. Wie in 10 dargestellt ist, werden die invertierten Werte der Ausgangssignale S3 des arithmetischen Mehrheits-Operationsschaltungsblocks 601A dem mit 4C gewichteten Eingangsanschluss und die invertierten Werte der Ausgangssignale S2 des arithmetischen Mehrheits-Operationsschaltungsblocks 601B dem mit 2C gewichteten Eingangsanschluss zugeführt, während im wesentlichen die gleichen Signale, die in den Block 601A eingegeben werden, den anderen Eingangsanschlüssen zugeführt werden. Der Schaltungsblock 601C stellt somit eine Schaltungsanordnung dar, bei der Kondensatoren mit einer Gesamtkapazität von 13C (7C + 2C + 4C) gemeinsam miteinander verbunden sind, wobei die in Tabelle 1 unter der Spalte S1 aufgeführten Ausgangssignale erhalten werden.
Bei dieser Schaltungsanordnung kann die Anzahl der Eingangssignale, die Koinzidenz mit den Korrelationskoeffizienten aufweisen, in einen Binärwert mit drei Bitstellen umgesetzt und dieser Binärwert als Korrelationsauswertungsergebnis abgegeben werden.
Mit diesem Schaltungsaufbau lässt sich eine sehr genaue arithmetische Korrelationsoperationsschaltung realisieren, durch die im Vergleich zu einer bekannten Schaltung eine Verringerung des Schaltungsumfangs, eine Vergrößerung der arithmetischen Operationsgeschwindigkeit sowie eine Verringerung des Stromverbrauchs erzielbar sind.
Wie vorstehend beschrieben, beträgt bei einem Schaltungsblock, bei dem die Anschlüsse auf einer Seite von einer Vielzahl von Eingangsanschlüssen zugeordneten Kondensatorelementen gemeinsam miteinander verbunden sind und der gemeinsam verbundene Anschluss wiederum mit dem Leseverstärker verbunden ist, der Gesamtwert der Kapazitäten der Kondensatorelemente annähernd ein ungradzahliges Vielfaches von C (wobei C den Minimalwert der mit den Vielfach-Eingangsanschlüssen verbundenen Kapazitäten bezeichnet). In diesem Fall lässt sich auf einfache Weise eine Art von arithmetischer Mehrheits-Operationsdiskrimination bei einer arithmetischen Operationsschaltung erzielen.
Das vorstehende Beispiel bezieht sich auf eine arithmetische Korrelationsoperationsschaltung mit sieben Eingängen. Obwohl im Falle von einigen zehn Eingangsanschlüssen der erste Block grundsätzlich einige zehn Eingangsanschlüsse erfordert, müssen die nachgeschalteten Blöcke lediglich einen Eingang und einen oder mehrere Steuereingänge aufweisen, sodass sich auf einfache Weise eine Umsetzung eines Binärwertes mit n Bitstellen realisieren lässt. Es können auch andere Arten von arithmetischen Korrelationsoperationsschaltungen und arithmetischen Operationsverarbeitungsschaltungen gebildet werden, sodass dieses Beispiel nicht auf die beschriebenen spezifischen Schaltungen beschränkt ist.
(Achtes erläuterndes Beispiel)
Das siebte erläuternde Beispiel ist anhand eines Falles beschrieben worden, bei dem der Verstärkungsfaktor der Analogverstärkerschaltung 12 den Wert "1" aufweist, wie dies in 10 veranschaulicht ist. Wenn mit GA die Verstärkung bzw. der Verstärkungsfaktor der Analogverstärkerschaltung 12 und mit CA der Kapazitätswert des Kondensators 13 bezeichnet wird, lässt sich die vorstehende Gleichung (6) auch folgendermaßen ausdrücken: {CA·GA·(1/7)Σ(2,5 – Vi) + 4C(2,5 – A)}/(CA + 4C) (7)
Wenn hierbei der Verstärkungsfaktor und die Kapazitäten derart vorgegeben sind, dass annähernd gilt: CA·GA = 7C (8)lässt sich die gleiche Funktion der arithmetischen Korrelationsoperationsschaltung wie im Falle des siebten erläuternden Beispiels erhalten. Wenn bei diesem, Erläuterungszwecken dienenden Beispiel der Verstärkungsfaktor derart eingestellt wird, dass Gleichung (8) innerhalb des Bereiches CA < C7 zutrifft, kann die Potentialänderung am Eingang des Inverters 6 in Bezug auf die Änderung bei einem Eingangssignal vergrößert werden. Da die Kapazität des Kondensators 13 verringert werden kann, lässt sich seine Aufladezeit verkürzen und damit eine arithmetische Operationsverarbeitung mit höherer Genauigkeit und höherer Geschwindigkeit erzielen.
Wenn ferner CB die Kapazität des Kondensators am Steuereingangsanschluss bezeichnet und in Bezug auf die Kapazität CA des Kondensators 13 die folgende Beziehung gegeben ist: CA : CB = 7 : 4 (9)kann die vorstehend beschriebene Funktion der arithmetischen Korrelationsoperationsschaltung erhalten werden. Durch Verringerung von sowohl CA als auch CB unter Aufrechterhaltung des vorstehenden Verhältnisses kann die Aufladungszeit der Kondensatoren weiter verkürzt und eine arithmetische Operationsverarbeitung mit höherer Geschwindigkeit realisiert werden.
(Neuntes erläuterndes Beispiel)
11 zeigt ein Schaltbild dieses, Erläuterungszwecken dienenden Beispiels, wobei in 11 gleiche Bezugszahlen Bauelemente mit der gleichen Wirkungsweise oder den gleichen Funktionen wie bei der Schaltungsanordnung gemäß 10 bezeichnen. 11 veranschaulicht ein weiteres Beispiel für eine arithmetische Korrelationsoperationsschaltung.
Wie in 11 dargestellt ist, sind Inverter 1101 und Übertragungsverknüpfungsschalter 1102 zwischen die Vergleicher 602 und die Kondensatoren 2 geschaltet. Wenn an dem in Verbindung mit dem ersten erläuternden Beispiel beschriebenen Rückstellschalter ein Signal hohen Pegels ansteht, wird jeder Übertragungsverknüpfungsschalter 1102 durchgeschaltet, während andernfalls der Übertragungsschalter 3 durchgeschaltet ist.
Da die Schaltungsanordnung bei diesem Beispiel durch den Inversionswert eines Eingangssignals zurückgestellt wird, kann z. B. bei einem 5 V-Spannungsversorgungssystem eine Differenzspannung zwischen dem Eingangssignal und dem Rückstellsignal von bis zu 5 V erhalten werden, was im Vergleich zum Stand der Technik der doppelte Betrag ist. Bei dieser Anordnung lässt sich aus Gleichung (6) die Potentialänderung an dem gemeinsam verbundenen Anschluss des Kondensators 13 in Form folgender Gleichung (10) ableiten: {7C·(1/7)Σ(5 – Vi) + 4C(2,5 – A)}/11C = {(5 – Vi) + ... + C (5 – V7) + 4 (2, 5 – A)}/11 (10)
(A bezeichnet die invertierten Werte der Ausgangssignale S3 des Leseverstärkers 5, während F die Summe von i = 1 bis 7 darstellt.)
Auf diese Weise können die Kapazitätswerte der Kondensatoren, die zur Erfüllung der entsprechenden Korrelationsfunktion erforderlich sind, halbiert werden. Demzufolge kann der Schaltungsumfang in entsprechendem Maße verringert werden. Wenn hierbei GA den Verstärkungsfaktor der Analogverstärkerschaltung 12, CA die Kapazität des Kondensators 13 und CB die Kapazität des Kondensators 901 bezeichnen, werden der Verstärkungsfaktor und die Kapazitäten derart vorgegeben, dass die folgende Beziehung gegeben ist: CA·GA : CB = (7/2) : 4 (11) sodass die gleiche Funktion der arithmetischen Korrelationsoperationsschaltung wie im Falle des siebten Ausführungsbeispiels erhalten wird.
Da bei diesem, Erläuterungszwecken dienenden Beispiel die Kapazität des Kondensators 13 im Vergleich zu dem siebten und achten Beispiel halbiert werden kann, lässt sich die Ladungsakkumulationszeit verkürzen und demzufolge eine höhere Operationsgeschwindigkeit der Schaltungsanordnung realisieren.
(Zehntes erläuterndes Beispiel)
12 zeigt in Form eines Blockschaltbilds ein zehntes, Erläuterungszwecken dienendes Beispiel, das sich auf eine Bewegungserfassungsschaltung bezieht. Wie in 12 dargestellt ist, umfasst die Schaltungsanordnung Speichereinheiten 3001 und 3002 die jeweils Referenzdaten bzw. Vergleichsdaten speichern, eine Korrelationsrecheneinheit 3003, eine Steuereinheit 3004 zur Steuerung des gesamten Chips, einen Addierer 3005 zur Addition der Korrelationsergebnisse, ein Register 3006 zur Speicherung des Minimalwertes der von dem Addierer 3005 abgegebenen Summenwerte, eine Einheit 3007, die als Vergleicher sowie als Abschnitt zur Speicherung der Adresse des Minimalwertes dient, sowie einen Ausgangspuffer 3008, der auch als Speichereinheit für das Ausgangsergebnis dient. Einem Anschluss 3009 wird eine Referenzdatenfolge zugeführt, während eine mit der Referenzdatenfolge zu vergleichende Vergleichsdatenfolge über einen Anschluss 3010 eingegeben wird.
Die Speichereinheiten 3001 und 3002 werden von statischen Direktzugriffsspeichern (SRAMs) gebildet, die wiederum von üblichen CMOS-Schaltungen gebildet werden. Die in die Korrelationsrecheneinheit 3003 eingegebenen Daten werden einer Parallelverarbeitung unterzogen, da die Korrelationsrecheneinheit 3003 eine Korrelationsschaltung aufweist. Die Einheit 3003 kann somit eine Hochgeschwindigkeitsverarbeitung durchführen und von einer kleinen Anzahl von Bauelementen gebildet werden, wodurch sich eine geringe Chipgröße und niedrige Herstellungskosten ergeben. Das Korrelationsrechenergebnis wird vom Addierer 3005 ausgewertet und von der Einheit 3007 mit dem Inhalt des Registers 3006 verglichen, das das vor diesem Korrelationsrechenvorgang angefallene maximale Korrelationsergebnis (die Minimalsumme) speichert. Wenn das derzeitige Rechenergebnis kleiner als der gespeicherte Minimalwert ist, wird das Ergebnis neu in das Register 3006 eingespeichert, während andernfalls das vorherige Ergebnis aufrecht erhalten wird.
Durch diesen Vorgang wird stets das maximale Korrelationsergebnis im Register 3006 gespeichert, wobei nach Beendigung der Berechnung sämtlicher Datenfolgen das Ergebnis über einen Ausgangsanschluss 3011 abgegeben wird. Bei diesem erläuternden Beispiel werden die Steuereinheit 3004, der Addierer 3005, das Register 3006, die Einheit 3007 und der Ausgangspuffer 3008 von üblichen CMOS-Schaltungen gebildet. Hierbei kann insbesondere bei dem Addierer 3005 die beschriebene Schaltungsanordnung zur Durchführung von Paralleladditionen Verwendung finden, wodurch sich eine Hochgeschwindigkeitsverarbeitung realisieren lässt. Wie vorstehend beschrieben, lassen sich nicht nur eine Hochgeschwindigkeitsverarbeitung und geringe Herstellungskosten erzielen, sondern auch der Stromverbrauch kann verringert werden, da arithmetische Operationen auf der Basis von Kapazitäten über Zwischenspeicherschaltungen ausgeführt werden, was zu einem geringen Stromverbrauch führt. Aus diesem Grund eignet sich dieses Beispiel für ein tragbares Gerät, wie eine 8 mm-Videokamera, oder dergleichen.
(Elftes erläuterndes Beispiel)
Die 13A bis 13C zeigen ein elftes, Erläuterungszwecken dienendes Beispiel, das sich auf einen Chip (eine Hochgeschwindigkeits-Bildverarbeitungseinrichtung) bezieht, bei der eine Halbleiterschaltung der vorstehend beschriebenen Art mit einem Fotosensor (Festkörper-Bildaufnahmeelement) kombiniert ist und eine Hochgeschwindigkeits-Bildverarbeitung vor dem Auslesen von Bilddaten erfolgt. 13A veranschaulicht ein Beispiel für den Gesamtaufbau in Form eines Blockschaltbildes, während 13B ein schematisches Schaltbild eines Beispiels für den Aufbau eines Bildelementabschnitts und 13C eine schematische Darstellung eines Beispiels für den arithmetischen Operationsinhalt zeigen.
Gemäß 13A umfasst der Chip Lichtempfangsabschnitte 4001, Zeilenspeicher 4003, 4005, 4007 und 4009, Korrelationsrecheneinheiten 4004 und 4008 sowie eine arithmetische Operationsausgabeeinheit 4010. Die als ein Bildelementabschnitt in 13B dargestellte Lichtempfangseinheit 4001 umfasst Kapazitätselemente 4011 und 4012 zur Verbindung von Lichtsignal-Ausgangsanschlüssen mit Ausgangssammelleitungen 4002 und 4006, einen bipolaren Transistor 4013, ein mit dem Basisbereich des bipolaren Transistors verbundenes Kapazitätselement 4014 und einen Schalttransistor 4015. Auf eine Bilddaten-Sensoreinheit 4020 fallendes Bilddatenlicht wird im Basisbereich des bipolaren Transistors 4013 fotoelektrisch umgesetzt.
Ein den fotoelektrisch umgesetzten Foto-Ladungsträgern entsprechendes Ausgangssignal wird über den Emitter des bipolaren Transistors 4013 ausgelesen und hebt das Emitterpotential an, wodurch über die Kapazitätselemente 4011 und 4012 eine entsprechende Anhebung der Ausgangssammelleitungspotentiale erfolgt. Durch diesen Vorgang wird die Summe der Ausgangssignale der Bildelemente in Spaltenrichtung in den Zeilenspeicher 4007 eingelesen, während die Summe der Ausgangssignale der Bildelemente in Reihenrichtung in den Zeilenspeicher 4003 eingelesen wird. Dies ermöglicht die Ausgabe der Summen in der X- und Y-Richtung von Bereichen, in denen die Basispotentiale der bipolaren Transistoren 4013 über die Kapazitätselemente 4014 in den Bildelementabschnitten angehoben worden sind.
Wenn z. B. in der in 13C dargestellten Weise ein Bild 4016 zur Zeit t1 und ein Bild 4017 zur Zeit t2 eingegeben werden, werden die durch jeweilige Addition dieser Bilder in Y-Richtung erhaltenen Ausgangssignalergebnisse zu Bildsignalen 4018 und 4019, die jeweils als Daten in den Zeilenspeichern 4007 und 4009 gemäß 13A gespeichert werden. Wie sich den in 13C veranschaulichten Bildsignalen 4018 und 4019 entnehmen lässt, verschieben sich die Daten dieser beiden Bilder entsprechend der Bildbewegung, sodass sich durch Berechnung des Verschiebungsbetrages mit Hilfe der Korrelationsrecheneinheit 4008 die Bewegung eines Objekts in einer zweidimensionalen Ebene auf sehr einfache Weise erfassen lässt.
Die Korrelationsrecheneinheiten 4004 und 4008 gemäß 13A können die vorstehend beschriebene arithmetische Korrelationsoperationsschaltung umfassen. Die sich hierbei ergebenden Einheiten umfassen jeweils eine kleinere Anzahl von Bauelementen als eine übliche Schaltung, wobei die Bauelemente insbesondere mit dem Rastermaß der Sensor-Bildpunkte bzw. -Bildelemente angeordnet werden können. Die vorstehend beschriebene Anordnung führt arithmetische Operationen auf der Basis der von dem Sensor erhaltenen Analogsignale aus. Wenn jedoch Analog/Digital-Umsetzerschaltungen zwischen den Zeilenspeichern und den Sammelleitungen angeordnet werden, lassen sich digitale arithmetische Korrelationsoperationen realisieren. Bei diesem Beispiel umfasst ein Sensorelement einen bipolaren Transistor, jedoch kann gleichermaßen auch die Verwendung eines MOS-Transistors oder lediglich einer Fotodiode ohne einen Verstärkertransistor in Betracht gezogen werden.
Außerdem erfolgt in diesem Fall eine arithmetische Korrelationsoperation an Datenfolgen zu verschiedenen Zeiten. Alternativ lässt sich jedoch auch eine Mustererkennung realisieren, wenn die X- und Y-Projektionsergebnisse einer Vielzahl von zu erkennenden Musterdaten in einem Speicher abgespeichert werden.
Wie vorstehend beschrieben, lassen sich bei Kombination einer Bildelement-Eingabeeinheit mit jeweiligen Schaltungsanordnungen gemäß den vorstehend beschriebenen erläuternden Beispielen folgende Vorteile erzielen:

(1) Da anstelle der üblichen Verarbeitung von seriell aus einem Sensor ausgelesenen Daten eine Parallelverarbeitung von gleichzeitig aus dem Sensor ausgelesenen Daten erfolgt, lässt sich eine Datenverarbeitung zur Hochgeschwindigkeits-Bewegungserfassung und Mustererkennung realisieren.
(2) Da eine Bildverarbeitung mit Hilfe eines 1-Chip-Sensors ohne Vergrößerung des Umfangs peripherer Schaltungsanordnungen erfolgen kann, lassen sich folgende Hochleistungsprodukte bei geringen Herstellungskosten realisieren: eine Steuerung zur Bewegung des Bildschirms eines Fernsehempfängers in Richtung des Betrachters, eine Steuerung zur Drehung des Gebläsewinds einer Klimaanlage in Richtung des Benutzers, eine Gleichlauf- oder Spursteuerung für eine 8 mm-Videokamera, eine Muster- oder Etikettierungserkennung in einem Betrieb, ein Empfangsautomat, der automatisch eine Person erkennen kann, eine fahrzeuggebundene Steuereinrichtung zur Steuerung des Abstands zwischen Fahrzeugen, und dergleichen.

Vorstehend ist auf die Anwendung von erläuternden Beispielen für die erfindungsgemäße Schaltungsanordnung bei einer Bildeingabeeinheit eingegangen worden. Wie zur Bilddatenverarbeitung lässt sich die Erfindung natürlich gleichermaßen auch effektiv z. B. zur Erkennungsverarbeitung von Tondaten einsetzen.
(Zwölftes erläuterndes Beispiel)
14 zeigt in Form eines Blockschaltbildes ein zwölftes, Erläuterungszwecken dienendes Beispiel, bei dem eine arithmetische Korrelationsoperationsschaltungseinheit bei einer Empfangsschaltung für Spread-Spectrum-Verkehr (SS) Anwendung findet, d. h. bei einer Empfangsschaltung für eine mit gedehntem Spektrum bzw. Signalspreizung erfolgende Nachrichtenübertragung, die nachstehend vereinfacht als SS-Nachrichtenübertragung bezeichnet ist. Wie in 14 dargestellt ist, umfasst diese Empfangsschaltung eine Empfangsantenne 1401, eine Signal-Demodulatoreinheit 1406, Signalverstärker 1402, Korrelationsrecheneinheiten 1403A und 1403B, eine Analog/Digital-Umsetzerschaltungseinheit 1404 sowie einen Diskriminator 1405.
Bei einer solchen SS-Nachrichtenübertragung wird ein Signal in einen als PN-Code (PN : Pseudorandom Noise, d. h. Zufallsrauschen) bezeichneten vielstelligen Bitcode umgesetzt und dieser PN-Code sodann übertragen. Auf der Empfangsseite wird das empfangene Signal mit einem bereits vorbereiteten ähnlichen PN-Code verglichen und eine Demodulation des empfangenen Signals durch Ermittlung des höchsten Korrelationszustands durchgeführt.
Wie in 14 veranschaulicht ist, wird ein über die Antenne 1401 empfangenes Signal von der Demodulatoreinheit 1406 zeitweilig primär demoduliert. Hierbei wird das demodulierte Signal in die Korrelationsrechenschaltungseinheit 1403A eingegeben und außerdem nach seiner Umsetzung durch die Analog/Digital-Umsetzerschaltungseinheit 1402 in ein Digitalsignal der Korrelationsrechenschaltungseinheit 1403B zugeführt. Das über den Verstärker 1402 eingegebene Signal wird mit einem auf der Empfangsseite vorgespeicherten PN-Code verglichen, wobei die Korrelationsrechenschaltungseinheit 1403A ein Synchronsignal auf der Basis des zwischen den beiden Signalen bestehenden Korrelationsgrades bildet. Die Korrelationsrechenschaltungseinheit 1403B berechnet das Korrelationsergebnis synchron mit dem gebildeten Synchronsignal. Der Diskriminator 1405 demoduliert sodann das Signal auf der Basis des von der Korrelationsrechenschaltungseinheit 1403B abgegebenen Korrelationsergebnisses.
Die SS-Nachrichtenübertragung ermöglicht eine hohe Geheimhaltungs- bzw. Verschlüsselungsstufe und damit eine hohe Abhörsicherheit und ist außerdem ziemlich rauschsicher, da hierbei ein Signal in einen vielstelligen Bitcode umgesetzt und der umgesetzte Code übertragen wird. Da jedoch die zu übertragende Informationsmenge immer größer wird, wird auch die Signalverarbeitung immer schwieriger. Bei Verwendung einer Korrelationsrechenschaltungseinheit mit einer Vielzahl von Eingängen gemäß den vorstehend beschriebenen Beispielen lässt sich jedoch die gleiche Verarbeitung mit höherer Geschwindigkeit und einer einfacher aufgebauten Schaltungsanordnung realisieren.
Das vorstehend beschriebene erläuternde Beispiel für eine solche Schaltungsanordnung kann für Funkverbindungen bei tragbaren Informationsübertragungsgeräten eingesetzt werden, bei denen die SS-Nachrichtenübertragungstechnik Anwendung findet.
Im Rahmen der vorstehenden Beschreibung sind eine Korrelationsrecheneinrichtung und ein System beschrieben worden, bei dem eine solche Korrelationsrecheneinrichtung Verwendung findet. Die vorstehend beschriebenen erläuternden Beispiele sind jedoch nicht hierauf beschränkt, sondern können auch unter Erzielung der gleichen Vorteile bei verschiedenen Logikschaltungen Verwendung finden, wie z. B. bei einem Analog/Digital-Umsetzer, einem Digital/Analog-Umsetzer, einer Addierschaltung, einer Subtrahierschaltung, und dergleichen.
(Erstes Ausführungsbeispiel)
15 zeigt ein schematisches Schaltbild des Aufbaus einer Parallel-Signalverarbeitungsschaltung gemäß einem ersten Ausführungsbeispiel der Erfindung. Dieses Ausführungsbeispiel bezieht sich auf eine sieben Eingänge aufweisende Parallel-Signalverarbeitungsschaltung.
Die Schaltungsanordnung gemäß 15 umfasst Rückstellschalter 1101, Kondensatoren 1102, Signalübertragungsschalter 1103, einen Leseverstärker 1105, einen im Leseverstärker 1105 angeordneten Inverter 1106, einen im Leseverstärker 1105 angeordneten weiteren Inverter 1104 sowie einen Rückstellschalter 1107 zur Rückstellung des Eingangs des Inverters 1106.
Außerdem umfasst die Schaltungsanordnung eine Rückstellspannungsquelle 1108, einen Ausgangsanschluss 1111, Eingangsanschlüsse 1109, eine Rückstellspannungsquelle 1110, einen Kondensator 1112 sowie Inverter 1113.
16 zeigt zeitabhängige Signalverläufe im Betrieb jeweiliger Schaltungsabschnitte. Bei diesem Ausführungsbeispiel wird auch ein Anschluss des Kondensators 1112 von einem Rückstellimpuls φRES zurückgestellt. Wenn z. B. eine Versorgungsspannung von 5 V verwendet wird, entspricht die Spannung der Rückstellspannungsquelle 1110 der halben Versorgungsspannung, d. h. einer Spannung von 2,5 V. Die Erfindung ist jedoch nicht auf diese spezifische Rückstellspannung beschränkt, sondern es können auch andere Spannungen verwendet werden. Hierbei wird der Eingang des Inverters 1106 des Leseverstärkers 1105 zurückgestellt, indem im wesentlichen gleichzeitig der Rückstellschalter 1107 durchgeschaltet wird. Hierbei wird für die Rückstellspannung ein Wert in der Nähe der logischen Inversionsspannung gewählt, bei der eine Inversion des Ausgangssignals des Inverters 1106 erfolgt.
Außerdem werden hierbei an den Eingangsanschlüssen 1109 anstehende Signale V1, V3 und V5 von den Invertern 1113 invertiert und die invertierten Signale den entsprechenden Anschlüssen der Kondensatoren 1102 zugeführt. Die Signalspannung besitzt einen H-Pegel (HOCH) im Bereich von 5 V und einen L-Pegel (NIEDRIG) im Bereich von 0 V. Beim Abschalten des Rückstellimpulses φRES werden die beiden Anschlüsse des Kondensators 1112 auf den entsprechenden Rückstellpotentialen gehalten. Dagegen wird ein Anschluss eines jeden Kondensators 1102 auf das entsprechende Signalpotential eingestellt, während der andere Anschluss auf das Rückstellpotential eingestellt wird.
Wenn die Signalübertragungsschalter 1103 durch einen Übertragungsimpuls φT durchgeschaltet werden, werden Signale V2, V4 und V6 den entsprechenden Anschlüssen der Kondensatoren 1102 zugeführt, während ein Signal V7 einem Anschluss des Kondensators 1112 zugeführt wird. Wenn z. B. C die Kapazität eines jeden der Kondensatoren 1102 und 1112 bezeichnet, ändert sich das Potential an einem Anschluss, mit dem die Kondensatoren 1102 und 1112 gemeinsam verbunden sind, in Bezug auf das Rückstellpotential des Inverters 1106 durch Kapazitätsteilung um einen Wert, der durch die nachstehende Formel (12) gegeben ist: {(V2 – (5 – V1)) + (V4 – (5 – V3)) + (V6 – (5 – V5)) + (V7 – 2, 5)}C/4C (12)
Die Formel (12) lässt sich auch in Form der nachstehenden Formel (13) ausdrücken:
Die Eingangsspannung des Inverters 1106 ändert sich in Bezug auf jedes der sieben Eingangssignale entsprechend Formel (13) um +5/8 V, wenn das Signal den H-Pegel aufweist, und um –5/8 V, wenn das Signal den L-Pegel aufweist. Die Summe der sieben Eingangssignale wird dem Eingang des Inverters 1106 zugeführt. Wenn die Eingangsspannung eine Änderung in Bezug auf den Bereich der logischen Inversionsspannung erfährt, findet eine entsprechende Inversion der Ausgangsspannung des Inverters 1106 statt. Wenn somit die Summe der sieben Eingangssignale positiv ist, verschiebt sich das Eingangspotential des Inverters 1106 in Richtung eines höheren Potentials als die logische Inversionsspannung, sodass am Ausgangsanschluss 1111 des Leseverstärkers 5 ein Signal mit einem H-Pegel abgegeben wird. Wenn die Summe dagegen negativ ist, verschiebt sich das Eingangspotential des Inverters 1106 in Richtung eines niedrigeren Potentials, sodass ein Ausgangssignal mit L-Pegel abgegeben wird.
Bei diesem Ausführungsbeispiel der Parallel-Signalverarbeitungsschaltung werden Eingangssignale entsprechend den erforderlichen Signalverarbeitungsoperationen in Abhängigkeit von ihren Amplituden und den Kapazitäten der mit den Signalen beaufschlagten Kondensatoren 1102 mit vorgegebenen Bewertungs- oder Gewichtungskoeffizienten multipliziert und die gewichteten Signale vom Leseverstärker 1105 gleichzeitig einer arithmetischen Paralleloperation unterzogen.
Da bei diesem Ausführungsbeispiel der Parallel-Signalverarbeitungsschaltung eine Schaltungsanordnung gebildet wird, die einige Signale bei der Rückstellung aufnimmt, und die zeitliche Steuerung eingestellt ist, kann die zum Aufbau der Eingangsschaltung erforderliche Anzahl von Transistoren fast halbiert werden. Auf diese Weise lässt sich der Schaltungsumfang erheblich verringern und die Fertigungsausbeute verbessern. Außerdem kann der Schaltungsumfang auch im Vergleich zu einer üblichen Schaltungsanordnung verringert werden, bei der CMOS-Bauelemente Verwendung finden. Dieses Ausführungsbeispiel der Parallel-Signalverarbeitungsschaltung ist mit steigender Anzahl der Eingangssignale umso effektiver, da sich der Schaltungsumfang normalerweise proportional zu einem Anstieg der Anzahl von Eingangssignalen vergrößert. Da die Anzahl der Bauelemente verringert werden kann, lässt sich auch der Stromverbrauch senken. Bei einer geringeren Anzahl von Bauelementen lässt sich auch die Belastung bei der Ansteuerung der jeweiligen Bauelemente verringern, sodass die arithmetische Operationsgeschwindigkeit verbessert werden kann.
Obwohl vorstehend eine sieben Eingänge aufweisende Parallel-Signalverarbeitungsschaltung als Ausführungsbeispiel in Betracht gezogen worden ist, ist die Erfindung nicht hierauf beschränkt, sondern die Anzahl der Eingänge bzw. Eingangssignale lässt sich auf einfache Weise vergrößern. Die gleiche Arbeitsweise wie im Falle dieses Ausführungsbeispiels der Parallel-Signalverarbeitungsschaltung lässt sich auch realisieren, indem sieben Systeme aus den gleichen Eingangsschaltungen wie diejenige für das Signal V7 in entsprechender Zuordnung zu Signalen V1 bis V7 angeordnet werden. Im Vergleich zu einer solchen Anordnung besitzt dieses Ausführungsbeispiel der Parallel-Signalverarbeitungsschaltung die vorstehend beschriebenen Vorteile.
(Zweites Ausführungsbeispiel)
17 zeigt ein schematisches Schaltbild des Aufbaus eines zweiten Ausführungsbeispiels der Parallel-Signalverarbeitungsschaltung. In 17 bezeichnen gleiche Bezugszahlen die gleichen Bauelemente wie im Falle des ersten Ausführungsbeispiels, sodass sich eine erneute detaillierte Beschreibung dieser Elemente erübrigt. Bei diesem Ausführungsbeispiel wird ein über den mit dem Signal V7 beaufschlagten Eingang eingegebenes Signal dem Kondensator 1112 über den Inverter 1113 zugeführt, wobei dieses Signal dem Kondensator auch über den Signalübertragungsschalter 1103 zugeführt wird, ohne über den Inverter 1113 geführt zu werden. Außerdem ist bei diesem Ausführungsbeispiel die jeweilige Kapazität der Kondensatoren 1102 auf 2C festgelegt, während die Kapazität des Kondensators 1112 auf den halben Kapazitätswert der Kondensatoren 1102, d. h. auf C festgelegt ist. Bei dieser Anordnung ändert sich das Potential an einem Anschluss, mit dem die Kondensatoren 1102 und 1112 gemeinsam verbunden sind, in Bezug auf das Rückstellpotential des Inverters 1106 um einen Wert, der durch die nachstehende Formel (14) gegeben ist: {2 × (V2 – (5 – V1)) + 2 × (V4 – (5 – V3)) + 2 × (V6 – (5 – V5)) + (V7 – (5 – V7))} × C/7C (14)
Die Formel (14) lässt sich auch folgendermaßen als Formel (15) ausdrücken:
Formel (14) lässt sich somit in der gleichen Form wie im Falle des ersten Ausführungsbeispiels ausdrücken.
Da sich bei diesem Ausführungsbeispiel der Parallel-Signalverarbeitungsschaltung die gleiche Wirkung wie im Falle des ersten Ausführungsbeispiels ohne Verwendung der bei dem ersten Ausführungsbeispiel erforderlichen Rückstellspannungsquelle 1110 erzielen lässt, kann die periphere Stromversorgungsschaltung entfallen. Auf diese Weise lässt sich eine Verringerung des Schaltungsumfangs und des Stromverbrauchs sowie eine Steigerung der arithmetischen Operationsgeschwindigkeit erzielen.
Auch bei diesem Ausführungsbeispiel ist eine sieben Eingänge aufweisende Parallel-Signalverarbeitungsschaltung in Betracht gezogen worden. Die Erfindung ist jedoch nicht hierauf beschränkt, da sich die Anzahl der Eingänge bzw. Eingangssignale der Parallel-Signalverarbeitungsschaltung auf einfache Weise vergrößern lässt.
(Drittes Ausführungsbeispiel)
18 zeigt ein schematisches Blockschaltbild des Aufbaus eines Signalverarbeitungsgerätes, bei dem ein drittes Ausführungsbeispiel der Parallel-Signalverarbeitungsschaltung Verwendung findet. Bei diesem Ausführungsbeispiel des Signalverarbeitungsgerätes lassen sich hochwertige arithmetische Paralleloperationen durch Verbinden bzw. Zusammenschalten einer Vielzahl von arithmetischen Paralleloperationsschaltungen realisieren.
Bei jedem der in 18 dargestellten arithmetischen Parallel-Operationsschaltungsblöcke 1401A bis 1401C kann die in Verbindung mit dem ersten Ausführungsbeispiel beschriebene Parallel-Signalverarbeitungsschaltung (siehe 15) Anwendung finden. Im einzelnen bildet somit eine Parallel-Signalverarbeitungsschaltung mit einer Vielzahl von Eingangsanschlüssen, die aus Signalübertragungsschaltern 1103, Kondensatoren 1102 und 1112, einem Leseverstärker 1105 und dergleichen besteht, einen arithmetischen Parallel-Operationsschaltungsblock. Eingangsanschlüsse 1402 und ein Ausgangsanschluss 1403 eines jeden Leseverstärkers 1105 entsprechen somit den Eingangsanschlüssen 1109 bzw. dem Ausgangsanschluss 1111 gemäß 15.
Die Ausgangsanschlüsse 1403 der arithmetischen Parallel-Operationsschaltungsblöcke 1401A und 1401C sind mit Eingangsanschlüssen des arithmetischen Parallel-Operationsschaltungsblocks 1401B verbunden, sodass die über jeden Ausgangsanschluss 1403 abgegebenen Ausgangssignale als Eingangssignale für den arithmetischen Parallel-Operationsschaltungsblock 1401B dienen. Die Ausgangsanschlüsse ähnlicher arithmetischer Parallel-Operationsschaltungsblöcke sind mit anderen Eingangsanschlüssen des Schaltungsblocks 1401B verbunden.
Da bei diesem Ausführungsbeispiel eine Vielzahl von arithmetischen Parallel-Operationsschaltungsblöcken in Reihenschaltung oder Parallelschaltung oder in Form einer Kombination von Reihen- und Parallelschaltungen miteinander verbunden sind, lässt sich eine hochwertige arithmetische Parallel-Operationsverarbeitung realisieren.
Bei diesem Ausführungsbeispiel ist die Zusammenschaltung von drei arithmetischen Parallel-Operationsschaltungsblöcken in Betracht gezogen worden. Die Erfindung ist natürlich nicht hierauf beschränkt, sondern die Schaltungsblöcke können zur Realisierung der erforderlichen arithmetischen Operationsverarbeitung in beliebiger Weise kombiniert werden. Außerdem können natürlich die erfindungsgemäßen arithmetischen Parallel-Operationsschaltungsblöcke auch mit üblichen Halbleiter-Logikschaltungsblöcken kombiniert werden.
Bei diesem Ausführungsbeispiel sind Verbindungen beschrieben worden, die bei einer aufeinanderfolgenden Übertragung von Eingangssignalen verwendet werden. Die Erfindung ist jedoch nicht hierauf beschränkt, sondern es können auch die Ausgangssignale ausgangsseitiger Stufen als Eingangssignale für eingangsseitige Stufen verwendet werden.
(Viertes Ausführungsbeispiel)
Bei einem vierten Ausführungsbeispiel findet die erfindungsgemäße Parallel-Signalverarbeitungsschaltung bei einer arithmetischen Korrelationsoperationsschaltung Anwendung. 19 zeigt ein Ausführungsbeispiel des Aufbaus dieser arithmetischen Korrelationsoperationsschaltung in Form eines schematischen Blockschaltbilds. Jeder der in 19 dargestellten arithmetischen Mehrheits-Operationsschaltungsblöcke 1501A bis 1501C besitzt einen Aufbau ähnlich demjenigen des ersten Ausführungsbeispiels der Parallel-Signalverarbeitungsschaltung, der eine Vielzahl von Eingangsanschlüssen, Rückstellschalter 1101, Kondensatoren 1102, Signalübertragungsschalter 1103, einen Leseverstärker 1105 und dergleichen umfasst. Der arithmetische Mehrheits-Operationsschaltungsblock 1501A umfasst eine Parallel-Signalverarbeitungsschaltung gemäß 15. 20 zeigt ein schematisches Schaltbild eines Ausführungsbeispiels für den Aufbau des arithmetischen Mehrheits-Operationsschaltungsblocks 1501B. 21 zeigt ein Schaltbild des Aufbaus des arithmetischen Mehrheits-Operationsschaltungsblocks 1501C. Die Schaltungsanordnung gemäß 19 umfasst Vergleicher 1502 und Inverter 1503. Die Endstufe der Eingangsanschlüsse des Schaltungsblocks 1501B sowie die beiden Endstufen der Eingangsanschlüsse des Schaltungsblocks 1501C sind mit gewichteten Anschlüssen verbunden, die über Zuführungsleitungen jeweils Eingangssignale Kondensatoren 1602, 1701 und 1702 über die Inverter 1113 zuführen und außerdem die Eingangssignale den Kondensatoren 1602, 1701 und 1702 über die Signalübertragungsschalter 1103 zuführen, ohne dass die Eingangssignale über die Inverter 1113 geführt werden.
Mit Hilfe der Vergleicher 1502 wird eine Vielzahl von Eingangssignalen mit jeweiligen Korrelationskoeffizienten verglichen. wenn ein Eingangssignal Koinzidenz mit dem entsprechenden Korrelationskoeffizienten aufweist, gibt der jeweilige Vergleicher 1502 ein Signal mit H-Pegel ab, während er andernfalls ein Signal mit L-Pegel abgibt. Die Ausgangssignale der Vergleicher 1502 werden dem arithmetischen Mehrheits-Operationsschaltungsblock 1501A zugeführt. Wenn bei der Zuführung der Ausgangssignale der Vergleicher 1502 zu dem sieben Eingänge aufweisenden arithmetischen Mehrheits-Operationsschaltungsblock 1501A die Signale mit H-Pegel eine Mehrheit bilden, d. h. wenn vier oder mehr von sieben Eingangssignalen einen H-Pegel aufweisen, gibt der arithmetische Mehrheits-Operationsschaltungsblock 1501A ein Signal mit H-Pegel ab.
In ähnlicher Weise gibt z. B. ein elf Eingänge aufweisender arithmetischer Mehrheits-Operationsschaltungsblock ein Ausgangssignal mit H-Pegel ab, wenn sechs oder mehr Eingangssignale einen H-Pegel aufweisen, während ein neun Eingänge umfassender arithmetischer Mehrheits-Operationsschaltungsblock ein Ausgangssignal mit H-Pegel abgibt, wenn fünf oder mehr Eingangssignale einen H-Pegel aufweisen. In der nachstehenden Tabelle 2 sind die Ausgangssignalwerte der arithmetischen Mehrheits-Operationsschaltungsblöcke entsprechend der Anzahl relevanter Eingangssignale aufgeführt. Hierbei sind die Ausgangssignalwerte für den sieben Eingänge aufweisenden arithmetischen Mehrheits-Operationsschaltungsblock 1501A in Tabelle unter Spalte S3 aufgeführt.
Tabelle 2
Das Ausgangssignal des sieben Eingänge aufweisenden arithmetischen Mehrheits-Operationsschaltungsblocks 1501A wird von dem Inverter 1503 invertiert und das invertierte Ausgangssignal sodann dem gewichteten Eingangsanschluss des in 20 dargestellten arithmetischen Mehrheits-Operationsschaltungsblocks 1501B zugeführt.
Gemäß den 19 und 20 besitzt der Kondensator 1602 ungefähr die vierfache Kapazität der mit anderen Eingangsanschlüssen verbundenen Kondensatoren 1102 und 1112. Wenn bei dem elf Eingänge aufweisenden arithmetischen Mehrheits-Operationsschaltungsblock 1501B der Kapazitätswert eines jeden, eingangsseitig verbundenen Kondensators mit C bezeichnet wird, sind elf Kapazitäten C zusammengeschaltet, wobei vier dieser Kapazitäten C ein Signal über den gewichteten Eingangsanschluss aufnehmen, während die verbleibenden sieben Eingangsanschlüsse mit den gleichen Signalen beaufschlagt werden, die dem arithmetischen Mehrheits-Operationsschaltungsblock 1501A zugeführt werden.
Wenn z. B. vier oder mehr von diesen sieben Eingangssignalen einen H-Pegel aufweisen, wird dem gewichteten Eingangsanschluss in der vorstehend beschriebenen Weise ein Signal mit einem L-Pegel zugeführt. Wenn sechs oder mehr von den sieben Eingangssignalen, die den Eingangsanschlüssen mit Ausnahme des gewichteten Eingangsanschlusses zugeführt werden, einen H-Pegel aufweisen, ermittelt der für elf Eingangssignale ausgelegte arithmetische Mehrheits-Operationsschaltungsblock 1501B insgesamt das Vorliegen einer Mehrheit und gibt ein Signal mit einem H-Pegel ab. Wenn dagegen vier oder mehr oder fünf oder weniger von den sieben Eingangssignalen einen H-Pegel aufweisen, gibt der Schaltungsblock 1501B ein Signal mit einem L-Pegel ab, da keine Mehrheit ermittelt wird.
Wenn dagegen drei oder weniger von den sieben Eingangssignalen einen H-Pegel aufweisen, wird dem gewichteten Eingangsanschluss ein Signal mit einem H-Pegel zugeführt. Wenn hierbei zwei oder mehr oder drei oder weniger von den sieben Eingangssignalen einen H-Pegel aufweisen, ergibt 4 + 2 (4 ist die Gewichtung) oder 4 + 3 (4 ist die Gewichtung) den Wert 6 oder mehr, sodass eine Mehrheit ermittelt und demzufolge ein Signal mit einem H-Pegel abgegeben wird. Wenn jedoch ein Eingangssignal oder weniger einen H-Pegel aufweist, ergibt 4 + 0 oder 4 + 1 einen unter sechs liegenden Wert, sodass ein Ausgangssignal mit einem L-Pegel abgegeben wird.
Auf diese Weise lassen sich die Ausgangssignalwerte des arithmetischen Mehrheits-Operationsschaltungsblocks 1501B entsprechend der Anzahl von Eingangssignalen mit einem H-Pegel in der in Tabelle 2 unter Spalte S2 aufgeführten Weise zusammenfassen.
Ferner besitzt der arithmetische Mehrheits-Operationsschaltungsblock 1501C zwei gewichtete Anschlüsse, denen in der in 21 dargestellten Weise jeweils der Kondensator 1701 mit dem vierfachen Kapazitätswert von C bzw. der Kondensator 1702 mit dem doppelten Kapazitätswert von C zugeordnet sind. Dem mit 4C gewichteten Anschluss gemäß den 19 und 21 wird das invertierte Ausgangssignal des arithmetischen Mehrheits-Operationsschaltungsblocks 1501A zugeführt, während dem mit 2C gewichteten Anschluss das invertierte Ausgangssignal des arithmetischen Mehrheits-Operationsschaltungsblocks 1501B zugeführt wird und den verbleibenden sieben Eingangsanschlüssen die gleichen Eingangssignale wie dem arithmetischen Mehrheits-Operationsschaltungsblock 1501A zugeführt werden. Wenn dieser Schaltungsblock 1501C auf diese Weise als arithmetischer Mehrheits-Operationsschaltungsblock mit insgesamt dreizehn Eingängen betrieben wird, werden die in Tabelle 2 unter Spalte S1 aufgeführten Ausgangssignale erhalten.
Gemäß diesem Ausführungsbeispiel einer arithmetischen Korrelationsoperationsschaltung kann die Anzahl von Eingangssignalen, die Koinzidenz mit den Korrelationskoeffizienten aufweisen, in der in Tabelle 2 veranschaulichten Weise in einen Binärwert mit drei Bitstellen umgesetzt werden. Auf diese Weise lässt sich eine arithmetische Korrelationsoperationsschaltung realisieren, die im Vergleich zu einer üblichen Schaltungsanordnung eine Verringerung des Schaltungsumfangs und schnellere arithmetische Operationen ermöglicht und darüber hinaus einen geringeren Stromverbrauch aufweist.
(Fünftes Ausführungsbeispiel)
Das fünfte Ausführungsbeispiel bezieht sich auf einen präzisen Analog/Digital-Umsetzer mit drei Bitstellen, bei dem die erfindungsgemäße Parallel-Signalverarbeitungsschaltung Anwendung findet. 22 zeigt ein Ausführungsbeispiel für den Aufbau dieses Analog/Digital-Umsetzers in Form eines schematischen Blockschaltbildes. In der nachstehenden Tabelle 3 sind die Ausgangssignale in Bezug auf die analogen Eingangssignalspannungen zusammengefasst.
Tabelle 3
Dieser sehr genaue Analog/Digital-Umsetzer mit drei Bitstellen umfasst arithmetische Mehrheits-Operationsschaltungsblöcke 1901A, 1901B und 1901C für ein Eingangssignal, zwei Eingangssignale bzw. drei Eingangssignale sowie Inverter 1902. Eingangsanschlüssen 1903, 1904 und 1905 werden die Ausgangssignale der vorgeschalteten arithmetischen Mehrheits-Operationsschaltungsblöcke zugeführt. Mit den Eingangsanschlüssen 1903, 1904 und 1905 sind Kondensatoren 1906, 1907 bzw. 1908 verbunden, die jeweils einen Kapazitätswert von C/2, C/2 bzw. C/4 aufweisen (C bezeichnet die Kapazität, die mit einem normalen, d. h. nicht gewichteten Eingangsanschluss verbunden ist).
Ferner sind ein analoger Eingangsanschluss 1909 sowie Setzeingangsanschlüsse 1910 vorgesehen, die jeweils mit Kondensatoren 1911 und 1912 verbunden sind, die einen jeweiligen Kapazitätswert von C/4 bzw. C/8 aufweisen. Die jeweiligen Schaltungsblöcke besitzen digitale Ausgangsanschlüsse S1, S2 und S3.
Bei diesem Ausführungsbeispiel wird nachstehend ein Fall in Betracht gezogen, bei dem ein 5 V-Spannungsversorgungssystem Verwendung findet. Gemäß 22 wird der Leseverstärkereingang des arithmetischen Mehrheits-Operationsschaltungsblocks 1901A auf 0 V zurückgestellt, während die Leseverstärkereingänge der arithmetischen Mehrheits-Operationsschaltungsblöcke 1901B und 1901C auf ungefähr 2,5 V zurückgestellt werden. Die den Signaleingangsanschlüssen 1903, 1904 und 1905 zugeordneten Kondensatoren 1102 sowie die Setzeingangsanschlüsse 1910 werden um 5 V zurückgestellt. Hierbei befindet sich der Signaleingabeanschluss 1909 auf 0 V.
Es sei nun angenommen, dass anschließend die Setzeingangsanschlüsse 1910 auf 0 V gesetzt werden und die Eingangsspannung an den Eingangsanschlüssen von 0 V auf eine analoge Signalspannung übergeht. Wenn hierbei bei dem arithmetischen Mehrheits-Operationsschaltungsblock 1901A die analoge Eingangsspannung einen Wert von ungefähr 2,5 V oder mehr annimmt, überschreitet die Leseverstärker-Eingangsspannung in dem Schaltungsblock 1901A eine logische Schwellenwertspannung (von der in diesem Fall davon ausgegangen wird, dass sie 2,5 V beträgt), sodass ein Ausgangssignal mit einem H-Pegel abgegeben wird. In der vorstehenden Tabelle 3 sind die Ausgangssignale der Leseverstärker der arithmetischen Mehrheits-Operationsschaltungsblöcke zusammengefasst. In Tabelle 3 sind unter der Spalte S3 die vorstehend beschriebenen Ausgangssignalergebnisse aufgeführt.
Wenn die analoge Eingangsspannung 2,5V oder mehr beträgt, geht das Potential am Eingangsanschluss 1903 von dem Rückstellpotential von 5 V auf 0 V über. Wenn mit VA die analoge Eingangsspannung bezeichnet wird, ist hierbei die Spannungsänderung am Eingang des Leseverstärkers in dem arithmetischen Mehrheits-Operationsschaltungsblock durch folgende Formel (16) gegeben: {C × VA – (C/2) × 5 – (C/4) × 5}/(C + C/2 + C/4) (16)
Wie diesem Ausdruck zu entnehmen ist, gibt der arithmetische Mehrheits-Operationsschaltungsblock 1901B ein Signal mit einem H-Pegel ab, wenn die analoge Signalspannung VA gleich oder höher als 3,75 V ist, während ein Signal mit einem L-Pegel abgegeben wird, wenn die Spannung VA gleich oder höher als 2,5 V und niedriger als 3,75 V ist. Diese Ausgangssignalergebnisse sind in Tabelle 3 unter Spalte S2 aufgeführt. In ähnlicher Weise ergibt sich das Ausgangssignal des arithmetischen Mehrheits-Operationsschaltungsblocks 1901C in der in Tabelle 3 unter Spalte S1 aufgeführten Weise.
Wie aus diesen Ergebnissen ersichtlich ist, lässt sich ein analoges Eingangssignal in Abhängigkeit von seiner Spannung in einen Digitalwert mit 3 Bitstellen umsetzen.
Bei diesem Ausführungsbeispiel ist ein Analog/Digital-Umsetzer mit drei Bitstellen in Betracht gezogen worden. Die Erfindung ist jedoch nicht hierauf beschränkt, sondern die Anzahl der Bitstellen eines solchen Analog/Digital-Umsetzers kann auf einfache Weise vergrößert werden.
Ferner bezieht sich dieses Ausführungsbeispiel auf einen Hochgeschwindigkeit-Analog/Digital-Umsetzer, bei dem Kapazitäten verwendet werden. Die Erfindung ist jedoch nicht hierauf beschränkt. Auch bei Verwendung der Erfindung z. B. in Verbindung mit der Codierschaltung eines Analog/Digital-Umsetzers, bei dem die Analog/Digital-Umsetzung erfolgt, indem einer Widerstandsanordnung zugeführte Signale von Vergleichern mit einem Bezugssignal verglichen und die Vergleichsergebnisse von einem Codierer codiert werden, kann gleichermaßen die vorstehend beschriebene Wirkung erzielt werden.
Außerdem sind eine arithmetische Korrelationsoperationsschaltung und ein Analog/Digital-Umsetzer als Ausführungsbeispiele in Betracht gezogen worden. Die Erfindung ist jedoch nicht auf diese Einheiten beschränkt. So kann z. B. die Erfindung auch bei verschiedenen anderen Logikschaltungen, wie z. B. bei einem Digital/Analog-Umsetzer, einem Addierer, einem Subtrahierer und dergleichen verwendet werden, wobei sich die gleichen Vorteile erzielen lassen.
Wenn bei Verwendung der Erfindung in Verbindung mit einem Digital/Analog-Umsetzer die Kapazität des dem Bit geringster Wertigkeit (LSB) zugeordneten Eingangsanschlusses durch C gegeben ist, müssen die Kapazitäten lediglich auf den jeweils doppelten Wert des unmittelbar vorhergehenden Wertes in Richtung der Bitstelle höchster Wertigkeit, d. h. in Form von 2C, 4C, 8C..., eingestellt werden, um auf diese Weise einen binären Digital/Analog-Umsetzer zu realisieren. Hierbei können die Ausgangssignale von dem gemeinsam verbundenen Anschluss der Kondensatoren einem MOS-Source-Folgerverstärker zugeführt werden.
(Sechstes Ausführungsbeispiel)
In ähnlicher Weise wie im Falle des zehnten erläuternden Beispiels gemäß 12 kann das erste Ausführungsbeispiel der arithmetischen Parallel-Operationsverarbeitungsschaltung bei einer Bewegungserfassungsschaltung Anwendung finden.
Die Bewegungserfassungsschaltung gemäß 12 umfasst eine Steuereinheit 3004, einen Addierer 3005, ein Register 3006, eine Adressen-Speichereinheit 3007 und einen auch als Speichereinheit für das Ausgangsergebnis dienenden Ausgangspuffer 3008, die von CMOS-Schaltungen gebildet werden. Wenn insbesondere der Addierer 3005 von der Parallel-Signalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel gebildet wird, lassen sich in diesem Falle Paralleladditionen mit einer hohen Verarbeitungsgeschwindigkeit realisieren.
Wie vorstehend beschrieben, lassen sich bei diesem Ausführungsbeispiel einer Bewegungserfassungsschaltung nicht nur eine Hochgeschwindigkeitsverarbeitung und geringe Herstellungskosten realisieren, sondern auch der Stromverbrauch verringern, da die arithmetischen Operationen bzw. Rechenoperationen auf der Basis von Kapazitäten über Zwischenspeicherschaltungen ausgeführt werden, wodurch nur ein geringer Stromverbrauch anfällt. Aus diesem Grund eignet sich die Erfindung hervorragend für ein tragbares Gerät, wie einer 8 mm-Videokamera oder dergleichen.
(Siebtes Ausführungsbeispiel)
In ähnlicher Weise wie im Falle des elften erläuternden Beispiels gemäß 13A kann das erste Ausführungsbeispiel der arithmetischen Parallel-Operationsverarbeitungsschaltung auch bei einer Hochgeschwindigkeits-Bildverarbeitungsschaltung Anwendung finden.
Auch in diesem Falle lässt sich bei Verwendung der erfindungsgemäßen arithmetischen Parallel-Operationsverarbeitungsschaltung in Verbindung mit den Korrelationsrecheneinheiten 4004 und 4008 eine Hochgeschwindigkeits-Bildverarbeitung realisieren.
Hierbei umfassen die Korrelationsrechenschaltungseinheiten 4004 und 4008 jeweils eine geringere Anzahl von Bauelementen als eine übliche Schaltungsanordnung und können insbesondere mit dem Bildrastermaß der Sensorelemente angeordnet werden.
Bei dieser Anordnung führt die Hochgeschwindigkeits-Bildverarbeitungsschaltung arithmetische Operationen auf der Basis der von den Sensorelementen erhaltenen Analogsignale durch. Wenn jedoch wie im Falle des elften erläuternden Beispiels Analog/Digital-Umsetzerschaltungen zwischen den Zeilenspeichern und den Sammelleitungen angeordnet werden, lassen sich digitale arithmetische Korrelationsoperationen realisieren. Das erfindungsgemäße Sensorelement umfasst einen bipolaren Transistor. Die Verwendung eines MOS-Transistors oder lediglich einer Fotodiode ohne jeglichen Verstärkertransistor ist jedoch im Rahmen der Erfindung gleichermaßen effektiv.
Weiterhin wird eine arithmetische Korrelationsoperation bei Datenfolgen zu verschiedenen Zeiten durchgeführt. Die Speicherung der Ergebnisse von X- und Y-Projektionen einer Vielzahl von zu erkennenden Musterdaten in einem Speicher ermöglicht alternativ jedoch auch die Realisierung einer Mustererkennung.
Da bei dieser Hochgeschwindigkeits-Bildverarbeitungsschaltung anders als bei der üblichen Verarbeitung von seriell aus dem Sensor ausgelesenen Daten die Daten in der vorstehend beschriebenen Weise parallel und gleichzeitig aus dem Sensor ausgelesen und in der Bildelement-Eingangseinheit einer Parallelverarbeitung unterzogen werden, lassen sich Verarbeitungsvorgänge zur Hochgeschwindigkeits-Bewegungserfassung und Mustererkennung realisieren.
Da sich mit Hilfe eines 1-Chip-Sensors eine Bildverarbeitung ohne Vergrößerung des Umfangs peripherer Schaltungsanordnungen realisieren lässt, können folgende Produkte mit hochwertigen Funktionen bei niedrigen Herstellungskosten realisiert werden: eine Steuerung zum Drehen des Bildschirms eines Fernsehempfängers in die Richtung des Beobachters, eine Steuerung zum Drehen der Gebläsewindrichtung einer Klimaanlage in Richtung des Benutzers, eine Führungssteuerung für eine 8 mm-Videokamera, eine Markierungs- oder Etikettierungserkennung in einem Betrieb, ein Empfangsautomat, der automatisch eine Person erkennen kann, eine Fahrzeug-Steuereinrichtung zur automatischen Steuerung des Abstands zwischen Fahrzeugen, und dergleichen.
In diesem Zusammenhang ist darauf hinzuweisen, dass die Erfindung nicht nur für Bilddaten, sondern auch für eine Erkennungsverarbeitung von Tonsignalen oder Tondaten einsetzbar ist.
(Achtes Ausführungsbeispiel)
Ähnlich wie im Falle des zwölften erläuternden Beispiels kann die in Verbindung mit dem ersten Ausführungsbeispiel beschriebene Parallel-Signalverarbeitungsschaltung auch bei einer Empfangsschaltung für Spread-Spectrum-Verkehr (SS) eingesetzt werden, d. h. für eine mit gedehntem Spektrum bzw. Signalspreizung erfolgende Nachrichtenübertragung, die nachstehend vereinfacht als SS-Nachrichtenübertragung bezeichnet ist.
Wie vorstehend beschrieben, besitzt die SS-Nachrichtenübertragung eine hohe Geheimhaltungs- bzw. Verschlüsselungsstufe und damit eine hohe Abhörsicherheit und ist außerdem ziemlich rausch- bzw. störsicher, da ein Signal in einen vielstelligen Bitcode umgesetzt und der derart umgesetzte Code gesendet bzw. übertragen wird. Mit steigender Menge der zu übertragenden Informationen nimmt jedoch auch das Ausmaß der Signalverarbeitung zu. Wenn ein arithmetischer Korrelationsoperationsschaltungsblock gemäß dem ersten Ausführungsbeispiel verwendet wird, lassen sich ähnliche Verarbeitungsvorgänge mit höherer Geschwindigkeit und einer einfacheren Schaltungsanordnung als bei dem zwölften erläuternden Beispiel realisieren. Die Erfindung kann somit bei Funkverbindungen von tragbaren Informationsübertragungsgeräten eingesetzt werden, bei denen die SS-Nachrichtenübertragungstechnik Verwendung findet.
(Neuntes Ausführungsbeispiel)
Bei der Schaltungsanordnung, bei der wie im Falle des ersten Ausführungsbeispiels eine Vielzahl von Eingangsanschlüssen mit einem Kondensator verbunden sind, kann ein Verstärker zwischen den Kondensator und den Leseverstärker geschaltet werden. Durch diese Anordnung können Rechenoperationen mit einem hohen Rauschwiderstand und höherer Genauigkeit bei einem geringeren Schaltungsumfang als im Falle des ersten erläuternden Beispiels durchgeführt werden.
Die erfindungsgemäße Schaltungsanordnung kann normalerweise in Form eines Halbleiter-Bausteins ausgeführt werden, wobei je nach den Erfordernissen eine Vielzahl von Schaltungsanordnungen in diesem Halbleiter-Baustein enthalten sein kann.
Im übrigen ist die Erfindung nicht auf die vorstehend beschriebenen Ausführungsbeispiele beschränkt, sondern im Rahmen des Schutzumfangs der Erfindung können verschiedene Modifikationen und Kombinationen vorgenommen werden.
(Vorteile)
Wie vorstehend beschrieben, ermöglicht die Erfindung eine Verringerung des Schaltungsumfangs der Parallel-Signalverarbeitungsschaltung und eine Steigerung der arithmetischen Operationsgeschwindigkeit in Verbindung mit einer Verringerung des Stromverbrauchs.
Wenn ferner eine Halbleiterschaltung derart aufgebaut ist, dass eine Vielzahl von Eingangsanschlüssen mit kapazitiven Elementen verbunden ist, die Anschlüsse auf einer Seite der kapazitiven Elemente gemeinsam miteinander verbunden sind und der gemeinsam verbundene Anschluss über eine Analogverstärkerschaltung mit einem Leseverstärker verbunden ist, können von den Rückstellschaltern hervorgerufene Schaltstörungen (Schaltrauschen) verringert und die Schaltungsanordnung bei einer Reihen- und/oder Parallelschaltung einer Vielzahl von arithmetischen Operationsschaltungsblöcken zur Bildung einer Schaltungsanordnung und eines Systems zur Durchführung und Verarbeitung arithmetischer Paralleloperationen vereinfacht werden, sodass der Schaltungsumfang gering gehalten und eine hohe Rechenoperationsgeschwindigkeit in Verbindung mit einer hohen Rechengenauigkeit und einem geringen Stromverbrauch erhalten werden kann.
Da erfindungsgemäß eine Vielzahl von Parallel-Signalverarbeitungsschaltungen angeordnet sein kann, wobei das Ausgangssignal einer Parallel-Signalverarbeitungsschaltung und/oder das invertierte Ausgangssignal der Parallel-Signalverarbeitungsschaltung einem oder mehreren Eingangsanschlüssen einer weiteren Parallel-Signalverarbeitungsschaltung zugeführt werden, lässt sich eine hochwertige Verarbeitung von arithmetischen Paralleloperationen realisieren.
Da bei der erfindungsgemäßen Parallel-Signalverarbeitungsschaltung die Gesamtkapazität der Kapazitätselemente im wesentlichen einem ungradzahligen Vielfachen einer einem Eingangsanschluss entsprechenden bzw. zugeordneten Minimalkapazität entspricht, kann eine arithmetische Mehrheits-Operationsschaltung gebildet werden.
Wenn die erfindungsgemäße Parallel-Signalverarbeitungsschaltung bei einer arithmetischen Korrelationsoperationsschaltung Anwendung findet, lässt sich eine arithmetische Korrelationsoperationsschaltung mit verringertem Schaltungsumfang und geringem Stromverbrauch realisieren, die arithmetische Hochgeschwindigkeitsoperationen ermöglicht.
Wenn die erfindungsgemäße Parallel-Signalverarbeitungsschaltung bei einem Analog/Digital-Umsetzer Anwendung findet, lässt sich ein Analog/Digital-Umsetzer mit einem geringen Schaltungsumfang, einer hohen arithmetischen Operationsgeschwindigkeit und einem geringen Stromverbrauch realisieren.
Wenn die erfindungsgemäße Parallel-Signalverarbeitungsschaltung bei einem Digital/Analog-Umsetzer Anwendung findet, lässt sich ein Digital/Analog-Umsetzer mit eine geringen Schaltungsumfang, einer hohen arithmetischen Operationsgeschwindigkeit und einem geringen Stromverbrauch realisieren.
Wenn ferner bei einem Signalverarbeitungssystem, bei dem die erfindungsgemäße Parallel-Signalverarbeitungsschaltung Verwendung findet, zumindest entweder die arithmetische Korrelationsoperationsschaltung, ein Analog/Digital-Umsetzer oder ein Digital/Analog-Umsetzer unter Verwendung der erfindungsgemäßen Schaltungsanordnung aufgebaut ist, lässt sich der Schaltungsumfang eines solchen Signalverarbeitungssystems verringern und eine hohe arithmetische Operationsgeschwindigkeit in Verbindung mit einem geringeren Stromverbrauch erzielen.
Wenn dieses Signalverarbeitungssystem eine Bildsignal-Eingabeeinrichtung zur Eingabe eines Bildsignals aufweist, lässt sich eine Datenverarbeitung zur Hochgeschwindigkeits-Bewegungserfassung oder Mustererkennung realisieren, indem eine Parallelverarbeitung von Daten vorgenommen wird, die parallel und gleichzeitig ausgelesen werden.
Wenn ein solches Signalverarbeitungssystem eine Speichereinrichtung zur Informationsspeicherung aufweist, kann eine Hochgeschwindigkeitsverarbeitung gewährleistet und gleichzeitig ein Anstieg der Belastung durch die Signalverarbeitung auf Grund einer Vergrößerung der Informationsmenge vermieden werden.

Claims

Parallel-Signalverarbeitungsschaltung zur Durchführung einer Parallelverarbeitung einer Vielzahl von Eingangssignalen mit variablem Pegel, die über Signaleingangsanschlüsse (V₁ ... V₇) eingegeben werden, mit: einer den jeweiligen Signaleingangsanschlüssen zugeordneten Schalteranordnung (1101, 1103); kapazitiven Elementen (1102), die jeweils mit den Signaleingangsanschlüssen über die Schalteranordnung gekoppelt sind, wobei die kapazitiven Elemente zumindest einen Kondensator, dessen erster Anschluss über Schalter der Schalteranordnung mit einem der Signaleingangsanschlüsse und mit einem Rückstellspannungs-Eingangsanschluss gekoppelt ist, und/oder zumindest einen Kondensator, dessen erster Anschluss mit einem der Signaleingangsanschlüsse gekoppelt ist, dessen Eingangssignal und dessen invertiertes Eingangssignal dem Kondensator über zwei Schalter der Schalteranordnung unter Verwendung eines Inverters zugeführt werden, und zumindest einen Kondensator umfassen, dessen erster Anschluss über Schalter der Schalteranordnung mit zwei Anschlüssen der Signaleingangsanschlüsse gekoppelt ist; und einem Leseverstärker (11O5), mit dem die zweiten Anschlüsse der Kondensatoren in Parallelschaltung verbunden sind.
Schaltung nach Anspruch 1, bei der die Gesamtkapazität der kapazitiven Elemente im wesentlichen einem ungradzahligen Vielfachen der Kapazität des Kondensators mit dem kleinsten Kapazitätswert entspricht.
Schaltung nach Anspruch 1 oder 2, bei der die Anzahl der Eingangsanschlüsse ungradzahlig ist.
Schaltung nach zumindest einem der Ansprüche 1 bis 3, bei der zumindest einer der Kondensatoren eine in Bezug auf die Kapazitäten der anderen Kondensatoren unterschiedliche Kapazität aufweist.
Schaltung nach zumindest einem der Ansprüche 1 bis 4, bei der der Signaleingangsanschluss, mit dem der Inverter verbunden ist, als gewichtender Eingangsanschluss wirkt.