JPH08204567A - 半導体装置とこれを用いた半導体回路、相関演算装置、ａ／ｄ変換器、ｄ／ａ変換器及び信号処理システム - Google Patents

半導体装置とこれを用いた半導体回路、相関演算装置、ａ／ｄ変換器、ｄ／ａ変換器及び信号処理システム

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JPH08204567A
JPH08204567A JP1409395A JP1409395A JPH08204567A JP H08204567 A JPH08204567 A JP H08204567A JP 1409395 A JP1409395 A JP 1409395A JP 1409395 A JP1409395 A JP 1409395A JP H08204567 A JPH08204567 A JP H08204567A
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勝久 小川
Mamoru Miyawaki
守 宮脇
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Abstract

(57)【要約】 【目的】 半導体装置において、ｂｉｔ数の増大による
回路規模増大を削減し、且つ高速演算を可能とすること
を目的とする。 【構成】 多入力端子Ｑ1〜ＱNに入力信号の正論理、負
論理を選択できる第１のスイッチ手段２４，２５を介
し、容量手段Ｃ1〜ＣNが接続され、容量手段の一方が共
通接続（ｂ点）されて第２のスイッチ手段２を通して差
動入出力形センスアンプ１の第１の差動入力手段１０に
接続され、また該容量手段の前記共通接続部が第３のス
イッチ手段３を通して前記差動入出力形センスアンプの
前記第１の差動入力手段と極性の反した第２の差動入力
手段１１に接続されて、入力差電位に沿った極性の論理
振幅レベルの差動出力を出すことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は並列信号処理を行なう半
導体装置、及びそれを用いた半導体回路、相関演算装
置、Ａ／Ｄ変換器、Ｄ／Ａ変換器、信号処理システムに
関するものである。
【０００２】
【従来の技術】従来、信号処理の高度化にともない、き
わめて大量のデータを高速で処理する演算装置を低コス
トで実現することが重要になってきた。なかでも動画像
の動き検出に用いる相関装置、高精度のアナログ−デジ
タル、デジタル〜アナログ変換器などは特に、またスペ
クトラム拡散（ＳＳ）通信などの技術は場合によっては
キガヘルツオーダーの高速で多入力の信号処理を必要と
する。
【０００３】従来この様な機能を半導体集積回路で実現
する場合には、高速に演算処理する為、複数の半導体チ
ップを用いて並列演算させたり最新の微細化ルールを用
いてもかなり大きな回路規模を必要とし、回路の１ｃｈ
ｉｐにようやく集積化しているのが実情である。
【０００４】
【発明が解決しようとする課題】これらのチップは処理
すべき信号のｂｉｔ数が増加すると急激に回路規模が増
大してしまうことが知られている。例えば、回路規模は
演算ｂｉｔ数の２乗に比例して増大する。
【０００５】従って、ｂｉｔ数の増大と共にコスト膨張
を招いたり、実理不可能な回路規模になってしまうケー
スが見られた。例えば動画の圧縮・伸張の方式として提
案されているＭＰＥＧ２方式の動きベクトル検出チップ
などは、未だ１ｃｈｉｐ化が未開発の状態である。
【０００６】
【課題を解決するための手段および作用】本発明は、上
記の様な従来技術の問題点を解決する新しい信号処理系
を実現することである。本発明による並列演算処理回路
において、多入力端子に入力信号の正／反論理を選択で
きる第１のスイッチ手段を設け、該第１のスイッチ手段
を介して容量手段が接続され、該容量手段の一方が共通
接続され、第２のスイッチ手段を通して差動入出力形セ
ンスアンプの第１の差動入力手段に、また該共通接続部
が第３のスイッチ手段を通して該差動入出力形センスア
ンプの該第１の差動入力手段の極性を反転した第２の差
動入力手段に接続され、当該入力差電位にそった極性の
論理振幅差動出力を出力することを特徴とする半導体装
置を提供することである。
【０００７】上記半導体装置において、該多入力の容量
手段の共通部に該容量手段を介して入力信号の正論理及
び負論理の信号変化分（絶対値が同じで極性が反転して
いる）を該第２及び第３のスイッチ手段を介して該差動
入出力センスアンプの該第１の差動入力端と該第２の差
動入力端に書き込み、該差動入出力アンプをＯＮする事
により高精度で、高速に並列演算処理を行うものであ
り、回路規模の縮少が可能で、消費電力の低減といった
効果がある。
【０００８】また高感度になっている為、並列多入力信
号数を増加（例えば５０〜数１００ケの入力数）し、１
サイクルの並列処理数を増加し、システム全体の高速化
につながる。
【０００９】また、かかる半導体装置を複数個有し、複
数個のうち第１の該半導体装置の出力及び／又は該半導
体装置出力の反転出力を第２の該半導体装置に入力する
半導体回路を提供することで、例えば多数決回路の従属
接続により、種々の機能演算を可能とするものである。
【００１０】さらに、上記半導体装置を用いた半導体回
路において、該多入力端子に対応した容量手段のうち、
最小の容量をＣとした時、共通接続される容量手段の容
量の合計の容量値が該最小の容量Ｃのほぼ奇数倍となっ
ていることを特徴とし、複数段の多数決回路を用いて、
３ビット２進数回路が段数の少ない簡単な構成で高集積
化された集積回路を達成できる。
【００１１】又、本半導体装置をもちいることで、多入
力端子の入力を相関演算する相関演算装置や、該半導体
装置にアナログ信号を入力し、該アナログ信号に応じた
デジタル信号を出力するＡ／Ｄ変換器や、該半導体装置
にデジタル信号を入力し、該デジタル信号に応じたアナ
ログ信号を出力するＤ／Ａ変換器や、上記演算装置又は
Ａ／Ｄ変換器またはＤ／Ａ変換器の少なくとも一つを含
む信号処理システムなどを、信号伝達が正確で、回路規
模の小さい、高速処理を可能とする使用範囲の広いシス
テムを形成できる。さらにかかるシステムは、画像信号
を入力する画像入力装置を含み、情報を記憶する記憶装
置を含むことで、更なるシステムの応用範囲を拡張でき
るものである。
【００１２】
【実施例】
〔第１の実施例〕図１に本発明による第１の実施例の構
成回路図を示す。図１において、１は差動入出力形式の
センスアンプである。この差動入出力形式センスアンプ
１の周辺において、１０は該差動入出力形式のセンスア
ンプ１の第１の入力端子で＋入力端子、１１は該差動入
出力センスアンプ１の第２の入力端子で−入力端子であ
る。当然ながら、該第１の入力端子１０を−入力端子、
第２の入力端子１１を＋入力端子としてもかまわない。
２６は該差動入出力センスアンプ１の反転側出力、２７
は該差動入出力センスアンプ１の正転側出力である。な
お、ここで、該差動入出力形センスアンプ１がＲＳフリ
ップフロップ形のラッチ差動センスアンプの場合、入出
力端は共通で使用することになり、該第１の入力端子１
０と該差動入出力センスアンプ１の正転出力２７は共通
接続となり、また該第２の入力端子１１と該差動入出力
センスアンプ１の反転出力２６は共通接続となる。な
お、この動作に関しては図５において後述する。また、
１９は該差動入出力センスアンプ１の動作をＯＮ／ＯＦ
Ｆする制御信号Ｓ−ＯＮである。
【００１３】一方、入力段において、入力信号３１をＱ
1 ，３２をＱ2 ，……３３をＱn とするｎ個の並列多入
力信号を入力信号Ｑ1 〜Ｑn とする。ｎ個の入力信号は
それぞれリセットスイッチ入力ブロック２８に入力され
る。該入力信号Ｑ1 を例に、リセットスイッチ入力ブロ
ック２８の動作を説明する。入力信号Ｑ1 は、インバー
タ３０を介して論理反転して第１の信号リセットスイッ
チ２４を通して容量Ｃ 1 ２０に入力され、該容量Ｃ1 ２
０の入力端子ａ点を論理的に入力信号Ｑ1 に、第１の信
号リセットスイッチ２４のオンによってリセットする。
該信号リセットスイッチ２４を制御するのが信号ＰＲＥ
Ｓ１２である。一方インバータ３０を介さず信号転送ス
イッチ２５を通して、該容量Ｃ1に入力信号Ｑ1 を転送
する。該信号転送スイッチ２５を制御するのが転送制御
信号ＰＴ１３である。
【００１４】ここで、入力信号と容量の共通接続端子の
フローテングノードｂ点に現われる信号は以下の関係に
ある。今ｎ個の入力信号をＱ1 〜Ｑn 、及びそれぞれの
リセットスイッチ入力ブロック２８に接続された入力容
量をＣ1 〜Ｃn とすると、リセットスイッチ２４がオン
した初期状態からの入力信号Ｑ1 〜Ｑn による電位変化
量をΔＶ1 〜ΔＶn 、フローテングノードｂ点の電位変
化量をΔＶfとすると、フローテングノードｂ点の電荷
の総和は、信号入力前後で変化しないので（電荷保存の
法則）、
【００１５】
【数１】 Ｃ1 （ΔＶ1 −ΔＶf）＋Ｃ2 （ΔＶ2 −ΔＶf）＋ ……＋Ｃn （ΔＶn −ΔＶf）＝Ｃ0 ΔＶf ……（１） 但し、Ｃ0 はフローテングノードｂ点の寄生容量等２３
である。
【００１６】上式を変形すると、
【００１７】
【数２】 すなわち、Ｃx で重み付けした各端子の電位変化の線形
和を該フローテングノードｂ点の電位変化として出力す
る。該入力信号Ｑ1 〜Ｑn はアナログ信号でもデジタル
信号でも可能である。たとえば、アナログ信号の場合、
各端子の入力の大きさを重み付けして検出するニューロ
ン素子として用いることもできる。またデジタル信号の
場合、例えば入力信号のうちＨレベル信号とＬレベル信
号の数を比較する多数決論理回路を構成することができ
る。また第１のリセットスイッチ４はフローテングノー
ドｂ点を第１のリセット電圧源７の電位にリセットする
ためのリセット手段であり、制御信号Ｒ１４でコントロ
ールされる。また第２のリセットスイッチ５は該差動形
センスアンプ１の該入力端子１０を第２のリセット電圧
源８の電位に初期リセットする為のリセット手段であ
り、制御信号ＰＲ１でコントロールされる。また第３の
リセットスイッチ６は第２のリセット電源９の電圧に初
期リセットする為のリセット手段であり制御信号９でコ
ントロールされる。また第１の信号転送スイッチ２は入
力演算によるフローテングノードｂ点の結果を該差動セ
ンスアンプ１の該入力端１０へ転送するスイッチで、制
御信号１５ＣＮ１でコントロールされる。また第２の信
号転送スイッチ３は入力演算によるフローテングノード
ｂ点の結果を該差動センスアンプ１の該入力端子１１へ
転送するスイッチで制御信号１８ＣＮ２でコントロール
される。
【００１８】図２は図１に示す本実施例の回路の動作タ
イミング説明図である。同図を用いて本実施例の動作を
説明する。
【００１９】まず入力端子に印加された信号は該インバ
ータ３０を通し論理が反転した状態で該制御信号１２Ｐ
ＲＥＳがＯＮ状態となっている為、該信号リセットスイ
ッチ２４を通してｎ個の該容量Ｃ1 Ｃ2 〜Ｃn の入力端
子ａ点はｎ個の該入力信号Ｑ 1 ，Ｑ2 〜Ｑn の反転論理
電位Ｑ1 （反転），Ｑ2 （反転），〜Ｑn （反転）の値
でリセットされる。またこの時ほぼ同時に該制御信号１
４Ｒにより該容量の共通端である該フローテングノード
ｂ点を該第１のリセットスイッチ４がＯＮし、該第１の
リセット電位７にリセットされる。また該制御信号ＰＲ
１，ＰＲ２により該差動センスアンプの該入力端１０，
１１が該第２及び第３のリセットスイッチ５，６のＯＮ
により、該第２及び第３のリセット電位８，９にリセッ
トされる。おのおの該リセット電位７，８，９は例えば
電源電圧が５Ｖ系であった場合、そのほぼ半分の２．５
Ｖを用いる。但しリセット電位はこれに限るものではな
く他の電圧でもよい。また該第１のリセット電位７と該
第２及び第３のリセット電位８，９はかならずしも同じ
電圧とは限らず違っていてもかまわない。また該第２の
リセット電位８と該第３のリセット電位９は該差動入出
力センスアンプ１の入力換算オフセット電圧分だけ逆方
向にずれた直流電位で該差動入出力センスアンプ１のオ
フセット分をキャンセルする電圧になっている場合もあ
る。
【００２０】このようにして、該容量の両端及び該差動
入出力センスアンプ１の両端をリセットする期間を図２
では初期リセット期間という。該各ノードがリセット電
位に到達した時点で、各リセットスイッチ２４，４，
５，６はＯＦＦし、該容量の両端及び該差動センスアン
プ１の電位はリセット電位に保持される。
【００２１】次に、該信号転送パルスＰＴがオンするこ
とで、該信号転送スイッチ２５がＯＮし、ｎ個の該容量
Ｃ1 ，Ｃ2 〜Ｃn に正転信号列Ｑ1 ，Ｑ2 〜Ｑn が一括
転送される。この時の信号変化分は電源電圧が５Ｖ系で
ある場合、入力信号がＬレベル０Ｖ、Ｈレベル５Ｖ（＝
電源電圧）のバイナリ信号だとすると、初期のリセット
電位と入力信号の差電圧は最大で５Ｖまで得ることがで
き、電源電圧と同等の電位変化を得ることが出来、それ
だけフローテングノードｂ点の電位変化分も（２）式に
応じて大きくなる。この時の該フローテングノードｂ点
の電位変化は次の（３）式の様になる。
【００２２】
【数３】 但し、ΔＶx の値は、−５Ｖ（５Ｖのリセット電位→入
力信号０Ｖの場合） ＋５Ｖ（０Ｖのリセット電位→入力信号５Ｖの場合） またＣ0 は該フローテングポイントｂ点の寄生容量等で
ある。
【００２３】次に、該制御信号１５ＣＮ１がＯＮになっ
ているので、該フローテングノードｂ点の入力信号の変
化に伴う電位変動ΔＶf （正転）は該第１の信号転送ス
イッチ２を通して該差動入出力センスアンプ１の該入力
端子１０に転送され、該第２のリセット電位８よりΔＶ
f （正転）だけ変化した所で該制御信号ＣＮ１をＯＦＦ
し、その値を保持する。図２ではこの期間が正転信号転
送期間である。
【００２４】次に、再度該容量の共通端であるフローテ
ングノードｂ点を該制御信号Ｒにより該第１のリセット
スイッチ４を通して該第１のリセット電位７にリセット
される。図２ではこの期間がフローテングリセット期間
である。
【００２５】次に、ｎ個の該容量Ｃ1 Ｃ2 〜Ｃn の該入
力端ａ点は、この時点で入力信号の正転論理すなわち正
転信号Ｑ1 ，Ｑ2 〜Ｑn でリセットされた状態である。
ここで該制御信号１２ＰＲＥＳをＯＮすることにより、
該第１の信号リセットスイッチ２４をＯＮし、該インバ
ータ３０を通してｎ個の該入力信号例Ｑ1 ，Ｑ2 〜Ｑ n
の反転論理電位Ｑ1 （反転），Ｑ2 （反転），〜Ｑ
n （反転）の値で再度リセットする。この様にして信号
の反転論理を入力信号として該容量Ｃ1 Ｃ2 〜Ｃnに転
送し、該フローテングノードｂ点の電位変化を得る。こ
の時のフローテングノードｂ点の電位変化分ΔＶf （反
転）は（２）式より
【００２６】
【数４】 次に、該制御信号ＣＮ２がＯＮであるので、該フローテ
ングノードｂ点の電位の信号電位変動ΔＶf （反転）
は、該第２の信号転送スイッチ３を通して該差動センス
アンプ１の該入力端子１１に転送され、該第３のリセッ
ト電位９よりΔＶ f （反転）だけ変化した所で該制御信
号ＣＮ２をＯＦＦし、その値を保持する。図２ではこの
期間が反転信号転送期間である。
【００２７】該反転信号転送期間が終了した時点で、該
差動センスアンプ１の該入力端子１０，１１には
（３），（４）で示したリセット電位からの変化分が保
持されている。リセット電位も含めて該入力端子１０，
１１に保持されている電位ＶIN10，ＶIN11は、次の
（５）及び（６）式となる。
【００２８】
【数５】 但し、ＶRESET8は該第２のリセット電位８で定まるリセ
ット電位である。
【００２９】
【数６】 但し、ＶRESET9は該第３のリセット電位９で定まるリセ
ット電位である。
【００３０】ここで、ＶRESET8＝ＶRESET9とすれば、該
差動センスアンプ１の差動入力電位差ΔＶINは、
【００３１】
【数７】 ここで、
【００３２】
【数８】 については、線形和の絶対値は等しく、＋／−符号が逆
転した関係にあるため（ΔＶx ＝−ΔＶx （反転））、
（７）式は以下の様に変形できる。
【００３３】
【数９】 こうして、例えば電源電圧が５Ｖ系の場合、（９）式の
ΔＶx は最大で５Ｖであり、また正転論理の信号転送に
よる該入力端１０の信号変位ΔＶ+ （正転）と反転論理
の信号転送による該入力端子１１の信号変位ΔＶ+ （反
転）は該差動センスアンプ１で差動入力により受けるた
め、（９）式に示す通り片側の信号変位の２倍となる。
この様にして容量演算の結果による、リセット電位から
の電位変化を、（９）式で示す様に、該差動入出力セン
スアンプ１の前で大きくでき、該差動センスアンプ１を
正確にかつ高速に処理することができる。
【００３４】次に、（９）式に示す差動入力電位差ΔＶ
INを、該差動入力端に保持したまま該センスアンプ１を
制御信号１９Ｓ−ＯＮによってＯＮさせる。これにより
大きい差動入力電位差ΔＶINを受け、該差動入出力セン
スアンプ１が立ち上がり、並列に演算の結果を、高精度
かつ高速に判定し、正転出力ＯＵＴ２６と反転出力ＯＵ
Ｔ２７を差動出力として次段へ送る。
【００３５】さらに該差動センスアンプ１のゲインを高
く取ることにより、処理できる並列信号数の増加（５０
〜数１００）が可能になり、処理系全体の演算スピード
の向上につながる。
【００３６】図３に該差動入出力センスアンプ１の一構
成例を示す。図１と同一符号のものは同一機能を有する
ので、詳細な説明は省略する。図３において、該差動入
出力センスアンプ１の該＋入力端子１０と該−入力端子
１１との間には図１の実施例で説明した通り、初期リセ
ットから反転信号転送までの過程を経て、（８）式で示
す差動電位が保持されている。
【００３７】図３において、該＋入力端子１０の電圧は
ＮＭＯＳトランジスタ６００のゲートに、該−入力端子
の電圧はＮＭＯＳトランジスタ６０１のゲートに印加さ
れる。該ＮＭＯＳトランジスタ６００及び６０１はソー
ス端共通の差動ペアになっており、このソース端には定
電流動作をする、ＮＭＯＳトランジスタ６０４のドレイ
ンが接続されている。該ＮＭＯＳトランジスタ６０４の
ソースはＧＮＤ電位にゲートはＮＭＯＳトランジスタ６
１３のゲートと共通接続され該制御信号Ｓ−ＯＮ１９に
接続されている。該制御信号Ｓ−ＯＮ１９がアクティブ
になることで、定電流源用ＮＭＯＳトランジスタ６０４
及び６１３がＯＮし、定電流源として働き該ＮＭＯＳト
ランジスタ６０４のドレインにＮＭＯＳトランジスタ６
００，６０１のソースが接続されている。
【００３８】該ＮＭＯＳトランジスタ６００，６０１の
差動ペアがＯＮする。該ＮＭＯＳトランジスタ６００と
６０１の差動段がＯＮすると、該ＮＭＯＳトランジスタ
６００のドレインとゲート／ドレインが接続されている
ＰＭＯＳトランジスタ６０２及び該ＮＭＯＳトランジス
タ６０１のドレインとドレインが接続されているＰＭＯ
Ｓトランジスタ６０３の能動負荷が働き出す。該ＰＭＯ
Ｓトランジスタ６０２のソースは電源Ｖdd８４にゲート
はドレインとショートされ該ＮＭＯＳトランジスタ６０
０のドレイン及び該ＰＭＯＳトランジスタ６０３のゲー
トに接続され、出力として次段の差動ペアの片側のトラ
ンジスタであるＮＭＯＳトランジスタ６０９のゲートに
つながる。
【００３９】該ＰＭＯＳトランジスタ６０３のソースは
該電源Ｖdd８４にドレインは該ＮＭＯＳトランジスタ６
０１のドレインに接続され、その接点が出力として次段
の該差動ペアの片側のトランジスタであるＮＭＯＳトラ
ンジスタ６１０のゲートに接続される。
【００４０】該ＮＭＯＳトランジスタ６０９及び６１０
はソース共通接続の差動ペアとなり該ＮＭＯＳトランジ
スタ６１３のドレインに接続されている。該ＮＭＯＳト
ランジスタ６０９及び６１０のドレインは能動負荷とな
るＰＭＯＳトランジスタ６１１及び６１２のドレインに
接続されている。該ＰＭＯＳトランジスタ６１１，６１
２のソースはそれぞれ該電源Ｖdd８４に、ゲートは共通
で電圧源ＶB に接続されている。該電圧源ＶB は該制御
信号Ｓ−ＯＮに同期して、該ＰＭＯＳトランジスタ６１
１及び６１２をＯＮ／ＯＦＦさせる電圧が供給される。
すなわち該制御信号Ｓ−ＯＮが論理的にアクティブの
時、該定電流源用ＮＭＯＳトランジスタ６０４，６１３
がＯＮし、これと同期して該電圧源ＶB が該ＰＭＯＳト
ランジスタ６１１，６１２をＯＦＦからＯＮに切り換る
電圧が発生し、該ＰＭＯＳトランジスタ６１１，６１２
がＯＮし、定電流源の能動負荷として機能する。
【００４１】図２に示すセンスアンプＯＮ期間におい
て、該制御信号Ｓ−ＯＮはアクティブとなり、該入力段
ＮＭＯＳ差動ペア６００，６０１と該アクティブＰＭＯ
Ｓ負荷６０２，６０３からなる初期差動アンプを形成
し、また該入力段ＮＭＯＳ差動ペア６０９，６１０と該
定電流ＰＭＯＳ負荷６１１，６１２からなる次段差動ペ
アを形成し、該差動形センスアンプ１のブロックがＯＮ
になる。この状態で該＋入力端子１０と該−入力端子１
１の該差電圧ΔＶINが二段の差動ＣＭＯＳアンプで増幅
され、該次段差動ペア６０９，６１０のドレインに差動
出力として大振幅に増幅された後、該ＮＭＯＳ６１０に
接続されているＮＭＯＳトランジスタ６２０とＰＭＯＳ
トランジスタ６２１からなるトランスファーゲート１０
２、及び該ＮＭＯＳ６０９のドレインに接続されている
ＮＭＯＳトランジスタ６２３とＰＭＯＳトランジスタ６
２４からなるトランスファーゲート１０３が、制御信号
ＳＴがＯＮするハイレベルになることで、該ＮＭＯＳ６
２０，６２３はＯＮ、該ＰＭＯＳ６１，６６はそれぞれ
インバータ６２２及び６２５を介してゲートをＬにする
ことでＯＮする。
【００４２】この結果、２段目の該差動ＣＭＯＳアンプ
で差動出力となっている電圧をおのおのの該トランスフ
ァーゲート１０２，１０３を通すことによって、次段の
ＮＭＯＳトランジスタ６２６及びＰＭＯＳトランジスタ
６２７からなるインバータ１００が正転出力を、また次
段がＮＭＯＳトランジスタ６２８とＰＭＯＳトランジス
タ６２９からなるインバータ１０１が反転出力を出力す
る。この時点で、該制御信号Ｓ−ＯＮがＯＦＦすると同
時に、該トランスファーゲート１０２，１０３をＯＦＦ
する。これにより演算サイクルが終了となる。
【００４３】該トランスファーゲート１０２，１０３が
ＯＮになっても、ゲート電圧は保持された状態となり、
該出力は次の演算サイクルまで前回の出力状態を保持し
たままである。この状態で、信号は次段に転送され該差
動センスアンプ１は次の演算サイクルでの処理を持つ。
図４にＳ−ＯＮ，ＶB ，ＳＴのタイムチャートを示す。
図４は図２の反転信号転送期間から次の初期リセット期
間の動作を示し、センスアンプ１を動作させる制御信号
Ｓ−ＯＮとこれと同期した反転電圧源ＶB と、センスア
ンプ１の出力部のトランスファーゲート１０２，１０３
を制御する制御信号ＳＴとのタイミング関係を示してい
る。制御信号ＳＴがハイレベルの後、ローレベルとなっ
ても、出力は出力状態を保持し続ける。
【００４４】〔第２の実施例〕本発明による第２の実施
例について、図５に示す図面を参照しつつ説明する。図
１と同一符号のものは同様な機能を有するものとして詳
細な説明を省略する。本実施例は差動入出力センスアン
プ１をフリップフロップを用いたラッチ形センスアンプ
としたものである。ラッチ形センスアンプ１は入出力端
は共通である為図１の入力端子１０は、そのまま出力信
号ＯＵＴ２７となり、次段へ送られる。また同様に図１
の入力端子１１は、そのまま出力信号ＯＵＴ（反転）２
６となり、該出力信号ＯＵＴの反転論理を次段へ送る。
【００４５】図２を用いて動作を説明すると、初期リセ
ット〜反転信号転送までは第１実施例と同様の動作で、
図５の入出力端子１０および１１には、下記の（１０）
式で示めされている差電圧が発生している。
【００４６】
【数１０】 該差動センスアンプ１の内部はインバータ３１，３２に
よりＲＳラッチとなっており、制御信号Ｓ−ＯＮにてラ
ッチ形センスアンプ１のＯＮ／ＯＦＦをコントロールす
る。
【００４７】今、図２で示す反転信号転送期間終了後、
該ラッチ形センスアンプ１の該入力端１０，１１の電位
関係がＶIN10＞ＶIN11であり、かつ
【００４８】
【数１１】 であり、
【００４９】
【数１２】
【００５０】
【数１３】 但し、ＶRESET8＝ＶRESET9である。
【００５１】上記（１２）式、（１３）式の電位を、該
入力端子１０及び１１に保持されたまま、該制御信号Ｓ
−ＯＮのハイレベルにより、該ラッチ形センスアンプ１
がＯＮし、該リセット電位より高い該ＶIN10を持つ該入
力端子１０は該ラッチ形センスアンプ１の正帰還効果に
より、より高い電位に推移し、最終的には電源電圧Ｖ dd
で安定となる。
【００５２】また、該リセット電位より低い該ＶIN11を
持つ入力端子１１は同様に正帰還作用により、より低い
電位に推移し最終的にはＧＮＤ電位で安定となる。同様
にＶ IN10＜ＶIN11の場合は、該入力端子１０は最終的に
ＧＮＤ電位で安定となり、入力端子１１は最終的に電源
電圧Ｖddで安定となる。この様にして該ラッチ形センス
アンプ１をＯＮさせる前に、差動入力端に大きな電位差
を持たせることにより、正確かつ高速な演算を行うこと
ができる。また該ラッチ形センスアンプ１の感度を上げ
れば、多入力（例えば５０〜数１００の入力数）の演算
が可能になり、並列演算数の向上につながり、ひいては
信号処理系の演算スピードの高速化につながる。また本
実施例によるラッチ形センスアンプの場合、これ自身が
データ記憶能力を有し、次の演算までデータを保持する
ことができる。この為並列演算処理数が増加し、接続配
線の遅延等により、次段での信号の受け渡しにおいて信
号間で相対的に遅延が生じたり、クロストークにより信
号にノイズが混入しても、該ラッチ形センスアンプの出
力はラッチ状態により結果として、演算基本クロックに
そった正確な信号伝送を実現し、高精度な並列演算処理
を行えるものである。
【００５３】また該ラッチ形センスアンプの該入力端子
１０及び入力端子１１は、演算結果ＯＵＴと該演算結果
ＯＵＴの反転論理出力を次段に転送出きる。このため両
者は差動出力となり、次段へ転送できる様になり、次段
の信号処理系が図１や図５の入力段に示す多入力端子を
有する場合、次からの処理において次段のリセットスイ
ッチブロック２８内のインバータ３０を使用しなくて
も、該出力信号ＯＵＴ２７、及び反転ＯＵＴ（反転）２
６の論理が反転しているので、入力演算容量に接続され
ている入力信号切り換えスイッチ２５及び２４にダイレ
クトに信号を接続できることとなり、回路の簡素化につ
ながりまた消費電力を低減することができる。
【００５４】〔第３の実施例〕本発明による第３の実施
例について、図６に示す図面を参照しつつ説明する。図
５と同一符号のものは同様な機能を有するものであり詳
細な説明を省略する。また回路動作を説明するタイムチ
ャートは図２を参照して説明するが各タイミング中のセ
ンスアンプＯＮ期間の詳細は別途図７にて説明する。
【００５５】図６において、リセットスイッチ入力ブロ
ック２８において、図５の第１の信号リセットスイッチ
２４は、ＮＭＯＳ７４、ＰＭＯＳ７５、インバータ７２
で構成され、信号リセットスイッチ用トランスファーゲ
ートとなり、該制御信号ＰＲＥＳ１２がＨの時ＯＮし、
該入力信号Ｑ1 の反転論理で該容量Ｃ1 の入力端ａ点を
リセットする。
【００５６】また該リセットスイッチ入力ブロック２８
において、図５の該信号転送スイッチ２５は、図６にお
いて、ＮＭＯＳ７６、ＰＭＯＳ７７、インバータ３０で
構成される信号転送用トランスファーゲートで、該制御
信号ＰＴ１３がＨの時ＯＮし、該容量Ｃ1 の入力端ａ点
に該入力信号Ｑ1 の正転論理を書き込む。また図５にお
ける該第１のリセットスイッチ４、該第２のリセットス
イッチ５、該第３のリセットスイッチ６、該正転論理信
号転送スイッチ２、該反転論理信号スイッチ３はそれぞ
れ図６のＮＭＯＳ７０、ＮＭＯＳ５６、ＮＭＯＳ５７、
ＮＭＯＳ５８、ＮＭＯＳ９６に対応する。リセット電位
８３は各ノードをそれぞれのスイッチがＯＮした時の収
束する目標電位でこの場合、該第１、第２、第３のリセ
ットスイッチは同一の該リセット電位８３が与えられて
いる。
【００５７】本実施例の動作を説明するタイミングチャ
ート図２において、初期リセットから反転信号転送まで
はおのおの対応するスイッチがＯＮ／ＯＦＦし、入力端
子のノード１０及びノード１１に（１４）式で示す電位
差、
【００５８】
【数１４】 の電位差を有している。
【００５９】ここで該ノードの入力端子１０，１１の電
位関係がＶIN10＞ＶIN11の時、該リセット電位８３をＶ
RESET83 とすると、
【００６０】
【数１５】
【００６１】
【数１６】 この（１５）式及び（１６）式の電位に該ノードの入力
端子１０，１１が保持されたままの状態となっている。
【００６２】この状態で図７に示す通りセンスアンプＯ
Ｎ期間に、まずＥＶをＨにし、ＮＭＯＳ５５をＯＮ状態
とする。この時ソース共通のＮＭＯＳ５０とＮＭＯＳ５
１が、差動構成のＮＭＯＳラッチとして働き、高い電位
である該入力端子１０（該ＮＭＯＳ５０のドレインと該
ＮＭＯＳ５１のゲート接点）は保持したまま、低い電位
である入力端子１１（該ＮＭＯＳ５１のドレインと該Ｎ
ＭＯＳ５０のゲート接点）を正帰還効果により、該ＮＭ
ＯＳ５１がＯＮし、ＮＭＯＳ５０がＯＦＦし、入力端子
１１にたまった電荷を引き抜きＧＮＤ電位へと推移して
ゆく。この様にして初期の電位差以上に入力端子１０と
１１に差が生じた時点で、制御信号ＬＴ７９をＨからＬ
に下げ、ＰＭＯＳ５４をＯＮする。該ＰＭＯＳ５４のソ
ースは電源Ｖdd８４に接続されており、該ＰＭＯＳ５４
がＯＮすることでソース共通のＰＭＯＳ５２とＰＭＯＳ
５３が差動構成のＰＭＯＳラッチとして働き、これによ
り該ＮＭＯＳラッチ及び該ＰＭＯＳラッチが完全ＯＮす
る為、正帰還効果により、より低い電位である入力端子
１１（該ＰＭＯＳ５３のドレイン、該ＰＭＯＳ５２のゲ
ート、該ＮＭＯＳ５１のドレイン及び該ＮＭＯＳ５０の
ゲートの接点）は急速にＧＮＤ電位に向い、入力端子１
０（該ＰＭＯＳ５２のドレイン、該ＰＭＯＳ５３のゲー
ト、該ＮＭＯＳ５０のドレイン及び該ＮＭＯＳ５１のゲ
ート接点）は、入力端子１１がＧＮＤ電位に急速に下が
ることで、入力端子１０は正帰還効果により電源電圧８
４へ向う。これにより入力端子１０は論理“Ｈ”に、入
力端子１１は論理“Ｌ”にラッチされる。
【００６３】該ノード１０はＯＵＴ２７として該ノード
１１はＯＵＴ（反転）２６として差動出力として次段へ
送られる。
【００６４】また入力端子１０，１１の電位関係がＶ
IN10＜ＶIN11の時には、同様の正帰還動作により、入力
端子１０は論理“Ｌ”に、入力端子１１は論理“Ｈ”に
ラッチされる。
【００６５】このようにして、ラッチ形センスアンプの
信号注入端子により、大きな電位差を持った電位差を持
った差動信号が入力されていると、高精度でかつ高速な
処理が可能である。
【００６６】またラッチ形センスアンプの正帰還ゲイン
を上げることにより、多入力演算（例えば５０〜数１０
０の入力数）が可能となり、並列演算処理数の向上しい
ては処理系の演算スピードの高速化につながる。
【００６７】またラッチ形センスアンプの場合、これ自
身がデータ記憶能力を持ち、次の演算までデータを保持
することができる。この為並列演算処理数が増加し、接
続配線の遅延等により、次段での信号の受け渡しにおい
て信号間で相対的に遅延が生じたり、クロストークによ
り信号にノイズ混入しても、該ラッチ形センスアンプの
出力はラッチ状態により、結果として演算基本クロック
にそった正確な信号伝送を実現し、高精度な並列演算処
理を行えるものである。
【００６８】また該ラッチ形センスアンプの入力端子１
０及び入力端子１１は演算結果ＯＵＴ２７と該演算結果
ＯＵＴ２６の反転論理出力を次段に転送できる。このた
め両出力は差動出力となり、次段へ転送できる様にな
り、例えば次からの処理において次段のリセットスイッ
チブロック２８内のインバータ３０を使用せずに該信号
リセット用トランスファーゲートの入力端（該ＮＭＯＳ
７４のソースと該ＰＭＯＳ７２のソースの接点）と該信
号転送用トランスファーゲートの入力端（該ＮＭＯＳ７
６のソースと該ＰＭＯＳ７７のソースの接点）に直接該
出力ＯＵＴ（反転）２６、ＯＵＴ２７を入力することが
できる為、回路の簡素化につながり消費電力の低減、処
理スピードの向上が可能である。
【００６９】［第４の実施例］つぎに、上記半導体装置
を用いて、相関演算回路に適用した例を第４の実施例と
して、図８を参照しつつ説明する。図８において、７つ
の入力端子を有する２２１−Ａ、２２１ーＢ、２２１ー
Ｃは多数決演算回路ブロック、２２２はインバータ、２
２３は入力端子２３２の信号と相関係数２３３と比較す
る比較器である。２２４、２２５は入力端子群であり、
多数決演算回路ブロック２２１−Ａに入力される７つの
入力信号と同様な信号が入力される。２２６、２２７、
２２８は前段の多数決演算回路ブロックからの出力信号
を入力する入力端子、２２９、２３０、２３１は通常の
入力端子に接続された容量をＣとするとき、入力端子２
２６、２２７、２２８に対応して接続される容量値４
Ｃ、２Ｃ、４Ｃを示す。
【００７０】図８において、入力信号はそれぞれまず比
較器２２３にそれぞれの相関係数２３３とともに入力さ
れる。比較器２２３はそれぞれの入力信号と相関係数２
３３が一致すればHIGH LEVELを、不一致であればLOW LE
VEL を出力する。比較器２２３の出力は多数決演算回路
ブロック２２１−Ａ〜Ｃに入力される。たとえば７入力
の多数決演算回路ブロック２２１−Ａに比較器２２３の
出力が入力されると、HIGH LEVELの数が過半数の場合、
つまり７入力中４入力以上がHIGH LEVELであった場合、
多数決演算回路ブロック２２１−ＡからHIGH LEVELが出
力される。この出力状態を図９の図表のＳ３に示す。
【００７１】同様に、たとえば７入力の入力端子群２２
４と入力端子２２６の４入力と等価な４Ｃによる、計１
１入力の多数決演算回路ブロック２２１−Ｂでは、６入
力以上がHIGH LEVELであった場合にHIGH LEVELが出力さ
れる。この出力状態を図９の図表のＳ２に示す。また、
７入力の入力端子群２２５と入力端子２２８の４入力と
等価な４Ｃ、入力端子２２７の２入力と等価な２Ｃによ
る、計１３入力の多数決演算回路ブロック２２１−Ｃで
は、７入力以上がHIGH LEVELであった場合にHIGH LEVEL
が出力される。この出力状態を図９の図表のＳ１に示
す。
【００７２】より具体的に説明すれば、７入力の多数決
演算回路ブロックの出力値を入力のHIGH LEVELの数ごと
に示すと、図９のＳ３のようになる。次に、図８に示す
ように、７入力の多数決演算回路ブロック２２１−Ａの
出力をインバータ２２２で極性反転して、多数決演算回
路ブロック２２１−Ｂの重みづけ入力端子２２６に印加
する。多数決演算回路ブロック２２１−Ｂは、１１個の
Ｃが共通接続され、そのうち４つのＣに重み付け入力端
子からの信号が印加され、他の７つの端子には多数決演
算回路ブロック２２１−Ａに入力されたものと同じ信号
が印加される構成の１１入力多数決演算回路である。例
えば７入力中４入力以上がHIGH LEVELであった場合、先
に述べたように重み付け入力端子にはLOW LEVEL が印加
される。さらに重み付け入力端子以外の入力端子に加え
られる信号のうち７入力中６入力以上がHIGH LEVELであ
った場合、トータルとして１１入力多数決演算回路は過
半数であるとの判定を下しHIGH LEVELを出力する。７入
力中４入力以上５入力以下の場合は過半数に至らずLOW
LEVEL を出力する。一方、７入力中３入力以下がHIGH L
EVELであった場合には重み付け入力端子にはHIGH LEVEL
が印加される。７入力中２入力以上３入力以下がHIGH L
EVELであった場合は４＋２または４＋３は６以上で過半
数と判定されHIGH LEVELが出力される。また、１入力以
下がHIGH LEVELであった場合、４＋０または４＋１は６
以下でLOW LEVEL が出力される。 多数決演算回路ブロ
ック２２１ーＢの出力値を入力のHIGH LEVELの数ごとに
示すと図９の図表１のＳ２のようになる。
【００７３】また、多数決演算回路ブロック２２１ーＣ
についても、入力端子２２８の４倍の容量値４Ｃ、入力
端子２２７の２倍の容量値２Ｃを有する二つの重み付け
端子に、多数決演算回路２２１−Ａ、多数決演算回路２
２１ーＢの出力の反転信号を印加して動作させることに
より、図９の図表１のＳ１に示したような出力が得られ
る。本回路構成により、図９に示したように、複数入力
のうち信号と相関係数が一致している入力の数を３桁の
２進数に変換して出力することができる。
【００７４】［第５の実施例］第５の実施例について、
図１０、図１１を参照しつつ説明する。本実施例は本発
明を用いた３ビット精度アナログ・デジタル変換器（以
下、ＡＤ変換器と称する。）である。図１１において、
１２１−Ａ、−Ｂ、−Ｃはそれぞれ１入力、２入力、３
入力の演算回路ブロック、１２２はインバータである。
１２３、１２４、１２５は前段の演算回路ブロックから
の出力信号を入力する入力端子、１２６、１２７、１２
８は通常の入力端子に接続された容量をＣとするとき、
１２３、１２４、１２５に対応して接続される容量値Ｃ
／２、Ｃ／２、Ｃ／４を示す。１２９はアナログ入力端
子であり、１３０はセット入力端子であり、１３１、１
３２はそれぞれに対応して接続される容量値Ｃ／４、Ｃ
／８を示す。また、Ｓ１、Ｓ２、Ｓ３はデジタル出力信
号端子である。
【００７５】ここで、本実施例において、５Ｖ系電源を
用いた場合について説明する。図１０において、まず演
算回路ブロック１２１−Ａ〜Ｃ内のセンスアンプ入力を
演算回路ブロック１２１−Ａは０Ｖに、演算回路ブロッ
ク１２１−Ｂ、Ｃはおよそ２．５Ｖにリセットする。ま
た、信号入力端子１２３、１２４、１２５及びセット入
力端子１３０の入力演算用コンデンサ２０２の入力側は
５Ｖにリセットする。この時、信号入力端子１２９は０
Ｖである。次に、セット入力端子１３０を０Ｖにセット
し、入力端子１２９の入力電圧を０Ｖからアナログ信号
電圧まで変化させると、演算回路ブロック１２１−Ａに
おいてはアナログ入力信号がおよそ２．５Ｖ以上になる
と、演算回路ブロック１２１−Ａ内のセンスアンプ入力
電圧が論理反転電圧（ここでは２．５Ｖを仮定）を越
え、HIGH LEVELが出力される。その結果を図１１の図表
のＳ３に示す。
【００７６】アナログ入力信号が２．５Ｖ以上のとき入
力端子１２３はリセット電位の５Ｖから０Ｖに変化す
る。このとき演算回路ブロック１２１ーＢ内のセンスア
ンプ入力端子での電位変化は、アナログ入力信号電圧を
ＶＡとすると、下の式のようになる。 ｛Ｃ×ＶＡー（Ｃ／２）×５ー（Ｃ／４）×５｝／（Ｃ＋Ｃ／２＋Ｃ／４） ［Ｖ］ この式から、演算回路ブロック１２１ーＢは、アナログ
信号電圧ＶＡが３．７５Ｖ以上のときHIGH LEVELを出力
し、２．５Ｖ以上３．７５Ｖ未満のときLOW LEVELを出
力することがわかる。その結果を図１１のＳ２に示す。
【００７７】同様に、演算回路ブロック１２１ーＣの出
力は、図１１のＳ１のようになる。
【００７８】本実施例により、図１１の図表に示したよ
うに、アナログ信号電圧を３ビットのデジタル信号に変
換して出力するＡＤ変換器を極めて小規模な構成で、演
算速度も高速で消費電圧も低減して実現することができ
る。
【００７９】本実施例では、３ビットのＡＤ変換器につ
いて説明したが、もちろんこれに限るものではなく、さ
らに多ビットに容易に拡張できるものである。
【００８０】本実施例では、容量を用いたフラッシュ型
ＡＤ変換器の例について述べたが、本発明はこの方式に
限るものではなく、たとえば抵抗列に入力した信号と基
準信号とをコンパレータで比較し、その結果をエンコー
ダでエンコードすることでＡＤ変換器のエンコーダ回路
部などに本発明を応用しても、先に説明したのと同よう
な効果が得られることはいうまでもない。
【００８１】以上説明したように、多入力端子の各々に
対応した容量手段の一方の端子を共通接続し、センスア
ンプへ入力する回路ブロックでは、上記多入力端子に接
続した容量の内、最小の容量をＣとしたとき、上記容量
手段の合計はほぼＣの奇数倍となっている。
【００８２】相関回路の場合、制御入力端子を有しない
場合は、全て最小値から構成されており、また制御入力
端子を有する場合も、例えば図８に示した第４の実施例
で説明したように、制御入力端子に接続する容量は２
Ｃ、４Ｃと偶数であり、奇数の入力信号端子との合計は
Ｃのほぼ奇数倍となっている。このような構成により、
所望の基準値からの大小の区別が明確となり、演算精度
が向上する効果を有する。
【００８３】上記説明は、相関回路について述べたが、
２進数ＤＡ変換器は最小ビットＬＳＢ信号入力容量をＣ
とすると、次のビットが２Ｃ、さらに次のビットが４Ｃ
と、倍々となり、多入力端子の容量の合計はＣのほぼ奇
数倍となり、高精度のＤＡ変換を実現できる。
【００８４】また、ＡＤ変換器についても、図１０に示
した第５の実施例で説明したように、アナログ信号レベ
ルを、フルレンジの１／２を越えるか、１／２未満かを
明確に判断する分割数は、１２１−Ａでは１Ｃの１つ、
１２１−Ｂでは１／４と、２／４、３／４かの分割数は
３の奇数となりその合計はＣ／４を最小値として１＋２
＋４＝７倍の奇数倍となり、１２１−ＣではＣ／８を最
小値として倍々のＣ／４、Ｃ／２、Ｃで、１＋２＋４＋
８＝１５倍の奇数倍に設定してある。
【００８５】これらの構成により、高精度の演算ができ
るため、不要に大きな容量を設けることなく演算が実行
できることにより、低消費電力、高速演算が実現した。
【００８６】また、上記では相関演算器、ＡＤ変換器を
例にとって説明したが、本発明はこれに限るものではな
く、デジタル・アナログ変換回路、加算回路、減算回路
などよう々な論理回路に応用しても、同ような効果が得
られることはいうまでもない。
【００８７】特に、ＤＡ変換器を構成する場合、ＬＳＢ
データが入力される容量をＣとしたとき、次の上位ビッ
トになるにつれて２Ｃ、４Ｃ、８Ｃと倍々にしていけ
ば、２進のデジタルーアナログ変換が実現できる。この
場合、共通接続された容量の端子をＭＯＳ型ソースフォ
ロアアンプで受ける構成にすればよい。
【００８８】［第６の実施例］本発明による第６の実施
例を図１２に示す。第６の実施例は、本発明の技術を従
来回路技術と融合し、動画像等の動き検出チップを実現
したものである。図１３において、１６１、１６２は、
それぞれ基準データ、参照データが格納されているメモ
リ部、１６３は相関演算部、１６４はチップ全体を制御
するコントロール部、１６５は相関演算部１６３の相関
結果の加算演算部、１６６は加算演算部１６５の加算結
果の最小値を格納しているレジスタ部、１６７は比較器
とおよび最小値とのアドレスの格納を行なう比較記憶
部、１６８は出力バッファー及び出力結果格納部であ
る。入力バス１６９には基準データ列が入力され、一
方、入力バス１７０には基準データ列と比較すべき参照
データ列が入力される。メモリ部１６１、１６２は、Ｓ
ＲＡＭからなり、通常のＣＭＯＳ回路で構成される。
【００８９】参照データメモリ部１６２と基準データメ
モリ部１６１から入力された相関演算部１６３の相関演
算に送られたデータは、本発明による相関演算回路によ
り相関演算されるため、高速並列処理であり、極めて高
速化が達成されるばかりでなく、少ない素子数で構成さ
れ、チップサイズが小さくなり、低コスト化が実現でき
た。相関演算結果は加算演算部１６５で相関演算のスコ
ア（評価）を行ない、上記相関演算以前までの最大相関
結果（加算値が最小値となる）が格納されているレジス
タ部１６６との比較を比較記憶部１６７で行なう。仮に
今回の演算結果が前回までの最小値よりもさらに小さい
場合は、その結果が、新たにレジスタ部１６６に格納さ
れ、前回までの結果が小さい場合は、その結果が維持さ
れる。このような動作を行なうことにより、最大相関結
果が常にレジスタ部１６６に格納され、すべてのデータ
列の演算終了後、その結果が出力バス１７１より例えば
１６ビット信号として出力される。
【００９０】なお、コントロール部１６４、加算演算部
１６５、レジスタ部１６６、比較記憶部１６７、出力結
果格納部１６８は、今回通常のＣＭＯＳ回路により構成
したが、特に加算演算部１６５等は、本発明のリセット
手段を含む回路構成を用いることにより、センスアンプ
の正確な動作を実現し、高速処理が実現される。以上述
べたように、高速性、低コスト性のみならず、ラッチ回
路を経て、容量をベースに演算を実行するため、消費電
流が少なく低パワー化が実現でき、８ｍｍＶＴＲカメラ
等の携帯機器等にも好適である。
【００９１】［第７の実施例］本発明による第７の実施
例について図１３を参照しつつ説明する。第７の実施例
は、本発明の技術を光センサ（固体撮像素子）と融合
し、画像データを読出す前に高速画像処理を行なうチッ
プ構成を示したものである。
【００９２】図１３（ａ）は本発明のチップの全体構成
を示すブロック図であり、図１３（ｂ）は本発明のチッ
プの画素部の構成を示す回路図であり、図１３（ｃ）は
本発明のチップの演算内容を説明する概念図である。
【００９３】図において、１４１は光電変換素子を含む
受光部、１４３、１４５、１４７、１４９はラインメモ
リ部、１４４、１４８は相関演算部、１５０は演算出力
部である。また、図１３（ｂ）に示す受光部１４１の
内、１５１、１５２は、光信号出力端子１４２、１４６
に示す出力バスラインとを接続する結合容量手段、１５
３はバイポーラトランジスタ、１５４はバイポーラトラ
ンジスタ１５３のベース領域に接続された容量手段、１
５５はスイッチＭＯＳトランジスタである。画像データ
センシング部１６０に入射した画像データは、バイポー
ラトランジスタ１５３のベース領域で光電変換される。
【００９４】光電変換された光キャリアに応じた出力
が、バイポーラトランジスタ１５３のエミッタに読み出
され、結合容量手段１５１、１５２を介して、出力バス
ライン１４２、１４６の電位を入力蓄積電荷信号に応じ
て押し上げる。以上の動作により、縦方向の画素の加算
結果はラインメモリ１４７に読み出され、一方、横方向
の画素の加算結果はラインメモリ１４３に読出される。
これは画素部の容量１５４を介して、バイポーラトラン
ジスタ１５３のベース電位を上昇させる領域をデコーダ
（図１３には示していない）等により選択すれば、セン
シング部１６０の任意の領域のＸ方向、Ｙ方向の加算結
果が出力可能となる。
【００９５】例えば、図１３（ｃ）に示す如く、ｔ1 時
刻に１５６に示す如き画像が、ｔ2時刻に１５７に示す
如く画像が入力されるとすると、それぞれＹ方向に加算
した出力結果は、１５８、１５９に示す如く、図示の車
の移動状態の画像信号となり、このデータがそれぞれ図
１３（ａ）のラインメモリ１４７、１４９に格納され
る。また、横方向の場合も同様にラインメモリ１４３、
１４５に格納される。
【００９６】図１３（ｃ）の画像信号のデータ列出力１
５８、１５９からわかるように両者のデータは、画像の
動きに対応してシフトしており、相関演算部１４８でそ
のシフト量を算出し、同様に相関演算部１４４で横方向
のデータを演算すれば、２次元平面での物体の動きを非
常に簡単な手法により検出できる。
【００９７】本発明による相関演算回路は図１３の相関
演算部１４４、１４８に適用することができ、素子数が
従来回路より少なく特にセンサ画素ピッチに配置でき
た。本構成は、センサのアナログ信号ベースの演算であ
ったが、ラインメモリ部と出力バスラインとの間に本発
明によるＡＤ変換器を設けることにより、デジタル相関
演算にも対応できることは言うまでもない。
【００９８】又、本発明のセンサ素子として、バイポー
ラ型を用いて説明したが、ＭＯＳ型でも、又増幅用トラ
ンジスタを設けずフォトダイオードのみの構成でも有効
であることはいうまでもない。
【００９９】さらに、本実施例では、異なる時刻のデー
タ列間の相関演算を行ったが、一方のメモリ部に認識し
たい複数のパターンデータのＸ、Ｙ射影結果を格納して
おけば、パターン認識も実現できる。
【０１００】以上説明したように、画素入力部と本発明
による相関演算回路等とを融合することにより、以下の
効果を奏せられる。 （１）従来のセンサからシリアルに読出した後処理する
のではなく、並列にかつ一括読み出したデータを並列処
理するため、高速に動き検出、パターン認識処理が実現
できる。 （２）センサを含む１チップの半導体装置を構成でき、
周辺回路を増大させることなく、画像処理が実現できる
ため、低コストで、以下の高機能製品を実現できる。即
ち、（ａ）ＴＶ画面をユーザー方向に向ける制御機器、
（ｂ）エアコンの風向きをユーザー方向に向ける制御機
器、（ｃ）８ｍｍＶＴＲカメラの追尾制御機器、（ｄ）
工場でのラベル認識機器、（ｅ）人物自動認識受け付け
ロボット、（ｆ）車の車間距離制御装置などである。
【０１０１】以上、画像入力部との融合について説明し
たが、画像データだけでなく、音声認識等の処理に有効
であることはいうまでもない。
【０１０２】
【発明の効果】以上説明したように本発明によれば、多
変数信号に対して並列演算を行なう回路が、通常の論理
回路と比べてトランジスタの数が少なく構成でき、微小
信号に対する高感度化が図れるため、演算速度を高速化
でき、低消費電力化を図ることができるという効果があ
る。
【０１０３】また差動入出力センスアンプの差動入力端
に絶対値が同じで極性の反転した信号を書き込める為、
センス系の差動ゲインは上がり超高感度の検出が可能で
あるので、並列処理数の増加が可能であり、ひいては１
サイクルによる演算数の向上につながる。またかかる差
動入出力センスアンプはＭＯＳ型トランジスタで形成で
きるので、多入力段もＭＯＳ型トランジスタで形成でき
ることと相俟って、回路規模の小さい、処理段数の少な
い、高速処理が可能である。
【０１０４】さらに、差動入出力センスアンプにラッチ
型センスアンプを用いた場合、センスアンプ自身で記憶
機能を有し、正転、反転出力の構成としているので、ノ
イズ混入の小さい正確なデータを転送でき、本半導体装
置のシリーズ接続時にはさらに簡易な多入力段で構成で
きる。
【０１０５】当該半導体装置を多数決回路や相関演算器
など、またＡ／Ｄ、Ｄ／Ａ変換器や信号処理システムに
活用することにより、物理的構造を小さく、小規模のチ
ップで形成でき、配線数の小さい、その分外部ノイズの
混入が小さく、高速演算処理が可能である。
【図面の簡単な説明】
【図１】本発明による第１実施例の構成を示す回路ブロ
ック図である。
【図２】本発明による第１実施例のタイムチャートであ
る。
【図３】本発明の第１実施例の差動入出力センスアンプ
の回路図である。
【図４】差動入出力センスアンプの動作を示すタイムチ
ャートである。
【図５】本発明による第２実施例の構成を示す回路ブロ
ック図である。
【図６】本発明による第３実施例の構成を示す回路図で
ある。
【図７】第３実施例のラッチ形センスアンプＯＮ時のタ
イミングチャートである。
【図８】本発明による第４実施例の構成を示す模式説明
図である。
【図９】本発明による第４実施例の動作を示す図表であ
る。
【図１０】本発明による第５実施例の構成を示す模式説
明図である。
【図１１】本発明による第５実施例の動作を示す図表で
ある。
【図１２】本発明による第６実施例の構成を示す模式説
明図である。
【図１３】本発明による第７実施例の構成を示す模式説
明図である。
【符号の説明】
１ 差動入出力センスアンプ ２ 第１の信号転送スイッチ ３ 第２の信号転送スイッチ ４ 第１のリセットスイッチ ５ 第２のリセットスイッチ ６ 第３のリセットスイッチ ７ 第１のリセット電源 ８ 第２のリセット電源 ９ 第３のリセット電源 １０ 差動センスアンプの第１の入力端子 １１ 差動センスアンプの第２の入力端子 １２ 制御信号ＰＲＥＳ １３ 制御信号ＰＴ １４ 制御信号Ｒ １５ 制御信号ＣＮ１ １６ 制御信号ＰＲ１ １７ 制御信号ＰＲ２ １８ 制御信号ＣＮ２ １９ 制御信号Ｓ−ＯＮ ２０ 容量Ｃ1 ２１ 容量Ｃ2 ２２ 容量Ｃn ２３ 寄生容量Ｃ0 ２４ 第１の信号リセットスイッチ ２５ 信号転送スイッチ ２６ 差動センスアンプの反転出力 ２７ 差動センスアンプの正転出力 ２８ リセット入力ブロック ３０ インバータ ３１ 入力信号Ｑ1 ３２ 入力信号Ｑ2 ３３ 入力信号Ｑn １００，１０１ インバータ １０２，１０３ トランスファーゲート ６００，６０１ ＮＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/24

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 多入力端子に入力信号の正論理、負論理
    を選択できる第１のスイッチ手段を介してそれぞれ容量
    手段が接続され、前記容量手段の一方が共通接続され第
    ２のスイッチ手段を通して差動入出力形センスアンプの
    第１の差動入力手段に接続され、また前記容量手段の前
    記共通接続部が第３のスイッチ手段を通して前記差動入
    出力形センスアンプの前記第１の差動入力手段と逆極性
    の第２の差動入力手段に接続されて、前記第１と第２の
    差動入力手段の入力差電位に沿った極性の論理振幅レベ
    ルの差動出力を出力することを特徴とする半導体装置。
  2. 【請求項２】 前記容量手段の共通接続された端子に第
    １のリセット用スイッチ手段が設けられていることを特
    徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記差動入出力センスアンプの前記第１
    の差動入力手段及び前記第２の差動入力手段にそれぞれ
    第２及び第３のリセット手段が設けられていることを特
    徴とする請求項１に記載の半導体装置。
  4. 【請求項４】 前記第１、第２、第３のリセット用スイ
    ッチ手段の導通期間に前記入力信号の正論理又は負論理
    のどちらか一方が前記第１のスイッチ手段を介し前記容
    量手段の一方に印加される第１の容量入力端リセット期
    間とが少なくとも重なっていることを特徴とする請求項
    １に記載の半導体装置。
  5. 【請求項５】 前記第１のスイッチ手段を介し前記第１
    の容量入力端リセット期間時に印加された逆の論理にて
    前記容量手段の一方に信号を書き込む第１の入力信号転
    送期間と前記容量手段の共通接続された端子と前記差動
    入出力形センスアンプの前記第１の差動入力手段をつな
    ぐ前記第２のスイッチ手段の導通期間がすくなくとも前
    記第１の入力信号転送期間よりも後で導通することを特
    徴とする請求項１に記載の半導体装置。
  6. 【請求項６】 前記第２のスイッチの導通期間終了後、
    前記第１のリセット手段によって前記容量手段の共通接
    続された端子を再度リセットすることを特徴とする請求
    項１に記載の半導体装置。
  7. 【請求項７】 前記第１のスイッチ手段を介して前記第
    １の容量入力端リセット期間時に印加された論理と同一
    論理にて再度、前記容量手段の一方に信号を書き込む第
    ２の入力信号転送期間と前記容量手段の共通接続された
    端子と前記差動入出力形センスアンプの前記第２の差動
    入力手段をつなぐ前記第３のスイッチ手段の導通期間が
    すくなくとも前記第２の入力信号転送期間より後で導通
    することを特徴とする請求項１に記載の半導体装置。
  8. 【請求項８】 前記容量手段の一方に信号を書き込む第
    １の入力信号転送期間によって前記第１の差動入力手段
    に保持されたアンプ入力電圧１と、前記第２の入力信号
    転送期間によって前記第２の差動入力手段に保持された
    アンプ入力電圧２との差を前記差動入出力形センスアン
    プをＯＮさせて論理振幅レベルまで増幅し差動出力を次
    段へ送ることを特徴とする請求項７に記載の半導体装
    置。
  9. 【請求項９】 前記差動入出力形センスアンプが同一極
    性のトランジスタで組まれた差動ペアを入力段に有し、
    前記差動ペアの入力電位差に応じた極性で論理振幅レベ
    ルまで増幅することのできる差動出力形アンプであるこ
    とを特徴とする請求項１に記載の半導体装置。
  10. 【請求項１０】 前記差動出力形アンプは、外部からの
    制御信号でＯＮ／ＯＦＦ可能であり、かつＯＦＦ時に前
    の演算結果を保持する機能を有することを特徴とする請
    求項９に記載の半導体装置。
  11. 【請求項１１】 前記差動入出力センスアンプが正帰還
    効果を利用したラッチ形センスアンプであることを特徴
    とする請求項１に記載の半導体装置。
  12. 【請求項１２】 前記ラッチ形センスアンプは、外部か
    らの制御信号で正帰還による増幅効果をＯＮ／ＯＦＦす
    る機能を有することを特徴とする請求項１１に記載の半
    導体装置。
  13. 【請求項１３】 請求項１に記載の半導体装置を複数個
    有し、前記複数個のうち第１の前記半導体装置の出力及
    び／又は前記半導体装置出力の反転出力を第２の前記半
    導体装置に入力することを特徴とする半導体回路。
  14. 【請求項１４】 請求項１に記載の半導体装置におい
    て、前記多入力端子に対応した容量手段のうち、最小の
    容量をＣとした時、共通接続される容量手段の容量の合
    計の容量値が前記最小の容量Ｃのほぼ奇数倍となってい
    ることを特徴とする半導体回路。
  15. 【請求項１５】 請求項１３に記載の半導体回路を使用
    して相関演算することを特徴とする相関演算装置。
  16. 【請求項１６】 請求項１に記載の半導体装置を含むＡ
    ／Ｄ変換器であって、前記半導体装置にアナログ信号を
    入力し、前記アナログ信号に応じたデジタル信号を出力
    することを特徴とするＡ／Ｄ変換器。
  17. 【請求項１７】 請求項１に記載の半導体装置を含むＤ
    ／Ａ変換器であって、前記半導体装置にデジタル信号を
    入力し、前記デジタル信号に応じたアナログ信号を出力
    することを特徴とするＤ／Ａ変換器。
  18. 【請求項１８】 請求項１５に記載の相関演算装置又は
    請求項１６に記載のＡ／Ｄ変換器または請求項１７に記
    載のＤ／Ａ変換器の少なくとも一つを含むことを特徴と
    する信号処理システム。
  19. 【請求項１９】 請求項１８に記載の信号処理システム
    において、画像信号を入力する画像入力装置を含むこと
    を特徴とする信号処理システム。
  20. 【請求項２０】 請求項１８に記載の信号処理システム
    において、情報を記憶する記憶装置を含むことを特徴と
    する信号処理システム。
JP1409395A 1995-01-31 1995-01-31 半導体装置とこれを用いた半導体回路、相関演算装置、ａ／ｄ変換器、ｄ／ａ変換器及び信号処理システム Pending JPH08204567A (ja)

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