JPH0964743A

JPH0964743A - 半導体装置と相関演算装置、ａ／ｄ変換器、ｄ／ａ変換器、及び信号処理システム

Info

Publication number: JPH0964743A
Application number: JP7214562A
Authority: JP
Inventors: Tetsunobu Kouchi; 哲伸光地
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-08-23
Filing date: 1995-08-23
Publication date: 1997-03-07
Also published as: US5847669A

Abstract

(57)【要約】【課題】多入力端子を有する半導体装置において、演
算速度、演算精度とともに回路規模の縮小、消費電力の
削減を課題とする。【解決手段】多入力端子にスイッチ手段を介して容量
手段が接続され、該各容量手段の一方の端子が共通接続
されセンスアンプに入力される半導体装置において、上
記スイッチ手段に供給する第１の電源手段と上記センス
アンプに供給する第２の電源手段とを別個に設けること
を特徴とする。また、上記半導体装置において、上記セ
ンスアンプがインバータから構成され、該インバータと
該インバータに供給される電源手段との間に少なくとも
一つ以上のバイポーラトランジスタが直列に接続されて
いることを特徴とする。更に、上記半導体装置におい
て、上記センスアンプがインバータから構成され、該イ
ンバータと該インバータに供給される電源手段との間に
少なくとも一つ以上のダイオードが直列に接続されてい
ることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、並列演算信号処理
を行う半導体装置と相関演算装置、Ｄ／Ａ変換器、Ａ／
Ｄ変換器、及び信号処理システムに関するものである。

【０００２】

【従来の技術】従来、信号処理の高度化にともない、き
わめて大量のデータを高速で処理する演算装置を低コス
トで実現することが重要になってきた。なかでも動画像
の動き検出に用いる相関装置や、高精度のアナログ−デ
ジタル、デジタルーアナログ変換器など、またスペクト
ラム拡散（ＳＳ）通信などの技術などでもギガヘルツオ
ーダーの高速で且つ多入力の信号処理を必要とする。

【０００３】この様な信号処理回路として半導体集積回
路で実現する場合には、高速に演算処理する為、複数の
半導体チップを用いて並列演算させたり、最新の微細化
ルールを用いてもかなり大きな回路規模を必要とし、大
規模の半導体装置を集積して多入力端子を要しも且つ高
速処理に対応しているのが実情である。

【０００４】また、並列演算処理を行う半導体装置にお
いては、並列演算する信号数が増大するにつれて回路規
模が級数的に増大し、製造コストが増加し、歩留まりが
低下する。また回路規模の増大に伴って配線等の遅延増
大や、回路内の演算数の増加により演算速度が低下し、
消費電力が著しく増加するといった問題点があった。

【０００５】例えば、図２１に示す固体撮像装置の場
合、縦横軸に沿って高密度の撮像素子４１を配置してエ
リアセンサとしてのセンシング部６０からの時系列アナ
ログ信号をＡ／Ｄ変換器４０でデジタル信号に変換し、
一旦フレームメモリ３９に格納する。これらの信号を演
算回路３８により処理し、演算出力回路５０から出力す
る。具体的には異なる時刻のデータ間の相関演算によ
り、物体の動き量（ΔＸ、ΔＹ）などを出力し、画像信
号の動き検出処理を行なうことができる。

【０００６】

【発明が解決しようとする課題】しかしながら、動画像
のリアルタイム処理を行おうとする場合は、上記演算処
理の処理数が極めて多く、よりリアルな画像を得るため
には回路規模が級数的に増大し、そのため処理スピード
が遅くなってしまうという問題点があった。例えば、動
画像の圧縮・伸長の方式として提案されているＭＰＥＧ
２方式を現実に処理できる装置は未だ開発中である。し
たがって、上述した並列演算処理の問題として、回路規
模の増大にともなう演算速度の低下、消費電力の増加と
いう問題があった。また、そのために製造コストの増加
や製造歩留まりの低下という問題点もあった。

【０００７】さらに、上記演算処理回路に有用な多数決
演算回路について、日経エレクトロニクス「経済的な多
数決論理ＩＣがＣＭＯＳで実現した」１９７３．１１．
５．１３２Ｐ〜１４４Ｐに記載されている。しかし、こ
れはデジタル信号処理の一つとして多数決論理回路が開
示され、しかもＣＭＯＳによって形成されたもので、こ
の場合もＣＭＯＳによる素子数が増大し、また演算処理
の段数が増加するので、やはり回路規模の増大と消費電
力の増加に加え、演算速度の低下という同様な問題点を
有していた。

【０００８】本発明は、上記従来の問題点に鑑み、回路
規模の縮小、演算速度の向上及び消費電力の低減を図る
ことができる半導体装置、及びそれを用いた半導体回
路、相関演算装置、Ａ／Ｄ変換器、Ｄ／Ａ変換器、信号
処理システムを提供することを目的とする。

【０００９】

【課題を解決するための手段】上記問題点を解決するた
めに、本発明は多入力端子にスイッチ手段を介して容量
手段が接続され、該各容量手段の一方の端子が共通接続
されセンスアンプに入力される半導体装置において、前
記スイッチ手段に供給する電源手段と前記センスアンプ
に供給する第二の電源手段とを別個に設けるように構成
したことを特徴とする。上記構成により回路規模の縮
小、演算速度の向上、演算精度の向上、消費電力の低減
といった効果が得られるものである。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態を各実
施例とともに、図面を参照しつつ詳細に説明する。

【００１１】［第１の実施例］図１は本発明による一実
施例を示す模式説明図である。同図において、１は第１
のｎＭＯＳのリセットスイッチ、２はキャパシタ、３は
ｎＭＯＳとｐＭＯＳとからなる信号転送スイッチ、５は
センスアンプ、６はセンスアンプ内の第１のインバー
タ、４はセンスアンプ内の第２のインバータ、７は第１
のインバータ６の入力端をリセットするための第２のリ
セットスイッチ、８は第２のリセットスイッチ用の第２
のリセット電源、９はキャパシタ２の共通接続された一
端に存在する寄生容量を模式的に表わしたキャパシタ、
１０は第１のリセット電源、１１はセンスアンプ５の出
力端子である。ここで集積半導体の構造上、第１，第２
のリセットスイッチ１，７と信号転送スイッチ３のウェ
ル端子、及びインバータ４のウェル端子とソース端子は
高電位の第１の電源端子１３または接地端子１４に接続
されている。また、第１のインバータ６のウェル端子は
第１の電源端子１３より低電位の第２の電源端子１５
に、及びそのソース端子は接地電位より高い低電位の第
３の電源端子１６に接続されている。

【００１２】図２は本実施例の回路の動作タイミング説
明図である。同図を用いて本実施例の動作を説明する。
まずリセットパルスφＲＥＳによりキャパシタ２の入力
側の一端をリセットする。第１のリセット電圧１０は例
えば電源電圧が５Ｖ系であった場合そのほぼ半分の２．
５Ｖを用いる。但し、リセット電圧はこれに限るもので
はなく他の電圧でも良い。また複数の電圧を使用しても
よい。この時、ほぼ同時にセンスアンプ５内のインバー
タ６の入力端を第２のリセットスイッチ７を導通させる
ことにより第２のリセット電圧にリセットする。この
時、第２のリセット電圧はインバータ５の出力が反転す
る論理反転電圧近傍の値が選ばれる。つぎに、リセット
パルスφＲＥＳをＯＦＦすると、キャパシタ２の両端は
それぞれのリセット電位に保持される。

【００１３】次に、転送パルスφＴにより転送スイッチ
３が導通すると入力端子から信号がキャパシタ２の一端
に転送される。たとえばキャパシタ２の一端の電位が例
えば２．５Ｖのリセット電圧からＶＸに変化する。ここ
で一例としてキャパシタ２の容量をＣ、寄生容量の容量
値をＣｏとし、キャパシタ２がＮ個並列に接続されてい
る場合、キャパシタ２の共通接続された一端は一個の入
力に対して容量分割によりインバータ６のリセット電位
から、｜（２．５−ＶＸ）×Ｃ／（Ｎ×Ｃ＋Ｃｏ）｜ …（１）だけ変化する。

【００１４】インバータ６の入力端電圧が論理反転電圧
近傍から変化すると、インバータ６の出力端電圧はそれ
に応じて反転する。Ｎ個の入力にそれぞれ信号が入力さ
れるとインバータ６の入力端には容量分割出力のＮ個の
和が入力される。結局、このＮ個の入力の和が正であれ
ば、インバータ６の入力端は論理反転電圧より高電位に
シフトしてセンスアンプ５の出力端１１にはHigh Level
が、負であれば低電位にシフトしてLow Levelが出力さ
れる。本実施例の回路は入力される信号の振幅及び信号
が入力されるキャパシタ２の大きさにより、個々の信号
に行いたい処理に応じて所望の重み付けがなされ、それ
らが一括でセンスアンプ５で並列演算されるものであ
る。

【００１５】図３にインバータ６の入出力静特性を示
す。同図に示したように、インバータ６が正常動作する
範囲内で電源電圧が低いほうが、わずかな入力電圧の変
化に対して出力電圧がより大きく変化することを見い出
した。図４に検出可能な最小信号電圧のインバータ６の
電源電圧依存性をしめす。インバータ６の電源電圧を下
げることでインバータ６の入出力特性が急峻になったた
めに、より小さな信号まで検出できるようになった。図
５にインバータ６の演算遅延時間、及び消費電力の電源
電圧依存性をしめす。同図より、電源電圧を下げても演
算速度の低下は生じず、消費電力は大幅に低下すること
がわかった。

【００１６】以上より、センスアンプ５内のインバータ
６は電源電圧を下げることで、高精度、低消費電力で動
作させられることがわかった。また上記の（１）式よ
り、キャパシタ２に入力する信号の振幅は大きいほうが
共通接続された一端での電位変化が大きくなり演算精度
が向上することがわかっている。そこで本発明での信号
の入力端の第１のリセットスイッチ１、転送スイッチ３
のウェル端子には高位の第１の電源電圧を供給し、イン
バータ６のウェル端子、ソース端子には低位の第２，第
３の電源電圧を供給して、異なる電源端子に接続するこ
とで、大振幅の信号が入力でき、且つインバータ６をも
っとも高精度で、低消費電力となる動作条件に独立に設
定することができ、結果として高速、高精度な並列演算
を低消費電力で行えるものである。また入力数の増大に
対して回路規模は、図１に示すように高々それに比例し
て増加する程度であり、従来の並列演算回路に対し大幅
な回路規模の縮小と、併せて製造歩留まりの向上がはか
れるものである。加えて従来例に比較して回路規模の縮
小、演算速度の向上に伴い、さらに消費電力を低減する
ことは言うまでもない。

【００１７】本実施例ではセンスアンプ５の次段のイン
バータ４の反転しきい値電圧にあわせて、インバータ６
の出力が変化するようにｎＭＯＳ、ｐＭＯＳ双方の電源
端子を独立に設定する例について示したが、勿論これに
限るものではなく、目的とする回路性能にあわせて、一
方のみの電源端子を独立に設定してもよい。また、本実
施例ではインバータ６にのみ独立の電源端子を設けた
が、これに限るものではなく、例えばインバータ４の電
源端子を独立に設け最適化してもよい。また、上記実施
例では接地電位に対して正の片電源について説明した
が、±電源であっても、上記例で示す条件であれば、同
様な効果を奏し得る。

【００１８】また、本実施例の独立の電源端子には外部
より直接電圧を印加してもよいし定電圧回路を内蔵して
内部で発生させてもよい。

【００１９】［第２の実施例］図６は本発明による第２
の実施例の模式説明図である。同図において、６０１は
ｐＭＯＳトランジスタ、６０２はｐ型バイポーラトラン
ジスタ、６０３はｎＭＯＳトランジスタ、６０４はｐ型
バイポーラトランジスタである。６０１〜６０４で第１
のインバータ６を構成している。同図のように接続する
ことによりｐＭＯＳトランジスタ６０１のソース及びウ
ェル端子には、電源端子１３に印加される電圧からｎ型
バイポーラトランジスタ６０２のベース・エミッタ間の
電圧降下分だけ低下した電圧が印加される。同様にｎＭ
ＯＳトランジスタ６０３のソース及びウェル端子には、
接地レベルの電源端子１４に印加される電圧からｐ型バ
イポーラトランジスタ６０４のベース・エミッタ間の電
圧降下分だけ上昇した電圧が印加される。結果として、
インバータ６は実効的にｎ型バイポーラトランジスタ６
０１とｐ型バイポーラトランジスタ６０４のベース・エ
ミッタ間の電圧降下分だけ電源電圧を下げたインバータ
として動作する。

【００２０】本実施例のように構成することで、第１の
実施例の場合と異なり、第１のリセットスイッチのウェ
ル領域等と同一の単一電源を供給することができ、外部
もしくは内部に特別な電源回路を設けることなく、第１
の実施例と同様の効果が得られるものである。

【００２１】また本実施例による構成に限るものではな
く、例えば、電源端子１３とｐＭＯＳトランジスタ６０
１の間にｐ型バイポーラトランジスタを接続しても、電
源端子１４とｎＭＯＳトランジスタ６０３のあいだにｎ
型バイポーラトランジスタを接続しても、コレクタ・ベ
ースを短絡している限り、同様の効果が得られることは
いうまでもない。また、電源端子１３とｐＭＯＳトラン
ジスタ６０１の間に複数個のｎ型バイポーラトランジス
タを接続しても、電源端子１４とｎＭＯＳトランジスタ
６０３の間に複数個のｐ型バイポーラトランジスタを接
続しても、コレクタ・ベースを短絡している限り、イン
バータ６の動作領域の特性を向上する上で、同様の効果
が得られることはいうまでもない。

【００２２】［第３の実施例］図７は本発明による第３
の実施例の模式説明図である。同図において、７０１は
ｐＭＯＳトランジスタ、７０２は第１のダイオード素
子、７０３はｎＭＯＳトランジスタ、７０４は第２のダ
イオード素子である。７０１〜７０４で第１のインバー
タ６を構成している。電源端子１３には当該第１のイン
バータ６ばかりでなく、第２のインバータ４や信号転送
スイッチ３のウェル端子等が共通に接続されている。同
図のように接続することにより、ｐＭＯＳトランジスタ
７０２のソース及びウェル端子には、電源端子１３に印
加される電圧から第１のダイオード素子７０２の電位降
下分だけ低下した電圧が印加される。同様にｎＭＯＳト
ランジスタ７０３のソース及びウェル端子には、接地電
位の電源端子１４に印加される電圧から第２のダイオー
ド素子７０４の電位降下分だけ上昇した電圧が印加され
る。結果としてインバータ６は実効的に二つのダイオー
ド素子７０２、７０４の電位降下分だけ電源電圧を下げ
たインバータとして動作する。

【００２３】本実施例では第１，第２のダイオードを１
個とした例を示したが、複数個であっても、インバータ
６の動作領域から同様の効果が得られる。また、本実施
例のように構成することで外部もしくは内部に特別な電
源回路を設けることなく第１の実施例と同様の効果が得
られるものである。

【００２４】

【第４の実施例】図８は本発明による第４の実施例を示
す模式説明図である。同図において、８０１は第１のｐ
ＭＯＳトランジスタ、８０２は第２のｐＭＯＳトランジ
スタ、８０３は第１のｎＭＯＳトランジスタ、８０４は
第２のｎＭＯＳトランジスタである。８０１〜８０４で
インバータ６を構成している。電源端子１３には第１の
インバータ６、第２のインバータ４などが共通に接続さ
れている。同図のように接続することにより、第２のｐ
ＭＯＳトランジスタ８０２のソース及びウェル端子に
は、電源端子１３に印加される電圧から第１のｐＭＯＳ
トランジスタ８０１のしきい値電圧分だけ低下した電圧
が印加される。同様に第２のｎＭＯＳトランジスタ８０
４のソース及びウェル端子には、接地電位の電源端子１
４に印加される電圧から第１のｎＭＯＳトランジスタ８
０３のしきい値電圧分だけ上昇した電圧が印加される。
結果として、インバータ６は実効的にｎＭＯＳとｐＭＯ
Ｓのしきい値電圧分だけ電源電圧を下げたインバータと
して動作する。このｎＭＯＳトランジスタ８０３及びと
ｐＭＯＳトランジスタ８０１は１個に限らず、複数個で
あっても、インバータ６の特性から可能である。

【００２５】本実施例のように構成することで、外部も
しくは内部に特別な電源回路を設けることなく第１の実
施例と同様の効果が得られるものである。また追加する
素子は、インバータ４，６やリセットスイッチ１，７を
構成しているものと同じＭＯＳトランジスタであるの
で、製造プロセスを増やすことなく低コストのままで構
造を実現することができる。

【００２６】［第５の実施例］つぎに、上記半導体装置
を用いて、相関演算回路に適用した例を第８の実施例と
して、図９を参照しつつ説明する。図９において、７つ
の入力端子を有する２２１−Ａ、２２１ーＢ、２２１ー
Ｃは第１乃至第４の実施例にて示した半導体回路を用い
た各々多入力端子を有しリセットスイッチ１，キャパシ
タ２，信号転送スイッチ３，センスアンプ５、第１のイ
ンバータ６等から構成された多数決演算回路ブロックで
ある。図１が２２１ーＡに、図１０が２２１ーＢに、図
１１が２２１ーＣに各々対応する。

【００２７】図９において、２２２はインバータ、２２
３は入力端子２３２の信号と相関係数２３３と比較する
比較器である。２２４、２２５は入力端子群であり、多
数決演算回路ブロック２２１−Ａに入力される７つの入
力信号と同様な信号が入力される。２２６、２２７、２
２８は前段の多数決演算回路ブロックからの出力信号を
入力する入力端子、２２９、２３０、２３１は通常の入
力端子に接続された容量をＣとするとき、入力端子２２
６、２２７、２２８に対応して接続される容量値４Ｃ、
２Ｃ、４Ｃを示す。

【００２８】図９において、入力信号はそれぞれまず比
較器２２３にそれぞれの相関係数２３３とともに入力さ
れる。比較器２２３はそれぞれの入力信号と相関係数２
３３が一致すればHIGH LEVELを、不一致であればLOW LE
VEL を出力する。比較器２２３の出力は多数決演算回路
ブロック２２１−Ａ〜Ｃに入力される。たとえば７入力
の多数決演算回路ブロック２２１−Ａに比較器２２３の
出力が入力されると、HIGH LEVELの数が過半数の場合、
つまり７入力中４入力以上がHIGH LEVELであった場合、
多数決演算回路ブロック２２１−ＡからHIGH LEVELが出
力される。この７入力の多数決演算回路ブロック２２１
−Ａの出力状態を入力のHigh Levelの数ごとに示すと図
１２の図表のＳ３のようになる。

【００２９】つぎに、７入力の多数決演算回路ブロック
２２１−Ａの出力をインバータ２２２で極性反転して多
数決演算回路ブロック２２１−Ｂの重み付け入力端子に
印可する。具体的には、図１０において、２４０は他の
入力端子経路に接続するキャパシタ２のおよそ４倍の容
量値４Ｃを持ったキャパシタである。同回路は入力端子
経路に接続するキャパシタ値を仮にＣとすると、１１個
のＣが共通接続されたものと同等の多数決演算回路とな
る。そのうちキャパシタ４Ｃに重み付け入力端子２２６
への信号と、他の７つの端子には多数決演算回路ブロッ
ク２２１ーＡに入力されたものと同じ信号とが印加され
る構成の１１入力多数決演算回路である。例えば７入力
中４入力以上がHigh Levelであった場合、先に述べたよ
うに重み付け入力端子２２６にはLow Levelが印加され
る。さらに重み付け入力端子２２６以外の入力端子２２
４に加えられる信号のうち７入力中の６入力以上がHigh
Levelであった場合、トータルとして１１入力多数決演
算回路は過半数であるとの判定を下し、High Levelを出
力する。７入力中４入力以上５入力以下の場合は過半数
に至らずLow Levelを出力する。

【００３０】一方、７入力中３入力以下がHigh Levelで
あった場合には重み付け入力端子にはHigh Levelが印加
される。７入力中２入力以上３入力以下がHigh Levelで
あった場合は、４＋２（４は重み付け分）または４＋３
（４は重み付け分）は、全入力は６以上で、過半数と判
定されHigh Levelが出力される。また、１入力以下がHi
gh Levelであった場合、４＋０または４＋１は６以下で
Low Levelが出力される。多数決演算回路ブロック２２
１ーＢの出力値を入力のHigh Levelの数ごとに示すと図
１２の図表中Ｓ２のようになる。

【００３１】また、多数決演算回路ブロック２２１ーＣ
についても図１１に示すように４倍の容量値２５０、２
倍の容量値２５１を有する二つの重み付け端子を備えて
いる。また、図１１のセンスアンプ５には、上述の第１
乃至第４の実施例で説明したインバータ６のいずれかを
用いる。そうして、図９に示すように４Ｃの重み付け端
子の入力２２８にはインバータ２２２を介して多数決演
算回路ブロック２２１ーＡの、２Ｃの重み付け端子の入
力２２７にはインバータ２２２を介して多数決演算回路
ブロック２２１ーＢの出力の反転信号を印加して、他の
７つの端子には多数決演算回路ブロック２２１ーＡに入
力されたものと同じ信号が印加される。こうして、計１
３（＝７＋２＋４）入力多数決演算回路ブロックとして
動作させることにより、図１２のＳ１に示したような出
力が得られる。

【００３２】本回路構成により、図１２に示したよう
に、複数入力のうち入力信号と相関係数が一致している
入力の数を３桁の２進数に変換して出力することができ
る。本発明よりなる回路構成を用いることにより、従来
に比べ回路規模を縮小してかつ高速な演算が可能で消費
電力も少ない相関演算回路を実現することができた。

【００３３】［第６の実施例］本発明による第６の実施
例について、図１３、図１４を参照しつつ説明する。本
実施例は本発明を用いた３ビット精度アナログ・デジタ
ル変換器（以下、ＡＤ変換器と称する。）である。図１
３において、１２１−Ａ、−Ｂ、−Ｃはそれぞれ１入
力、２入力、３入力の上述の各実施例で説明した半導体
装置を用いた演算回路ブロック、１２２はインバータで
ある。１２３、１２４、１２５は前段の演算回路ブロッ
クからの出力信号を入力する入力端子、１２６、１２
７、１２８は通常の入力端子に接続された容量をＣとす
るとき、１２３、１２４、１２５に対応して接続される
容量値Ｃ／２、Ｃ／２、Ｃ／４を示す。１２９はアナロ
グ入力端子であり、１３０はセット入力端子であり、１
３１、１３２はそれぞれに対応して接続される容量値Ｃ
／４、Ｃ／８を示す。また、Ｓ１、Ｓ２、Ｓ３はデジタ
ル出力信号端子である。

【００３４】ここで、本実施例において、５Ｖ系電源を
用いた場合について説明する。図１３において、まず演
算回路ブロック１２１−Ａ〜Ｃ内のセンスアンプ入力
を、演算回路ブロック１２１−Ａは０Ｖに、演算回路ブ
ロック１２１−Ｂ、Ｃはおよそ２．５Ｖにリセットす
る。また、信号入力端子１２３、１２４、１２５及びセ
ット入力端子１３０の入力演算用キャパシタ２０２の入
力側は５Ｖにリセットする。この時、アナログ信号入力
端子１２９は０Ｖである。次に、セット入力端子１３０
を０Ｖにセットし、入力端子１２９の入力電圧を０Ｖか
ら徐々に上昇するアナログ信号電圧として変化させる
と、演算回路ブロック１２１−Ａにおいてはアナログ入
力信号がおよそ２．５Ｖ以上になると、演算回路ブロッ
ク１２１−Ａ内のセンスアンプ入力電圧が論理反転電圧
（ここでは２．５Ｖを仮定）を越え、HIGH LEVELが出力
される。その結果を図１４の図表のＳ３に示す。

【００３５】次に、演算回路ブロック１２１ーＢの動作
について説明する。アナログ入力信号が２．５Ｖ以上の
とき入力端子１２３はリセット電位の５Ｖから０Ｖに変
化する。このとき演算回路ブロック１２１ーＢ内のセン
スアンプ入力端子での電位変化は、アナログ入力信号電
圧をＶＡとすると、下式のようになる。｛Ｃ×ＶＡー（Ｃ／２）×５ー（Ｃ／４）×５｝／（Ｃ＋Ｃ／２＋Ｃ／４）［Ｖ］ …（２）この式から、演算回路ブロック１２１ーＢは、アナログ
信号電圧ＶＡが３．７５Ｖ以上のときHIGH LEVELを出力
し、２．５Ｖ以上３．７５Ｖ未満のときLOW LEVELを出
力することがわかる。その結果を図１４のＳ２に示す。

【００３６】同様に、演算回路ブロック１２１ーＣの出
力は、演算回路ブロック１２１ーＡの反転出力を入力端
子１２８に、演算回路ブロック１２１ーＢの反転出力を
入力端子１２７に入力することで、その出力状態は図１
４のＳ１のようになる。

【００３７】本実施例により、図１４の図表に示したよ
うに、アナログ信号電圧を３ビットのデジタル信号に変
換して出力するＡＤ変換器を、極めて小規模な構成で、
演算速度も高速で、消費電圧も低減して実現することが
できる。

【００３８】本実施例では、３ビットのＡＤ変換器につ
いて説明したが、もちろんこれに限るものではなく、さ
らに多ビットについても容易に拡張できるものである。

【００３９】本実施例では、容量を用いたフラッシュ型
ＡＤ変換器の例について述べたが、本発明はこの方式に
限るものではなく、たとえば抵抗列に入力した信号と基
準信号とをコンパレータで比較し、その結果をエンコー
ダでエンコードすることでＡＤ変換器のエンコーダ回路
部などに本発明を応用しても、先に説明したのと同様な
効果が得られることはいうまでもない。

【００４０】以上説明したように、多入力端子の各々に
対応した容量手段の一方の端子を共通接続し、センスア
ンプへ入力する回路ブロックでは、上記多入力端子に接
続した容量の内、最小の容量をＣとしたとき、上記容量
手段の合計はほぼＣの奇数倍となっている。

【００４１】例えば、相関演算回路の場合、制御入力端
子を有しない場合は、全て最小値から構成されており、
また制御入力端子を有する場合も、例えば図９に示した
第４の実施例で説明したように、制御入力端子に接続す
る容量は２Ｃ、４Ｃと偶数であり、奇数の入力信号端子
との合計はＣのほぼ奇数倍となっている。このような構
成により、所望の基準値からの大小の区別が明確とな
り、演算精度が向上する効果を有する。

【００４２】上記説明は、相関演算回路について述べた
が、２進数ＤＡ変換器は最小ビットＬＳＢ信号入力容量
をＣとすると、次のビットが２Ｃ、さらに次のビットが
４Ｃと、倍々となり、多入力端子の容量の合計はＣのほ
ぼ奇数倍となり、高精度のＤＡ変換を実現できる。

【００４３】また、ＡＤ変換器についても、図１３に示
した第５の実施例で説明したように、アナログ信号レベ
ルを、フルレンジの１／２を越えるか、１／２未満かを
明確に判断する分割数は、演算回路ブロック１２１−Ａ
では１Ｃの１つ、演算回路ブロック１２１−Ｂでは１／
４と、２／４、３／４かの分割数は３の奇数となり、そ
の合計はＣ／４を最小値として１＋２＋４＝７倍の奇数
倍となり、演算回路ブロック１２１−ＣではＣ／８を最
小値として倍々のＣ／４、Ｃ／２、Ｃで、１＋２＋４＋
８＝１５倍の奇数倍に設定してある。

【００４４】また、上記では相関演算器、ＤＡ変換器、
ＡＤ変換器を例にとって説明したが、本発明はこれに限
るものではなく、デジタル・アナログ変換回路、加算回
路、減算回路などよう々な論理回路に応用しても、同よ
うな効果が得られることはいうまでもない。

【００４５】特に、ＤＡ変換器を構成する場合、ＬＳＢ
データが入力される容量をＣとしたとき、次の上位ビッ
トになるにつれて２Ｃ、４Ｃ、８Ｃと倍々にしていけ
ば、２進のデジタルーアナログ変換が実現できる。この
場合、共通接続された容量の端子をＭＯＳ型ソースフォ
ロアアンプで受ける構成にすればよい。

【００４６】［第７の実施例］本発明による第７の実施
例を図１５に示す。第７の実施例は、上述の本発明の技
術を従来回路技術と融合し、動画像等の動き検出チップ
を実現したものである。図１５において、１６１、１６
２は、それぞれ基準データ、参照データが格納されてい
るメモリ部、１６３は相関演算部、１６４はチップ全体
を制御するコントロール部、１６５は相関演算部１６３
の相関結果の加算演算部、１６６は加算演算部１６５の
加算結果の最小値を格納しているレジスタ部、１６７は
比較器とおよび最小値とのアドレスの格納を行なう比較
記憶部、１６８は出力バッファー及び出力結果格納部で
ある。入力バス１６９には基準データ列が入力され、一
方、入力バス１７０には基準データ列と比較すべき参照
データ列が入力される。メモリ部１６１、１６２は例え
ばＳＲＡＭからなり、通常のＣＭＯＳ回路で構成され
る。

【００４７】参照データメモリ部１６２と基準データメ
モリ部１６１から入力された相関演算部１６３の相関演
算に送られたデータは、上述の本発明による相関演算回
路により相関演算されるため、高速並列処理であり、極
めて高速化が達成されるばかりでなく、少ない素子数で
構成され、チップサイズが小さくなり、低コスト化が実
現できた。相関演算結果は加算演算部１６５で相関演算
のスコア（評価）を行ない、上記相関演算以前までの最
大相関結果（加算値が最小値となる）が格納されている
レジスタ部１６６との比較を比較記憶部１６７で行な
う。仮に今回の演算結果が前回までの最小値よりもさら
に小さい場合は、その結果が、新たにレジスタ部１６６
に格納され、前回までの結果が小さい場合は、その結果
が維持される。このような動作を行なうことにより、最
大相関結果が常にレジスタ部１６６に格納され、すべて
のデータ列の演算終了後、出力バッファー及び出力結果
格納部１６８を介して、その結果が出力バス１７１より
例えば１６ビット信号として出力される。

【００４８】なお、コントロール部１６４、加算演算部
１６５、レジスタ部１６６、比較記憶部１６７、出力結
果格納部１６８は、今回通常のＣＭＯＳ回路により構成
したが、特に加算演算部１６５等は、上述した本発明の
多入力端子を有するリセット手段、第１のインバータ、
センスアンプ等を含む回路構成を用いることにより、タ
イミングを揃えて並列加算が実現し、センスアンプの正
確な動作を実現し、高速処理が実現される。以上述べた
ように、高速性、低コスト性のみならず、センスアンプ
の入力インバータの反転感度を向上して、容量をベース
に演算を実行するため、消費電流が少なく低パワー化が
実現でき、８ｍｍＶＴＲカメラ等の携帯機器等にも好適
である。また、本実施例は、画像の認識に限るものでは
なく、たとえば音声の認識による自動翻訳や、話者の判
別等にも応用できるものである。

【００４９】［第８の実施例］本発明による第８の実施
例について図１６を参照しつつ説明する。第８の実施例
は、上述の本発明の技術を光センサ（固体撮像素子）と
融合し、画像データを読出す前に高速画像処理を行なう
チップ構成を示したものである。

【００５０】図１６（ａ）は本発明のチップの全体構成
を示すブロック図であり、図１６（ｂ）は本発明のチッ
プの画素部の構成を示す回路図であり、図１６（ｃ）は
本発明のチップの演算内容を説明する概念図である。

【００５１】図において、１４１は光電変換素子を含む
受光部、１４３、１４５、１４７、１４９はラインメモ
リ部、１４４、１４８は相関演算部、１５０は演算出力
部である。また、図１６（ｂ）に示す受光部１４１の
内、１５１、１５２は、光信号出力端子１４２、１４６
に示す出力バスラインとを接続する結合容量手段、１５
３はバイポーラトランジスタ、１５４はバイポーラトラ
ンジスタ１５３のベース領域に接続された容量手段、１
５５はスイッチＭＯＳトランジスタである。画像データ
センシング部１６０に入射した画像データは、バイポー
ラトランジスタ１５３のベース領域で光電変換される。

【００５２】この光電変換された光キャリアに応じた出
力が、バイポーラトランジスタ１５３のエミッタに読み
出され、結合容量手段１５１、１５２を介して、出力バ
スライン１４２、１４６の電位を入力蓄積電荷信号に応
じて押し上げる。以上の動作により、縦方向の画素の加
算結果はラインメモリ１４７に読み出され、一方、横方
向の画素の加算結果はラインメモリ１４３に読出され
る。これは画素部の容量１５４を介して、バイポーラト
ランジスタ１５３のベース電位を上昇させる領域をデコ
ーダ（図１３には示していない）等により選択すれば、
センシング部１６０の任意の領域のＸ方向、Ｙ方向の加
算結果が出力可能となる。

【００５３】例えば、図１６（ｃ）に示す如く、ｔ₁時
刻に１５６に示す如き画像が、ｔ₂時刻に１５７に示す
如く画像が入力されるとすると、それぞれＹ方向に加算
した出力結果は、１５８、１５９に示す如く、図示の車
の移動状態の画像信号となり、このデータがそれぞれ図
１６（ａ）のラインメモリ１４７、１４９に格納され
る。また、横方向の場合も同様にラインメモリ１４３、
１４５に格納される。

【００５４】図１６（ｃ）の画像信号のデータ列出力１
５８、１５９からわかるように両者のデータは、画像の
動きに対応してシフトしており、相関演算部１４８でそ
のシフト量を算出し、同様に相関演算部１４４で横方向
のデータを演算すれば、２次元平面での物体の動きを非
常に簡単な手法により検出できる。

【００５５】本発明による相関演算回路は図１６（ａ）
の相関演算部１４４、１４８に適用することができ、素
子数が従来回路より少なく特にセンサ画素ピッチに配置
できた。本構成は、センサのアナログ信号ベースの演算
であったが、ラインメモリ部と出力バスラインとの間に
本発明によるＡＤ変換器を設けることにより、デジタル
相関演算にも対応できることは言うまでもない。

【００５６】又、本発明のセンサ素子として、バイポー
ラ型を用いて説明したが、ＭＯＳ型でも、又増幅用トラ
ンジスタを設けずフォトダイオードのみの構成でも有効
であることはいうまでもない。

【００５７】さらに、本実施例では、異なる時刻のデー
タ列間の相関演算を行ったが、一方のメモリ部に認識し
たい複数のパターンデータのＸ、Ｙ射影結果を格納して
おけば、パターン認識も実現できる。

【００５８】以上説明したように、画素入力部と本発明
による相関演算回路等とを融合することにより、以下の
効果を奏せられる。（１）従来のセンサからシリアルに読出した後処理する
のではなく、並列にかつ一括読み出したデータを並列処
理するため、高速に動き検出、パターン認識処理が実現
できる。（２）センサを含む１チップの半導体装置を構成でき、
周辺回路を増大させることなく、画像処理が実現できる
ため、低コストで、以下の高機能製品を実現できる。即
ち、（ａ）ＴＶ画面をユーザー方向に向ける制御機器、
（ｂ）エアコンの風向きをユーザー方向に向ける制御機
器、（ｃ）８ｍｍＶＴＲカメラの追尾制御機器、（ｄ）
工場でのラベル認識機器、（ｅ）人物自動認識受け付け
ロボット、（ｆ）車の車間距離制御装置などである。

【００５９】以上、画像入力部との融合について説明し
たが、画像データだけでなく、音声認識等の処理に有効
であることはいうまでもない。

【００６０】

【発明の効果】以上発明したように、本発明によれば多
入力端子にスイッチ手段を介して容量手段が接続され、
該各容量手段の一方の端子が共通接続されセンスアンプ
に入力される半導体装置において、前記スイッチ手段に
供給する電源手段と、前記センスアンプに供給する第２
の電源手段とを別個に設けるように構成したことによ
り、並列演算処理を行う回路及びシステムを構成する上
で、回路規模の縮小、演算速度の向上、演算精度の向
上、消費電力の低減といった効果が得られるものであ
る。

【００６１】また、本半導体装置の電源電圧を共通化す
るためにセンスアンプの第１のインバータの構成にＰＮ
接合回路を設け、インバータの最高感度部分を動作域と
して、高感度のセンスアンプを達成でき、演算速度の向
上、演算精度の向上に寄与することができる。

【００６２】更に、上記半導体装置を相関演算回路、Ｄ
Ａ変換回路、ＤＡ変換回路、信号処理システム等に用い
ることで、回路規模を縮小し、演算速度及び演算精度等
の特性の向上とともに消費電力を低減することができ
る。

【図面の簡単な説明】

【図１】本発明による第１実施例の構成を示す回路ブロ
ック図である。

【図２】本発明による第１実施例のタイムチャートであ
る。

【図３】本発明による各実施例に用いる第１のインバー
タの入出力特性図である。

【図４】本発明による一実施例に用いる第１インバータ
の電源電圧に対する検出可能な最小信号振幅の特性図で
ある。

【図５】本発明による一実施例に用いる第１インバータ
の電源電圧に対する演算遅延時間と消費電力の特性図で
ある。

【図６】本発明による一実施例の構成を示す回路図であ
る。

【図７】本発明による一実施例の構成を示す回路図であ
る。

【図８】本発明による一実施例の構成を示す回路図であ
る。

【図９】本発明による半導体装置を用いた一実施例の構
成を示す回路ブロック図である。

【図１０】本発明による一実施例の構成を示す回路図で
ある。

【図１１】本発明による一実施例の構成を示す回路図で
ある。

【図１２】本発明による図９に示す実施例の動作を示す
図表である。

【図１３】本発明による半導体装置を用いた一実施例の
構成を示す回路ブロック図である。

【図１４】本発明による図１３に示す実施例の動作を示
す図表である。

【図１５】本発明による半導体装置を用いた一実施例の
構成を示す回路ブロック図である。

【図１６】本発明による半導体装置を用いた一実施例の
構成を示す回路ブロック図である。

【図１７】従来の半導体装置を用いた例の構成を示す回
路ブロック図である。

【符号の説明】

１多入力端子のリセットスイッチ２キャパシタ３多入力端子の信号転送スイッチ４第２のインバータ５センスアンプ６第１のインバータ７第２のリセットスイッチ８第２のリセット電源９キャパシタ１０第１のリセット電源１１センスアンプの出力端子１３第１の電源端子１４接地端子１５第２の電源端子１６第３の電源端子１２１演算回路ブロック１２２インバータ１４１受光部１４４，１４８相関演算部１６１基準データメモリ１６３相関演算部２２１多数決演算回路２２２インバータ

Claims

【特許請求の範囲】

【請求項１】多入力端子にスイッチ手段を介して容量
手段が接続され、該各容量手段の一方の端子が共通接続
されセンスアンプに入力される半導体装置において、前記スイッチ手段に供給する電源手段と前記センスアン
プに供給する第二の電源手段とを別個に設けることを特
徴とする半導体装置。
【請求項２】多入力端子にスイッチ手段を介して容量
手段が接続され、該各容量手段の一方の端子が共通接続
されセンスアンプに入力される半導体装置において、前記センスアンプはインバータから構成され、該インバ
ータと該インバータに供給される電源手段との間に少な
くとも一つ以上のバイポーラトランジスタが直列に接続
されていることを特徴とする半導体装置。
【請求項３】多入力端子にスイッチ手段を介して容量
手段が接続され、該各容量手段の一方の端子が共通接続
されセンスアンプに入力される半導体装置において、前記センスアンプはインバータから構成され、該インバ
ータと該インバータに供給される電源手段との間に少な
くとも一つ以上のダイオードが直列に接続されているこ
とを特徴とする半導体装置。
【請求項４】多入力端子にスイッチ手段を介して容量
手段が接続され、該各容量手段の一方の端子が共通接続
されセンスアンプに入力される半導体装置において、前記センスアンプはインバータから構成され、該インバ
ータと該インバータに供給される電源手段との間に少な
くとも一つ以上のＭＯＳトランジスタが直列に接続され
ていることを特徴とする半導体装置。
【請求項５】請求項１乃至４のいずれか１項に記載の
半導体装置を複数個有し、該複数個の半導体装置のうち
第一の前記半導体装置の出力及び／又は該半導体装置出
力の反転出力を第二の前記半導体装置に入力することを
特徴とする半導体装置。
【請求項６】請求項１乃至４のいずれか１項に記載の
半導体装置において、前記多入力端子に対応した容量手
段のうち、最小の容量をＣとしたとき、共通接続される
容量手段の容量の合計の容量値が前記最小の容量Ｃのほ
ぼ奇数倍となっていることを特徴とする半導体装置。
【請求項７】請求項５に記載の半導体回路を使用して
相関演算することを特徴とする相関演算装置。
【請求項８】請求項１乃至４のいずれか１項に記載の
半導体装置を含むＡ／Ｄ変換器であって前記半導体装置
にアナログ信号を入力し、前記アナログ信号に応じたデ
ジタル信号を出力することを特徴とするＡ／Ｄ変換器。
【請求項９】請求項１乃至４のいずれか１項に記載の
半導体装置を含むＤ／Ａ変換器であって前記半導体装置
にデジタル信号を入力し、前記デジタル信号に応じたア
ナログ信号を出力することを特徴とするＤ／Ａ変換器。
【請求項１０】請求項７に記載の相関演算装置、請求
項８に記載のＡ／Ｄ変換器、または請求項９に記載のＤ
／Ａ変換器のいずれか一つ以上を含むことを特徴とする
信号処理システム。
【請求項１１】請求項１０に記載の信号処理システム
において、画像信号を入力する画像信号入力装置を含む
ことを特徴とする信号処理システム。
【請求項１２】請求項１０に記載の信号処理システム
において、情報を記憶する記憶装置を含むことを特徴と
する信号処理システム。