JPH0334719A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH0334719A
JPH0334719A JP1169385A JP16938589A JPH0334719A JP H0334719 A JPH0334719 A JP H0334719A JP 1169385 A JP1169385 A JP 1169385A JP 16938589 A JP16938589 A JP 16938589A JP H0334719 A JPH0334719 A JP H0334719A
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buffer
circuit
channel transistor
input
power supply
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JP1169385A
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Shinji Ochi
越智　伸二
Yasunori Tanaka
康規 田中
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

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  • Logic Circuits (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路に係り、特に入力バッファ回
路および出力バッファ回路に関する。
（従来の技術） 従来の半導体集積回路、例えばＣＭＯ８（相補性絶縁ゲ
ート型）集積回路の入力バッファ回路は、第５図あるい
は第６図に示すように、ＣＭＯ９構成のプリバッファＰ
ＢとメインバッフアＭＢとからなり、プリバッファは、
入力信号がＣＭＯＳレベルであるかＴＴＬ（トランジス
タ中トランジスタ・ロジック）レベルであるかによって
構成が異なる。第５図の入力バッファ回路は、ＣＭＯＳ
レベル入力対応のプリバッファを用いており、第６図の
入力バッファ回路は、ＴＴＬレベル入力対応のプリバッ
ファを用いている。
第５図中のプリバッファＰＢにおいては、Ｖｃｃ電位（
７Ｗ源電位）側に接続されているＰチャネルトランジス
タＰ１およびＶｓｓ電位（接地電位）側に接続されてい
るＮチャネルトランジスタＮ１のＷ／Ｌ（チャネル幅／
チャネル長）が、それぞれ２０／１．０の場合を示して
いる。
第６図中のプリバッファＰＢにおいては、Ｐチャネルト
ランジスタＰ１のＷ／Ｌが２０／１．０、Ｎチャネルト
ランジスタＮ１のＷ／Ｌが８０／１、Ｏの場合を示して
いる。
ＣＭＯＳ構成のバッファの回路閾値は、Ｐチャネルトラ
ンジスタとＮチャネルトランジスタとの駆動力の比によ
−〕で決められる。第５図に示す入力バッファ回路のよ
うに、プリバッファＰＢのＰチャネルトランジスタＰ１
とＮチャネルトランジスタＮ１とのデイメンジョンが同
一となるように構成されている場合、Ｖ　ｃｃｍ位−５
Ｖとすると、一般に、回路閾値は２．５Ｖになる。
これに対して、ＴＴＬレベルの入力の仕様は、一般に、
“Ｌ°レベルが０，８Ｖ、　　“Ｈ”レベルが２．Ｏｖ
に規定されている。このため、ＴＴＬレベルの入力信号
を受けるバッファの回路閾値は１．５ｖ付近に存在する
ことが望ましい。
ＣＭＯＳ構成のバッファの回路閾値を１．５Ｖ付近に設
定するためには、第６図に示す入力バッファ回路のよう
に、プリバッファＰＢのＮチャネルトランジスタＮ１の
デイメンジョンをＰチャネルトランジスタＰ１のデイメ
ンジョンに比べてより大きくする必要があり、Ｐチャネ
ルトランジスタＰ１とＮチャネルトランジスタＮ１との
デイメンジョン比を１：４となるように構成することに
より、回路閾値を１．５Ｖ付近に設定することができる
。
第７図は、第５図中および第６図中のプリバッファＰＢ
の入出力電圧伝達特性を示しており、第５図中のプリバ
ッファＰＢは、入力端子をＯＶから５Ｖに上げると、入
力電圧が２，５ｖの所で出力電圧が５ｖからＯＶに反転
しており、回路閾値が２．５Ｖに存在することが分る。
これに対して、第６図中のプリバッファＰＢは入力電圧
が１．５Ｖ付近で出力電圧が５■からＯＶに反転してお
り、ＰチャネルトランジスタＰ１とＮチャネルトランジ
スタＮ１との駆動力の比によって回路閾値が転移してい
ることが分る。
ところで、第６図に示した入力バッファ回路において、
ＴＴＬレベル入力対応とするためにプリバッファＰＢの
回路閾値を１．５ｖ付近に設定する際、フルカスタム（
完全特別注文）仕様によりパターン設計を行う半導体集
積回路の場合には、デザインルールの許す限り十分にデ
イメンジョンを小さくとることが可能であるが、ゲート
アレイのようなトランジスタのサイズが予め固定されて
いる半導体集積回路の場合には、必然的にＮチャネルト
ランジスタ側のデイメンジョンが大きくなり、そのパタ
ーン面積が非常に大きくなる。
このように、ゲートアレイのようなトランジスタのサイ
ズが予め固定されている従来の半導体集積回路には、次
に述べるような問題がある。
（ａ）ＴＴＬレベル入力対応の入力バッファ回路を実現
する場合など、回路閾値として所望の低い値（例えば］
、、５Ｖ）を得る場合に、必然的にＮチャネルトランジ
スタ側のデイメンジョンが大きくなり、そのパターン面
積が非常に大きくなるので、バッファ回路のスイッチン
グに際して生じるピーク電流および単位時間当りの瞬間
電流ｄｉ／ｄｔが非常に大きくなる。
（ｂ）回路閾値として例えば１．５Ｖのような低い値を
得る場合に、ＰチャネルトランジスタとＮチャネルトラ
ンジスタとのデイメンジョンを大きく異ならせる必要が
あり、これにより、信号の立上がりと立下りの性能のバ
ランスが非常に悪くなる。
（Ｃ）ＴＴＬレベル入力対応の入力バッファ回路を実現
する場合、プリバッファに入力端子３ｖが入力された定
常状態において、プリバッファＰＢのＮチャネルトラン
ジスタＮ１がオン状態になるだけでなく、Ｐチャネルト
ランジスタＰ１のソース・ゲート間電圧が２ｖもあるの
で、このＰチャネルトランジスタＰ１もオン状態にあり
、プリバッファ１個当り数百μＡオーダーの貫通電流が
常に流れる。
（ｄ）電源線が共通に接続されている複数個のバッファ
回路が同時にスイッチングした場合、各バッファ回路の
Ｎチャネルトランジスタのデイメンジョンが非常に大き
いと、スイッチングに際して生じるピーク電流および単
位時間当りの瞬間電流ｄ　ｉ／ｄ　ｔが非常に大きくな
り、電源線のレベルを定電圧に保つことができなくなり
、各バッファ回路の出力信号が非常に大きくリンギング
してしまい、回路の誤動作を生じる大きな原因となる。
このことについて、第８図および第９図を参照して詳述
する。
第８図は、従来の大規模な半導体集積回路における入力
バッファ回路群（あるいは出力バッファ回路群）を簡略
的に示しており、通常、入力バッファ回路群（あるいは
出力バッファ回路群）の各バッファ回路８１　ｉ　（ｉ
−１、・・・ｎ）の電源線（Ｖ　ｃｃ″ｗ１′ＦＡ線、
ＶＳＳ電源線）は共通に接続されている。
第９図は、第８図の入力バッファ回路群（あるいは出力
バッファ回路群）において、ｎ個のバッファ回路８１ｉ
が同時にスイッチングした場合の入出力特性を示してお
り、ｎ個のバッファ回路８１ｉの各入力信号ＩＮｉが同
時に立上がると、ｎ個のバッファ回路８１ｉの各プリバ
ッファの出力信号ｌＮｍ１が同時に立下がる。この場合
、各プリバッファのＮチャネルトランジスタのデイメン
ジョンが非常に大きいと、スイッチングに際して生じる
単位時間当りの瞬間電流ｄ　ｉ　／　ｄ　ｔが非常に大
きくなり、しかも、ｎ個のバッファ回路８１ｉの各プリ
バッファが同時にスイッチングするので、電源線のレベ
ルを定電圧に保つことができなくなり、各プリバッファ
の出力信号ｌＮｍ１が接地電位レベルで大きくリンギン
グしてしまう。
このような各プリバッファの出力信号Ｉ　Ｎ　ｍｉを受
ける各メインバッファの出力信号ＯＵＴ　ｉも電源電位
レベルで大きくリンギングしてしまう。
そして、これらの各プリバッファの出力信号ｌＮｍ１あ
るいは各メインバッファの出力信号ＯＵＴ　ｉのリンギ
ングの振幅が２．５Ｖを越ズると、誤動作を生じる大き
な原因となる。また、このようなｎ個のバッファ回路８
１ｉが同時にスイッチングすることにより、電源線に大
きなノイズが生じ、この電源線を共有する他の回路に誤
動作が生じる。しかも、近年、マイクロコンピュータ等
のシステムにおいて取り扱うデータ幅は、８ビツトから
１６ビツト、３２ビツトへと大きくなっており、このシ
ステムに使用される半導体集積回路の入力バッファ回路
群あるいは出力バッファ回路群で同時にスイッチングす
るバッファ回路の数が増える傾向にある。また、システ
ムの動作周波数も高速になっきており、前記したように
バッファ回路の出力信号のリンギングの振幅が大きいと
、データの“１”Ｏ”の判定が殆んどできなくなる。
（発明が解決しようとする課題） 上記したようにゲートアレイのようなトランジスタのサ
イズが予め固定されている従来の半導体集積回路は、（
ａ）ゲートアレイＴＴＬレベル入力対応の入力バッファ
回路を実現する場合など、回路閾値として所望の低い値
（例えば１．５Ｖ）を得る場合に、必然的にＮチャネル
トランジスタ側のデイメンジョンが大きくなり、パター
ン面積が非常に大きくなるので、プリバッファのスイッ
チングに際して生じるピーク電流および単位時間当りの
瞬間電流ｄ　ｉ／ｄ　ｔが非常に大きくなる点、（ｂ）
回路閾値として例えば１．５Ｖのような低い値を得る場
合に、ＰチャネルトランジスタとＮチャネルトランジス
タとのデイメンジョンを大きく異ならせる必要があり、
信号の立上がり時間と立下り時間とのバランスが非常に
悪くなる点、（ｃ）ＴＴＬレベル入力対応の入力バッフ
ァ回路を実現する場合、プリバッファに入力端子３ｖが
入力された定常状態において、プリバッファのＰチャネ
ルトランジスタとＮチャネルトランジスタとが共に動作
状態にあり、プリバッファ１個当り数百μＡオーダーの
貫通電流が常に流れる点、（ｄ）電源線が共通に接続さ
れている複数個のバッファ回路が同時にスイッチングし
た場合、各バッファ回路のＮチャネルトランジスタのデ
イメンジョンが非常に大きいと、スイッチングに際して
生じるピーク電流および単位時間当りの瞬間電流ｄ　ｉ
／ｄ　ｔが非常に大きくなり、電源線のレベルを定電圧
に保つことができなくなり、各バッファ回路の出力信号
が非常に大きくリンギングしてしまい、回路の誤動作を
生じる大きな原因となるなどの問題がある。
本発明は、上記問題点を鯉決すべくなされたもので、そ
の目的は、入力バッファ回路あるいは出力バッファ回路
のスイッチングに際して生じるピーク電流および単位時
間当りの瞬間電流ｄ　ｉ／ｄ　ｔを抑制することができ
、電源線に生じるノイズを抑制でき、回路の誤動作を抑
制でき、しかも、ＴＴＬレベル入力対応の入力バッファ
回路を実現する場合に、バッファ回路のＰチャネルトラ
ンジスタとＮチャネルトランジスタとのデイメンジョン
比を小さく抑制でき、信号の立上がり時間と立下り時間
とのバランスが非常に良く、定常状態における貫通電流
を激減することが可能になる半導体集積回路を提供する
ことにある。
〔発明の構成〕
（課題を解決するための手段） 本発明の半導体集積回路は、入力バッファ回路あるいは
出力バッファ回路とバッファ回路用の電源線との間に、
ダイオードまたはゲート・ドレイン相互が短絡接続され
たＭＯＳ）ランジスタが挿入されていることを特徴とす
る。
（作　用） バッファ回路の動作電圧は、半導体集積回路に外部から
供給される電源電圧よりもダイオードの電圧降下分また
はゲート−ドレイン相互が短絡接続されたＭＯＳトラン
ジスタのソース・ドレイン間電圧分だけ低くなっている
ので、Ｎチャネルトランジスタの電流が抑制され、バッ
ファ回路のスイッチングに際して生じるピーク電流およ
び単位時間当りの瞬間電流ｄ　ｉ　／　ｄ　ｔが抑制さ
れ、電源線に生じるノイズが抑制され、回路の誤動作が
抑制される。
また、バッファ回路の回路閾値を、バッファ回路の動作
電圧による操作だけでなく、Ｐチャネルトランジスタと
Ｎチャネルトランジスタとのデイメンジョン比によって
も操作することが可能であり、ＴＴＬレベル入力対応の
入力バッファ回路を実現する場合などに、回路閾値とし
て所望の低い値を得る場合に必要なＮチャネルトランジ
スタのデイメンジョンを小さくすることが可能になるの
で、このことからも、Ｎチャネルトランジスタの電流が
抑制され、バッファ回路のスイッチングに際して生じる
ピーク電流および単位時間当りの瞬間電流ｄｉ／ｄｔが
抑制され、ｉ４源線に生じるノイズが抑制され、回路の
誤動作が抑制されるようになる。
また、バッファ回路のＰチャネルトランジスタとＮチャ
ネルトランジスタとのデイメンジョン比ｅ小きく抑制で
き、デイメンジョン比が１付近の場合には、信号の立上
がり時間と立下り時間とのバランスが非常に良くなる。
また、ＴＴＬレベル入力対応の入力バッファ回路を実現
する場合、プリバッファに入力電圧３ｖが入力された定
常状態において、プリバッファのＰチャネルトランジス
タのソース・ゲート間電圧が小さくなるので、プリバッ
ファ１個当りの貫通電流が数μＡオーダーに激減する。
（実施ｆｌｌ） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図は、ＣＭＯＳ集積回路のＴＴＬレベル入力対応の
入力バッファ回路を示しており、第５図を参照して前述
した従来の入力バッファ回路と比べて、プリバッファＰ
ＢのＰチャネルトランジスタＰ１のソースとＶｃｃ電源
線との間に、例えば２個のダイオードＤ１およびＤ２が
直列に順方向の向きで挿入されている点が異なり、その
他は同じであるので第５図中と同一符号を付している。
即ち、プリバッファＰＢは、Ｖｅｃｆｆｉ位とＶ　ＳＳ
電位との間に、２個のダイオードＤ１およびＤ２と、ゲ
ート相互が接続されたＰチャネルトランジスタＰ１およ
びＮチャネルトランジスタＮ１とが直列に接続されてな
り、メインバッファＭＢは、ｖｃｃ電位とＶ　５ｓＺＪ
位との間に、ゲート相互がプリバッファＰＢの出力端１
；接続されたＰチャネルトランジスタＰ２およびＮチャ
ネルトランジスタＮ２が直列に接続されてなる。
上記構成において、プリバッファＰＢの動作電圧は、Ｃ
ＭＯ８集積回路に外部から供給される電源電圧Ｖｃｃよ
りも２個のダイオードＤ１およびＤ２の電圧降下分（１
個分を０，９Ｖとすれば、１．８Ｖ）だけ低く、Ｖｃｃ
電位−５Ｖとすると、プリバッファＰＢの動作電圧は約
３，２Ｖとなり、プリバッファＰＢは電源電圧を約３．
２ｖとするＣＭＯＳインバータと同等になる。この場合
、動作電圧が低いことにより、Ｎチャネルトランジスタ
Ｎ１の電流が小さく抑えられ、しかも、プリバッファＰ
ＢのＮチャネルトランジスタＮ１のデイメンジョン（Ｗ
／Ｌ−２０／１．０）が第６図中に示した従来のプリバ
ッファＰＢのＮチャネルトランジスタＮ１のデイメンジ
ョン（Ｗ／Ｌ−８０／１．０）の１／４しかないので、
プリバッファＰＢのスイッチングに際して生じるピーク
電流および単位時間当りの瞬間電流ｄ　ｉ／ｄ　ｔが第
６図中に示した従来のプリバッファＰＢに比べて１／４
に抑制され、電源線に生じるノイズが抑制され、回路の
誤動作が抑制される。
また、プリバッファＰＢのＰチャネルトランジスタＰ１
とＮチャネルトランジスタＮ１とのデイメンジョンが同
一であるので、プリバッファＰＢの回路閾値はプリバッ
ファＰＢの動作電圧によって決まり、この動作電圧の約
１／２である約１．６ｖ付近にプリバッファＰＢの回路
閾値が存在する。従って、ＴＴＬレベルの入力がＬ″レ
ベル０．８Ｖ以下）の時に、プリバッファＰＢのＰチャ
ネルトランジスタＰ１はオン、Ｎチャネルトランジスタ
Ｎ１はオフになり、プリバッファＰＢの出力が“Ｈ”に
なる。これにより、メインバッファＭＢのＰチャネルト
ランジスタＰ２はオフ、ＮチャネルトランジスタＮ２は
オンになり、プリバッファＰＢの出力が′Ｌａになる。
上記とは逆に、ＴＴＬレベルの入力がＨ”レベル（２，
０Ｖ以上）の時に、プリバッファＰＢのＰチャネルトラ
ンジスタＰ２はオフ、ＮチャネルトランジスタＮ２はオ
ンになり、プリバッファＰＢの出力が′Ｌ“になる。こ
れにより、メインバッファＭＢのＰチャネルトランジス
タＰ２はオン、ＮチャネルトランジスタＮ２はオフにな
り、プリバッファＰＢの出力が“Ｈ”になる。
また、プリバッファＰＢのＰチャネルトランジスタＰ１
とＮチャネルトランジスタＮ１とのデイメンジョンが同
一であるので、信号の立上がり時間と立下り時間とのバ
ランスが非常に良くなる。
また、プリバッファＰＢに入力端子３Ｖが入力された定
常状態において、プリバッファＰＢのＮチャネルトラン
ジスタＮ１はオン状態になるが、Ｐチャネルトランジス
タＰ１のソース・ゲート間電圧は０．２ＶＬかないので
、このＰチャネルトランジスタＰ１の電流が小さく、プ
リバッファ１個当り数μＡオーダーの貫通電流しか流れ
なくなる。
第２図は、他の実施例に係る入力バッファ回路を示して
おり、前記実施例の入力バッファ回路と比べて、（ａ）
プリバッファＰＢのＰチャネルトランジスタＰ１のＷ／
Ｌは４０／１．０である点、（ｂ）プリバッファＰＢの
ＰチャネルトランジスタＰ１のソースとＶｃｃ電源線と
の間に、ゲート・ドレイン相互が短絡接続されたＷ／Ｌ
が例えば４０／１．０のＰチャネルトランジスタＰ３の
ソース・ドレイン間が挿入されている点が異なり、その
他は同じであるので第１図中と同一符号を付している。
上記プリバッファＰＢにおいては、前記実施例とほぼ同
様の動作によりほぼ同様の効果が得られる。この場合、
ゲート・ドレイン相互が短絡接続されたＷ／Ｌ−４０／
１．０のＰチャネルトランジスタＰ３のソース◆ドレイ
ン間電圧が０．９Ｖとすれば、Ｖｃｃ電位−５■とする
と、プリバッファＰＢの動作電圧は約４．１ｖとなり、
プリバッファＰＢは電源電圧を約４．１ＶとするＣＭＯ
Ｓインバータと同等になる。このゲート・ドレイン相互
が短絡接続されたＰチャネルトランジスタＰ３は、ダイ
オードＤ１およびＤ２とは異なり、抵抗素子として電流
を制御している。このプリバソファＰＢの回路閾値は、
上記動作電圧およびＰチャネルトランジスタＰ１とＮチ
ャネルトランジスタＮ１とのデイメンジョン比により決
まり、−１路閾値は約１．５Ｖ付近に存在するので、上
記入力バッファ回路もＴＴＬレベル入力に対応している
。なお、プリバッファＰＢのＰチャネルトランジスタＰ
１の駆動力が低くても動作速度低下などの支障がない場
合には、そのデイメンジョン（Ｗ／Ｌ−４０／１．０）
を小さくしてもよい。
このようにＴＴＬレベル入力対応の人カノく・ンファ回
路を実現する場合など、回路閾値として所望の低い値（
例えば１．５Ｖ）を得る場合に、必要なＮチャネルトラ
ンジスタＮ１のデイメンジョンを第６図に示した従来の
バッファ回路よりも小さくすることが可能になるので、
このことからも、ＮチャネルトランジスタＮ１の電流が
抑制され、バッファ回路のスイッチングに際して生じる
ピーク電流および単位時間当りの瞬間電流ｄ　ｉ　／　
ｄ　ｔが抑制され、電源線に生じるノイズが抑制され、
回路の誤動作が抑制されるようになる。
また、プリバッファＰＢに入力端子３Ｖが入力された定
常状態において、プリバッファＰＢのＮチャネルトラン
ジスタＮ１はオン状態になるが、Ｐチャネルトランジス
タＰ１のソース・ゲート間電圧は１．ｉＶｕかないので
、このＰチャネルトランジスタＰ１の電流が小さく、プ
リバッファ１個当り数μＡオーダーの貫通電流しか流れ
なくなる。
第３図は、上記したような入力バッファ回路を複数個有
する大規模な半導体集積回路における入力バッファ回路
群を簡略的に示しており、通常、人カバッファ回路詳の
電源線（Ｖ　ｃｃ電源線、ＶＳＳ電源線）は各バッファ
回路３１ｉ　　（ｉ＝１、・・・ｎ）に」（通に接続さ
れている。
第４図は、第３図の入力バッファ回路群において、ｎ個
のバッファ回路３１ｉが同時にスイッチングした場合の
人出力特性を示しており、ｎ個のバッファ回路３１ｉの
各入力信号ＩＮｉが同時に立上がると、ｎ個のバッファ
回路３１ｉの各プリバッファの出力信号ｌＮｍ１が同時
に立下がるが、各プリバッファのＮチャネルトランジス
タのデイメンジョンが小さいので、スイッチングに際し
て生じるピーク電流および単位時間当りの瞬間電流ｄ　
ｉ／ｄ　ｔが小さく、各プリバッファの出力信号ＩＮｍ
あるいは各メインバッファの出力信号ＯＵＴ　ｉのリン
ギングの振幅が小さくなり、電源線に生じるノイズが抑
制され、この電源線を共有する他の回路に生じる誤動作
が抑制される。
なお、上記実施例では、入力信号がＴＴＬレベルである
場合を示したが、入力信号がＣＭＯＳレベルである場合
にも本発明を適用すれば、上記実施例に準じた効果が得
られる。
また、上記実施例では、入力バッファ回路を示したが、
出力バッファ回路にも上記実施例と同様にダイオードま
たはゲート・ドレイン相互が短絡接続されたＭＯＳトラ
ンジスタを接続すれば、上記実施例と同様の効果が得ら
れる。
また、上記実施例では、ＣＭＯ５構成のブリノくッファ
とメインバッファとからなるバッファ回路を示したが、
その他の構成の入力バッファ回路あるいは出力バッファ
回路にも上記実施例と同様にダイオードまたはゲート・
ドレイン相互が短絡接続されたＭＯＳトランジスタを接
続すれば、上記実施例と同様の効果が得られる。
［発明の効果］ 上述したように本発明によれば、ゲートアレイのような
トランジスタのサイズがｐめ固定されているの半導体集
積回路であっても、人カバ・ノファ回路あるいは出力バ
ッファ回路のスイッチングに際して生じるピーク電流お
よび単位時間当りの瞬間電流ｄ　ｉ／ｄ　ｔを抑制する
ことができ、電源線に生じるノイズを抑制でき、回路の
誤動作を抑制することができる。また、バッファ回路の
ＰチャネルトランジスタとＮチャネルトランジスタとの
デイメンジョン比を小さく抑制でき、デイメンジョン比
を１付近にした場合には信号の立上がり時間と立下り時
間とのバランスが非常に良くなり、しかも、定常状態に
おける貫通電流を激減することが可能になる。
【図面の簡単な説明】
第１図は本発明の半導体集積回路の入力バッファ回路の
一実施例を示す回路図、第２図は第１図の入力バッファ
回路の他の実施例を示す回路図、第３図は第２図の入力
バッファ回路を複数個有する半導体集積回路における入
力バッファ回路群を簡略的に示す回路図、第４図は第３
図の入力バッファ回路群においてｎ個のバッファ回路が
同特にスイッチングした場合の人出力特性を示す図、第
５図および第６図はそれぞれ従来の半導体集積回路の入
力バッファ回路を示す回路図、第７図は第５図および第
６図の入力バッファ回路の入出力電圧伝達特性を示す図
、第８図は従来の大規模な半導体集積回路における入力
バッファ回路群（あるいは出力バッファ回路群）を簡略
的に示す回路図、第９図は第８図の入力バッファ回路群
（あるいは出力バッファ回路群）においてｎ個のバッフ
ァ回路が同時にスイッチングした場合の人出力特性を示
す図である。 ３１ｉ・・・入力バッファ回路、ＰＢ・・・プリバッフ
ァ、ＭＢ・・・メインバッファ、Ｐｌ、Ｐ２、Ｐ３・・
・Ｐチャネルトランジスタ、Ｎ１、Ｎ２・・・Ｎチャネ
ルトランジスタ、Ｄｌ、Ｄ２・・・ダイオード。

Claims (3)

    【特許請求の範囲】
  1. （１）入力バッファ回路あるいは出力バッファ回路と高
    電位側電源線との間に、ダイオードまたはゲート・ドレ
    イン相互が短絡接続されたＭＯＳトランジスタが挿入さ
    れていることを特徴とする半導体集積回路。
  2. （２）ＴＴＬレベル入力対応のプリバッファとメインバ
    ッファとからなる入力バッファ回路を有する半導体集積
    回路において、前記プリバッファと高電位側電源線との
    間に、ダイオードまたはゲート・ドレイン相互が短絡接
    続されたＭＯＳトランジスタが挿入されていることを特
    徴とする半導体集積回路。
  3. （３）請求項２記載の半導体集積回路において、前記プ
    リバッファはＣＭＯＳインバータからなり、前記高電位
    側電源線と前記Ｐチャネルトランジスタのソースとの間
    に２個以上のダイオードが直列に挿入されていることを
    特徴とする半導体集積回路。
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