JPS6070822A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6070822A JPS6070822A JP58177953A JP17795383A JPS6070822A JP S6070822 A JPS6070822 A JP S6070822A JP 58177953 A JP58177953 A JP 58177953A JP 17795383 A JP17795383 A JP 17795383A JP S6070822 A JPS6070822 A JP S6070822A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- circuit
- voltage
- transistor
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体集積回路に保シ、特に、相補形ＭＯＳ
インバータに好適な半導体集積回路に関する。
インバータに好適な半導体集積回路に関する。
第１図に従来技術を示す。同図は、半導体集積回路の入
カバソファ回路の例を示したもので、４のｎチャネル形
ＭＯＳトランジスタ、２のｐチャネル形ＭＯＳトランジ
スタよシなる相補形ＭＯＳインバータ、及び、５，７，
８．１０の各インバータよシ構成される。寸だ、第２図
は、第１図の入力端子１に印加される外部入力信号と入
力バッファ回路の電源電流■を時間Ｉ１１］ｔで示した
図である。一般に、ティジタルの半導体集積回路の外部
入力信号は、第２図のＡ及びＢに示す様に、Ａの入力低
レベル電圧Ｖ＋ｒ、 ＝ ０．８ Ｖ、 Ｈの入力高レ
ベル電圧ＶＩＨ＝ ２．２ Ｖである。
カバソファ回路の例を示したもので、４のｎチャネル形
ＭＯＳトランジスタ、２のｐチャネル形ＭＯＳトランジ
スタよシなる相補形ＭＯＳインバータ、及び、５，７，
８．１０の各インバータよシ構成される。寸だ、第２図
は、第１図の入力端子１に印加される外部入力信号と入
力バッファ回路の電源電流■を時間Ｉ１１］ｔで示した
図である。一般に、ティジタルの半導体集積回路の外部
入力信号は、第２図のＡ及びＢに示す様に、Ａの入力低
レベル電圧Ｖ＋ｒ、 ＝ ０．８ Ｖ、 Ｈの入力高レ
ベル電圧ＶＩＨ＝ ２．２ Ｖである。
外部入力電圧がＡの時には、第１図における４のｎチャ
ネル形ＭＯ８）ランジスタがＯＦＦ状態となっている。
ネル形ＭＯ８）ランジスタがＯＦＦ状態となっている。
このため、電源電流工は流れないが、Ｂの場合には、ｎ
チャネルＭＯＳ）ランジスタ２及びｎチャネルＭＯＳ）
ランジスタ４が共にＯＮ状態となって貫通電流Ｃが流れ
る。すなわち、入力１が高レベル電圧ＶｘＨ＝ ２．２
Ｖとなっても、ｐチャネル形ＭＯ８）ランジスタのソ
ース電圧はＶｃｃ、例えば５Ｖであるから、ゲート電圧
は、相対的に−２，８Ｖとなってしまう。よって、ｐチ
ャネル形ＭＯ８）ランジスタｉ”：、ＯＮ状態の１捷と
なり、貫通電流が流れるのである。この値は、１回路当
り数１００μＡにものぼＤ、ＬＳＩではこの種のバッフ
ァ回路が多数必要なことがら、全体として多大な電源′
電流が流れることになる。しかし、インバータ出力３の
電位は、２及び４の各ＭＯＳトランジスタの設計により
、高、俄雨レベルを得ることは可能であるから、従来は
この貫通電流Ｃを認めていたものであ煽 〔発明の目的」 本発明は、上述した従来技術の欠点を改善して、電源電
流の極めて少ない相補形ｆ１．４ ＯＳインバータ回路
を構成できる半導体集積回路を提供することにある。
チャネルＭＯＳ）ランジスタ２及びｎチャネルＭＯＳ）
ランジスタ４が共にＯＮ状態となって貫通電流Ｃが流れ
る。すなわち、入力１が高レベル電圧ＶｘＨ＝ ２．２
Ｖとなっても、ｐチャネル形ＭＯ８）ランジスタのソ
ース電圧はＶｃｃ、例えば５Ｖであるから、ゲート電圧
は、相対的に−２，８Ｖとなってしまう。よって、ｐチ
ャネル形ＭＯ８）ランジスタｉ”：、ＯＮ状態の１捷と
なり、貫通電流が流れるのである。この値は、１回路当
り数１００μＡにものぼＤ、ＬＳＩではこの種のバッフ
ァ回路が多数必要なことがら、全体として多大な電源′
電流が流れることになる。しかし、インバータ出力３の
電位は、２及び４の各ＭＯＳトランジスタの設計により
、高、俄雨レベルを得ることは可能であるから、従来は
この貫通電流Ｃを認めていたものであ煽 〔発明の目的」 本発明は、上述した従来技術の欠点を改善して、電源電
流の極めて少ない相補形ｆ１．４ ＯＳインバータ回路
を構成できる半導体集積回路を提供することにある。
上記目的のために、本発明の半導体集積回路では、相補
形ＭＯＳインバータの電源端子側に、電圧変換回路１０
１を設け、さらに、該インバータの出力端子３に帰還回
路１０２を設けることを特徴とする。
形ＭＯＳインバータの電源端子側に、電圧変換回路１０
１を設け、さらに、該インバータの出力端子３に帰還回
路１０２を設けることを特徴とする。
以下、本発明の基本構成と実施例を図面により説明する
。第３図は、本発明の基本構成を示すブロック図である
。本発明は、ｎチャネルＭＯ８形トランジスタ４とｐチ
ャネル形ＭＯ８）ランジスタ２よｐ成る相補形ＭＯＳイ
ンバータ、次段回路ブロック１０３、帰還回路１０２、
及び電圧変換回路１０１より構成される。ここで、電圧
変換回路１０１の俵能は、初段インバータの電偶１屯圧
を所定レベルに低下させ、入力高レベル紙圧■Ｉ１１時
の貫通電流を無くすることにある。また、帰還回路１０
２の機能は前記電圧変換回路１０１の挿入の結果低下し
た初段インバータの出力の高レベル電圧を′ｉｔ源電圧
Ｖｃｃまで引上げることにある。すなわち、出力信号と
同相１８号の帰還回路１０２を設りることによシ、出力
レベルを電源電圧Ｖｃｃに引き上げ、次段回路ブロック
１０３に流れる貫通電流を無くすることにある。
。第３図は、本発明の基本構成を示すブロック図である
。本発明は、ｎチャネルＭＯ８形トランジスタ４とｐチ
ャネル形ＭＯ８）ランジスタ２よｐ成る相補形ＭＯＳイ
ンバータ、次段回路ブロック１０３、帰還回路１０２、
及び電圧変換回路１０１より構成される。ここで、電圧
変換回路１０１の俵能は、初段インバータの電偶１屯圧
を所定レベルに低下させ、入力高レベル紙圧■Ｉ１１時
の貫通電流を無くすることにある。また、帰還回路１０
２の機能は前記電圧変換回路１０１の挿入の結果低下し
た初段インバータの出力の高レベル電圧を′ｉｔ源電圧
Ｖｃｃまで引上げることにある。すなわち、出力信号と
同相１８号の帰還回路１０２を設りることによシ、出力
レベルを電源電圧Ｖｃｃに引き上げ、次段回路ブロック
１０３に流れる貫通電流を無くすることにある。
第４図は、本発明の半導体集積回路の第１の実施例を示
す。同図において、１０１は電圧変換回路で、ｉ、９．
２５のｎチャネル形ＭＯ８）ランジスタのゲート端子に
基準バイアス電圧ＶＲを印加する。そして２，４よ構成
る初段インバータに印加する電源電圧を回路の螺源′醋
圧Ｖｃｃよシ低くなる様に設定する。例えば初段インバ
ータの貫通電流を無くす基準バイアス電圧Ｖｎの印加条
件は、入力高レベル電圧をＶｒｎ、ｎチャネル形ＭＯ８
）ランジスタのしきい値電圧を■ｔｈｌ 、ｐチャネル
形ＭＯ８）ランジスタのしきい値電圧をＶｔＢとすルト
、ＶＲ＜Ｖｒａ＋ｌ Ｖｔｈｉ ｌ ＋ Ｉ Ｖｔｈ２
１で表わされる。この基準バイアス電圧ＶＲは、他の定
電圧回路から供給される。
す。同図において、１０１は電圧変換回路で、ｉ、９．
２５のｎチャネル形ＭＯ８）ランジスタのゲート端子に
基準バイアス電圧ＶＲを印加する。そして２，４よ構成
る初段インバータに印加する電源電圧を回路の螺源′醋
圧Ｖｃｃよシ低くなる様に設定する。例えば初段インバ
ータの貫通電流を無くす基準バイアス電圧Ｖｎの印加条
件は、入力高レベル電圧をＶｒｎ、ｎチャネル形ＭＯ８
）ランジスタのしきい値電圧を■ｔｈｌ 、ｐチャネル
形ＭＯ８）ランジスタのしきい値電圧をＶｔＢとすルト
、ＶＲ＜Ｖｒａ＋ｌ Ｖｔｈｉ ｌ ＋ Ｉ Ｖｔｈ２
１で表わされる。この基準バイアス電圧ＶＲは、他の定
電圧回路から供給される。
一方、初段インバータの祇源嘔圧を低下させると該イン
バータの出力３の旨しベル′眠位がＶｃｃよシ低い値と
なって、次段回路ブロック１０３のインバータに貫通電
流が流れる。すなわち、前記した従来例と同僚の現象が
、１段ずれて起こるのである。これを解決するため、第
４図において、２３なるｐチャネル形ＭＯ８）ランジス
タと２４なるｎチャ坏ル形ＭＯＳトランジスタで相補形
ＭＯＳインバータ１０２を構成し、２１なるｐチャネル
形ＭＯ８）ランジスタと２２７１：るｎチャネルＭＯ８
形トランジスタで構成される通常バッファ回路の相補形
ＭＯＳインバータ１０３の出力１０４を帰還回路１０２
のゲートに入力し、その出力を初段インバータの出力３
にフィード・バックさせる。
バータの出力３の旨しベル′眠位がＶｃｃよシ低い値と
なって、次段回路ブロック１０３のインバータに貫通電
流が流れる。すなわち、前記した従来例と同僚の現象が
、１段ずれて起こるのである。これを解決するため、第
４図において、２３なるｐチャネル形ＭＯ８）ランジス
タと２４なるｎチャ坏ル形ＭＯＳトランジスタで相補形
ＭＯＳインバータ１０２を構成し、２１なるｐチャネル
形ＭＯ８）ランジスタと２２７１：るｎチャネルＭＯ８
形トランジスタで構成される通常バッファ回路の相補形
ＭＯＳインバータ１０３の出力１０４を帰還回路１０２
のゲートに入力し、その出力を初段インバータの出力３
にフィード・バックさせる。
この結果について、第５図で詳しく説明する。
同図において、１は初段インバータの外部入力信号、３
は、該インバータの出力信号である。また、１０４は次
段インバータ１０３の出力信号、■は回路の電源電流を
示す。この回路全体の電源電流■は、１の電圧レベルが
Ａ（ＶＸＬ）からＢ（Ｖｌｕ）に変化することによシ、
全体の相補形ＭＯＳインバータに入力遷移時の貫通電流
が流れる。
は、該インバータの出力信号である。また、１０４は次
段インバータ１０３の出力信号、■は回路の電源電流を
示す。この回路全体の電源電流■は、１の電圧レベルが
Ａ（ＶＸＬ）からＢ（Ｖｌｕ）に変化することによシ、
全体の相補形ＭＯＳインバータに入力遷移時の貫通電流
が流れる。
次に、初段インバータの電源電圧が電圧変換回路１０１
によシ所定の値に低下している為、１がＢ状態となって
も該インバータの貫通電流は無く、かつ、次段回路ブロ
ック１０３のインバータの入力信号３は低レベル、帰還
回路１０２のインバータの入力はＶ ｃ ｃに達するた
め、全てのインバータの貫通電流は無くなシ■は極めて
小さくなる。
によシ所定の値に低下している為、１がＢ状態となって
も該インバータの貫通電流は無く、かつ、次段回路ブロ
ック１０３のインバータの入力信号３は低レベル、帰還
回路１０２のインバータの入力はＶ ｃ ｃに達するた
め、全てのインバータの貫通電流は無くなシ■は極めて
小さくなる。
次に、初段インバータ人力１がＢからＡへ遷移すると、
３が低レベル→高レベルに移υ始め、１０４の出力が１
０２を介してフィード・バックされる。このフィードバ
ックは、時間的に少し７遅延する為、次段回路ブロック
１０３の入力信号３は、第５図の矢印で示すように、段
付で電源電圧Ｖｃｃまで引き上げられるっ すなわち、次段回路ブロック１０３の入力信号３０レベ
ルは、帰還回路１０２のｐチャネル形ＭＯＳトランジス
タ２３によって、電源電圧Ｖｃｃまで引き上げられ、次
段回路ブロック１０３に貫通電流は流れなくなシ、結果
として、回路全体として、電源電流工を極めて小さくす
ることができる。
３が低レベル→高レベルに移υ始め、１０４の出力が１
０２を介してフィード・バックされる。このフィードバ
ックは、時間的に少し７遅延する為、次段回路ブロック
１０３の入力信号３は、第５図の矢印で示すように、段
付で電源電圧Ｖｃｃまで引き上げられるっ すなわち、次段回路ブロック１０３の入力信号３０レベ
ルは、帰還回路１０２のｐチャネル形ＭＯＳトランジス
タ２３によって、電源電圧Ｖｃｃまで引き上げられ、次
段回路ブロック１０３に貫通電流は流れなくなシ、結果
として、回路全体として、電源電流工を極めて小さくす
ることができる。
以上述べた様に、本発明による半導体集積回路では、従
来技術の欠点である初段インバータに流れる貫通電流は
なくなり、かつ、次段以降においても貫通電流はなくな
シ真に低消費電力のＩＣ。
来技術の欠点である初段インバータに流れる貫通電流は
なくなり、かつ、次段以降においても貫通電流はなくな
シ真に低消費電力のＩＣ。
ＬＳＩが構成できる。
従って、本発明を半導体集積回路の入力バッファ回路に
用いることにより、従来性能を維持し、かつ回路の低消
費電力化が達成できる。
用いることにより、従来性能を維持し、かつ回路の低消
費電力化が達成できる。
寸だ本実施例によれば、第４図のような入力インターフ
ェースが多数ある場合の電圧変換回路１０１の特性調整
に有利である。すなわち、電圧率 変換回路１０１の電圧降鳳の変更は、基準バイアス電圧
ＶＢを変更することによりなし得る。上記の如く多数の
入力インターフェースが存在しても、基準バイアス電圧
ｖＲを発生させる定電圧回路は１つで済むから、その一
つの定電圧回路をトリミング等により調整すれば、すべ
ての入力インターフェースの調整をしたことになるので
ある。
ェースが多数ある場合の電圧変換回路１０１の特性調整
に有利である。すなわち、電圧率 変換回路１０１の電圧降鳳の変更は、基準バイアス電圧
ＶＢを変更することによりなし得る。上記の如く多数の
入力インターフェースが存在しても、基準バイアス電圧
ｖＲを発生させる定電圧回路は１つで済むから、その一
つの定電圧回路をトリミング等により調整すれば、すべ
ての入力インターフェースの調整をしたことになるので
ある。
第６図（Ａ）は、本発明の半導体集積回路の第２の実施
例を示したものである。同図において、帰還回路１０２
は、ｐチャネル形ＭＯ８）ランゾスタ２６の１個で構成
され、次段回路ブロック１０３の出力を該ＭＯ８）ラン
ジスタのゲート端子に接続し、ソース端子をｖｃｃ、ド
レイン端子を３に接続している。本実施例では、第４図
に示した第１の実施例と同様の効果が得られる、と同時
に素子数が減少して、チップ占有面積が小さくなシ、寄
生容量も減少して、回路の高速動作が達成できる。なお
、出力端子３のレベルが高レベルから低レベルへ移る場
合、十分に低レベルに達するように、ＭＯ８）ランジス
タ２，４．ｚ６のＬ／Ｗ（Ｉ、；チャネル長、Ｗ；チャ
ネル幅）比を設計する必要がある。
例を示したものである。同図において、帰還回路１０２
は、ｐチャネル形ＭＯ８）ランゾスタ２６の１個で構成
され、次段回路ブロック１０３の出力を該ＭＯ８）ラン
ジスタのゲート端子に接続し、ソース端子をｖｃｃ、ド
レイン端子を３に接続している。本実施例では、第４図
に示した第１の実施例と同様の効果が得られる、と同時
に素子数が減少して、チップ占有面積が小さくなシ、寄
生容量も減少して、回路の高速動作が達成できる。なお
、出力端子３のレベルが高レベルから低レベルへ移る場
合、十分に低レベルに達するように、ＭＯ８）ランジス
タ２，４．ｚ６のＬ／Ｗ（Ｉ、；チャネル長、Ｗ；チャ
ネル幅）比を設計する必要がある。
すなわち、ｎチャンネル形ＭＯ８）ランジスタ４がＯＮ
すると、初段インバータ出力３は、低電位になろうとす
る。しかし、ｐチャンネル形ＭＯＳトランジスタ２６は
、ＯＮの寸まであるから、ｐチャンネル形石ｏｓトラン
ジスタ２Ｇが大きすぎると、初段インバータ出力３は、
高レベルかられずかに下がるだけで、次段回路ブロック
１０３のインバータを反転させるに至らない場合があり
得る。したがって、ｐチャンネル形ＭＯ８）ランジスタ
２６は、ｎチャンネルトランジスタ４等に比較して、小
さく形成しなければならないのである。
すると、初段インバータ出力３は、低電位になろうとす
る。しかし、ｐチャンネル形ＭＯＳトランジスタ２６は
、ＯＮの寸まであるから、ｐチャンネル形石ｏｓトラン
ジスタ２Ｇが大きすぎると、初段インバータ出力３は、
高レベルかられずかに下がるだけで、次段回路ブロック
１０３のインバータを反転させるに至らない場合があり
得る。したがって、ｐチャンネル形ＭＯ８）ランジスタ
２６は、ｎチャンネルトランジスタ４等に比較して、小
さく形成しなければならないのである。
また本実施例を実際に製造した際の平面図の一例を第６
図（Ｂ）に示す。図中Ｇはゲート電極、Ｌは素子領域、
Ｅは電極である。
図（Ｂ）に示す。図中Ｇはゲート電極、Ｌは素子領域、
Ｅは電極である。
番号は、第６図（Ａ）の対応するトランジスタのゲート
部を示している。
部を示している。
第７図は、本発明の半導体集積回路の第３の実施例を示
したものである。同図は第１の実施例に加え電圧変換回
路１０１’ｉ、２７，２８．２９のｎチャネル形ＭＯ８
）ランジスタのゲート端子、ドレイン端子を接続したＭ
Ｏ，Ｓダイオードで構成した例である。ここで、本実施
例の回路の電源電圧Ｖｃｃからの所定の電圧低下後の初
段インバータの電源電圧は、該ＭＯＳダイオードの縦属
接続数を１もしくは複数個選ぶことで得られる。したが
って本実施例の場合も、第１の実施例と同様の効果が得
られる。
したものである。同図は第１の実施例に加え電圧変換回
路１０１’ｉ、２７，２８．２９のｎチャネル形ＭＯ８
）ランジスタのゲート端子、ドレイン端子を接続したＭ
Ｏ，Ｓダイオードで構成した例である。ここで、本実施
例の回路の電源電圧Ｖｃｃからの所定の電圧低下後の初
段インバータの電源電圧は、該ＭＯＳダイオードの縦属
接続数を１もしくは複数個選ぶことで得られる。したが
って本実施例の場合も、第１の実施例と同様の効果が得
られる。
また、本実施例によれば、第４図電圧変換回路１０１へ
の供給電源ＶＲを供給する定電圧回路が不要になる利点
もある。すなわち、本実施例は、電圧変換回路中に、定
電圧回路を含んでいると見ることもできる。
の供給電源ＶＲを供給する定電圧回路が不要になる利点
もある。すなわち、本実施例は、電圧変換回路中に、定
電圧回路を含んでいると見ることもできる。
第８図は、本発明の半導体集積回路の第４の実施例を示
したものである。同図は、第６図における第２の実施例
の中で、電圧変換回路１０１を第７図における第３の実
施例で示したＭＯＳダイオードの縦属接続に置き換えた
例である。本実施例の場合も、第２の実施例と略同様の
効果が得られる。
したものである。同図は、第６図における第２の実施例
の中で、電圧変換回路１０１を第７図における第３の実
施例で示したＭＯＳダイオードの縦属接続に置き換えた
例である。本実施例の場合も、第２の実施例と略同様の
効果が得られる。
また、第７図における第３の実施例と同様定電圧回路が
不要である点、及び第６図における第２の実施例と同様
帰還回路１０２の素子面積低減の利点とを合わせ持った
ものである。
不要である点、及び第６図における第２の実施例と同様
帰還回路１０２の素子面積低減の利点とを合わせ持った
ものである。
第９図は、本発明の第５の実逓例を示したものである。
紀５の実施例は、第４図に２ける第１の実施例の中で、
電圧変換回路１０１をダイオード３０に置き替えたもの
である。本実施例においても第７図における第３の実施
例と同様、定電圧回路が不要となる利点を有する。
電圧変換回路１０１をダイオード３０に置き替えたもの
である。本実施例においても第７図における第３の実施
例と同様、定電圧回路が不要となる利点を有する。
第１０図は、本発明の第６０来施例を示したものである
。第６の実施例は、第６図における第２の実施例の中で
、電圧変換回路１０１をダイオード３０に置き替えたも
のである。本実施例においては、第７図における第３の
粟〃車例と同様、定電圧回路が不要となる点及び、第６
図における第２の実施例と同様帰還回路１０２の素子面
積低減の利点とを合わせ持ったものである。
。第６の実施例は、第６図における第２の実施例の中で
、電圧変換回路１０１をダイオード３０に置き替えたも
のである。本実施例においては、第７図における第３の
粟〃車例と同様、定電圧回路が不要となる点及び、第６
図における第２の実施例と同様帰還回路１０２の素子面
積低減の利点とを合わせ持ったものである。
第１１図は、本発明の第７の実施例を示したものである
。第７の実施例は、第６図における第２の実施例の中で
、次段回路ブロック１０３のインバータをＥ／ Ｄ −
Ｍ ＯＳ （Ｅｎｈａｎｃｅｍｅｎｔ／ｄｅｐｌｅ−ｔ
ｉｏｎ −ＭＯＳ ）インバータで置き替えたものであ
る。このように本発明のインバータには、ｐチャンネル
形ＭＯ８のＥ ／ Ｅ −Ｍ ＯＳ （Ｅｎｈａｎｃｅ
ｍｅｎｔ／ｌｉ：ｎｈａｎｃｅｍｅｎｔ −ＭＯＳ ）
インバータ及び、Ｅ／Ｄ−ＭＯＳインバータ又は、Ｎチ
ャンネル形ＭＯ８（７）Ｅ／Ｅ及び、Ｅ／Ｄ−ＭＯ８イ
アバー１のいずれを使用してもよいものである。
。第７の実施例は、第６図における第２の実施例の中で
、次段回路ブロック１０３のインバータをＥ／ Ｄ −
Ｍ ＯＳ （Ｅｎｈａｎｃｅｍｅｎｔ／ｄｅｐｌｅ−ｔ
ｉｏｎ −ＭＯＳ ）インバータで置き替えたものであ
る。このように本発明のインバータには、ｐチャンネル
形ＭＯ８のＥ ／ Ｅ −Ｍ ＯＳ （Ｅｎｈａｎｃｅ
ｍｅｎｔ／ｌｉ：ｎｈａｎｃｅｍｅｎｔ −ＭＯＳ ）
インバータ及び、Ｅ／Ｄ−ＭＯＳインバータ又は、Ｎチ
ャンネル形ＭＯ８（７）Ｅ／Ｅ及び、Ｅ／Ｄ−ＭＯ８イ
アバー１のいずれを使用してもよいものである。
第１２図は、本発明の半導体乗積回路の第８の実施例を
示したものでちる。同図は第２の実施例（第６図Ａ）の
回路構成に３４のｎチャネルＭＯＳトランジスタを挿入
し、３４のゲートに第６図の１０１と同様に基準バイア
ス電圧ＶＲを印加した例である。紀２の実施例では入方
低レベル時に、２と２５の間のノード３５のレベルがＶ
ｃ ｃ ｉで上昇したが、本実施例では、３５と３が
同レベルになり、電流が３から３５へ逆流することはな
い。
示したものでちる。同図は第２の実施例（第６図Ａ）の
回路構成に３４のｎチャネルＭＯＳトランジスタを挿入
し、３４のゲートに第６図の１０１と同様に基準バイア
ス電圧ＶＲを印加した例である。紀２の実施例では入方
低レベル時に、２と２５の間のノード３５のレベルがＶ
ｃ ｃ ｉで上昇したが、本実施例では、３５と３が
同レベルになり、電流が３から３５へ逆流することはな
い。
また、本実施例では、電流の逆流を防ぐ為、動作速度が
早くなる利点を有するものである。なお、第２の実施例
の３５のレベルはＶｃｃまで上昇しても、本発明の動作
に影響することはない。
早くなる利点を有するものである。なお、第２の実施例
の３５のレベルはＶｃｃまで上昇しても、本発明の動作
に影響することはない。
第１３図は、本発明の第２の実施例を他の回路との関連
において示した図である。ＴＴＬ部２０３からの入力信
号を、入力バッファ回路２０１を持った半導体装置２０
２に入力し、その後所定の動作を行なわせるものである
。ＴＴＬ部２０３は、半導体装置２０２にｉすれても、
もちろん良く、実際は、含まれる場合も、含まれない場
合も用いられる。
において示した図である。ＴＴＬ部２０３からの入力信
号を、入力バッファ回路２０１を持った半導体装置２０
２に入力し、その後所定の動作を行なわせるものである
。ＴＴＬ部２０３は、半導体装置２０２にｉすれても、
もちろん良く、実際は、含まれる場合も、含まれない場
合も用いられる。
以上述べた様に、本発明は、（１）入力バッファ回路の
初段インバータの電源電圧を回路電源Ｖｃｃよシ所定電
圧に低下させる電圧変換用素子もしくは回路１０１を設
けること、（２）初段インバータの出力レベルをＶｃｃ
に引き上げる帰還回路１０２を設けることにあわ、本発
明の実施例で示した、ｎチャネル形ＭＯＳトランジスタ
とｐチャネル形ＭＯＳトランジスタの配置に限定される
ものではない。
初段インバータの電源電圧を回路電源Ｖｃｃよシ所定電
圧に低下させる電圧変換用素子もしくは回路１０１を設
けること、（２）初段インバータの出力レベルをＶｃｃ
に引き上げる帰還回路１０２を設けることにあわ、本発
明の実施例で示した、ｎチャネル形ＭＯＳトランジスタ
とｐチャネル形ＭＯＳトランジスタの配置に限定される
ものではない。
さらに、本発明では、ｎチャネル形ＭＯ８）ランジスタ
とｐチャネル形ＭＯＳトランジスタで説明したが、それ
ぞれを逆に用いても得られる効果は同じである。その場
合は、電位関係を全て反対にする必要がある。また、第
１．第２の実施例では帰還回路１０２及び次段回路ブロ
ック１０３のインバータを１段構成で示したが、各々の
インノ（−タの役割は、初段インバータがＯＦＦ時に、
該インバータの出力端子電圧３を電源電圧Ｖｃｃまで引
き上げることにあシ、特に帰還回路１０２及び次段回路
ブロック１０３のインバータの段数を制限するものでは
ない。なお、本発明は、入力、＜ツファ回路の初段イン
バータに限らず、半導体集積回路のチップ内部に異なる
電源電圧が使用される場合も同様の効果を発揮できるこ
とは言うまでもない。
とｐチャネル形ＭＯＳトランジスタで説明したが、それ
ぞれを逆に用いても得られる効果は同じである。その場
合は、電位関係を全て反対にする必要がある。また、第
１．第２の実施例では帰還回路１０２及び次段回路ブロ
ック１０３のインバータを１段構成で示したが、各々の
インノ（−タの役割は、初段インバータがＯＦＦ時に、
該インバータの出力端子電圧３を電源電圧Ｖｃｃまで引
き上げることにあシ、特に帰還回路１０２及び次段回路
ブロック１０３のインバータの段数を制限するものでは
ない。なお、本発明は、入力、＜ツファ回路の初段イン
バータに限らず、半導体集積回路のチップ内部に異なる
電源電圧が使用される場合も同様の効果を発揮できるこ
とは言うまでもない。
第１図は、従来技術の入カバツファ臣］路図、第２図は
、第１図の入力信号と回路消費電流の時間依存性を示す
図、第３図は本発明の基本構成回路図、第４図は本発明
の実施例の回路図、第５図は第４図の回路の動作を示す
図、第６図（Ａ）は本発明の他の実施例の回路図、泥６
図（Ｂ）は第６図（Ａ’）を実際に配置した場合の素子
配置パターンを示す平面図、第７図乃至第１２図は、本
発明の他の実施例の回路図、第１３図は、本発明の実施
例を外部回路を言めて、表わした回路図である。 １・・・入力端子（ゲート電極）、２・・・ｐチャンネ
ル形ＭＯ８）ランジスタ、３・・・入力バッファ初段の
相補形ＭＯＳインバータの出力、４・・・ｎチャンネル
形ＭＯ８）ランシスタ、５・・・次段インバータ、６・
・・インバータ、７・・・インバータ、８・・・インバ
ータ、９・・・インバータ、１０・・・インバータ、１
０１・・・電圧変換回路、１０２・・・帰還回路、１０
３・・・次段回路ブロック、１０４・・・出力端子、２
１・・・ｐチャンネル形ＭＯＳトランジスタ、２２・・
・ｎチャンネル形ＭＯ８）ランジスタ、２３・・・ｐチ
ャンネル形ＭＯ８）ランジスタ、２４・・・ｎチャンネ
ル形ＭＯＳトランジスタ、２５・・・ｎチャンネル形Ｍ
ＯＳトランジスタ、２６・・・ｐチャンネル形ＭＯ８）
ランジスタ、２７，２８．２９・・・ｎチャンネル形Ｍ
Ｏ８）ランジスタ、３０・・・ダイオード、３１・・・
デプレッション形ＭＯ８）ランジスタ、３２・・・エン
ハンスメント形ＭＯ８）ランジスタ、２０１・・・ＣＭ
ＯＳインターフェース、２０２・・・ＣＭＯ８回路、２
０３・・・ＴＴＬ回路、３３・・・次段回路ブロック入
力、３４・・・ｎチャンネル形ＭＯ８）ランジスタ、罵
１ 目 ＣＣ 冨 Ｚ 図 石 ３ 図 Ｃｃ 第 ４ ｎ Ｌ Ｊ 第 ５ 図 １号 乙 図 （Ａ） Ｌ Ｊ Ｙ ６ 図 Ｔ ７ 図 Ｉ ｇ 図 茅９図 ｒｒ Ｌ Ｊ 第 １０ 図 〃ｒ
、第１図の入力信号と回路消費電流の時間依存性を示す
図、第３図は本発明の基本構成回路図、第４図は本発明
の実施例の回路図、第５図は第４図の回路の動作を示す
図、第６図（Ａ）は本発明の他の実施例の回路図、泥６
図（Ｂ）は第６図（Ａ’）を実際に配置した場合の素子
配置パターンを示す平面図、第７図乃至第１２図は、本
発明の他の実施例の回路図、第１３図は、本発明の実施
例を外部回路を言めて、表わした回路図である。 １・・・入力端子（ゲート電極）、２・・・ｐチャンネ
ル形ＭＯ８）ランジスタ、３・・・入力バッファ初段の
相補形ＭＯＳインバータの出力、４・・・ｎチャンネル
形ＭＯ８）ランシスタ、５・・・次段インバータ、６・
・・インバータ、７・・・インバータ、８・・・インバ
ータ、９・・・インバータ、１０・・・インバータ、１
０１・・・電圧変換回路、１０２・・・帰還回路、１０
３・・・次段回路ブロック、１０４・・・出力端子、２
１・・・ｐチャンネル形ＭＯＳトランジスタ、２２・・
・ｎチャンネル形ＭＯ８）ランジスタ、２３・・・ｐチ
ャンネル形ＭＯ８）ランジスタ、２４・・・ｎチャンネ
ル形ＭＯＳトランジスタ、２５・・・ｎチャンネル形Ｍ
ＯＳトランジスタ、２６・・・ｐチャンネル形ＭＯ８）
ランジスタ、２７，２８．２９・・・ｎチャンネル形Ｍ
Ｏ８）ランジスタ、３０・・・ダイオード、３１・・・
デプレッション形ＭＯ８）ランジスタ、３２・・・エン
ハンスメント形ＭＯ８）ランジスタ、２０１・・・ＣＭ
ＯＳインターフェース、２０２・・・ＣＭＯ８回路、２
０３・・・ＴＴＬ回路、３３・・・次段回路ブロック入
力、３４・・・ｎチャンネル形ＭＯ８）ランジスタ、罵
１ 目 ＣＣ 冨 Ｚ 図 石 ３ 図 Ｃｃ 第 ４ ｎ Ｌ Ｊ 第 ５ 図 １号 乙 図 （Ａ） Ｌ Ｊ Ｙ ６ 図 Ｔ ７ 図 Ｉ ｇ 図 茅９図 ｒｒ Ｌ Ｊ 第 １０ 図 〃ｒ
Claims (1)
- 【特許請求の範囲】 １、第１導電形の第１のＭＯＳ）ランジスタと第２導電
形の第１のＭＯＳ）ランジスタを同一基板上に形成し、
該ＭＯＳトランジスタのゲートを共通にして入力端子、
ドレインを共通にして出力端子、第１４電形の第１のＭ
ＯＳトランジスタのソースを電源端子、第２導′亀形の
第１のＭＯＳトランジスタのソースを接地端子とする第
１の相補形ＭＯＳインバータにおいて、該インバータの
第１４屯形の第１のｆｖｉＯ８）ランジスタのソースと
電源端子間に電圧変換回路を設け、該インバータの出力
端子に電圧調整回路を設けて、該インバータ出力が高レ
ベル電圧の場合に、該出力端子の該高レベル出力電圧を
引き上げることを特徴とする半導体集積回路。 ２、前記電圧変換回路として、■少くとも１つの第２導
電形の第２のＭＯＳトランジスタを用い、該第２導成形
の第２のトランジスタのゲート端子に電源電圧より低い
基準バイアス電圧を印加した回路、■第２４４電形の第
３のＭＯＳ）ランジスタのドレインと、ゲートを接続し
た素子を少くとも１つ有する回路、■少くとも１一つの
ダイオードを有する回路のいずれかを含むことを特徴と
する特許請求の範囲第１項記載の半導体集積回路。 ３、前記電圧調整回路として、信号変換回路と、帰還回
路とを有してなることを特徴とする特許請求の範囲第１
項又は第２項記載の半導体集積回路。 ４、前記信号変換回路として、■第２導電形の第４のＭ
ＯＳ）ランジスタと、第１４電形の第２のＭＯＳ）ラン
ジスタよ構成る第２の相補形ＭＯＳインバータ、■第１
のエンハンスメント形ＭＯＳトランジスタと、第１のデ
プレッション形ＭＯ８）ランジスタより成るＥ／ＤＭＯ
Ｓインバータのいずれかで構成したことを特徴とする特
許請求の範囲第３項記載の半導体集積回路。 ５、前記帰還回路として、第２導電形の第５のＭＯＳ）
ランジスタと、第１導電形の第３のＭＯＳ）ランジスタ
よ構成る第３の相補形ＭＯＳインバータを用い、該第３
のインバータの入力と、前記信号変換回路の出力を接続
し、かつ上記第３のインバータの出力と上記信号変換回
路の入力が接続されてなることを特徴とする特許請求の
範囲第３項又は第４項記載の半導体集積回路。 ６、前記帰還回路として、第１導電形の第４のＭＯＳ）
ランジスタのソースに電源端子、該ＭＯＳトランジスタ
のドレインに第１の相補形ＭＯ６インバータの出力、該
ＭＯＳトランジスタのゲートに前記信号変換回路の出力
を接続したことを特徴とする特許請求の範囲第３項又は
第４項記載の半導体集積回路。 ７、上記第Ｊの相補形ＭＯＳインバータの出力と、上記
帰還回路の出力との間に、第２の電圧変換回路を設け、
上記第１の相補形ＭＯＳインバータの出力電圧が、高レ
ベル電圧の場合にも、第１の相補形ＭＯＳインバータの
出力電圧が、電源電圧まで引き上げられないようにした
ことを特徴とする特許請求の範囲第１項、第２項、第３
項、第４項、第５項又は、第６項記載の半導体集積回路
。 ８、上記第２の電圧変換回路を、第２纒電形の第６のＭ
ＯＳトランジスタで構成したことを特徴とする特許請求
の範囲第７項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177953A JPS6070822A (ja) | 1983-09-28 | 1983-09-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177953A JPS6070822A (ja) | 1983-09-28 | 1983-09-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6070822A true JPS6070822A (ja) | 1985-04-22 |
Family
ID=16039965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58177953A Pending JPS6070822A (ja) | 1983-09-28 | 1983-09-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070822A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS626532A (ja) * | 1985-07-02 | 1987-01-13 | Matsushita Electric Ind Co Ltd | 多入力ｃｍｏｓゲ−ト回路 |
| JPS62142416A (ja) * | 1985-09-19 | 1987-06-25 | エキシリンク，インコ−ポレイテツド | Ｔｔｌ／ｃｍｏｓ適合可能入力バツフア |
| JPS63187728A (ja) * | 1986-10-23 | 1988-08-03 | シリコン・システムズ・インコーポレーテツド | 電気回路 |
| JPH0334719A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Micro Electron Kk | 半導体集積回路 |
| JPH0369210A (ja) * | 1989-08-08 | 1991-03-25 | Nec Ic Microcomput Syst Ltd | レベルシフター回路 |
| FR2662876A1 (fr) * | 1990-05-29 | 1991-12-06 | Fontaine Sa | Recepteur d'ondes radioelectriques a boucle d'induction et a extremement faible consommation, en particulier pour telecommande. |
| WO1998036495A1 (de) * | 1997-02-17 | 1998-08-20 | Siemens Aktiengesellschaft | Integrierte buffer-schaltung |
| JP2007538475A (ja) * | 2004-05-19 | 2007-12-27 | インターナショナル レクティファイアー コーポレイション | 高く、かつ広い作動電圧レンジのためのバイアス回路を備えるゲートドライバー出力ステージ |
| JP2008295047A (ja) * | 2007-05-24 | 2008-12-04 | Nvidia Corp | 低電圧ドメインがパワーダウンされる際の漏れ電流を防止する装置及び方法 |
-
1983
- 1983-09-28 JP JP58177953A patent/JPS6070822A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS626532A (ja) * | 1985-07-02 | 1987-01-13 | Matsushita Electric Ind Co Ltd | 多入力ｃｍｏｓゲ−ト回路 |
| JPS62142416A (ja) * | 1985-09-19 | 1987-06-25 | エキシリンク，インコ−ポレイテツド | Ｔｔｌ／ｃｍｏｓ適合可能入力バツフア |
| JPS63187728A (ja) * | 1986-10-23 | 1988-08-03 | シリコン・システムズ・インコーポレーテツド | 電気回路 |
| JP2913095B2 (ja) * | 1986-10-23 | 1999-06-28 | シリコン・システムズ・インコーポレーテツド | 電気回路 |
| JPH0334719A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Micro Electron Kk | 半導体集積回路 |
| JPH0369210A (ja) * | 1989-08-08 | 1991-03-25 | Nec Ic Microcomput Syst Ltd | レベルシフター回路 |
| FR2662876A1 (fr) * | 1990-05-29 | 1991-12-06 | Fontaine Sa | Recepteur d'ondes radioelectriques a boucle d'induction et a extremement faible consommation, en particulier pour telecommande. |
| WO1998036495A1 (de) * | 1997-02-17 | 1998-08-20 | Siemens Aktiengesellschaft | Integrierte buffer-schaltung |
| JP2007538475A (ja) * | 2004-05-19 | 2007-12-27 | インターナショナル レクティファイアー コーポレイション | 高く、かつ広い作動電圧レンジのためのバイアス回路を備えるゲートドライバー出力ステージ |
| JP2008295047A (ja) * | 2007-05-24 | 2008-12-04 | Nvidia Corp | 低電圧ドメインがパワーダウンされる際の漏れ電流を防止する装置及び方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4663584A (en) | Intermediate potential generation circuit | |
| KR940001251B1 (ko) | 전압 제어회로 | |
| US6225855B1 (en) | Reference voltage generation circuit using source followers | |
| US5525897A (en) | Transistor circuit for use in a voltage to current converter circuit | |
| KR20010049227A (ko) | 레벨조정회로 및 이를 포함하는 데이터 출력회로 | |
| JP2724872B2 (ja) | 半導体集積回路用入力回路 | |
| JPS603249B2 (ja) | 低消費電力の相補型比較器／インバータ回路 | |
| US5635869A (en) | Current reference circuit | |
| JP2559032B2 (ja) | 差動増幅回路 | |
| JP2003058263A (ja) | 半導体集積回路及びそれを用いた基準電圧発生回路 | |
| JPS6070822A (ja) | 半導体集積回路 | |
| JPS6070591A (ja) | センスアンプ | |
| US6636073B2 (en) | Semiconductor integrated circuit | |
| JP2872058B2 (ja) | 出力バッファ回路 | |
| KR0140124B1 (ko) | 반도체 메모리 장치의 전원 전압 검출회로 | |
| JP2001308694A (ja) | ローノイズバッファ回路 | |
| JPH0677804A (ja) | 出力回路 | |
| JPH08307240A (ja) | 低電源電圧半導体装置の入力バッファー | |
| KR100298612B1 (ko) | Cmos저전압전류레퍼런스 | |
| JPH08148580A (ja) | 半導体集積回路装置 | |
| JPH05129922A (ja) | 半導体集積回路装置 | |
| JPH0225108A (ja) | 半導体集積回路 | |
| JP2845665B2 (ja) | 出力バッファ回路 | |
| JP3077664B2 (ja) | 入力回路 | |
| JPH10126244A (ja) | 入力抵抗を有する集積回路 |