JPS6070591A - センスアンプ - Google Patents

センスアンプ

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JPS6070591A
JPS6070591A JP58179610A JP17961083A JPS6070591A JP S6070591 A JPS6070591 A JP S6070591A JP 58179610 A JP58179610 A JP 58179610A JP 17961083 A JP17961083 A JP 17961083A JP S6070591 A JPS6070591 A JP S6070591A
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Hiroyuki Obata
弘之 小畑
Kiyokazu Hashimoto
潔和 橋本
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NEC Corp
Nippon Electric Co Ltd
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    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は半導体集積回路等で用いられるセンスアンプに
関する。
〔従来技術〕
最近における電子計算機等の進歩に伴い、半導体集積回
路としてはますます高集積化、高速化。
高安定性のものが要望されている。かかる状勢のもとで
、それら半導体集積回路で用いられている高速動作する
センスアンプとして差動アンプ等があり、出力点の微小
な電位変化を検出している。
しかし、差動アンプの特性はその構成からして、製造条
件、電源電圧等の変動に敏感で動作マージンが小さく、
更に電位の変化を検出するという機構によっているため
に動作速度には一定の限界があり、高速性、高安定性に
対する上記要望を十分に満足させることができないとい
う問題点がある。
〔発明の目的〕
本発明の目的は、上記問題点を解消することにより、高
速で且つ製造条件が変動しても高品質の製品が得られ、
電源電圧等が変動しても極めて安定に動作するセンスア
ンプを提供することにある。
〔発明の構成〕
本発明のセンスアンプは、入力端子に接続された負荷回
路を入力電流源とし第1と第2の電圧供給端子間に接続
された第1の電流ミラー回路と該第1の電流ミラー回路
の出力端子と前記第2の電圧供給端子間に接続された第
1の負荷トランジスタからなり前記第1の電流ミラー回
路の出力端子より出力信号を出力する少くとも一つのセ
ンス回路と、前記負荷回路に導通状態で流れる負荷電流
と等しい電流を発生するダミー電流源を入力電流源とし
その基準電圧出力端子が前記センス回路の前記第1の負
荷トランジスタの制御電極に接続し前記第1と第2の電
圧供給端子間に接続された第御電極が前記第2の電流ミ
ラー回路の出力端子に接続された第2の負荷トランジス
タとからなる基準電圧発生回路とを含み、前記センス回
路の前記第1の負荷トランジスタの飽和電流値が前記第
1の電流ミラー回路の出力端子に流れる飽和電流値より
も小さくなるように各電流値が設定されてなることから
構成される。
〔実施例の説明〕
以下、本発明の実施例について図面を参照して説明する
。第1図は本発明の一実施例の回路図である。
本実施例は、第1の電流ミラー回路15が、ドレイン及
びゲートが第1の節点Nlにソースが第1の電圧供給端
子5に接続されたp型の電界効果トランジスタ(以下、
FETという。)と、ドレインが節点N1にゲートが入
力が入力端子7に接続された第1のインバータIN、の
出力にソースが負ゲートが節点Nlにソースが第1の電
圧供給端子5に接続されたp型のFETQ3とからなり
、ドレインが出力端子8にゲートが基準電圧出力端子9
にソースが第2の電圧供給端子6に接続されたn型のF
ETQ4からなる一つのセンス回路lと、第2の電流ミ
ラー回路16が、ドレイン及びゲートが節点N2にソー
スが第1の電圧供給端子5に接続されたp型のFETQ
、と、ドレインが節点N3にゲートが入力が節点N3に
接続された第2のインバータIN2の出力にソースが節
点N3に接続されたn型のFETQ、と、節点N3に接
続された負荷回路2が導通状態で流れる負荷電流と等し
い電流を発生するダミー電流源4と、ドレインが基準電
圧出力端子9にゲートが節点N、にソースが第1の電源
供給端子5に接続されたp型のFHTQ、とからな9、
ドレイン及びゲートが基準電圧端子9にソースが第2の
電圧供給端子6に接続されたn型の第8のFETQ8か
らなる基準電圧発生回路3とを含み前記FETQ、の飽
和電流値が前記FE’l’Q3の飽和電流値よりも小さ
くするために、FETQs 、Q4・lQ7及びF E
 T Q。
のコンダクタンスgmをそれぞれgms + g(n4
+gm7及びg+nsとしたとき、g、s>gm7又は
gma <gms又はgma< gmy + gma 
< gms + gr++7 < gmsなる関係を満
足するように設定し、且つ他のF E Tでセンス回路
1と基準電圧発生回路3においてそれぞれ対をなすF 
E Tのg□及び前記第1.第2のインバータINl、
IN、の論理しきい値電圧をそれぞれ等しく設定される
ことから構成される。
なお、本実施例では負荷回路2としては、Yセレクタと
読出し専用メモリ(fLOM)セルが直列に接続された
)LOMを用いている。又、ダミー電流源4はこの負荷
回路2と同一形状で、導通状態にある負荷回路2と同一
の電位関係にある。
第2図はFETQ3.Q4のドレイン電流−電圧特性図
で、以下第2図を参照して本実施例の動作る負荷回路2
に対応したダミー電流源4が接続されておυ、インバー
タIN、とFETQ、が第1図のように接続されている
ため節点N3の電位はインバータIN2の論理しきい値
電圧にほぼ等しい値となり、ダミー電流源4には電流i
が流れる。
なお、インバータINlとインバータIN、の論理しき
い値電圧及びFETQzとFETQ、のglT。
はそれぞれ等しく、且つ導通状態にある場合の負荷回路
2とダミー電流源4も等しくなるように設定しであるた
め、もし負荷回路2が導通状態であれば負荷回路2にも
ダミー電流源4と同じ電流iが流れる。
ここで、ダミー電流源4に電流iが流れているためFE
TQ、にも電流iが流れ、FETQSと電流ミラーの関
係にあるFETQ7にはl”ETQ。
ノg、(g、)とFETQ、のgm(gmy)の比に比
例した電流” (” ” gmy / gms ×i)
が流れ、FETQ、と直列接続された負荷用のFETQ
8にも同様の電流i′が流れる。更に、第1図に示した
ように基準電圧出力端子9に第1の電流ミラー回路15
の負荷用のPI!:TQ4のゲート電極が接続されてお
り、1!’ETQ、とFl:’I’Q4も電流ミラーの
関係にあり、FETQ、には第2図に示すように飽和領
域でIQ4 (I Q4 = gm4/ gms X 
i’ )なる電流が流れる。
一層センス回路1において負荷回路2に電流が流れる場
合(本実施例のROMではROMセルが存在する場合に
相当)、FETQ、とFETQ5のgm及びFETQ3
とFETQ、のgmtそれFETQ3に流れる電流jQ
4は、l”ETQ3が飽和領域で動作していればfgl
=1’となり、I!”ETQ3のドレイン電流・電圧特
性は第2図に示すようになる。この場合FEi’Q、と
1”ETQ4は直列に接続されているので、出力端子8
にはFETQ3とFB’l’Q4のドレイン電流・電圧
特性曲線の交点であるゝゝVH//なる高レベルの電圧
が出力半導体基板上に形成されるために、各FETの整
合が非常に良くとれており、尚レベルゝゝ■□〃を規定
するFETQ3と1”ETQ4に流れる電流Ig3 ”
 1’と’Q4 = gm4 / gms ×1’の比
(=gms/gm4)は製造条件、電源電圧等が変動し
ても、はとんど変わることはなく高レベルゝゝvH“を
非常に安定に出力することができる。又本実施例は、従
来のセンスアンプが電位の変化を検出しいるのに比べて
、追従の速い電流の有無を検出しているため一層の高速
動作を行う。
次に負荷回路2に電流が流れない場合(本実施例のRO
MではROMセルが存在しない場合に相当)FETQ、
に電流が流れず従ってFETQ3にも電流が流れない(
FETQ、はオン状態)ので出力端子8には接地電位(
低レベル)が出力される。
なお、上記説明ではFETQ4のg m 4をF ](
T電圧はすべて等しく設定した場合を説明したが、FE
TQ3のgIn3をFHTQ、のgo、7よりも大きく
設定するか、若しくはFETQ3のgmzとFETQ4
のgtntの各々をFETQ、のgr、11とFETQ
8のgmsの各々より小さく、且つgmy < gmg
なるように設定してもよい。すなわち、第2図に示すよ
うに、FETQ3の飽和電流I QBとFETQ4の飽
和電流jq4が5iqs>L。4の関係にあれば、負荷
回路2に負荷電流が流れたとき“■1□′なる高レベル
の電圧が、負荷電流が流れないときに接地電位の低レベ
ルの電圧が出力され極めて安定で且つ高速の動作が得ら
れる。
第3図は本発明の第2の実施例の要部を示す回路図であ
る。
本実施例は、第1図に示した第1の実施例の第1の電流
ミラー回路15において、ドレインが節点N1にゲート
がクロック信号端子10にソースが第1の電源供給端子
5に接続されたp型の1・ETQeを付加することから
構成される。
本実施例は、負荷回路2の寄生容量のプリチャージの高
速化を計ったものである。すなわち、センス回路lの入
力端子7に接続きれる負荷回路2に付随した寄生容量f
:Fli定の電位(インバータ■N1の論理しきい値電
圧にほぼ等しい電位)までチャージアップするための電
荷はi’ E T Q 、を通して供給されるが、第3
図に示すように、ゲート電極にクロック信号φが印加さ
れたプリチャージ用FE’、I’Q、を第1の電源端子
5と節点N1の間しても良い。
第4図は本発明の第3の実施例の回路図である。
本実施例は第1図に示した第1の実施例の回路において
、第1.第2の電流ミラー回路がそれぞれ第1及び第2
のインバータIN1.IN!の代りにそれぞれl″ET
Q2及びFETQ、のゲートと要のない期間高レベルの
第1の信号5TOPが入力される第1及び第2の2人力
NORゲートNOR,及びN0IL2と、ドレイ/が節
点N1にゲートが第1の信号S ’1’ OPと逆相関
係にある第2の信号@ T OP)入力端子12にソー
スが第1の電源供給端子5に接続されたp型のFB:、
TQxoと、ドレインが節点N2にゲートが第2の信号
入力端子14にソースが第1の電源供給端子5に接続さ
れたp型のFETQllとを含むことから構成される。
流を防止するように計ったものである。
すなわち、インバータIN、、IN、の代りにNORゲ
ートNOR,、N0R2を第4図のように接′″1“レ
ベルとなるような信号(STOP)を印いようにし、更
に、FETQIO及びFETQIIのゲートに信号5T
OPとは逆相関係にある信号5TOPを印加することに
より、FETQIO及び期間節点N1及び節点N3の電
位を第1の供給電圧V。0に固定することにより F 
E T Q s及びFETQ7を通してリーク電流や貫
通電流が流れるのを完全に防止したものである。
もしもNORゲートNOR8,NOR,を挿入しのしき
い値電圧)とな5FETQ3及びF B T Qlもオ
フ状態になってはいるが、微小なリーク電流が流れた9
節点N、、N、にノイズ等がのった場合FE’1lQ3
やFETQ、がオン状態となり貫通電流が流れる可能性
があるが本実施例によると上記のようにして完全に防止
することができる。
なお、以上の実施例においてはセンス回路は一つだけの
場合としたが、一つの基準電圧発生回路に複数のセンス
回路が接続される場合も同様に本発明が適用されること
は言うまでもない。
〔発明の効果〕
以上、詳細に説明したとおり、本発明のセンスアンプは
、上記の構成により、負荷に流れる電流の有無を検出す
ることにより、高速で且つ製造条件の変動に左右されず
に高品質の製品が得られ、電源電圧等の変動に対して極
めて安定に動作すると言う効果を有している。
【図面の簡単な説明】
第1図は本発明の第1の実施例の回路図、第2図はその
動作を説明するlこめの電界効果トランジスタのドレイ
ン電流−電圧特性図、第3図は本発明の第2の実施例の
要部を示す回路図、第4図は本発明の第3の実施例の回
路図である。 1 = 1’ + 1”・・・・・・センス回路、2・
・・・・・負荷回路、3.3′・・パ°゛基準電圧発生
回路、4・・・・・°ダミー電流源、5・・・・・・第
1の電圧供給端子、6・・・・・・第2の電圧供給端子
、7・・・・・・入力端子、8・・・・・・出力端子、
9・・・・・・基準電圧出力端子、10〜14・・・・
・・信号入力端子、15・・・・・・第1の電流ミラー
回路、16・・・・・・第2の電流ミラー回路、Qtt
 Ql + Q5+ Q? +Qe + Qto + 
Qtt・・・・・・pチャネル型電界効果トランジスタ
s Qz + Q4 + Qs + Qs・・・・・・
nチャネル型電界効果トランジスタ、IN、、IN2・
・・・・・インバータ、NOR,、NOR,・・・・・
・NORゲート、VCC・・・・・・第1の供給電圧、
1 + 1’+ IQ3 + ’Q(・・・・・・電流
。 第1図 第3図

Claims (4)

    【特許請求の範囲】
  1. (1) 入力端子に接続された負荷回路を入力電流源と
    し第1と第2の電圧供給端子間に接続された第1の電流
    ミラー回路と該第1の電流ミラー回路の出力端子と前記
    第2の電圧供給端子間に接続された第1の負荷トランジ
    スタからなり前記第1の電流ミラー回路の出力端子よシ
    出力信号を出力する少くとも一つのセンス回路と、前記
    負荷回路に導通状態で流れる負荷電流と等しい電流を発
    生するダミー電流源を入力電流源としその基準電圧出力
    端子が前記センス回路の前記第1の負荷トランジスタの
    制御電極に接続し前記第1と第2の電圧供給端子間に接
    続された第つ制御電極が前記第2の電流ミラー回路の出
    力端子に接続された第2の負荷トランジスタとからなる
    基準電圧発生回路とを含み、前記センス回路の前記第1
    の負荷トランジスタの飽和電流値が前記第1の電流ミラ
    ー回路の出力端子に流れる飽和電流値よりも小さくなる
    ように各電流値が設定されてなることを特徴とするセン
    スアンプ。
  2. (2)第1の電流ミラー回路が、ドレイン及びゲートが
    第1の節点にソースが第1の電圧供給端子に接続された
    一導電型の第1の電界効果トランジスタと、ドレインが
    前記第1の節点にゲートが入力が入力端子に接続された
    第1のインバータの出力にソースが負荷回路を入力電流
    源とする入力端子に接続された逆導電型の第2の電界効
    果トランジスタと、ドレインが出力端子にゲートが前記
    第1の節点にソースが第1の電圧供給端子に接続された
    一導電型の第3の電界効果トランジスタとからなり、ド
    レインが前記出力端子にゲートが基準電圧端子にソース
    が第2の電圧供給端子に接続された逆導電型の第4の電
    界効果トランジスタからなる少くとも一つのセンス回路
    と、第2の電流ミラー回路が、ドレイン及びゲートが第
    2の節点にソースが前記第1の電圧供給端子に接続され
    た一導電型の第5の電界効果トランジスタと、ドレイン
    が前記第2の節点にゲートが入力が前記第3の節点に接
    続された第2のインバータの出力にソースが前記第3の
    節点に接続された第6の電界効果トランジスタと、前記
    第3の節点に接続された前記負荷回路が導通状態で流れ
    る負荷電流と等しい電流を発生するダミー電流源と、ド
    レインが前記基準電圧出力端子を介し前記センス回路の
    前記第4の電界効果トランジスタのゲートにゲートが前
    記第2の節点にソースが前記第1の電源供給端子に接続
    された一導電型の第7の電界効果トランジスタとからな
    り、ドレイン及びゲートが前記基準電圧出力端子にソー
    スが前記第2の電圧供給端子に接続された逆導電型の第
    8の電界効果トランジスタか′らなる基準電圧発生回路
    とを含み、前記第3.第4.第7及び第8の電界効果ト
    ランジスタのコンダクタンスg、、l をそれぞれgm
    z + gm4+ gmy及びgmgとしたとき、gm
    a > gmy又はgm4< 8m8又はgms < 
    gmy +gma < gma + gmy < ga
    +sなる関係を満足するように設定し、且つ他の電界効
    果トランジスタで前記センス回路と前記基準電圧発生回
    路においてそれぞれ対をなす電界効果トランジスタのコ
    ンダクタンスg□及び前記第1.第2のインノ(−タの
    論理しきい値電圧をそれぞれ等しく設定されることから
    構成される特許請求の範囲第(1)項記載のセンスアン
    プ。
  3. (3)第1の電流ミラー回路が、ドレインが前記第1の
    節点にゲートがクロック信号端子にソースが前記第1の
    電源供給端子に接続された一導電型の第9の電界効果ト
    ランジスタを含むことからなる特許請求の範囲第(2)
    項記載のセンスアンプ。
  4. (4)第1の電流ミラー回路及び第2の電流ミラー回路
    がそれぞれ前記第1及び第2のインバータの代9にそれ
    ぞれ第2の電界効果トランジスタのゲートとソース間に
    接続され一方の入力に前記センス回路及び前記基準電圧
    回路が動作する必要のない期間高レベルの第1の信号が
    入力される第1及び第2の2人力NORゲートと、ドレ
    インが前記第1の節点にゲートが前記第1の信号と逆相
    関係にある第2の信号入力端子にソースが前記第1の電
    圧供給端子に接続された一導電型の第10の電界効果ト
    ランジスタと、ドレインが前記第2の節点にゲートが前
    記第2の信号入力端子にソースが前記第1の電源供給端
    子に接続された一導電型の第11の電界効果トランジス
    タとを含むことからなる特許請求の範囲第(2)項記載
    のセンスアンプ。
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