JPS6070591A - センスアンプ - Google Patents
センスアンプInfo
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- JPS6070591A JPS6070591A JP58179610A JP17961083A JPS6070591A JP S6070591 A JPS6070591 A JP S6070591A JP 58179610 A JP58179610 A JP 58179610A JP 17961083 A JP17961083 A JP 17961083A JP S6070591 A JPS6070591 A JP S6070591A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体集積回路等で用いられるセンスアンプに
関する。
関する。
最近における電子計算機等の進歩に伴い、半導体集積回
路としてはますます高集積化、高速化。
路としてはますます高集積化、高速化。
高安定性のものが要望されている。かかる状勢のもとで
、それら半導体集積回路で用いられている高速動作する
センスアンプとして差動アンプ等があり、出力点の微小
な電位変化を検出している。
、それら半導体集積回路で用いられている高速動作する
センスアンプとして差動アンプ等があり、出力点の微小
な電位変化を検出している。
しかし、差動アンプの特性はその構成からして、製造条
件、電源電圧等の変動に敏感で動作マージンが小さく、
更に電位の変化を検出するという機構によっているため
に動作速度には一定の限界があり、高速性、高安定性に
対する上記要望を十分に満足させることができないとい
う問題点がある。
件、電源電圧等の変動に敏感で動作マージンが小さく、
更に電位の変化を検出するという機構によっているため
に動作速度には一定の限界があり、高速性、高安定性に
対する上記要望を十分に満足させることができないとい
う問題点がある。
本発明の目的は、上記問題点を解消することにより、高
速で且つ製造条件が変動しても高品質の製品が得られ、
電源電圧等が変動しても極めて安定に動作するセンスア
ンプを提供することにある。
速で且つ製造条件が変動しても高品質の製品が得られ、
電源電圧等が変動しても極めて安定に動作するセンスア
ンプを提供することにある。
本発明のセンスアンプは、入力端子に接続された負荷回
路を入力電流源とし第１と第２の電圧供給端子間に接続
された第１の電流ミラー回路と該第１の電流ミラー回路
の出力端子と前記第２の電圧供給端子間に接続された第
１の負荷トランジスタからなり前記第１の電流ミラー回
路の出力端子より出力信号を出力する少くとも一つのセ
ンス回路と、前記負荷回路に導通状態で流れる負荷電流
と等しい電流を発生するダミー電流源を入力電流源とし
その基準電圧出力端子が前記センス回路の前記第１の負
荷トランジスタの制御電極に接続し前記第１と第２の電
圧供給端子間に接続された第御電極が前記第２の電流ミ
ラー回路の出力端子に接続された第２の負荷トランジス
タとからなる基準電圧発生回路とを含み、前記センス回
路の前記第１の負荷トランジスタの飽和電流値が前記第
１の電流ミラー回路の出力端子に流れる飽和電流値より
も小さくなるように各電流値が設定されてなることから
構成される。
路を入力電流源とし第１と第２の電圧供給端子間に接続
された第１の電流ミラー回路と該第１の電流ミラー回路
の出力端子と前記第２の電圧供給端子間に接続された第
１の負荷トランジスタからなり前記第１の電流ミラー回
路の出力端子より出力信号を出力する少くとも一つのセ
ンス回路と、前記負荷回路に導通状態で流れる負荷電流
と等しい電流を発生するダミー電流源を入力電流源とし
その基準電圧出力端子が前記センス回路の前記第１の負
荷トランジスタの制御電極に接続し前記第１と第２の電
圧供給端子間に接続された第御電極が前記第２の電流ミ
ラー回路の出力端子に接続された第２の負荷トランジス
タとからなる基準電圧発生回路とを含み、前記センス回
路の前記第１の負荷トランジスタの飽和電流値が前記第
１の電流ミラー回路の出力端子に流れる飽和電流値より
も小さくなるように各電流値が設定されてなることから
構成される。
以下、本発明の実施例について図面を参照して説明する
。第１図は本発明の一実施例の回路図である。
。第１図は本発明の一実施例の回路図である。
本実施例は、第１の電流ミラー回路１５が、ドレイン及
びゲートが第１の節点Ｎｌにソースが第１の電圧供給端
子５に接続されたｐ型の電界効果トランジスタ（以下、
ＦＥＴという。）と、ドレインが節点Ｎ１にゲートが入
力が入力端子７に接続された第１のインバータＩＮ、の
出力にソースが負ゲートが節点Ｎｌにソースが第１の電
圧供給端子５に接続されたｐ型のＦＥＴＱ３とからなり
、ドレインが出力端子８にゲートが基準電圧出力端子９
にソースが第２の電圧供給端子６に接続されたｎ型のＦ
ＥＴＱ４からなる一つのセンス回路ｌと、第２の電流ミ
ラー回路１６が、ドレイン及びゲートが節点Ｎ２にソー
スが第１の電圧供給端子５に接続されたｐ型のＦＥＴＱ
、と、ドレインが節点Ｎ３にゲートが入力が節点Ｎ３に
接続された第２のインバータＩＮ２の出力にソースが節
点Ｎ３に接続されたｎ型のＦＥＴＱ、と、節点Ｎ３に接
続された負荷回路２が導通状態で流れる負荷電流と等し
い電流を発生するダミー電流源４と、ドレインが基準電
圧出力端子９にゲートが節点Ｎ、にソースが第１の電源
供給端子５に接続されたｐ型のＦＨＴＱ、とからな９、
ドレイン及びゲートが基準電圧端子９にソースが第２の
電圧供給端子６に接続されたｎ型の第８のＦＥＴＱ８か
らなる基準電圧発生回路３とを含み前記ＦＥＴＱ、の飽
和電流値が前記ＦＥ’ｌ’Ｑ３の飽和電流値よりも小さ
くするために、ＦＥＴＱｓ 、Ｑ４・ｌＱ７及びＦ Ｅ
Ｔ Ｑ。
びゲートが第１の節点Ｎｌにソースが第１の電圧供給端
子５に接続されたｐ型の電界効果トランジスタ（以下、
ＦＥＴという。）と、ドレインが節点Ｎ１にゲートが入
力が入力端子７に接続された第１のインバータＩＮ、の
出力にソースが負ゲートが節点Ｎｌにソースが第１の電
圧供給端子５に接続されたｐ型のＦＥＴＱ３とからなり
、ドレインが出力端子８にゲートが基準電圧出力端子９
にソースが第２の電圧供給端子６に接続されたｎ型のＦ
ＥＴＱ４からなる一つのセンス回路ｌと、第２の電流ミ
ラー回路１６が、ドレイン及びゲートが節点Ｎ２にソー
スが第１の電圧供給端子５に接続されたｐ型のＦＥＴＱ
、と、ドレインが節点Ｎ３にゲートが入力が節点Ｎ３に
接続された第２のインバータＩＮ２の出力にソースが節
点Ｎ３に接続されたｎ型のＦＥＴＱ、と、節点Ｎ３に接
続された負荷回路２が導通状態で流れる負荷電流と等し
い電流を発生するダミー電流源４と、ドレインが基準電
圧出力端子９にゲートが節点Ｎ、にソースが第１の電源
供給端子５に接続されたｐ型のＦＨＴＱ、とからな９、
ドレイン及びゲートが基準電圧端子９にソースが第２の
電圧供給端子６に接続されたｎ型の第８のＦＥＴＱ８か
らなる基準電圧発生回路３とを含み前記ＦＥＴＱ、の飽
和電流値が前記ＦＥ’ｌ’Ｑ３の飽和電流値よりも小さ
くするために、ＦＥＴＱｓ 、Ｑ４・ｌＱ７及びＦ Ｅ
Ｔ Ｑ。
のコンダクタンスｇｍをそれぞれｇｍｓ ＋ ｇ（ｎ４
＋ｇｍ７及びｇ＋ｎｓとしたとき、ｇ、ｓ＞ｇｍ７又は
ｇｍａ ＜ｇｍｓ又はｇｍａ＜ ｇｍｙ ＋ ｇｍａ
＜ ｇｍｓ ＋ ｇｒ＋＋７ ＜ ｇｍｓなる関係を満
足するように設定し、且つ他のＦ Ｅ Ｔでセンス回路
１と基準電圧発生回路３においてそれぞれ対をなすＦ
Ｅ Ｔのｇ□及び前記第１．第２のインバータＩＮｌ、
ＩＮ、の論理しきい値電圧をそれぞれ等しく設定される
ことから構成される。
＋ｇｍ７及びｇ＋ｎｓとしたとき、ｇ、ｓ＞ｇｍ７又は
ｇｍａ ＜ｇｍｓ又はｇｍａ＜ ｇｍｙ ＋ ｇｍａ
＜ ｇｍｓ ＋ ｇｒ＋＋７ ＜ ｇｍｓなる関係を満
足するように設定し、且つ他のＦ Ｅ Ｔでセンス回路
１と基準電圧発生回路３においてそれぞれ対をなすＦ
Ｅ Ｔのｇ□及び前記第１．第２のインバータＩＮｌ、
ＩＮ、の論理しきい値電圧をそれぞれ等しく設定される
ことから構成される。
なお、本実施例では負荷回路２としては、Ｙセレクタと
読出し専用メモリ（ｆＬＯＭ）セルが直列に接続された
）ＬＯＭを用いている。又、ダミー電流源４はこの負荷
回路２と同一形状で、導通状態にある負荷回路２と同一
の電位関係にある。
読出し専用メモリ（ｆＬＯＭ）セルが直列に接続された
）ＬＯＭを用いている。又、ダミー電流源４はこの負荷
回路２と同一形状で、導通状態にある負荷回路２と同一
の電位関係にある。
第２図はＦＥＴＱ３．Ｑ４のドレイン電流−電圧特性図
で、以下第２図を参照して本実施例の動作る負荷回路２
に対応したダミー電流源４が接続されておυ、インバー
タＩＮ、とＦＥＴＱ、が第１図のように接続されている
ため節点Ｎ３の電位はインバータＩＮ２の論理しきい値
電圧にほぼ等しい値となり、ダミー電流源４には電流ｉ
が流れる。
で、以下第２図を参照して本実施例の動作る負荷回路２
に対応したダミー電流源４が接続されておυ、インバー
タＩＮ、とＦＥＴＱ、が第１図のように接続されている
ため節点Ｎ３の電位はインバータＩＮ２の論理しきい値
電圧にほぼ等しい値となり、ダミー電流源４には電流ｉ
が流れる。
なお、インバータＩＮｌとインバータＩＮ、の論理しき
い値電圧及びＦＥＴＱｚとＦＥＴＱ、のｇｌＴ。
い値電圧及びＦＥＴＱｚとＦＥＴＱ、のｇｌＴ。
はそれぞれ等しく、且つ導通状態にある場合の負荷回路
２とダミー電流源４も等しくなるように設定しであるた
め、もし負荷回路２が導通状態であれば負荷回路２にも
ダミー電流源４と同じ電流ｉが流れる。
２とダミー電流源４も等しくなるように設定しであるた
め、もし負荷回路２が導通状態であれば負荷回路２にも
ダミー電流源４と同じ電流ｉが流れる。
ここで、ダミー電流源４に電流ｉが流れているためＦＥ
ＴＱ、にも電流ｉが流れ、ＦＥＴＱＳと電流ミラーの関
係にあるＦＥＴＱ７にはｌ”ＥＴＱ。
ＴＱ、にも電流ｉが流れ、ＦＥＴＱＳと電流ミラーの関
係にあるＦＥＴＱ７にはｌ”ＥＴＱ。
ノｇ、（ｇ、）とＦＥＴＱ、のｇｍ（ｇｍｙ）の比に比
例した電流” （” ” ｇｍｙ ／ ｇｍｓ ×ｉ）
が流れ、ＦＥＴＱ、と直列接続された負荷用のＦＥＴＱ
８にも同様の電流ｉ′が流れる。更に、第１図に示した
ように基準電圧出力端子９に第１の電流ミラー回路１５
の負荷用のＰＩ！：ＴＱ４のゲート電極が接続されてお
り、１！’ＥＴＱ、とＦｌ：’Ｉ’Ｑ４も電流ミラーの
関係にあり、ＦＥＴＱ、には第２図に示すように飽和領
域でＩＱ４ （Ｉ Ｑ４ ＝ ｇｍ４／ ｇｍｓ Ｘ
ｉ’ ）なる電流が流れる。
例した電流” （” ” ｇｍｙ ／ ｇｍｓ ×ｉ）
が流れ、ＦＥＴＱ、と直列接続された負荷用のＦＥＴＱ
８にも同様の電流ｉ′が流れる。更に、第１図に示した
ように基準電圧出力端子９に第１の電流ミラー回路１５
の負荷用のＰＩ！：ＴＱ４のゲート電極が接続されてお
り、１！’ＥＴＱ、とＦｌ：’Ｉ’Ｑ４も電流ミラーの
関係にあり、ＦＥＴＱ、には第２図に示すように飽和領
域でＩＱ４ （Ｉ Ｑ４ ＝ ｇｍ４／ ｇｍｓ Ｘ
ｉ’ ）なる電流が流れる。
一層センス回路１において負荷回路２に電流が流れる場
合（本実施例のＲＯＭではＲＯＭセルが存在する場合に
相当）、ＦＥＴＱ、とＦＥＴＱ５のｇｍ及びＦＥＴＱ３
とＦＥＴＱ、のｇｍｔそれＦＥＴＱ３に流れる電流ｊＱ
４は、ｌ”ＥＴＱ３が飽和領域で動作していればｆｇｌ
＝１’となり、Ｉ！”ＥＴＱ３のドレイン電流・電圧特
性は第２図に示すようになる。この場合ＦＥｉ’Ｑ、と
１”ＥＴＱ４は直列に接続されているので、出力端子８
にはＦＥＴＱ３とＦＢ’ｌ’Ｑ４のドレイン電流・電圧
特性曲線の交点であるゝゝＶＨ／／なる高レベルの電圧
が出力半導体基板上に形成されるために、各ＦＥＴの整
合が非常に良くとれており、尚レベルゝゝ■□〃を規定
するＦＥＴＱ３と１”ＥＴＱ４に流れる電流Ｉｇ３ ”
１’と’Ｑ４ ＝ ｇｍ４ ／ ｇｍｓ ×１’の比
（＝ｇｍｓ／ｇｍ４）は製造条件、電源電圧等が変動し
ても、はとんど変わることはなく高レベルゝゝｖＨ“を
非常に安定に出力することができる。又本実施例は、従
来のセンスアンプが電位の変化を検出しいるのに比べて
、追従の速い電流の有無を検出しているため一層の高速
動作を行う。
合（本実施例のＲＯＭではＲＯＭセルが存在する場合に
相当）、ＦＥＴＱ、とＦＥＴＱ５のｇｍ及びＦＥＴＱ３
とＦＥＴＱ、のｇｍｔそれＦＥＴＱ３に流れる電流ｊＱ
４は、ｌ”ＥＴＱ３が飽和領域で動作していればｆｇｌ
＝１’となり、Ｉ！”ＥＴＱ３のドレイン電流・電圧特
性は第２図に示すようになる。この場合ＦＥｉ’Ｑ、と
１”ＥＴＱ４は直列に接続されているので、出力端子８
にはＦＥＴＱ３とＦＢ’ｌ’Ｑ４のドレイン電流・電圧
特性曲線の交点であるゝゝＶＨ／／なる高レベルの電圧
が出力半導体基板上に形成されるために、各ＦＥＴの整
合が非常に良くとれており、尚レベルゝゝ■□〃を規定
するＦＥＴＱ３と１”ＥＴＱ４に流れる電流Ｉｇ３ ”
１’と’Ｑ４ ＝ ｇｍ４ ／ ｇｍｓ ×１’の比
（＝ｇｍｓ／ｇｍ４）は製造条件、電源電圧等が変動し
ても、はとんど変わることはなく高レベルゝゝｖＨ“を
非常に安定に出力することができる。又本実施例は、従
来のセンスアンプが電位の変化を検出しいるのに比べて
、追従の速い電流の有無を検出しているため一層の高速
動作を行う。
次に負荷回路２に電流が流れない場合（本実施例のＲＯ
ＭではＲＯＭセルが存在しない場合に相当）ＦＥＴＱ、
に電流が流れず従ってＦＥＴＱ３にも電流が流れない（
ＦＥＴＱ、はオン状態）ので出力端子８には接地電位（
低レベル）が出力される。
ＭではＲＯＭセルが存在しない場合に相当）ＦＥＴＱ、
に電流が流れず従ってＦＥＴＱ３にも電流が流れない（
ＦＥＴＱ、はオン状態）ので出力端子８には接地電位（
低レベル）が出力される。
なお、上記説明ではＦＥＴＱ４のｇ ｍ ４をＦ ］（
Ｔ電圧はすべて等しく設定した場合を説明したが、ＦＥ
ＴＱ３のｇＩｎ３をＦＨＴＱ、のｇｏ、７よりも大きく
設定するか、若しくはＦＥＴＱ３のｇｍｚとＦＥＴＱ４
のｇｔｎｔの各々をＦＥＴＱ、のｇｒ、１１とＦＥＴＱ
８のｇｍｓの各々より小さく、且つｇｍｙ ＜ ｇｍｇ
なるように設定してもよい。すなわち、第２図に示すよ
うに、ＦＥＴＱ３の飽和電流Ｉ ＱＢとＦＥＴＱ４の飽
和電流ｊｑ４が５ｉｑｓ＞Ｌ。４の関係にあれば、負荷
回路２に負荷電流が流れたとき“■１□′なる高レベル
の電圧が、負荷電流が流れないときに接地電位の低レベ
ルの電圧が出力され極めて安定で且つ高速の動作が得ら
れる。
Ｔ電圧はすべて等しく設定した場合を説明したが、ＦＥ
ＴＱ３のｇＩｎ３をＦＨＴＱ、のｇｏ、７よりも大きく
設定するか、若しくはＦＥＴＱ３のｇｍｚとＦＥＴＱ４
のｇｔｎｔの各々をＦＥＴＱ、のｇｒ、１１とＦＥＴＱ
８のｇｍｓの各々より小さく、且つｇｍｙ ＜ ｇｍｇ
なるように設定してもよい。すなわち、第２図に示すよ
うに、ＦＥＴＱ３の飽和電流Ｉ ＱＢとＦＥＴＱ４の飽
和電流ｊｑ４が５ｉｑｓ＞Ｌ。４の関係にあれば、負荷
回路２に負荷電流が流れたとき“■１□′なる高レベル
の電圧が、負荷電流が流れないときに接地電位の低レベ
ルの電圧が出力され極めて安定で且つ高速の動作が得ら
れる。
第３図は本発明の第２の実施例の要部を示す回路図であ
る。
る。
本実施例は、第１図に示した第１の実施例の第１の電流
ミラー回路１５において、ドレインが節点Ｎ１にゲート
がクロック信号端子１０にソースが第１の電源供給端子
５に接続されたｐ型の１・ＥＴＱｅを付加することから
構成される。
ミラー回路１５において、ドレインが節点Ｎ１にゲート
がクロック信号端子１０にソースが第１の電源供給端子
５に接続されたｐ型の１・ＥＴＱｅを付加することから
構成される。
本実施例は、負荷回路２の寄生容量のプリチャージの高
速化を計ったものである。すなわち、センス回路ｌの入
力端子７に接続きれる負荷回路２に付随した寄生容量ｆ
：Ｆｌｉ定の電位（インバータ■Ｎ１の論理しきい値電
圧にほぼ等しい電位）までチャージアップするための電
荷はｉ’ Ｅ Ｔ Ｑ 、を通して供給されるが、第３
図に示すように、ゲート電極にクロック信号φが印加さ
れたプリチャージ用ＦＥ’、Ｉ’Ｑ、を第１の電源端子
５と節点Ｎ１の間しても良い。
速化を計ったものである。すなわち、センス回路ｌの入
力端子７に接続きれる負荷回路２に付随した寄生容量ｆ
：Ｆｌｉ定の電位（インバータ■Ｎ１の論理しきい値電
圧にほぼ等しい電位）までチャージアップするための電
荷はｉ’ Ｅ Ｔ Ｑ 、を通して供給されるが、第３
図に示すように、ゲート電極にクロック信号φが印加さ
れたプリチャージ用ＦＥ’、Ｉ’Ｑ、を第１の電源端子
５と節点Ｎ１の間しても良い。
第４図は本発明の第３の実施例の回路図である。
本実施例は第１図に示した第１の実施例の回路において
、第１．第２の電流ミラー回路がそれぞれ第１及び第２
のインバータＩＮ１．ＩＮ！の代りにそれぞれｌ″ＥＴ
Ｑ２及びＦＥＴＱ、のゲートと要のない期間高レベルの
第１の信号５ＴＯＰが入力される第１及び第２の２人力
ＮＯＲゲートＮＯＲ，及びＮ０ＩＬ２と、ドレイ／が節
点Ｎ１にゲートが第１の信号Ｓ ’１’ ＯＰと逆相関
係にある第２の信号＠ Ｔ ＯＰ）入力端子１２にソー
スが第１の電源供給端子５に接続されたｐ型のＦＢ：、
ＴＱｘｏと、ドレインが節点Ｎ２にゲートが第２の信号
入力端子１４にソースが第１の電源供給端子５に接続さ
れたｐ型のＦＥＴＱｌｌとを含むことから構成される。
、第１．第２の電流ミラー回路がそれぞれ第１及び第２
のインバータＩＮ１．ＩＮ！の代りにそれぞれｌ″ＥＴ
Ｑ２及びＦＥＴＱ、のゲートと要のない期間高レベルの
第１の信号５ＴＯＰが入力される第１及び第２の２人力
ＮＯＲゲートＮＯＲ，及びＮ０ＩＬ２と、ドレイ／が節
点Ｎ１にゲートが第１の信号Ｓ ’１’ ＯＰと逆相関
係にある第２の信号＠ Ｔ ＯＰ）入力端子１２にソー
スが第１の電源供給端子５に接続されたｐ型のＦＢ：、
ＴＱｘｏと、ドレインが節点Ｎ２にゲートが第２の信号
入力端子１４にソースが第１の電源供給端子５に接続さ
れたｐ型のＦＥＴＱｌｌとを含むことから構成される。
流を防止するように計ったものである。
すなわち、インバータＩＮ、、ＩＮ、の代りにＮＯＲゲ
ートＮＯＲ，、Ｎ０Ｒ２を第４図のように接′″１“レ
ベルとなるような信号（ＳＴＯＰ）を印いようにし、更
に、ＦＥＴＱＩＯ及びＦＥＴＱＩＩのゲートに信号５Ｔ
ＯＰとは逆相関係にある信号５ＴＯＰを印加することに
より、ＦＥＴＱＩＯ及び期間節点Ｎ１及び節点Ｎ３の電
位を第１の供給電圧Ｖ。０に固定することにより Ｆ
Ｅ Ｔ Ｑ ｓ及びＦＥＴＱ７を通してリーク電流や貫
通電流が流れるのを完全に防止したものである。
ートＮＯＲ，、Ｎ０Ｒ２を第４図のように接′″１“レ
ベルとなるような信号（ＳＴＯＰ）を印いようにし、更
に、ＦＥＴＱＩＯ及びＦＥＴＱＩＩのゲートに信号５Ｔ
ＯＰとは逆相関係にある信号５ＴＯＰを印加することに
より、ＦＥＴＱＩＯ及び期間節点Ｎ１及び節点Ｎ３の電
位を第１の供給電圧Ｖ。０に固定することにより Ｆ
Ｅ Ｔ Ｑ ｓ及びＦＥＴＱ７を通してリーク電流や貫
通電流が流れるのを完全に防止したものである。
もしもＮＯＲゲートＮＯＲ８，ＮＯＲ，を挿入しのしき
い値電圧）とな５ＦＥＴＱ３及びＦ Ｂ Ｔ Ｑｌもオ
フ状態になってはいるが、微小なリーク電流が流れた９
節点Ｎ、、Ｎ、にノイズ等がのった場合ＦＥ’１ｌＱ３
やＦＥＴＱ、がオン状態となり貫通電流が流れる可能性
があるが本実施例によると上記のようにして完全に防止
することができる。
い値電圧）とな５ＦＥＴＱ３及びＦ Ｂ Ｔ Ｑｌもオ
フ状態になってはいるが、微小なリーク電流が流れた９
節点Ｎ、、Ｎ、にノイズ等がのった場合ＦＥ’１ｌＱ３
やＦＥＴＱ、がオン状態となり貫通電流が流れる可能性
があるが本実施例によると上記のようにして完全に防止
することができる。
なお、以上の実施例においてはセンス回路は一つだけの
場合としたが、一つの基準電圧発生回路に複数のセンス
回路が接続される場合も同様に本発明が適用されること
は言うまでもない。
場合としたが、一つの基準電圧発生回路に複数のセンス
回路が接続される場合も同様に本発明が適用されること
は言うまでもない。
以上、詳細に説明したとおり、本発明のセンスアンプは
、上記の構成により、負荷に流れる電流の有無を検出す
ることにより、高速で且つ製造条件の変動に左右されず
に高品質の製品が得られ、電源電圧等の変動に対して極
めて安定に動作すると言う効果を有している。
、上記の構成により、負荷に流れる電流の有無を検出す
ることにより、高速で且つ製造条件の変動に左右されず
に高品質の製品が得られ、電源電圧等の変動に対して極
めて安定に動作すると言う効果を有している。
第１図は本発明の第１の実施例の回路図、第２図はその
動作を説明するｌこめの電界効果トランジスタのドレイ
ン電流−電圧特性図、第３図は本発明の第２の実施例の
要部を示す回路図、第４図は本発明の第３の実施例の回
路図である。 １ ＝ １’ ＋ １”・・・・・・センス回路、２・
・・・・・負荷回路、３．３′・・パ°゛基準電圧発生
回路、４・・・・・°ダミー電流源、５・・・・・・第
１の電圧供給端子、６・・・・・・第２の電圧供給端子
、７・・・・・・入力端子、８・・・・・・出力端子、
９・・・・・・基準電圧出力端子、１０〜１４・・・・
・・信号入力端子、１５・・・・・・第１の電流ミラー
回路、１６・・・・・・第２の電流ミラー回路、Ｑｔｔ
Ｑｌ ＋ Ｑ５＋ Ｑ？ ＋Ｑｅ ＋ Ｑｔｏ ＋
Ｑｔｔ・・・・・・ｐチャネル型電界効果トランジスタ
ｓ Ｑｚ ＋ Ｑ４ ＋ Ｑｓ ＋ Ｑｓ・・・・・・
ｎチャネル型電界効果トランジスタ、ＩＮ、、ＩＮ２・
・・・・・インバータ、ＮＯＲ，、ＮＯＲ，・・・・・
・ＮＯＲゲート、ＶＣＣ・・・・・・第１の供給電圧、
１ ＋ １’＋ ＩＱ３ ＋ ’Ｑ（・・・・・・電流
。 第１図 第３図
動作を説明するｌこめの電界効果トランジスタのドレイ
ン電流−電圧特性図、第３図は本発明の第２の実施例の
要部を示す回路図、第４図は本発明の第３の実施例の回
路図である。 １ ＝ １’ ＋ １”・・・・・・センス回路、２・
・・・・・負荷回路、３．３′・・パ°゛基準電圧発生
回路、４・・・・・°ダミー電流源、５・・・・・・第
１の電圧供給端子、６・・・・・・第２の電圧供給端子
、７・・・・・・入力端子、８・・・・・・出力端子、
９・・・・・・基準電圧出力端子、１０〜１４・・・・
・・信号入力端子、１５・・・・・・第１の電流ミラー
回路、１６・・・・・・第２の電流ミラー回路、Ｑｔｔ
Ｑｌ ＋ Ｑ５＋ Ｑ？ ＋Ｑｅ ＋ Ｑｔｏ ＋
Ｑｔｔ・・・・・・ｐチャネル型電界効果トランジスタ
ｓ Ｑｚ ＋ Ｑ４ ＋ Ｑｓ ＋ Ｑｓ・・・・・・
ｎチャネル型電界効果トランジスタ、ＩＮ、、ＩＮ２・
・・・・・インバータ、ＮＯＲ，、ＮＯＲ，・・・・・
・ＮＯＲゲート、ＶＣＣ・・・・・・第１の供給電圧、
１ ＋ １’＋ ＩＱ３ ＋ ’Ｑ（・・・・・・電流
。 第１図 第３図
Claims (4)
- （１） 入力端子に接続された負荷回路を入力電流源と
し第１と第２の電圧供給端子間に接続された第１の電流
ミラー回路と該第１の電流ミラー回路の出力端子と前記
第２の電圧供給端子間に接続された第１の負荷トランジ
スタからなり前記第１の電流ミラー回路の出力端子よシ
出力信号を出力する少くとも一つのセンス回路と、前記
負荷回路に導通状態で流れる負荷電流と等しい電流を発
生するダミー電流源を入力電流源としその基準電圧出力
端子が前記センス回路の前記第１の負荷トランジスタの
制御電極に接続し前記第１と第２の電圧供給端子間に接
続された第つ制御電極が前記第２の電流ミラー回路の出
力端子に接続された第２の負荷トランジスタとからなる
基準電圧発生回路とを含み、前記センス回路の前記第１
の負荷トランジスタの飽和電流値が前記第１の電流ミラ
ー回路の出力端子に流れる飽和電流値よりも小さくなる
ように各電流値が設定されてなることを特徴とするセン
スアンプ。 - （２）第１の電流ミラー回路が、ドレイン及びゲートが
第１の節点にソースが第１の電圧供給端子に接続された
一導電型の第１の電界効果トランジスタと、ドレインが
前記第１の節点にゲートが入力が入力端子に接続された
第１のインバータの出力にソースが負荷回路を入力電流
源とする入力端子に接続された逆導電型の第２の電界効
果トランジスタと、ドレインが出力端子にゲートが前記
第１の節点にソースが第１の電圧供給端子に接続された
一導電型の第３の電界効果トランジスタとからなり、ド
レインが前記出力端子にゲートが基準電圧端子にソース
が第２の電圧供給端子に接続された逆導電型の第４の電
界効果トランジスタからなる少くとも一つのセンス回路
と、第２の電流ミラー回路が、ドレイン及びゲートが第
２の節点にソースが前記第１の電圧供給端子に接続され
た一導電型の第５の電界効果トランジスタと、ドレイン
が前記第２の節点にゲートが入力が前記第３の節点に接
続された第２のインバータの出力にソースが前記第３の
節点に接続された第６の電界効果トランジスタと、前記
第３の節点に接続された前記負荷回路が導通状態で流れ
る負荷電流と等しい電流を発生するダミー電流源と、ド
レインが前記基準電圧出力端子を介し前記センス回路の
前記第４の電界効果トランジスタのゲートにゲートが前
記第２の節点にソースが前記第１の電源供給端子に接続
された一導電型の第７の電界効果トランジスタとからな
り、ドレイン及びゲートが前記基準電圧出力端子にソー
スが前記第２の電圧供給端子に接続された逆導電型の第
８の電界効果トランジスタか′らなる基準電圧発生回路
とを含み、前記第３．第４．第７及び第８の電界効果ト
ランジスタのコンダクタンスｇ、、ｌ をそれぞれｇｍ
ｚ ＋ ｇｍ４＋ ｇｍｙ及びｇｍｇとしたとき、ｇｍ
ａ ＞ ｇｍｙ又はｇｍ４＜ ８ｍ８又はｇｍｓ ＜
ｇｍｙ ＋ｇｍａ ＜ ｇｍａ ＋ ｇｍｙ ＜ ｇａ
＋ｓなる関係を満足するように設定し、且つ他の電界効
果トランジスタで前記センス回路と前記基準電圧発生回
路においてそれぞれ対をなす電界効果トランジスタのコ
ンダクタンスｇ□及び前記第１．第２のインノ（−タの
論理しきい値電圧をそれぞれ等しく設定されることから
構成される特許請求の範囲第（１）項記載のセンスアン
プ。 - （３）第１の電流ミラー回路が、ドレインが前記第１の
節点にゲートがクロック信号端子にソースが前記第１の
電源供給端子に接続された一導電型の第９の電界効果ト
ランジスタを含むことからなる特許請求の範囲第（２）
項記載のセンスアンプ。 - （４）第１の電流ミラー回路及び第２の電流ミラー回路
がそれぞれ前記第１及び第２のインバータの代９にそれ
ぞれ第２の電界効果トランジスタのゲートとソース間に
接続され一方の入力に前記センス回路及び前記基準電圧
回路が動作する必要のない期間高レベルの第１の信号が
入力される第１及び第２の２人力ＮＯＲゲートと、ドレ
インが前記第１の節点にゲートが前記第１の信号と逆相
関係にある第２の信号入力端子にソースが前記第１の電
圧供給端子に接続された一導電型の第１０の電界効果ト
ランジスタと、ドレインが前記第２の節点にゲートが前
記第２の信号入力端子にソースが前記第１の電源供給端
子に接続された一導電型の第１１の電界効果トランジス
タとを含むことからなる特許請求の範囲第（２）項記載
のセンスアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179610A JPS6070591A (ja) | 1983-09-28 | 1983-09-28 | センスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179610A JPS6070591A (ja) | 1983-09-28 | 1983-09-28 | センスアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6070591A true JPS6070591A (ja) | 1985-04-22 |
| JPH0249519B2 JPH0249519B2 (ja) | 1990-10-30 |
Family
ID=16068756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179610A Granted JPS6070591A (ja) | 1983-09-28 | 1983-09-28 | センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070591A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255583A (ja) * | 1985-05-08 | 1986-11-13 | Seiko Epson Corp | センス増幅回路 |
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| WO2021009607A1 (ja) * | 2019-07-12 | 2021-01-21 | 株式会社半導体エネルギー研究所 | 記憶装置、半導体装置、及び電子機器 |
-
1983
- 1983-09-28 JP JP58179610A patent/JPS6070591A/ja active Granted
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| WO2021009607A1 (ja) * | 2019-07-12 | 2021-01-21 | 株式会社半導体エネルギー研究所 | 記憶装置、半導体装置、及び電子機器 |
| US11875838B2 (en) | 2019-07-12 | 2024-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Memory device, semiconductor device, and electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0249519B2 (ja) | 1990-10-30 |
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