JP2885120B2 - 演算増幅器 - Google Patents
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Description
【０００１】本発明は演算増幅器に関し、特に広入出力
レンジを可能とし且つ大きな負荷を駆動する演算増幅器
に関する。
レンジを可能とし且つ大きな負荷を駆動する演算増幅器
に関する。
【０００２】
【従来の技術】この種の従来の演算増幅器として、例え
ば特公平4-76246号公報には広い入出力電圧範囲で動作
するようにした差動増幅回路が提案されている。
ば特公平4-76246号公報には広い入出力電圧範囲で動作
するようにした差動増幅回路が提案されている。
【０００３】すなわち、前記特公平4-76246号公報に
は、逆導電型のトランジスタを用いた第１、第２の差動
対を備え、第１の差動対は第１及び第２の電源端子の中
間電圧の近傍レベルから第２の電源電圧と等しいレベル
までの入力電圧に対し利得段として動作し、第２の差動
対は第１及び第２の電源端子の中間電圧の近傍レベルか
ら第１の電源電圧と等しいレベルまでの入力電圧に対し
利得段として動作し、中間近傍レベルの入力電圧に対し
ては、両利得段の和を差動増幅器の利得とし、その他の
電圧範囲に対しては一方の利得段の利得を差動増幅器の
利得とし、第１及び第２の電源電圧の範囲にわたって所
望の利得を得るようにした差動増幅回路が開示されてい
る。
は、逆導電型のトランジスタを用いた第１、第２の差動
対を備え、第１の差動対は第１及び第２の電源端子の中
間電圧の近傍レベルから第２の電源電圧と等しいレベル
までの入力電圧に対し利得段として動作し、第２の差動
対は第１及び第２の電源端子の中間電圧の近傍レベルか
ら第１の電源電圧と等しいレベルまでの入力電圧に対し
利得段として動作し、中間近傍レベルの入力電圧に対し
ては、両利得段の和を差動増幅器の利得とし、その他の
電圧範囲に対しては一方の利得段の利得を差動増幅器の
利得とし、第１及び第２の電源電圧の範囲にわたって所
望の利得を得るようにした差動増幅回路が開示されてい
る。
【０００４】図９に、前記特公平4-76246号公報に開示
された差動増幅回路を入力段に用いた演算増幅器の構成
を示す。
された差動増幅回路を入力段に用いた演算増幅器の構成
を示す。
【０００５】図９を参照して、この演算増幅器は、ソー
スが共通に接続され、ゲートがそれぞれ信号入力端子
１、２に接続され差動対を構成するＮチャネルＦＥＴ
（電界効果トランジスタ）Ｍ１、Ｍ２（前記特公平4-76
246号公報の第２の差動対に対応）と、ソースが共通に
接続され、ゲートがそれぞれ信号入力端子１、２に接続
され差動対を構成するＰチャネルＦＥＴ Ｍ５、Ｍ６
（前記特公平4-76246号公報の第１の差動対に対応）を
備え、ＮチャネルＦＥＴ Ｍ１、Ｍ２の共通接続された
ソースと低位側電源端子４との間に接続された第１の定
電流源Ｉ１と、ＰチャネルＦＥＴ Ｍ５、Ｍ６の共通接
続されたソースと高位側電源端子５との間に接続された
第２の定電流源Ｉ２と、を備えている。
スが共通に接続され、ゲートがそれぞれ信号入力端子
１、２に接続され差動対を構成するＮチャネルＦＥＴ
（電界効果トランジスタ）Ｍ１、Ｍ２（前記特公平4-76
246号公報の第２の差動対に対応）と、ソースが共通に
接続され、ゲートがそれぞれ信号入力端子１、２に接続
され差動対を構成するＰチャネルＦＥＴ Ｍ５、Ｍ６
（前記特公平4-76246号公報の第１の差動対に対応）を
備え、ＮチャネルＦＥＴ Ｍ１、Ｍ２の共通接続された
ソースと低位側電源端子４との間に接続された第１の定
電流源Ｉ１と、ＰチャネルＦＥＴ Ｍ５、Ｍ６の共通接
続されたソースと高位側電源端子５との間に接続された
第２の定電流源Ｉ２と、を備えている。
【０００６】また、ゲート及びドレインがＮチャネルＦ
ＥＴ Ｍ１のドレインと接続され、ソースが高位側電源
端子５に接続されたＰチャネルＦＥＴ Ｍ３と、ドレイ
ンがＰチャネルＦＥＴ Ｍ６のドレインと接続されソー
スが高位側電源端子５に接続されたＰチャネルＦＥＴ
Ｍ９と、は第１の電流ミラー回路を構成し、ドレイン及
びゲートがＮチャネルＦＥＴ Ｍ２のドレインと接続さ
れ、ソースが高位側電源端子５に接続されたＰチャネル
ＦＥＴ Ｍ４と、ドレインがＰチャネルＦＥＴＭ５のド
レインと接続されソースが高位側電源端子５に接続され
たＰチャネルＦＥＴ Ｍ１０と、は第２の電流ミラー回
路を構成している。そして、ＰチャネルＦＥＴ Ｍ５、
Ｍ６のドレインと低位側電源端子４との間にはＮチャネ
ルＦＥＴ Ｍ７、Ｍ８からなり能動負荷として機能する
電流ミラー回路が接続されている。
ＥＴ Ｍ１のドレインと接続され、ソースが高位側電源
端子５に接続されたＰチャネルＦＥＴ Ｍ３と、ドレイ
ンがＰチャネルＦＥＴ Ｍ６のドレインと接続されソー
スが高位側電源端子５に接続されたＰチャネルＦＥＴ
Ｍ９と、は第１の電流ミラー回路を構成し、ドレイン及
びゲートがＮチャネルＦＥＴ Ｍ２のドレインと接続さ
れ、ソースが高位側電源端子５に接続されたＰチャネル
ＦＥＴ Ｍ４と、ドレインがＰチャネルＦＥＴＭ５のド
レインと接続されソースが高位側電源端子５に接続され
たＰチャネルＦＥＴ Ｍ１０と、は第２の電流ミラー回
路を構成している。そして、ＰチャネルＦＥＴ Ｍ５、
Ｍ６のドレインと低位側電源端子４との間にはＮチャネ
ルＦＥＴ Ｍ７、Ｍ８からなり能動負荷として機能する
電流ミラー回路が接続されている。
【０００７】さらに、図９を参照して、演算増幅器は、
ドレインが低位側電源端子４に接続され、ゲートがＰチ
ャネルＦＥＴ Ｍ５のドレインとＮチャネルＦＥＴ Ｍ
８のドレインとの接続点に接続されたＰチャネルＦＥＴ
Ｍ１１と、高位側電源端子５とＰチャネルＦＥＴ Ｍ
１１のソースとの間には第３の定電流源Ｉ３と、を備
え、出力段として、ソースが高位側電源端子５に接続さ
れ、ゲートがＰチャネルＦＥＴ Ｍ１１のソースに接続
され、ドレインが出力信号端子３に接続されたＰチャネ
ルＦＥＴ Ｍ１２と、ソースが低位側電源端子４に接続
され、ゲートがＰチャネルＦＥＴ Ｍ５とＮチャネルＦ
ＥＴ Ｍ８のドレインとの接続点に接続され、ドレイン
が出力信号端子３に接続されたＮチャネルＦＥＴ Ｍ１
３と、を備えている。
ドレインが低位側電源端子４に接続され、ゲートがＰチ
ャネルＦＥＴ Ｍ５のドレインとＮチャネルＦＥＴ Ｍ
８のドレインとの接続点に接続されたＰチャネルＦＥＴ
Ｍ１１と、高位側電源端子５とＰチャネルＦＥＴ Ｍ
１１のソースとの間には第３の定電流源Ｉ３と、を備
え、出力段として、ソースが高位側電源端子５に接続さ
れ、ゲートがＰチャネルＦＥＴ Ｍ１１のソースに接続
され、ドレインが出力信号端子３に接続されたＰチャネ
ルＦＥＴ Ｍ１２と、ソースが低位側電源端子４に接続
され、ゲートがＰチャネルＦＥＴ Ｍ５とＮチャネルＦ
ＥＴ Ｍ８のドレインとの接続点に接続され、ドレイン
が出力信号端子３に接続されたＮチャネルＦＥＴ Ｍ１
３と、を備えている。
【０００８】次に、図９に示す従来の演算増幅器の動作
を説明する。
を説明する。
【０００９】この演算増幅器は、ＮチャネルＦＥＴ Ｍ
１、Ｍ２からなる差動トランジスタ対と、ＰチャネルＦ
ＥＴ Ｍ５、Ｍ６からなる差動トランジスタ対とを、Ｎ
チャネルＦＥＴ Ｍ１、Ｍ２の能動負荷であるＰチャネ
ルＦＥＴ Ｍ３、Ｍ４とそれぞれゲート電極を共通にし
たＰチャネルＦＥＴ Ｍ９、Ｍ１０を介して、並列に構
成することにより、広入力レンジを可能とする入力段と
なっている。
１、Ｍ２からなる差動トランジスタ対と、ＰチャネルＦ
ＥＴ Ｍ５、Ｍ６からなる差動トランジスタ対とを、Ｎ
チャネルＦＥＴ Ｍ１、Ｍ２の能動負荷であるＰチャネ
ルＦＥＴ Ｍ３、Ｍ４とそれぞれゲート電極を共通にし
たＰチャネルＦＥＴ Ｍ９、Ｍ１０を介して、並列に構
成することにより、広入力レンジを可能とする入力段と
なっている。
【００１０】信号入力端子１、２にそれぞれ印加される
信号電圧の割合に応じて、レベルシフト段として作用す
るＰチャネルＦＥＴ Ｍ１１を介して、ＰチャネルＦＥ
ＴＭ１２及びＮチャネルＦＥＴ Ｍ１３のゲート電圧を
変化させ、その変化分に応じて信号出力端子３の電位を
速やかに上昇あるいは下降させる。
信号電圧の割合に応じて、レベルシフト段として作用す
るＰチャネルＦＥＴ Ｍ１１を介して、ＰチャネルＦＥ
ＴＭ１２及びＮチャネルＦＥＴ Ｍ１３のゲート電圧を
変化させ、その変化分に応じて信号出力端子３の電位を
速やかに上昇あるいは下降させる。
【００１１】例えば、信号入力端子２の電位に対して信
号入力端子１の電位が高い場合、ＮチャネルＦＥＴ Ｍ
１の電流が増大しＮチャネルＦＥＴ Ｍ２の電流は減少
し、また、ＰチャネルＦＥＴ Ｍ５の電流が減少し、Ｐ
チャネルＦＥＴ Ｍ６の電流が増大するため、Ｐチャネ
ルＦＥＴ Ｍ１１及びＮチャネルＦＥＴ Ｍ１３のゲー
ト電圧は低くなり、ＮチャネルＦＥＴ Ｍ１３を通り低
位側電源端子４に流れる電流は非常に小さくなる。同時
に、ＰチャネルＦＥＴ Ｍ１１のソース及びＰチャネル
ＦＥＴ Ｍ１２のゲート電圧が同様に低くなり、このた
めＰチャネルＦＥＴ Ｍ１２を通り高位側電源端子５か
ら大きな電流が流れることにより速やかに信号出力端子
３の電位を上昇させる。
号入力端子１の電位が高い場合、ＮチャネルＦＥＴ Ｍ
１の電流が増大しＮチャネルＦＥＴ Ｍ２の電流は減少
し、また、ＰチャネルＦＥＴ Ｍ５の電流が減少し、Ｐ
チャネルＦＥＴ Ｍ６の電流が増大するため、Ｐチャネ
ルＦＥＴ Ｍ１１及びＮチャネルＦＥＴ Ｍ１３のゲー
ト電圧は低くなり、ＮチャネルＦＥＴ Ｍ１３を通り低
位側電源端子４に流れる電流は非常に小さくなる。同時
に、ＰチャネルＦＥＴ Ｍ１１のソース及びＰチャネル
ＦＥＴ Ｍ１２のゲート電圧が同様に低くなり、このた
めＰチャネルＦＥＴ Ｍ１２を通り高位側電源端子５か
ら大きな電流が流れることにより速やかに信号出力端子
３の電位を上昇させる。
【００１２】また、信号出力端子３の電位は、高位側電
源端子５の電位ＶCCからのＰチャネルＦＥＴ Ｍ１２の
ドレイン−ソース間の電圧ＶDS分が下がった電位（ＶCC
−ＶDS）から、低位側電源端子４からのＮチャネルＦＥ
Ｔ Ｍ１５のドレイン−ソース間の電圧分が上がった電
位（ＧＮＤ＋ＶDS、あるいは−ＶCC＋ＶDS等）まで出力
でき、広出力レンジの出力段が得られる。
源端子５の電位ＶCCからのＰチャネルＦＥＴ Ｍ１２の
ドレイン−ソース間の電圧ＶDS分が下がった電位（ＶCC
−ＶDS）から、低位側電源端子４からのＮチャネルＦＥ
Ｔ Ｍ１５のドレイン−ソース間の電圧分が上がった電
位（ＧＮＤ＋ＶDS、あるいは−ＶCC＋ＶDS等）まで出力
でき、広出力レンジの出力段が得られる。
【００１３】このように、広入力レンジの入力段と、広
出力レンジの出力段と、を用いることにより、演算増幅
器は広入出力レンジで動作することになる。
出力レンジの出力段と、を用いることにより、演算増幅
器は広入出力レンジで動作することになる。
【００１４】
【発明が解決しようとする課題】しかしながら、前記従
来の演算増幅器では、平衡状態（信号出力端子３の電位
が目的の電位になった状態）時における、ＰチャネルＦ
ＥＴ Ｍ１２、及びＮチャネルＦＥＴ Ｍ１３に流れる
アイドリング電流が、レベルシフト段として用いている
ＰチャネルＦＥＴ Ｍ１１のしきい値電圧の絶対値（=
｜ＶTP｜）のバラツキにより大きく変化してしまうとい
う問題があった。
来の演算増幅器では、平衡状態（信号出力端子３の電位
が目的の電位になった状態）時における、ＰチャネルＦ
ＥＴ Ｍ１２、及びＮチャネルＦＥＴ Ｍ１３に流れる
アイドリング電流が、レベルシフト段として用いている
ＰチャネルＦＥＴ Ｍ１１のしきい値電圧の絶対値（=
｜ＶTP｜）のバラツキにより大きく変化してしまうとい
う問題があった。
【００１５】従って本発明の目的は、上記問題点を解消
し、広入出力レンジが可能で、立ち下がり／立ち上がり
時間が小さく、且つアイドリング電流がトランジスタの
しきい値の絶対値バラツキに対して変化しない演算増幅
器を提供することにある。
し、広入出力レンジが可能で、立ち下がり／立ち上がり
時間が小さく、且つアイドリング電流がトランジスタの
しきい値の絶対値バラツキに対して変化しない演算増幅
器を提供することにある。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、第１、第２の入力端子に制御電極がそれ
ぞれ接続され互いに逆導電型の第１、第２の差動トラン
ジスタ対と、前記第１、第２の差動トランジスタ対にそ
れぞれ接続された第１、第２の定電流源と、前記第１の
差動トランジスタ対の一の出力端と前記第２の差動トラ
ンジスタ対の一の出力端と第１の電源端子との間に接続
された第１の電流ミラー回路と、前記第１の差動トラン
ジスタ対の他の出力端と前記第２の差動トランジスタ対
の他の出力端と前記第１の電源端子との間に接続された
第２の電流ミラー回路と、前記第２の差動トランジスタ
対と第２の電源端子との間に接続された負荷回路と、前
記第２の差動トランジスタ対の他の出力端に制御電極が
接続され第１電極が前記第２の電源端子に接続されたト
ランジスタと、前記トランジスタの第２電極を入力端に
接続した第３の電流ミラー回路と、前記第３の電流ミラ
ー回路の出力端と前記第２の電源端子との間に接続され
た第３の定電流源と、を備え、前記第１、第２の電源端
子の間にプッシュプル構成に接続された第１、第２の出
力トランジスタの制御電極をそれぞれ前記第３の電流ミ
ラー回路の出力端と、前記第２の差動トランジスタ対の
出力端と前記第２の電流ミラー回路との接続点と、に接
続し、前記第１、第２の出力トランジスタの接続点を出
力端子に接続してなる演算増幅器を提供する。
め、本発明は、第１、第２の入力端子に制御電極がそれ
ぞれ接続され互いに逆導電型の第１、第２の差動トラン
ジスタ対と、前記第１、第２の差動トランジスタ対にそ
れぞれ接続された第１、第２の定電流源と、前記第１の
差動トランジスタ対の一の出力端と前記第２の差動トラ
ンジスタ対の一の出力端と第１の電源端子との間に接続
された第１の電流ミラー回路と、前記第１の差動トラン
ジスタ対の他の出力端と前記第２の差動トランジスタ対
の他の出力端と前記第１の電源端子との間に接続された
第２の電流ミラー回路と、前記第２の差動トランジスタ
対と第２の電源端子との間に接続された負荷回路と、前
記第２の差動トランジスタ対の他の出力端に制御電極が
接続され第１電極が前記第２の電源端子に接続されたト
ランジスタと、前記トランジスタの第２電極を入力端に
接続した第３の電流ミラー回路と、前記第３の電流ミラ
ー回路の出力端と前記第２の電源端子との間に接続され
た第３の定電流源と、を備え、前記第１、第２の電源端
子の間にプッシュプル構成に接続された第１、第２の出
力トランジスタの制御電極をそれぞれ前記第３の電流ミ
ラー回路の出力端と、前記第２の差動トランジスタ対の
出力端と前記第２の電流ミラー回路との接続点と、に接
続し、前記第１、第２の出力トランジスタの接続点を出
力端子に接続してなる演算増幅器を提供する。
【００１７】本発明は好ましい態様として、第１電極が
共通に接続され、第２電極が、それぞれ、第１、第２信
号入力端子に接続された第１、第２のトランジスタと、
一端が第１電源端子に接続され、他端が前記第１、第２
のトランジスタの第１電極に接続された第１定電流源
と、第１電極が第２電源端子に接続され、第２、第３電
極が前記第１のトランジスタの第３電極に接続された第
３のトランジスタと、第１電極が第２電源端子に接続さ
れ、第２、第３電極が前記第２のトランジスタの第３電
極に接続された第４のトランジスタと、第１電極が共通
に接続され、第２電極が、それぞれ、第１、第２信号入
力端子に接続された第５、第６のトランジスタと、一端
が第２電源端子に接続され、他端が前記第５、第６のト
ランジスタの第１電極に接続された第２定電流源と、第
１電極が第１電源端子に接続され、第２、第３電極が前
記第６のトランジスタの第３電極に接続された第７のト
ランジスタと、第１電極が第１電源端子に接続され、第
２電極が前記第７のトランジスタの第２、第３電極に接
続され、第３電極が前記第５のトランジスタの第３電極
に接続された第８のトランジスタと、第１電極が第２電
源端子に接続され、第２電極が前記第３のトランジスタ
の第２、第３電極に接続され、第３電極が前記第６、第
７のトランジスタの第３電極に接続された第９のトラン
ジスタと、第１電極が第２電源端子に接続され、第２電
極が前記第４のトランジスタの第２、第３電極に接続さ
れ、第３電極が前記第５、第８のトランジスタの第３電
極に接続された第１０のトランジスタと、第１電極が第
１電源端子に接続され、第２電極が前記第５、第８のト
ランジスタの第３電極に接続された第１１のトランジス
タと、第１電極が第２電源端子に接続され、第３電極が
前記第１１のトランジスタの第３電極に接続された第１
２のトランジスタと、第１電極が第２電源端子に接続さ
れ、第２電極が前記第１２のトランジスタの第２、第３
電極に接続された第１３のトランジスタと、一端が第１
電源端子に接続され、他端が前記第１３のトランジスタ
の第３電極に接続された第３定電流源と、第１電極が第
２電源端子に接続され、第２電極が前記第１３のトラン
ジスタの第３電極に接続され、第３電極が出力信号端子
に接続された第１４のトランジスタと、第１電極が第１
電源端子に接続され、第２電極が前記第５、第８のトラ
ンジスタの第３電極に接続され、第３電極が前記出力信
号端子に接続された第１５のトランジスタと、を備えて
いる。
共通に接続され、第２電極が、それぞれ、第１、第２信
号入力端子に接続された第１、第２のトランジスタと、
一端が第１電源端子に接続され、他端が前記第１、第２
のトランジスタの第１電極に接続された第１定電流源
と、第１電極が第２電源端子に接続され、第２、第３電
極が前記第１のトランジスタの第３電極に接続された第
３のトランジスタと、第１電極が第２電源端子に接続さ
れ、第２、第３電極が前記第２のトランジスタの第３電
極に接続された第４のトランジスタと、第１電極が共通
に接続され、第２電極が、それぞれ、第１、第２信号入
力端子に接続された第５、第６のトランジスタと、一端
が第２電源端子に接続され、他端が前記第５、第６のト
ランジスタの第１電極に接続された第２定電流源と、第
１電極が第１電源端子に接続され、第２、第３電極が前
記第６のトランジスタの第３電極に接続された第７のト
ランジスタと、第１電極が第１電源端子に接続され、第
２電極が前記第７のトランジスタの第２、第３電極に接
続され、第３電極が前記第５のトランジスタの第３電極
に接続された第８のトランジスタと、第１電極が第２電
源端子に接続され、第２電極が前記第３のトランジスタ
の第２、第３電極に接続され、第３電極が前記第６、第
７のトランジスタの第３電極に接続された第９のトラン
ジスタと、第１電極が第２電源端子に接続され、第２電
極が前記第４のトランジスタの第２、第３電極に接続さ
れ、第３電極が前記第５、第８のトランジスタの第３電
極に接続された第１０のトランジスタと、第１電極が第
１電源端子に接続され、第２電極が前記第５、第８のト
ランジスタの第３電極に接続された第１１のトランジス
タと、第１電極が第２電源端子に接続され、第３電極が
前記第１１のトランジスタの第３電極に接続された第１
２のトランジスタと、第１電極が第２電源端子に接続さ
れ、第２電極が前記第１２のトランジスタの第２、第３
電極に接続された第１３のトランジスタと、一端が第１
電源端子に接続され、他端が前記第１３のトランジスタ
の第３電極に接続された第３定電流源と、第１電極が第
２電源端子に接続され、第２電極が前記第１３のトラン
ジスタの第３電極に接続され、第３電極が出力信号端子
に接続された第１４のトランジスタと、第１電極が第１
電源端子に接続され、第２電極が前記第５、第８のトラ
ンジスタの第３電極に接続され、第３電極が前記出力信
号端子に接続された第１５のトランジスタと、を備えて
いる。
【００１８】
【作用】本発明によれば、平衡状態時においては、出力
段を構成するプッシュプル構成のＦＥＴに流れるアイド
リング電流は、第３の電流ミラー回路のトランジスタサ
イズの比と、反転用トランジスタと出力段トランジスタ
のトランジスタサイズの比、及び第３の定電流源とから
決まるため、前記従来例で問題とされたレベルシフト段
として用いられるトランジスタのしきい値電圧の変動に
よるアイドリング電流への影響はない。
段を構成するプッシュプル構成のＦＥＴに流れるアイド
リング電流は、第３の電流ミラー回路のトランジスタサ
イズの比と、反転用トランジスタと出力段トランジスタ
のトランジスタサイズの比、及び第３の定電流源とから
決まるため、前記従来例で問題とされたレベルシフト段
として用いられるトランジスタのしきい値電圧の変動に
よるアイドリング電流への影響はない。
【００１９】そして、本発明によれば、差動対を二つ備
えたことより、広入力レンジ、広出力レンジが可能とさ
れ、さらに、差動トランジスタ対等にバイポーラ素子を
利用した場合、ＦＥＴを用いた場合よりも一般に利得が
大となり高精度な演算増幅器が得られると共に、信号出
力端子の電位の上昇、下降を速やかに行い高速応答を実
現している。
えたことより、広入力レンジ、広出力レンジが可能とさ
れ、さらに、差動トランジスタ対等にバイポーラ素子を
利用した場合、ＦＥＴを用いた場合よりも一般に利得が
大となり高精度な演算増幅器が得られると共に、信号出
力端子の電位の上昇、下降を速やかに行い高速応答を実
現している。
【００２０】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００２１】
【実施例１】図１は本発明の第１の実施例に係る演算増
幅器の回路構成を示す図である。
幅器の回路構成を示す図である。
【００２２】図１を参照して、本実施例に係る演算増幅
器は、ソースが共通に接続され、ゲートがそれぞれ信号
入力端子１、２に接続され差動対を構成するＮチャネル
ＦＥＴ Ｍ１、Ｍ２と、ソースが共通に接続され、ゲー
トがそれぞれ信号入力端子１、２に接続され差動対を構
成するＰチャネルＦＥＴ Ｍ５、Ｍ６を備え、Ｎチャネ
ルＦＥＴ Ｍ１、Ｍ２の共通接続されたソースと低位側
電源端子４との間に接続された第１の定電流源Ｉ１と、
ＰチャネルＦＥＴ Ｍ５、Ｍ６の共通接続されたソース
と高位側電源端子５との間に接続された第２の定電流源
Ｉ２と、を備えている。
器は、ソースが共通に接続され、ゲートがそれぞれ信号
入力端子１、２に接続され差動対を構成するＮチャネル
ＦＥＴ Ｍ１、Ｍ２と、ソースが共通に接続され、ゲー
トがそれぞれ信号入力端子１、２に接続され差動対を構
成するＰチャネルＦＥＴ Ｍ５、Ｍ６を備え、Ｎチャネ
ルＦＥＴ Ｍ１、Ｍ２の共通接続されたソースと低位側
電源端子４との間に接続された第１の定電流源Ｉ１と、
ＰチャネルＦＥＴ Ｍ５、Ｍ６の共通接続されたソース
と高位側電源端子５との間に接続された第２の定電流源
Ｉ２と、を備えている。
【００２３】また、ゲート及びドレインがＮチャネルＦ
ＥＴ Ｍ１のドレインと接続され、ソースが高位側電源
端子５に接続されたＰチャネルＦＥＴ Ｍ３と、ドレイ
ンがＰチャネルＦＥＴ Ｍ６のドレインと接続されソー
スが高位側電源端子５に接続されたＰチャネルＦＥＴ
Ｍ９とは第１の電流ミラー回路を構成し、ドレイン及び
ゲートがＮチャネルＦＥＴ Ｍ２のドレインと接続さ
れ、ソースが高位側電源端子５に接続されたＰチャネル
ＦＥＴ Ｍ４と、ドレインがＰチャネルＦＥＴＭ５のド
レインと接続されソースが高位側電源端子５に接続され
たＰチャネルＦＥＴ Ｍ１０とは第２の電流ミラー回路
を構成している。そして、ＰチャネルＦＥＴ Ｍ５、Ｍ
６のドレインと低位側電源端子４との間にはＮチャネル
ＦＥＴＭ７、Ｍ８からなり能動負荷として機能する電流
ミラー回路が接続されている。
ＥＴ Ｍ１のドレインと接続され、ソースが高位側電源
端子５に接続されたＰチャネルＦＥＴ Ｍ３と、ドレイ
ンがＰチャネルＦＥＴ Ｍ６のドレインと接続されソー
スが高位側電源端子５に接続されたＰチャネルＦＥＴ
Ｍ９とは第１の電流ミラー回路を構成し、ドレイン及び
ゲートがＮチャネルＦＥＴ Ｍ２のドレインと接続さ
れ、ソースが高位側電源端子５に接続されたＰチャネル
ＦＥＴ Ｍ４と、ドレインがＰチャネルＦＥＴＭ５のド
レインと接続されソースが高位側電源端子５に接続され
たＰチャネルＦＥＴ Ｍ１０とは第２の電流ミラー回路
を構成している。そして、ＰチャネルＦＥＴ Ｍ５、Ｍ
６のドレインと低位側電源端子４との間にはＮチャネル
ＦＥＴＭ７、Ｍ８からなり能動負荷として機能する電流
ミラー回路が接続されている。
【００２４】さらに、本実施例に係る演算増幅器におい
ては、ソースが低位側電源端子４に接続され、ゲートが
ＰチャネルＦＥＴ Ｍ５とＮチャネルＦＥＴ Ｍ８のド
レインの接続点に接続されたＮチャネルＦＥＴ Ｍ１１
を備え、ＮチャネルＦＥＴＭ１１のドレインは、Ｐチャ
ネルＦＥＴ Ｍ１２、Ｍ１３から成る電流ミラー回路の
入力端に接続され、電流ミラー回路の出力端と低位側電
源端子４との間に第３の定電流源Ｉ３を備えている。よ
り詳細には、ＰチャネルＦＥＴ Ｍ１２のドレインは、
ゲートと互いに接続されると共にＮチャネルＦＥＴ Ｍ
１１のドレインに接続され、ソースが高位側電源端子５
に接続され、ＰチャネルＦＥＴ Ｍ１２のソースは高位
側電源端子５に接続され、ゲートはＰチャネルＦＥＴ
Ｍ１２のゲートを接続され、ドレインが第３の定電流源
Ｉ３の一端に接続されている。
ては、ソースが低位側電源端子４に接続され、ゲートが
ＰチャネルＦＥＴ Ｍ５とＮチャネルＦＥＴ Ｍ８のド
レインの接続点に接続されたＮチャネルＦＥＴ Ｍ１１
を備え、ＮチャネルＦＥＴＭ１１のドレインは、Ｐチャ
ネルＦＥＴ Ｍ１２、Ｍ１３から成る電流ミラー回路の
入力端に接続され、電流ミラー回路の出力端と低位側電
源端子４との間に第３の定電流源Ｉ３を備えている。よ
り詳細には、ＰチャネルＦＥＴ Ｍ１２のドレインは、
ゲートと互いに接続されると共にＮチャネルＦＥＴ Ｍ
１１のドレインに接続され、ソースが高位側電源端子５
に接続され、ＰチャネルＦＥＴ Ｍ１２のソースは高位
側電源端子５に接続され、ゲートはＰチャネルＦＥＴ
Ｍ１２のゲートを接続され、ドレインが第３の定電流源
Ｉ３の一端に接続されている。
【００２５】そして、演算増幅器の出力段は、ソースが
高位側電源端子５に接続され、ゲートが前記Ｐチャネル
ＦＥＴ Ｍ１３のドレインに接続され、ドレインが出力
信号端子３に接続されたＰチャネルＦＥＴ Ｍ１４と、
ソースが低位側電源端子４に接続され、ゲートが前記Ｐ
チャネルＦＥＴ Ｍ５、ＮチャネルＦＥＴ Ｍ８のドレ
インに接続され、ドレインが前記出力信号端子３に接続
されたＮチャネルＦＥＴ Ｍ１５と、から構成される。
高位側電源端子５に接続され、ゲートが前記Ｐチャネル
ＦＥＴ Ｍ１３のドレインに接続され、ドレインが出力
信号端子３に接続されたＰチャネルＦＥＴ Ｍ１４と、
ソースが低位側電源端子４に接続され、ゲートが前記Ｐ
チャネルＦＥＴ Ｍ５、ＮチャネルＦＥＴ Ｍ８のドレ
インに接続され、ドレインが前記出力信号端子３に接続
されたＮチャネルＦＥＴ Ｍ１５と、から構成される。
【００２６】次に、本実施例の動作について説明する。
【００２７】本実施例においては、ＮチャネルＦＥＴ
Ｍ１、Ｍ２からなる差動トランジスタ対と、Ｐチャネル
ＦＥＴ Ｍ５、Ｍ６からなる差動トランジスタ対とを並
列に構成することにより、広入力レンジの入力段となっ
ている。信号入力端子１、２にそれぞれ印加される信号
電圧の割合に応じてＮチャネルＦＥＴ Ｍ１５のゲート
電圧を可変させる。
Ｍ１、Ｍ２からなる差動トランジスタ対と、Ｐチャネル
ＦＥＴ Ｍ５、Ｍ６からなる差動トランジスタ対とを並
列に構成することにより、広入力レンジの入力段となっ
ている。信号入力端子１、２にそれぞれ印加される信号
電圧の割合に応じてＮチャネルＦＥＴ Ｍ１５のゲート
電圧を可変させる。
【００２８】また、入力段の差動トランジスタ対から出
力された信号、即ちＰチャネルＦＥＴ Ｍ５のドレイン
の出力信号は、出力段のＮチャネルＦＥＴ Ｍ１５のゲ
ートに入力されると共に、ＮチャネルＦＥＴ Ｍ１１、
ＰチャネルＦＥＴ Ｍ１２、Ｍ１３とを介して出力段の
ＰチャネルＦＥＴ Ｍ１４のゲート電圧を可変させる。
そして、ＮチャネルＦＥＴ Ｍ１５とＮチャネルＦＥＴ
Ｍ１４のそれぞれの変化分に応じて出力端子３の電位
を速やかに上昇あるいは下降させる。
力された信号、即ちＰチャネルＦＥＴ Ｍ５のドレイン
の出力信号は、出力段のＮチャネルＦＥＴ Ｍ１５のゲ
ートに入力されると共に、ＮチャネルＦＥＴ Ｍ１１、
ＰチャネルＦＥＴ Ｍ１２、Ｍ１３とを介して出力段の
ＰチャネルＦＥＴ Ｍ１４のゲート電圧を可変させる。
そして、ＮチャネルＦＥＴ Ｍ１５とＮチャネルＦＥＴ
Ｍ１４のそれぞれの変化分に応じて出力端子３の電位
を速やかに上昇あるいは下降させる。
【００２９】この状態で、信号入力端子２に対して信号
入力端子１に印加される電圧が高い場合、ＰチャネルＦ
ＥＴ Ｍ５のドレインと、ＮチャネルＦＥＴ Ｍ８のド
レイン及びＰチャネルＦＥＴ Ｍ１０のドレインとの接
続点、即ちＮチャネルＦＥＴＭ１１、Ｍ１５のゲート電
圧は低くなる。
入力端子１に印加される電圧が高い場合、ＰチャネルＦ
ＥＴ Ｍ５のドレインと、ＮチャネルＦＥＴ Ｍ８のド
レイン及びＰチャネルＦＥＴ Ｍ１０のドレインとの接
続点、即ちＮチャネルＦＥＴＭ１１、Ｍ１５のゲート電
圧は低くなる。
【００３０】この時、ＮチャネルＦＥＴ Ｍ１５を通り
信号出力端子３から低位側電源端子４に流れる電流は非
常に小さくなり、同時にＮチャネルＦＥＴ Ｍ１１のド
レインと、ＰチャネルＦＥＴ Ｍ１２のゲートとドレイ
ンとの接続点、即ちＰチャネルＦＥＴ Ｍ１３のゲート
電圧は高くなる。
信号出力端子３から低位側電源端子４に流れる電流は非
常に小さくなり、同時にＮチャネルＦＥＴ Ｍ１１のド
レインと、ＰチャネルＦＥＴ Ｍ１２のゲートとドレイ
ンとの接続点、即ちＰチャネルＦＥＴ Ｍ１３のゲート
電圧は高くなる。
【００３１】すると、ＰチャネルＦＥＴ Ｍ１３のドレ
インと第３の定電流源Ｉ３の他端との接続点、即ちＰチ
ャネルＦＥＴ Ｍ１４のゲート電圧は低くなる。この
時、ＰチャネルＦＥＴ Ｍ１４を通り高位側電源端子５
から信号出力端子３に大きな電流が流れる。その際、Ｎ
チャネルＦＥＴ Ｍ１５を流れる電流は遮断されている
ため、ＰチャネルＦＥＴ Ｍ１４を流れる電流は信号出
力端子３に流れ、信号出力端子３の電位を速やかに上昇
させる。
インと第３の定電流源Ｉ３の他端との接続点、即ちＰチ
ャネルＦＥＴ Ｍ１４のゲート電圧は低くなる。この
時、ＰチャネルＦＥＴ Ｍ１４を通り高位側電源端子５
から信号出力端子３に大きな電流が流れる。その際、Ｎ
チャネルＦＥＴ Ｍ１５を流れる電流は遮断されている
ため、ＰチャネルＦＥＴ Ｍ１４を流れる電流は信号出
力端子３に流れ、信号出力端子３の電位を速やかに上昇
させる。
【００３２】また、信号入力端子２に対して信号入力端
子１に印加される電圧が低い場合、ＰチャネルＦＥＴ
Ｍ５のドレインと、ＮチャネルＦＥＴ Ｍ８のドレイン
及びＰチャネルＦＥＴ Ｍ１０のドレインとの接続点の
電位が上昇し、ＮチャネルＦＥＴ Ｍ１１、Ｍ１５のゲ
ート電圧は高くなる。
子１に印加される電圧が低い場合、ＰチャネルＦＥＴ
Ｍ５のドレインと、ＮチャネルＦＥＴ Ｍ８のドレイン
及びＰチャネルＦＥＴ Ｍ１０のドレインとの接続点の
電位が上昇し、ＮチャネルＦＥＴ Ｍ１１、Ｍ１５のゲ
ート電圧は高くなる。
【００３３】この時、ＮチャネルＦＥＴ Ｍ１５を通り
信号出力端子３から低位側電源端子４に流れる電流は大
きくなる。同時にＮチャネルＦＥＴ Ｍ１１のドレイン
と、ＰチャネルＦＥＴ Ｍ１２のゲートとドレインとの
接続点、即ちＰチャネルＦＥＴ Ｍ１３のゲート電圧は
低くなる。
信号出力端子３から低位側電源端子４に流れる電流は大
きくなる。同時にＮチャネルＦＥＴ Ｍ１１のドレイン
と、ＰチャネルＦＥＴ Ｍ１２のゲートとドレインとの
接続点、即ちＰチャネルＦＥＴ Ｍ１３のゲート電圧は
低くなる。
【００３４】すると、ＰチャネルＦＥＴ Ｍ１３のドレ
インと、定電流源Ｉ３の他端との接続点、即ちＰチャネ
ルＦＥＴ Ｍ１４のゲート電圧は高くなる。その際、Ｐ
チャネルＦＥＴ Ｍ１４を通り高位側電源端子５から信
号出力端子３に流れる電流は遮断される。即ち、Ｎチャ
ネルＦＥＴ Ｍ１５を通り、信号出力端子３から低位側
電源端子４に大きな電流が流れることにより、信号出力
端子３の電位を速やかに下降させることができる。
インと、定電流源Ｉ３の他端との接続点、即ちＰチャネ
ルＦＥＴ Ｍ１４のゲート電圧は高くなる。その際、Ｐ
チャネルＦＥＴ Ｍ１４を通り高位側電源端子５から信
号出力端子３に流れる電流は遮断される。即ち、Ｎチャ
ネルＦＥＴ Ｍ１５を通り、信号出力端子３から低位側
電源端子４に大きな電流が流れることにより、信号出力
端子３の電位を速やかに下降させることができる。
【００３５】すなわち、本実施例においては、Ｎチャネ
ルＦＥＴ Ｍ１１は入力段の差動トランジスタ対の信号
出力を反転する反転用トランジスタとして作用し、第３
の電流ミラー回路を構成するＰチャネルＦＥＴ Ｍ１３
がＮチャネルＦＥＴ Ｍ１１で反転された信号を更に反
転して出力し、プッシュプル構成の出力段のＰチャネル
ＦＥＴ Ｍ１４のゲート電圧として供給し、出力段のＮ
チャネルＦＥＴ Ｍ１５のゲート電圧としては差動トラ
ンジスタ対の信号出力が供給される。
ルＦＥＴ Ｍ１１は入力段の差動トランジスタ対の信号
出力を反転する反転用トランジスタとして作用し、第３
の電流ミラー回路を構成するＰチャネルＦＥＴ Ｍ１３
がＮチャネルＦＥＴ Ｍ１１で反転された信号を更に反
転して出力し、プッシュプル構成の出力段のＰチャネル
ＦＥＴ Ｍ１４のゲート電圧として供給し、出力段のＮ
チャネルＦＥＴ Ｍ１５のゲート電圧としては差動トラ
ンジスタ対の信号出力が供給される。
【００３６】しかも、信号出力端子３の電位は、高位側
電源端子５からのＰチャネルＦＥＴＭ１４のドレイン−
ソース間の電圧分が下がった電位から、低位側電源端子
４からのＮチャネルＦＥＴ Ｍ１５のドレイン−ソース
間の電圧分が上がった電位まで出力でき、広出力レンジ
の出力段が可能となる。
電源端子５からのＰチャネルＦＥＴＭ１４のドレイン−
ソース間の電圧分が下がった電位から、低位側電源端子
４からのＮチャネルＦＥＴ Ｍ１５のドレイン−ソース
間の電圧分が上がった電位まで出力でき、広出力レンジ
の出力段が可能となる。
【００３７】また、平衡状態時においては、Ｐチャネル
ＦＥＴ Ｍ１４、ＮチャネルＦＥＴＭ１５を流れるアイ
ドリング電流は、ＰチャネルＦＥＴ Ｍ１２とＭ１３と
のトランジスタサイズの比と、ＮチャネルＦＥＴ Ｍ１
１とＮチャネルＦＥＴ Ｍ１５とのトランジスタサイズ
の比、及び第３の定電流源Ｉ３とから決まるため、しき
い値の変動によるアイドリング電流への影響はない。
ＦＥＴ Ｍ１４、ＮチャネルＦＥＴＭ１５を流れるアイ
ドリング電流は、ＰチャネルＦＥＴ Ｍ１２とＭ１３と
のトランジスタサイズの比と、ＮチャネルＦＥＴ Ｍ１
１とＮチャネルＦＥＴ Ｍ１５とのトランジスタサイズ
の比、及び第３の定電流源Ｉ３とから決まるため、しき
い値の変動によるアイドリング電流への影響はない。
【００３８】上述のように、本実施例では、広入力レン
ジ、広出力レンジが可能で、信号出力端子３の電位の上
昇、下降を速やかに行うことができ、且つアイドリング
電流がトランジスタのしきい値電圧の絶対値のバラツキ
に影響されない演算増幅器が得られる。また、本実施例
においては、例えば信号反転用のＮチャネルＦＥＴＭ１
１と出力段のＮチャネルＦＥＴ Ｍ１５とはゲート電極
を共通接続し同一導電型のＦＥＴとされており、しきい
値電圧のバラツキが相殺される。
ジ、広出力レンジが可能で、信号出力端子３の電位の上
昇、下降を速やかに行うことができ、且つアイドリング
電流がトランジスタのしきい値電圧の絶対値のバラツキ
に影響されない演算増幅器が得られる。また、本実施例
においては、例えば信号反転用のＮチャネルＦＥＴＭ１
１と出力段のＮチャネルＦＥＴ Ｍ１５とはゲート電極
を共通接続し同一導電型のＦＥＴとされており、しきい
値電圧のバラツキが相殺される。
【００３９】
【実施例２】図２は、本発明の第２の実施例に係る演算
増幅器の構成を示す回路図である。図２において、前記
第１の実施例の構成を示す図１の要素と同一又は対応す
る要素には同一の参照符号が付されている。
増幅器の構成を示す回路図である。図２において、前記
第１の実施例の構成を示す図１の要素と同一又は対応す
る要素には同一の参照符号が付されている。
【００４０】図２を参照して、本実施例が前記第１の実
施例と相違する点は、前記第１の実施例におけるＮチャ
ネルＦＥＴ Ｍ１、Ｍ２、Ｍ７、Ｍ８、Ｍ１１、Ｍ１５
をＰチャネルＦＥＴに、ＰチャネルＦＥＴ Ｍ３、Ｍ
４、Ｍ５、Ｍ６、Ｍ９、Ｍ１０、Ｍ１２、Ｍ１３、Ｍ１
４をＮチャネルＦＥＴに置き換え、これに伴い、第１〜
第３の定電流源Ｉ１、Ｉ２、Ｉ３を前記第１実施例と逆
極性にした点である。
施例と相違する点は、前記第１の実施例におけるＮチャ
ネルＦＥＴ Ｍ１、Ｍ２、Ｍ７、Ｍ８、Ｍ１１、Ｍ１５
をＰチャネルＦＥＴに、ＰチャネルＦＥＴ Ｍ３、Ｍ
４、Ｍ５、Ｍ６、Ｍ９、Ｍ１０、Ｍ１２、Ｍ１３、Ｍ１
４をＮチャネルＦＥＴに置き換え、これに伴い、第１〜
第３の定電流源Ｉ１、Ｉ２、Ｉ３を前記第１実施例と逆
極性にした点である。
【００４１】本実施例に係る演算増幅器の基本的な動作
は、回路の極性が逆とされただけであり、実質的に前記
第１実施例と同様となる。このため動作の説明は省略す
る。
は、回路の極性が逆とされただけであり、実質的に前記
第１実施例と同様となる。このため動作の説明は省略す
る。
【００４２】
【実施例３】図３は、本発明の第３の実施例に係る演算
増幅器の構成を示す回路図である。図３において、前記
第１の実施例の構成を示す図１の要素と同一又は対応す
る要素には同一の参照符号が付されている。
増幅器の構成を示す回路図である。図３において、前記
第１の実施例の構成を示す図１の要素と同一又は対応す
る要素には同一の参照符号が付されている。
【００４３】図２を参照して、本実施例が前記第１の実
施例と相違する点は、前記第１の実施例における差動対
を構成するＮチャネルＦＥＴ Ｍ１、Ｍ２の代わりにＮ
ＰＮバイポーラトランジスタＱ１、Ｑ２を用い、差動対
を構成するＰチャネルＦＥＴＭ５、Ｍ６の代わりにＰＮ
ＰバイポーラトランジスタＱ５、Ｑ６を用いた構成にし
た点である。
施例と相違する点は、前記第１の実施例における差動対
を構成するＮチャネルＦＥＴ Ｍ１、Ｍ２の代わりにＮ
ＰＮバイポーラトランジスタＱ１、Ｑ２を用い、差動対
を構成するＰチャネルＦＥＴＭ５、Ｍ６の代わりにＰＮ
ＰバイポーラトランジスタＱ５、Ｑ６を用いた構成にし
た点である。
【００４４】この構成で、演算増幅器としての機能とし
ては、ＦＥＴの場合もバイポーラトランジスタの場合も
差がないため、演算増幅器としての基本的な動作は前記
第１実施例と同様となり、その説明は省略する。
ては、ＦＥＴの場合もバイポーラトランジスタの場合も
差がないため、演算増幅器としての基本的な動作は前記
第１実施例と同様となり、その説明は省略する。
【００４５】ところで、一般的にバイポーラトランジス
タの方がＦＥＴに比べ相互コンダクタンスが大きいた
め、本実施例においては、前記第１の実施例よりも利得
を大きくすることができる。このため、高精度な演算増
幅器が得られる。
タの方がＦＥＴに比べ相互コンダクタンスが大きいた
め、本実施例においては、前記第１の実施例よりも利得
を大きくすることができる。このため、高精度な演算増
幅器が得られる。
【００４６】
【実施例４】図４は、本発明の第４の実施例に係わる演
算増幅器の構成を示す回路図である。図４において、前
記第３の実施例の構成を示す図３の要素と同一又は対応
する要素には同一の参照符号が付されている。
算増幅器の構成を示す回路図である。図４において、前
記第３の実施例の構成を示す図３の要素と同一又は対応
する要素には同一の参照符号が付されている。
【００４７】図４を参照して、本実施例が前記第３の実
施例と相違する点は、各素子を逆極性にした点である。
より詳細には、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ５、
Ｑ６をいずれもＰＮＰトランジスタとし、ＮチャネルＦ
ＥＴ Ｍ７、Ｍ８、Ｍ１１、Ｍ１５をＰチャネルＦＥＴ
に、ＰチャネルＦＥＴ Ｍ３、Ｍ４、Ｍ９、Ｍ１０、Ｍ
１２、Ｍ１３、Ｍ１４をＮチャネルＦＥＴに置き換え、
これに伴い第１〜第３の定電流源Ｉ１、Ｉ２、Ｉ３を前
記第３実施例と逆極性にしている。
施例と相違する点は、各素子を逆極性にした点である。
より詳細には、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ５、
Ｑ６をいずれもＰＮＰトランジスタとし、ＮチャネルＦ
ＥＴ Ｍ７、Ｍ８、Ｍ１１、Ｍ１５をＰチャネルＦＥＴ
に、ＰチャネルＦＥＴ Ｍ３、Ｍ４、Ｍ９、Ｍ１０、Ｍ
１２、Ｍ１３、Ｍ１４をＮチャネルＦＥＴに置き換え、
これに伴い第１〜第３の定電流源Ｉ１、Ｉ２、Ｉ３を前
記第３実施例と逆極性にしている。
【００４８】演算増幅器としての基本的な動作は、回路
の極性が逆とされただけであるため実質的に前記第３の
実施例と同様となり、説明は省略する。
の極性が逆とされただけであるため実質的に前記第３の
実施例と同様となり、説明は省略する。
【００４９】
【実施例５】図５は、本発明の第５の実施例に係る演算
増幅器の構成を示す回路図である。図５において、前記
第１の実施例の構成を示す図１と同一又は等価な要素に
は同一の参照符号が付されている。
増幅器の構成を示す回路図である。図５において、前記
第１の実施例の構成を示す図１と同一又は等価な要素に
は同一の参照符号が付されている。
【００５０】本実施例が前記第１の実施例と相違する点
は、ＮチャネルＦＥＴ Ｍ１１、Ｍ１５の代わりにＮＰ
ＮバイポーラトランジスタＱ１１、Ｑ１５を用いた構成
にした点である。
は、ＮチャネルＦＥＴ Ｍ１１、Ｍ１５の代わりにＮＰ
ＮバイポーラトランジスタＱ１１、Ｑ１５を用いた構成
にした点である。
【００５１】演算増幅器としての機能としてはＦＥＴの
場合もバイポーラトランジスタの場合も差がなく、演算
増幅器としての基本的な動作は、前記第１実施例と実質
的に同様となるため、説明は省略する。
場合もバイポーラトランジスタの場合も差がなく、演算
増幅器としての基本的な動作は、前記第１実施例と実質
的に同様となるため、説明は省略する。
【００５２】一般的にバイポーラトランジスタの方がＦ
ＥＴに比べ相互コンダクタンスが大きいため、本実施例
においては、立ち下がり時間を前記第１の実施例の場合
に比べ短縮することができる。
ＥＴに比べ相互コンダクタンスが大きいため、本実施例
においては、立ち下がり時間を前記第１の実施例の場合
に比べ短縮することができる。
【００５３】
【実施例６】図６は、本発明の第６の実施例に係る演算
増幅器の構成を示す回路図である。図５において、前記
第２の実施例の構成を示す図２と同一又は等価な要素に
は同一の参照符号が付されている。
増幅器の構成を示す回路図である。図５において、前記
第２の実施例の構成を示す図２と同一又は等価な要素に
は同一の参照符号が付されている。
【００５４】本実施例が前記第２の実施例と相違する点
は、ＮチャネルＦＥＴ Ｍ１１、Ｍ１５の代わりにＮＰ
ＮバイポーラトランジスタＱ１１、Ｑ１５を用いた構成
にした点である。
は、ＮチャネルＦＥＴ Ｍ１１、Ｍ１５の代わりにＮＰ
ＮバイポーラトランジスタＱ１１、Ｑ１５を用いた構成
にした点である。
【００５５】この構成で、演算増幅器としての機能とし
てはＦＥＴの場合もバイポーラトランジスタの場合も差
がないため、演算増幅器としての基本的な動作は前記第
２実施例と同様となり、説明は省略する。
てはＦＥＴの場合もバイポーラトランジスタの場合も差
がないため、演算増幅器としての基本的な動作は前記第
２実施例と同様となり、説明は省略する。
【００５６】一般的にバイポーラトランジスタの方がＦ
ＥＴに比べ相互コンダクタンスが大きいため、本実施例
は、立ち上がり時間をＦＥＴの場合（前記第２の実施
例）に比べ短縮することができる。
ＥＴに比べ相互コンダクタンスが大きいため、本実施例
は、立ち上がり時間をＦＥＴの場合（前記第２の実施
例）に比べ短縮することができる。
【００５７】
【実施例７】図７は、本発明の第７の実施例に係る演算
増幅器の構成を示す回路図である。図７において、前記
第３の実施例の構成を示す図３の要素と同一又は対応す
る要素には同一の参照符号が付されている。
増幅器の構成を示す回路図である。図７において、前記
第３の実施例の構成を示す図３の要素と同一又は対応す
る要素には同一の参照符号が付されている。
【００５８】図７を参照して、本実施例が前記第３の実
施例と相違する点は、ＮチャネルＦＥＴ Ｍ１１、Ｍ１
５の代わりにＮＰＮバイポーラトランジスタＱ１１、Ｑ
１５を用いた構成にした点である。
施例と相違する点は、ＮチャネルＦＥＴ Ｍ１１、Ｍ１
５の代わりにＮＰＮバイポーラトランジスタＱ１１、Ｑ
１５を用いた構成にした点である。
【００５９】この構成で、演算増幅器としての機能とし
てはＦＥＴの場合もバイポーラトランジスタの場合も差
がないため、演算増幅器としての基本的な動作は実質的
に前記第３実施例と同様となり、詳細な説明は省略す
る。
てはＦＥＴの場合もバイポーラトランジスタの場合も差
がないため、演算増幅器としての基本的な動作は実質的
に前記第３実施例と同様となり、詳細な説明は省略す
る。
【００６０】一般的にバイポーラトランジスタの方がＦ
ＥＴに比べ相互コンダクタンスが大きいため、本実施例
は立ち下がり時間をＦＥＴの場合（前記第３の実施例）
に比べ短縮することができる。
ＥＴに比べ相互コンダクタンスが大きいため、本実施例
は立ち下がり時間をＦＥＴの場合（前記第３の実施例）
に比べ短縮することができる。
【００６１】
【実施例８】図８は、本発明の第８の実施例に係る演算
増幅器の構成を示す回路図である。図８において、前記
第４の実施例の構成を示す図４の要素と同一又は対応す
る要素には同一の参照符号が付されている。
増幅器の構成を示す回路図である。図８において、前記
第４の実施例の構成を示す図４の要素と同一又は対応す
る要素には同一の参照符号が付されている。
【００６２】図８を参照して、本実施例が前記第１の実
施例と相違する点は、前記第４の実施例におけるＮチャ
ネルＦＥＴ Ｍ１１、Ｍ１５の代わりにＮＰＮバイポー
ラトランジスタＱ１１、Ｑ１５を用いた構成にした点で
ある。
施例と相違する点は、前記第４の実施例におけるＮチャ
ネルＦＥＴ Ｍ１１、Ｍ１５の代わりにＮＰＮバイポー
ラトランジスタＱ１１、Ｑ１５を用いた構成にした点で
ある。
【００６３】この構成で、演算増幅器としての機能とし
てはＦＥＴの場合もバイポーラトランジスタの場合も差
がないため、演算増幅器としての基本的な動作は前記第
４実施例と実質的に同様となり、説明は省略する。
てはＦＥＴの場合もバイポーラトランジスタの場合も差
がないため、演算増幅器としての基本的な動作は前記第
４実施例と実質的に同様となり、説明は省略する。
【００６４】一般的にバイポーラトランジスタの方がＦ
ＥＴに比べ相互コンダクタンスが大きいため、本実施例
は立ち上がり時間をＦＥＴの場合（前記第４の実施例）
に比べ小短縮することができる。
ＥＴに比べ相互コンダクタンスが大きいため、本実施例
は立ち上がり時間をＦＥＴの場合（前記第４の実施例）
に比べ小短縮することができる。
【００６５】以上本発明を上記各実施例に即して説明し
たが、本発明は、上記態様にのみ限定されるものでな
く、本発明の原理に準ずる各種態様を含む事は勿論であ
る。
たが、本発明は、上記態様にのみ限定されるものでな
く、本発明の原理に準ずる各種態様を含む事は勿論であ
る。
【００６６】
【発明の効果】以上説明したように本発明によれば、広
入力レンジ、広出力レンジが実現でき、ると共に、アイ
ドリング電流がトランジスタのしきい値の絶対値ばらつ
きにより大きく変化してしまうという従来の問題を解決
することができる。
入力レンジ、広出力レンジが実現でき、ると共に、アイ
ドリング電流がトランジスタのしきい値の絶対値ばらつ
きにより大きく変化してしまうという従来の問題を解決
することができる。
【００６７】また、本発明によれば、信号出力端子の立
ち上がり時間及び立ち下がり時間を小さくすることが可
能とされ、演算増幅器の応答特性を向上することができ
る。特に、本発明において、差動トランジスタ対等にバ
イポーラ素子を利用した場合、ＦＥＴを用いた場合より
も一般に利得が大となり高精度な演算増幅器が得られる
と共に高速応答を実現している。
ち上がり時間及び立ち下がり時間を小さくすることが可
能とされ、演算増幅器の応答特性を向上することができ
る。特に、本発明において、差動トランジスタ対等にバ
イポーラ素子を利用した場合、ＦＥＴを用いた場合より
も一般に利得が大となり高精度な演算増幅器が得られる
と共に高速応答を実現している。
【図１】本発明の第１実施例に係る演算増幅器の回路構
成を示す図である。
成を示す図である。
【図２】本発明の第２実施例に係る演算増幅器の構成を
示す図である。
示す図である。
【図３】本発明の第３実施例に係る演算増幅器の回路構
成を示す図である。
成を示す図である。
【図４】本発明の第４実施例に係る演算増幅器の回路構
成を示す図である。
成を示す図である。
【図５】本発明の第５実施例に係る演算増幅器の回路構
成を示す図である。
成を示す図である。
【図６】本発明の第６実施例に係る演算増幅器の回路構
成を示す図である。
成を示す図である。
【図７】本発明の第７実施例に係る演算増幅器の回路構
成を示す図である。
成を示す図である。
【図８】本発明の第８実施例に係る演算増幅器の回路構
成を示す図である。
成を示す図である。
【図９】従来の演算増幅器の回路構成を示す図である。
１、２ 信号入力端子 ３ 信号出力端子 ４、５ 電源端子 Ｉ１〜Ｉ３ 定電流源 Ｍ１〜Ｍ１５ ＦＥＴ Ｑ１、Ｑ２、Ｑ５、Ｑ６ バイポーラトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03F 3/45 H03F 3/343
Claims (5)
- 【請求項１】第１、第２の入力端子に制御電極がそれぞ
れ接続され互いに逆導電型の第１、第２の差動トランジ
スタ対と、 前記第１、第２の差動トランジスタ対にそれぞれ接続さ
れた第１、第２の定電流源と、 前記第１の差動トランジスタ対の一の出力端と前記第２
の差動トランジスタ対の一の出力端と第１の電源端子と
の間に接続された第１の電流ミラー回路と、 前記第１の差動トランジスタ対の他の出力端と前記第２
の差動トランジスタ対の他の出力端と前記第１の電源端
子との間に接続された第２の電流ミラー回路と、 前記第２の差動トランジスタ対と第２の電源端子との間
に接続された負荷回路と、 前記第２の差動トランジスタ対の他の出力端に制御電極
が接続され第１電極が前記第２の電源端子に接続された
トランジスタと、 前記トランジスタの第２電極を入力端に接続した第３の
電流ミラー回路と、 前記第３の電流ミラー回路の出力端と前記第２の電源端
子との間に接続された第３の定電流源と、 を備え、 前記第１、第２の電源端子の間にプッシュプル構成に接
続された第１、第２の出力トランジスタの制御電極をそ
れぞれ前記第３の電流ミラー回路の出力端と、前記第２
の差動トランジスタ対の出力端と前記第２の電流ミラー
回路との接続点と、に接続し、 前記第１、第２の出力トランジスタの接続点を出力端子
に接続してなる演算増幅器。 - 【請求項２】第１電極が共通に接続され、第２電極がそ
れぞれ第１、第２信号入力端子に接続された第１、第２
のトランジスタと、 一端が第１電源端子に接続され、他端が前記第１、第２
のトランジスタの第１電極に接続された第１定電流源
と、 第１電極が第２電源端子に接続され、第２、第３電極が
前記第１のトランジスタの第３電極に接続された第３の
トランジスタと、 第１電極が第２電源端子に接続され、第２、第３電極が
前記第２のトランジスタの第３電極に接続された第４の
トランジスタと、 第１電極が共通に接続され、第２電極が、それぞれ第
１、第２信号入力端子に接続された第５、第６のトラン
ジスタと、 一端が第２電源端子に接続され、他端が前記第５、第６
のトランジスタの第１電極に接続された第２定電流源
と、 第１電極が第１電源端子に接続され、第２、第３電極が
前記第６のトランジスタの第３電極に接続された第７の
トランジスタと、 第１電極が第１電源端子に接続され、第２電極が前記第
７のトランジスタの第２、第３電極に接続され、第３電
極が前記第５のトランジスタの第３電極に接続された第
８のトランジスタと、 第１電極が第２電源端子に接続され、第２電極が前記第
３のトランジスタの第２、第３電極に接続され、第３電
極が前記第６、第７のトランジスタの第３電極に接続さ
れた第９のトランジスタと、 第１電極が第２電源端子に接続され、第２電極が前記第
４のトランジスタの第２、第３電極に接続され、第３電
極が前記第５、第８のトランジスタの第３電極に接続さ
れた第１０のトランジスタと、 第１電極が第１電源端子に接続され、第２電極が前記第
５、第８のトランジスタの第３電極に接続された第１１
のトランジスタと、 第１電極が第２電源端子に接続され、第３電極が前記第
１１のトランジスタの第３電極に接続された第１２のト
ランジスタと、 第１電極が第２電源端子に接続され、第２電極が前記第
１２のトランジスタの第２、第３電極に接続された第１
３のトランジスタと、 一端が第１電源端子に接続され、他端が前記第１３のト
ランジスタの第３電極に接続された第３定電流源と、 第１電極が第２電源端子に接続され、第２電極が前記第
１３のトランジスタの第３電極に接続され、第３電極が
出力信号端子に接続された第１４のトランジスタと、 第１電極が第１電源端子に接続され、第２電極が前記第
５、第８のトランジスタの第３電極に接続され、第３電
極が前記出力信号端子に接続された第１５のトランジス
タと、 を備えていることを特徴とする演算増幅器。 - 【請求項３】前記第１〜第１５のトランジスタが、それ
ぞれ、第１電極としてソース電極、第２電極としてゲー
ト電極、第３電極としてドレイン電極を備えたＦＥＴで
あることを特徴とする請求項２記載の演算増幅器。 - 【請求項４】前記第３、第４のトランジスタと、第７〜
第１５のトランジスタとが、それぞれ、第１電極として
ソース電極、第２電極としてゲート電極、第３電極とし
てドレイン電極を備えたＦＥＴであリ、 前記第１、第２のトランジスタと、第５、第６のトラン
ジスタとが、それぞれ、第１電極としてエミッタ電極、
第２電極としてベース電極、第３電極としてコレクタ電
極を備えたバイポーラトランジスタであることを特徴と
する請求項２記載の演算増幅器。 - 【請求項５】前記第１〜第１０のトランジスタと、第１
２〜第１４のトランジスタが、それぞれ、第１電極とし
てソース電極、第２電極としてゲート電極、第３電極と
してドレイン電極を備えたＦＥＴであリ、 前記第１１、第１５のトランジスタが、それぞれ、第１
電極としてエミッタ電極、第２電極としてベース電極、
第３電極としてコレクタ電極を備えたバイポーラトラン
ジスタであることを特徴とする請求項２記載の演算増幅
器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7031351A JP2885120B2 (ja) | 1995-01-27 | 1995-01-27 | 演算増幅器 |
| US08/592,735 US5670910A (en) | 1995-01-27 | 1996-01-26 | Operational amplifier free from dispersion in quiescent current consumed by output stage |
| KR1019960001796A KR0163783B1 (ko) | 1995-01-27 | 1996-01-27 | 출력단에서 소모되는 동작 전류가 일정한 연산 증폭기 회로 |
| TW085101304A TW305086B (ja) | 1995-01-27 | 1996-02-02 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7031351A JP2885120B2 (ja) | 1995-01-27 | 1995-01-27 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204470A JPH08204470A (ja) | 1996-08-09 |
| JP2885120B2 true JP2885120B2 (ja) | 1999-04-19 |
Family
ID=12328815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7031351A Expired - Lifetime JP2885120B2 (ja) | 1995-01-27 | 1995-01-27 | 演算増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5670910A (ja) |
| JP (1) | JP2885120B2 (ja) |
| KR (1) | KR0163783B1 (ja) |
| TW (1) | TW305086B (ja) |
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| JP3435292B2 (ja) * | 1996-08-29 | 2003-08-11 | 富士通株式会社 | オペアンプ回路 |
| FR2762161B1 (fr) * | 1997-04-15 | 1999-07-02 | Sgs Thomson Microelectronics | Comparateur a grande excursion de tension d'entree |
| IT1291676B1 (it) * | 1997-04-28 | 1999-01-19 | Sgs Thomson Microelectronics | Stadio di uscita a cmos esente da fenomeni di deriva |
| JP3416479B2 (ja) * | 1997-09-03 | 2003-06-16 | キヤノン株式会社 | 演算増幅器 |
| JP3338771B2 (ja) * | 1997-09-04 | 2002-10-28 | 山形日本電気株式会社 | 演算増幅器 |
| DE19739960C2 (de) * | 1997-09-11 | 2000-11-30 | Siemens Ag | Signalregenerierungsschaltung |
| JPH11220341A (ja) * | 1997-11-26 | 1999-08-10 | Oki Electric Ind Co Ltd | 演算増幅器 |
| US6150884A (en) * | 1998-05-13 | 2000-11-21 | Texas Instruments Incorporated | Multistage amplifier circuit with improved nested transconductance capacitance compensation |
| TW423208B (en) * | 1998-12-28 | 2001-02-21 | Nippon Electric Co | Operational amplifier |
| KR100287186B1 (ko) * | 1999-03-29 | 2001-04-16 | 윤종용 | 반도체 메모리 장치의 상보형 차동 입력 버퍼 |
| EP1124326A1 (en) * | 2000-02-09 | 2001-08-16 | STMicroelectronics S.r.l. | An operational amplifier with high gain and sysmmetrical output-current capabilty |
| JP3440917B2 (ja) * | 2000-03-31 | 2003-08-25 | セイコーエプソン株式会社 | 差動増幅装置、半導体装置、電源回路及びそれを用いた電子機器 |
| US6285256B1 (en) | 2000-04-20 | 2001-09-04 | Pericom Semiconductor Corp. | Low-power CMOS voltage follower using dual differential amplifiers driving high-current constant-voltage push-pull output buffer |
| US6483382B1 (en) * | 2000-09-15 | 2002-11-19 | Analog Devices, Inc. | Current compensation circuit for improved open-loop gain in an amplifier |
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| JP4659235B2 (ja) * | 2001-02-28 | 2011-03-30 | 浜松ホトニクス株式会社 | 発光素子駆動回路 |
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| DE10161347C1 (de) * | 2001-12-13 | 2003-04-17 | Texas Instruments Deutschland | Schaltungsanordnung zum Umsetzen eines differentiellen Eingangs-Taktsignalpaars in ein unsymmetrisches Ausgangstaktsignal |
| US6731163B2 (en) | 2002-03-08 | 2004-05-04 | Texas Instruments Incorporated | Miller de-compensation for differential input, differential output amplifier |
| JP4070533B2 (ja) * | 2002-07-26 | 2008-04-02 | 富士通株式会社 | 半導体集積回路装置 |
| JP2005017536A (ja) | 2003-06-24 | 2005-01-20 | Nec Yamagata Ltd | 表示制御回路 |
| US7248081B2 (en) * | 2005-07-08 | 2007-07-24 | Broadcom Corporation | Slicer with large input common mode range |
| JP5702570B2 (ja) * | 2009-11-27 | 2015-04-15 | ローム株式会社 | オペアンプ及びこれを用いた液晶駆動装置、並びに、パラメータ設定回路、半導体装置、電源装置 |
| TWI454057B (zh) * | 2011-03-31 | 2014-09-21 | Raydium Semiconductor Corp | 源極驅動器之輸出緩衝器 |
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| JPH0476246A (ja) * | 1990-07-13 | 1992-03-11 | Toyota Motor Corp | 過給機付ディーゼルエンジンの最大噴射量制御装置 |
-
1995
- 1995-01-27 JP JP7031351A patent/JP2885120B2/ja not_active Expired - Lifetime
-
1996
- 1996-01-26 US US08/592,735 patent/US5670910A/en not_active Expired - Lifetime
- 1996-01-27 KR KR1019960001796A patent/KR0163783B1/ko not_active IP Right Cessation
- 1996-02-02 TW TW085101304A patent/TW305086B/zh active
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|---|---|
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| JPH08204470A (ja) | 1996-08-09 |
| TW305086B (ja) | 1997-05-11 |
| US5670910A (en) | 1997-09-23 |
| KR0163783B1 (ko) | 1999-03-20 |
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