JP3338771B2 - 演算増幅器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は演算増幅器に関し、
特に広出力レンジの出力段をもつ演算増幅器に関する。
特に広出力レンジの出力段をもつ演算増幅器に関する。
【０００２】
【従来の技術】この種の従来の演算増幅器の１つとし
て、広レンジの入出力が可能であり且つ大きな負荷を駆
動するための演算増幅器があり、本発明者が既に特開平
８−２０４４７０号公報などで提案している。図８は、
この従来の演算増幅器の構成例を示す回路図である。
て、広レンジの入出力が可能であり且つ大きな負荷を駆
動するための演算増幅器があり、本発明者が既に特開平
８−２０４４７０号公報などで提案している。図８は、
この従来の演算増幅器の構成例を示す回路図である。
【０００３】図８を参照すると、この従来の演算増幅器
は、大きく分割すると、信号入力端子１，２の信号を入
力し差動増幅する入力段と、出力信号端子３を駆動し信
号出力する出力段とから構成されている。
は、大きく分割すると、信号入力端子１，２の信号を入
力し差動増幅する入力段と、出力信号端子３を駆動し信
号出力する出力段とから構成されている。
【０００４】入力段は、ソースが共通に接続され、ゲー
トがそれぞれ信号入力端子１，２に接続され差動トラン
ジスタ対を構成するＮ型電界効果トランジスタＭ２，Ｍ
１と、Ｎ型電界効果トランジスタＭ１，Ｍ２の共通接続
されたソースおよび低位側電源端子４の間に接続された
第１の定電流源Ｉ１と、ゲートおよびドレインがＮ型電
界効果トランジスタＭ１のドレインに接続され、ソース
が高位側電源端子５に接続されたＰ型電界効果トランジ
スタＭ３と、ソースが高位側電源端子５に接続され、ゲ
ートがＰ型電界効果トランジスタＭ３のゲートおよびド
レインに接続され、ドレインがＮ型電界効果トランジス
タＭ２のドレインに接続されたＰ型電界効果トランジス
タＭ４とを備え、さらに、ソースが共通に接続され、ゲ
ートがそれぞれ信号入力端子１，２に接続され差動トラ
ンジスタ対を構成するＰ型電界効果トランジスタＭ５，
Ｍ６と、Ｐ型電界効果トランジスタＭ５，Ｍ６の共通接
続されたソースおよび高位側電源端子５の間に接続され
た第２の定電流源Ｉ２と、ゲートおよびドレインがＰ型
電界効果トランジスタＭ５のドレインと接続され、ソー
スが低位側電源端子４に接続されたＮ型電界効果トラン
ジスタＭ７と、ゲートおよびドレインがＰ型電界効果ト
ランジスタＭ６のドレインと接続され、ソースが低位側
電源端子４に接続されたＮ型電界効果トランジスタＭ８
と、Ｎ型電界効果トランジスタＭ７とカレントミラー接
続され、ドレインがＰ型電界効果トランジスタＭ３のド
レインに接続されたＮ型電界効果トランジスタＭ９と、
Ｎ型電界効果トランジスタＭ８とカレントミラー接続さ
れ、ドレインがＰ型電界効果トランジスタＭ４のドレイ
ンに接続されたＮ型電界効果トランジスタＭ１０とを備
えている。
トがそれぞれ信号入力端子１，２に接続され差動トラン
ジスタ対を構成するＮ型電界効果トランジスタＭ２，Ｍ
１と、Ｎ型電界効果トランジスタＭ１，Ｍ２の共通接続
されたソースおよび低位側電源端子４の間に接続された
第１の定電流源Ｉ１と、ゲートおよびドレインがＮ型電
界効果トランジスタＭ１のドレインに接続され、ソース
が高位側電源端子５に接続されたＰ型電界効果トランジ
スタＭ３と、ソースが高位側電源端子５に接続され、ゲ
ートがＰ型電界効果トランジスタＭ３のゲートおよびド
レインに接続され、ドレインがＮ型電界効果トランジス
タＭ２のドレインに接続されたＰ型電界効果トランジス
タＭ４とを備え、さらに、ソースが共通に接続され、ゲ
ートがそれぞれ信号入力端子１，２に接続され差動トラ
ンジスタ対を構成するＰ型電界効果トランジスタＭ５，
Ｍ６と、Ｐ型電界効果トランジスタＭ５，Ｍ６の共通接
続されたソースおよび高位側電源端子５の間に接続され
た第２の定電流源Ｉ２と、ゲートおよびドレインがＰ型
電界効果トランジスタＭ５のドレインと接続され、ソー
スが低位側電源端子４に接続されたＮ型電界効果トラン
ジスタＭ７と、ゲートおよびドレインがＰ型電界効果ト
ランジスタＭ６のドレインと接続され、ソースが低位側
電源端子４に接続されたＮ型電界効果トランジスタＭ８
と、Ｎ型電界効果トランジスタＭ７とカレントミラー接
続され、ドレインがＰ型電界効果トランジスタＭ３のド
レインに接続されたＮ型電界効果トランジスタＭ９と、
Ｎ型電界効果トランジスタＭ８とカレントミラー接続さ
れ、ドレインがＰ型電界効果トランジスタＭ４のドレイ
ンに接続されたＮ型電界効果トランジスタＭ１０とを備
えている。
【０００５】出力段は、ソースを高位側電源端子５に接
続し、ゲートをＰ型電界効果トランジスタＭ４，Ｎ型電
界効果トランジスタＭ２，Ｎ型電界効果トランジスタＭ
１０の各ドレインに接続した、Ｐ型電界効果トランジス
タＭ１１およびＰ型電界効果トランジスタＭ１３と、Ｎ
型電界効果トランジスタＭ１１および低位側電源端子４
の間に接続された第３の定電流源Ｉ３と、ソースを高位
側電源端子５に接続し、ゲートをＰ型電界効果トランジ
スタＭ１１のドレインと第３の定電流源との接続部に接
続された、Ｐ型電界効果トランジスタＭ１２と、ソース
を低位側電源端子４に接続し、ゲートをＰ型電界効果ト
ランジスタＭ１２の第４の定電流源との接続部に接続さ
れた、Ｎ型電界効果トランジスタＭ１４とを備え、Ｐ型
電界効果トランジスタＭ１３およびＮ型電界効果トラン
ジスタＭ１４のドレインを、出力信号端子３に接続して
いる。
続し、ゲートをＰ型電界効果トランジスタＭ４，Ｎ型電
界効果トランジスタＭ２，Ｎ型電界効果トランジスタＭ
１０の各ドレインに接続した、Ｐ型電界効果トランジス
タＭ１１およびＰ型電界効果トランジスタＭ１３と、Ｎ
型電界効果トランジスタＭ１１および低位側電源端子４
の間に接続された第３の定電流源Ｉ３と、ソースを高位
側電源端子５に接続し、ゲートをＰ型電界効果トランジ
スタＭ１１のドレインと第３の定電流源との接続部に接
続された、Ｐ型電界効果トランジスタＭ１２と、ソース
を低位側電源端子４に接続し、ゲートをＰ型電界効果ト
ランジスタＭ１２の第４の定電流源との接続部に接続さ
れた、Ｎ型電界効果トランジスタＭ１４とを備え、Ｐ型
電界効果トランジスタＭ１３およびＮ型電界効果トラン
ジスタＭ１４のドレインを、出力信号端子３に接続して
いる。
【０００６】次に、この従来の演算増幅器の動作につい
て説明する。
て説明する。
【０００７】この従来の演算増幅器は、Ｎ型電界効果ト
ランジスタＭ１，Ｍ２からなる差動トランジスタ対とＰ
型電界効果トランジスタＭ５，Ｍ６からなる差動トラン
ジスタ対とを並列に構成した広入力レンジの入力段を備
え、Ｐ型電界効果トランジスタＭ２のドレイン端子の信
号が、入力段の出力として、出力段に出力される。出力
段において、この入力段の出力は、Ｐ型電界効果トラン
ジスタＭ１３のゲートに入力され、信号入力端子１，２
にそれぞれ印加される信号電圧の割合に応じてゲート電
圧を変化させ、同時に、Ｐ型電界効果トランジスタＭ１
１，Ｐ型電界効果トランジスタＭ１２を介してレベルシ
フトされ、このレベルシフト信号が、Ｎ型電界効果トラ
ンジスタＭ１４のゲートに入力され、そのゲート電圧を
同時変化させる。これら電界効果トランジスタＭ１３，
１４の各ゲート電圧変化に応じ、出力端子３の電位が速
やかに上昇あるいは下降する。
ランジスタＭ１，Ｍ２からなる差動トランジスタ対とＰ
型電界効果トランジスタＭ５，Ｍ６からなる差動トラン
ジスタ対とを並列に構成した広入力レンジの入力段を備
え、Ｐ型電界効果トランジスタＭ２のドレイン端子の信
号が、入力段の出力として、出力段に出力される。出力
段において、この入力段の出力は、Ｐ型電界効果トラン
ジスタＭ１３のゲートに入力され、信号入力端子１，２
にそれぞれ印加される信号電圧の割合に応じてゲート電
圧を変化させ、同時に、Ｐ型電界効果トランジスタＭ１
１，Ｐ型電界効果トランジスタＭ１２を介してレベルシ
フトされ、このレベルシフト信号が、Ｎ型電界効果トラ
ンジスタＭ１４のゲートに入力され、そのゲート電圧を
同時変化させる。これら電界効果トランジスタＭ１３，
１４の各ゲート電圧変化に応じ、出力端子３の電位が速
やかに上昇あるいは下降する。
【０００８】例えば、信号入力端子２に対して信号入力
端子１に印加される電圧が高い場合、差動トランジスタ
対を構成する電界効果トランジスタＭ２のドレインから
の入力段の出力が低くなり、出力段のＰ型電界効果トラ
ンジスタＭ１１，Ｍ１３のゲート電圧は、低くなる。こ
の時、Ｐ型電界効果トランジスタＭ１３を通り出力端子
３へ高位側電源端子５から流れる電流は、非常に大きく
なる。同時に、Ｐ型電界効果トランジスタＭ１１のドレ
インと第３の定電流源Ｉ３との接続点の電位、即ち、Ｐ
型電界効果トランジスタＭ１２のゲート電圧は、高くな
る。すると、Ｐ型電界効果トランジスタＭ１２のドレイ
ンと第４の定電流源Ｉ４との接続点の電位、即ちレベル
シフト信号であるＰ型電界効果トランジスタＭ１４のゲ
ート電圧は、低くなる。すると、Ｎ型電界効果トランジ
スタＭ１４を通り出力端子３から低位側電源端子４に流
れる電流は、非常に小さくなる。
端子１に印加される電圧が高い場合、差動トランジスタ
対を構成する電界効果トランジスタＭ２のドレインから
の入力段の出力が低くなり、出力段のＰ型電界効果トラ
ンジスタＭ１１，Ｍ１３のゲート電圧は、低くなる。こ
の時、Ｐ型電界効果トランジスタＭ１３を通り出力端子
３へ高位側電源端子５から流れる電流は、非常に大きく
なる。同時に、Ｐ型電界効果トランジスタＭ１１のドレ
インと第３の定電流源Ｉ３との接続点の電位、即ち、Ｐ
型電界効果トランジスタＭ１２のゲート電圧は、高くな
る。すると、Ｐ型電界効果トランジスタＭ１２のドレイ
ンと第４の定電流源Ｉ４との接続点の電位、即ちレベル
シフト信号であるＰ型電界効果トランジスタＭ１４のゲ
ート電圧は、低くなる。すると、Ｎ型電界効果トランジ
スタＭ１４を通り出力端子３から低位側電源端子４に流
れる電流は、非常に小さくなる。
【０００９】ここで、Ｐ型電界効果トランジスタＭ１３
を流れる電流は大きく、Ｎ型電界効果トランジスタＭ１
４を流れる電流は遮断されている状態であるから、信号
出力端子３の電位を速やかに上昇させることができる。
を流れる電流は大きく、Ｎ型電界効果トランジスタＭ１
４を流れる電流は遮断されている状態であるから、信号
出力端子３の電位を速やかに上昇させることができる。
【００１０】また、信号入力端子２に対して信号入力端
子１に印加される電圧が低い場合、差動トランジスタ対
を構成する電界効果トランジスタＭ２のドレインからの
入力段の出力が高くなり、出力段のＰ型電界効果トラン
ジスタＭ１１，Ｍ１３のゲート電圧は、高くなる。この
時、Ｐ型電界効果トランジスタＭ１３を通り出力端子３
へ高位側電源端子５から流れる電流は、非常に小さくな
る。同時に、Ｐ型電界効果トランジスタＭ１１のドレイ
ンと第３の定電流源Ｉ３との接続点の電位、即ち、Ｐ型
電界効果トランジスタＭ１２のゲート電圧は、低くな
る。すると、Ｐ型電界効果トランジスタＭ１２のドレイ
ンと第４の定電流源Ｉ４との接続点の電位、即ちレベル
シフト信号であるＰ型電界効果トランジスタＭ１４のゲ
ート電圧は、高くなる。すると、Ｎ型電界効果トランジ
スタＭ１４を通り出力端子３から低位側電源端子４に流
れる電流は、非常に大きくなる。
子１に印加される電圧が低い場合、差動トランジスタ対
を構成する電界効果トランジスタＭ２のドレインからの
入力段の出力が高くなり、出力段のＰ型電界効果トラン
ジスタＭ１１，Ｍ１３のゲート電圧は、高くなる。この
時、Ｐ型電界効果トランジスタＭ１３を通り出力端子３
へ高位側電源端子５から流れる電流は、非常に小さくな
る。同時に、Ｐ型電界効果トランジスタＭ１１のドレイ
ンと第３の定電流源Ｉ３との接続点の電位、即ち、Ｐ型
電界効果トランジスタＭ１２のゲート電圧は、低くな
る。すると、Ｐ型電界効果トランジスタＭ１２のドレイ
ンと第４の定電流源Ｉ４との接続点の電位、即ちレベル
シフト信号であるＰ型電界効果トランジスタＭ１４のゲ
ート電圧は、高くなる。すると、Ｎ型電界効果トランジ
スタＭ１４を通り出力端子３から低位側電源端子４に流
れる電流は、非常に大きくなる。
【００１１】ここで、Ｎ型電界効果トランジスタＭ１４
を流れる電流は大きく、Ｐ型電界効果トランジスタＭ１
３を流れる電流は遮断されている状態であるから、信号
出力端子３の電位を速やかに下降させることができる。
を流れる電流は大きく、Ｐ型電界効果トランジスタＭ１
３を流れる電流は遮断されている状態であるから、信号
出力端子３の電位を速やかに下降させることができる。
【００１２】この従来の演算増幅器において、信号出力
端子３の電位は、高位側電源端子５からのＰ型電界効果
トランジスタＭ１３のドレインおよびソース間の電圧分
が下がった電位から、低位側電源端子４からのＮ型電界
効果トランジスタＭ１４のドレインおよびソース間の電
圧分上がった電位まで出力でき、広出力レンジの出力段
が可能となる。
端子３の電位は、高位側電源端子５からのＰ型電界効果
トランジスタＭ１３のドレインおよびソース間の電圧分
が下がった電位から、低位側電源端子４からのＮ型電界
効果トランジスタＭ１４のドレインおよびソース間の電
圧分上がった電位まで出力でき、広出力レンジの出力段
が可能となる。
【００１３】また、平衡状態時にＰ型電界効果トランジ
スタＭ１３，Ｎ型電界効果トランジスタＭ１４を流れる
アイドリング電流は、Ｐ型電界効果トランジスタＭ１１
とＰ型電界効果トランジスタＭ１３とのサイズ比および
第３の定電流源Ｉ３に流す電流により決まる。例えば、
第３の定電流源Ｉ３に流す電流をＩ(μＡ)とし、Ｐ型電
界効果トランジスタＭ１１，Ｍ１３のサイズ比を１：２
とすると、その時のＰ型電界効果トランジスタＭ１３お
よびＮ型電界効果トランジスタＭ１４を流れるアイドリ
ング電流は、２Ｉ(μＡ)となる。
スタＭ１３，Ｎ型電界効果トランジスタＭ１４を流れる
アイドリング電流は、Ｐ型電界効果トランジスタＭ１１
とＰ型電界効果トランジスタＭ１３とのサイズ比および
第３の定電流源Ｉ３に流す電流により決まる。例えば、
第３の定電流源Ｉ３に流す電流をＩ(μＡ)とし、Ｐ型電
界効果トランジスタＭ１１，Ｍ１３のサイズ比を１：２
とすると、その時のＰ型電界効果トランジスタＭ１３お
よびＮ型電界効果トランジスタＭ１４を流れるアイドリ
ング電流は、２Ｉ(μＡ)となる。
【００１４】以上のように、図８に示す回路では、広入
力レンジおよび広出力レンジが可能であり且つ信号出力
端子３の電位の上昇あるいは下降を速やかに行うことが
できる演算増幅器が得られる。
力レンジおよび広出力レンジが可能であり且つ信号出力
端子３の電位の上昇あるいは下降を速やかに行うことが
できる演算増幅器が得られる。
【００１５】
【発明が解決しようとする課題】この演算増幅器の立ち
上がり、立ち下がり電圧のスルーレートｄＶO ／ｄｔ
は、演算増幅器の性能を示す一つのパラメータであり、
大まかに、式ｄＶO ／ｄｔＩi ／Ｃで表され、この値が
大きいと、出力信号端子をより速やかに上昇あるいは下
降できることを示す。ここで、変数Ｉi は、入力段の差
動トランジスタ対に定電流源により供給するバイアス電
流である。また、変数Ｃは、演算増幅器の高周波特性の
劣化を防ぐための位相補償容量であり、好ましくは、図
８におけるＰ型電界効果トランジスタＭ１３のゲートお
よびドレイン間に接続される。
上がり、立ち下がり電圧のスルーレートｄＶO ／ｄｔ
は、演算増幅器の性能を示す一つのパラメータであり、
大まかに、式ｄＶO ／ｄｔＩi ／Ｃで表され、この値が
大きいと、出力信号端子をより速やかに上昇あるいは下
降できることを示す。ここで、変数Ｉi は、入力段の差
動トランジスタ対に定電流源により供給するバイアス電
流である。また、変数Ｃは、演算増幅器の高周波特性の
劣化を防ぐための位相補償容量であり、好ましくは、図
８におけるＰ型電界効果トランジスタＭ１３のゲートお
よびドレイン間に接続される。
【００１６】上式からも解るように、演算増幅器のスル
ーレートは、入力段に流すバイアス電流に大きく依存し
ている。このため、現状の構成では、スルーレートを大
きくし、より早い上昇出力信号、下降出力信号を得よう
とするならば、入力段の差動トランジスタ対に供給する
バイアス電流、つまり、図８に於いての第１の定電流源
Ｉ１の値と第２の定電流源Ｉ２の値とを大きくしてやる
必要がある。しかし、その場合は、演算増幅器全体とし
ての消費電流が増加してしまう。
ーレートは、入力段に流すバイアス電流に大きく依存し
ている。このため、現状の構成では、スルーレートを大
きくし、より早い上昇出力信号、下降出力信号を得よう
とするならば、入力段の差動トランジスタ対に供給する
バイアス電流、つまり、図８に於いての第１の定電流源
Ｉ１の値と第２の定電流源Ｉ２の値とを大きくしてやる
必要がある。しかし、その場合は、演算増幅器全体とし
ての消費電流が増加してしまう。
【００１７】従って、本発明の目的は、広出力レンジ
で、消費電流を変えずに、従来よりも速い上昇出力信号
あるいは下降出力信号を得ることができる演算増幅器を
提供することにある。
で、消費電流を変えずに、従来よりも速い上昇出力信号
あるいは下降出力信号を得ることができる演算増幅器を
提供することにある。
【００１８】
【課題を解決するための手段】そのために、本発明は、
定電流源と２つの出力端との間にそれぞれ接続された２
つのトランジスタから成りそれらの各制御電極に２つの
信号入力端子からそれぞれ信号入力し差動増幅する差動
トランジスタ対を有し前記２つの出力端の一方から出力
する入力段と、２つの電源端子と信号出力端子との間に
それぞれ接続された互いに逆導電型の２つの出力トラン
ジスタを有し前記入力段の出力を入力しこの信号をレベ
ルシフトしたレベルシフト信号を生成し前記入力段の出
力または前記レベルシフト信号を前記２つの出力トラン
ジスタの制御電極に入力し前記信号出力端子にプッシュ
プル動作で信号出力する出力段と、前記入力段の出力お
よび前記信号出力端子の間に接続された容量とを備える
演算増幅器において、前記入力段が、前記定電流源と並
列接続され前記入力段の出力または前記レベルシフト信
号に対応して前記差動トランジスタ対に供給するバイア
ス電流を並列制御する並列制御手段を備えている。
定電流源と２つの出力端との間にそれぞれ接続された２
つのトランジスタから成りそれらの各制御電極に２つの
信号入力端子からそれぞれ信号入力し差動増幅する差動
トランジスタ対を有し前記２つの出力端の一方から出力
する入力段と、２つの電源端子と信号出力端子との間に
それぞれ接続された互いに逆導電型の２つの出力トラン
ジスタを有し前記入力段の出力を入力しこの信号をレベ
ルシフトしたレベルシフト信号を生成し前記入力段の出
力または前記レベルシフト信号を前記２つの出力トラン
ジスタの制御電極に入力し前記信号出力端子にプッシュ
プル動作で信号出力する出力段と、前記入力段の出力お
よび前記信号出力端子の間に接続された容量とを備える
演算増幅器において、前記入力段が、前記定電流源と並
列接続され前記入力段の出力または前記レベルシフト信
号に対応して前記差動トランジスタ対に供給するバイア
ス電流を並列制御する並列制御手段を備えている。
【００１９】また、前記入力段が、前記定電流源と逆極
性である逆定電流源と、前記２つの出力端にそれぞれ出
力接続する２つの電流ミラー回路と、これら２つの電流
ミラー回路の２つの入力と前記逆定電流源との間にそれ
ぞれ接続され前記差動トランジスタ対と逆導電型である
２つのトランジスタから成りそれらの各制御電極に前記
２つの信号入力端子からそれぞれ信号入力し差動増幅す
る逆導電型差動トランジスタ対とを備え、前記並列制御
手段が、前記逆定電流源，前記定電流源に個別に並列接
続され前記入力段の出力または前記レベルシフト信号に
対応して前記逆導電型差動トランジスタ対，前記差動ト
ランジスタ対に供給する各バイアス電流を個別に並列制
御している。
性である逆定電流源と、前記２つの出力端にそれぞれ出
力接続する２つの電流ミラー回路と、これら２つの電流
ミラー回路の２つの入力と前記逆定電流源との間にそれ
ぞれ接続され前記差動トランジスタ対と逆導電型である
２つのトランジスタから成りそれらの各制御電極に前記
２つの信号入力端子からそれぞれ信号入力し差動増幅す
る逆導電型差動トランジスタ対とを備え、前記並列制御
手段が、前記逆定電流源，前記定電流源に個別に並列接
続され前記入力段の出力または前記レベルシフト信号に
対応して前記逆導電型差動トランジスタ対，前記差動ト
ランジスタ対に供給する各バイアス電流を個別に並列制
御している。
【００２０】また、前記並列制御手段が、前記定電流源
または前記逆定電流源と並列に接続され前記入力段の出
力または前記レベルシフト信号を制御電極に入力するト
ランジスタを備えている。
または前記逆定電流源と並列に接続され前記入力段の出
力または前記レベルシフト信号を制御電極に入力するト
ランジスタを備えている。
【００２１】また、前記並列制御手段が、前記信号出力
端子に制御電極を接続した電界効果トランジスタと、前
記入力段の出力または前記レベルシフト信号を制御電極
に入力する電界効果トランジスタとを直列接続した直列
接続回路から構成されている。
端子に制御電極を接続した電界効果トランジスタと、前
記入力段の出力または前記レベルシフト信号を制御電極
に入力する電界効果トランジスタとを直列接続した直列
接続回路から構成されている。
【００２２】また、前記並列制御手段が、前記入力段の
出力または前記レベルシフト信号に対応して変化する電
流を入力し前記定電流源または前記逆定電流源と並列に
電流出力する電流ミラー回路を備えている。
出力または前記レベルシフト信号に対応して変化する電
流を入力し前記定電流源または前記逆定電流源と並列に
電流出力する電流ミラー回路を備えている。
【００２３】また、前記出力段および前記並列制御手段
において、前記入力段の出力または前記レベルシフト信
号を制御電極に入力するトランジスタのみを電界効果ト
ランジスタまたはバイポーラトランジスタで構成してい
る。
において、前記入力段の出力または前記レベルシフト信
号を制御電極に入力するトランジスタのみを電界効果ト
ランジスタまたはバイポーラトランジスタで構成してい
る。
【００２４】さらに、前記入力段および前記出力段が相
補構成された回路から構成されている。
補構成された回路から構成されている。
【００２５】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の演算増幅器の実
施形態１を示す回路図である。
を参照して説明する。図１は、本発明の演算増幅器の実
施形態１を示す回路図である。
【００２６】図１を参照すると、本実施形態に係わる演
算増幅器は、大きく分割すると、信号入力端子１，２の
信号を入力し差動増幅する入力段と、出力信号端子３を
駆動し信号出力する出力段と、入力段の出力および出力
信号端子３の間に接続された容量Ｃ１とから構成されて
いる。本実施形態の演算増幅器は、図８の従来の演算増
幅器と比較すると、容量Ｃ１が追加されると共に、Ｎ型
電界効果トランジスタＭ１５およびＰ型電界効果トラン
ジスタＭ１６が入力段に追加されたものである。これら
電界効果トランジスタＭ１５，Ｍ１６および容量Ｃ１以
外の構成は、従来と同様であり、重複説明を省略する。
算増幅器は、大きく分割すると、信号入力端子１，２の
信号を入力し差動増幅する入力段と、出力信号端子３を
駆動し信号出力する出力段と、入力段の出力および出力
信号端子３の間に接続された容量Ｃ１とから構成されて
いる。本実施形態の演算増幅器は、図８の従来の演算増
幅器と比較すると、容量Ｃ１が追加されると共に、Ｎ型
電界効果トランジスタＭ１５およびＰ型電界効果トラン
ジスタＭ１６が入力段に追加されたものである。これら
電界効果トランジスタＭ１５，Ｍ１６および容量Ｃ１以
外の構成は、従来と同様であり、重複説明を省略する。
【００２７】入力段のＮ型電界効果トランジスタＭ１５
は、第１の定電流源Ｉ１と並列に接続され、ゲートを出
力段のＮ型電界効果トランジスタＭ１４のゲートに接続
し、出力段のＮ型電界効果トランジスタＭ１４のゲート
に入力されるレベルシフト信号により、Ｎ型電界効果ト
ランジスタＭ１，Ｍ２からなる差動トランジスタ対に供
給するバイアス電流を並列制御する。
は、第１の定電流源Ｉ１と並列に接続され、ゲートを出
力段のＮ型電界効果トランジスタＭ１４のゲートに接続
し、出力段のＮ型電界効果トランジスタＭ１４のゲート
に入力されるレベルシフト信号により、Ｎ型電界効果ト
ランジスタＭ１，Ｍ２からなる差動トランジスタ対に供
給するバイアス電流を並列制御する。
【００２８】入力段のＰ型電界効果トランジスタＭ１６
は、第２の定電流源Ｉ２と並列に接続され、ゲートを出
力段のＰ型電界効果トランジスタＭ１３のゲートに接続
し、出力段のＰ型電界効果トランジスタＭ１３のゲート
に入力される入力段の出力により、Ｐ型電界効果トラン
ジスタＭ５，Ｍ６からなる差動トランジスタ対に供給す
るバイアス電流を並列制御する。
は、第２の定電流源Ｉ２と並列に接続され、ゲートを出
力段のＰ型電界効果トランジスタＭ１３のゲートに接続
し、出力段のＰ型電界効果トランジスタＭ１３のゲート
に入力される入力段の出力により、Ｐ型電界効果トラン
ジスタＭ５，Ｍ６からなる差動トランジスタ対に供給す
るバイアス電流を並列制御する。
【００２９】容量Ｃ１は、演算増幅器の高周波特性の劣
化を防ぐために使用される位相補償容量である。この位
相補償容量Ｃ１は、入力段の出力および出力信号端子３
の間に、好ましくは、Ｐ型電界効果トランジスタＭ１３
のゲートおよびドレイン間に接続される。
化を防ぐために使用される位相補償容量である。この位
相補償容量Ｃ１は、入力段の出力および出力信号端子３
の間に、好ましくは、Ｐ型電界効果トランジスタＭ１３
のゲートおよびドレイン間に接続される。
【００３０】次に、本実施形態に係わる演算増幅器の動
作について説明する。
作について説明する。
【００３１】本実施形態に係わる演算増幅器は、図８の
従来の演算増幅器と同じく、Ｎ型電界効果トランジスタ
Ｍ１，Ｍ２からなる差動トランジスタ対とＰ型電界効果
トランジスタＭ５，Ｍ６からなる差動トランジスタ対と
を並列に構成した広入力レンジの入力段を備え、出力段
において、信号入力端子１，２にそれぞれ印加される信
号電圧の割合に応じて、入力段の出力およびそのレベル
シフト信号により、電界効果トランジスタＭ１３，１４
の各ゲートのゲート電圧を同時変化させる。これら電界
効果トランジスタＭ１３，１４の各ゲート電圧変化に応
じ、出力端子３の電位が速やかに上昇あるいは下降す
る。
従来の演算増幅器と同じく、Ｎ型電界効果トランジスタ
Ｍ１，Ｍ２からなる差動トランジスタ対とＰ型電界効果
トランジスタＭ５，Ｍ６からなる差動トランジスタ対と
を並列に構成した広入力レンジの入力段を備え、出力段
において、信号入力端子１，２にそれぞれ印加される信
号電圧の割合に応じて、入力段の出力およびそのレベル
シフト信号により、電界効果トランジスタＭ１３，１４
の各ゲートのゲート電圧を同時変化させる。これら電界
効果トランジスタＭ１３，１４の各ゲート電圧変化に応
じ、出力端子３の電位が速やかに上昇あるいは下降す
る。
【００３２】この出力段の動作は、図８の従来の演算増
幅器の出力段の動作と同じであり、従来と同様に、広出
力レンジの出力段が可能であり、平衡状態時にＰ型電界
効果トランジスタＭ１３およびＮ型電界効果トランジス
タＭ１４を流れるアイドリング電流は、Ｐ型電界効果ト
ランジスタＭ１１，Ｍ１３のサイズ比および第３の定電
流源Ｉ３に流す電流により決まる。
幅器の出力段の動作と同じであり、従来と同様に、広出
力レンジの出力段が可能であり、平衡状態時にＰ型電界
効果トランジスタＭ１３およびＮ型電界効果トランジス
タＭ１４を流れるアイドリング電流は、Ｐ型電界効果ト
ランジスタＭ１１，Ｍ１３のサイズ比および第３の定電
流源Ｉ３に流す電流により決まる。
【００３３】さらに、本実施形態では、信号入力端子２
に対して信号入力端子１に印加される電圧が高い場合、
差動トランジスタ対を構成する電界効果トランジスタＭ
２のドレインからの入力段の出力が低くなり、出力段の
Ｐ型電界効果トランジスタＭ１１，Ｍ１３のゲート電圧
が低くなると同時に、入力段のＰ型電界効果トランジス
タＭ１６のゲート電圧も低くなる。このことは、Ｐ型電
界効果トランジスタＭ１６に大きな電流を流すことにな
る。つまり、入力段に流れる電流が出力信号端子３の上
昇期間だけ大きくなることを意味する。従って、式ｄＶ
O ／ｄｔ Ｉ／Ｃの変数Ｉが大きくなることであるか
ら、一時的に大きなスルーレートを得ることができる。
さらに、平衡状態時には、Ｐ型電界効果トランジスタＭ
１１，Ｍ１３，Ｍ１６のゲート電圧は元の状態に戻るた
めに、消費電流は大きくならない。
に対して信号入力端子１に印加される電圧が高い場合、
差動トランジスタ対を構成する電界効果トランジスタＭ
２のドレインからの入力段の出力が低くなり、出力段の
Ｐ型電界効果トランジスタＭ１１，Ｍ１３のゲート電圧
が低くなると同時に、入力段のＰ型電界効果トランジス
タＭ１６のゲート電圧も低くなる。このことは、Ｐ型電
界効果トランジスタＭ１６に大きな電流を流すことにな
る。つまり、入力段に流れる電流が出力信号端子３の上
昇期間だけ大きくなることを意味する。従って、式ｄＶ
O ／ｄｔ Ｉ／Ｃの変数Ｉが大きくなることであるか
ら、一時的に大きなスルーレートを得ることができる。
さらに、平衡状態時には、Ｐ型電界効果トランジスタＭ
１１，Ｍ１３，Ｍ１６のゲート電圧は元の状態に戻るた
めに、消費電流は大きくならない。
【００３４】同様に、信号入力端子２に対して信号入力
端子１に印加される電圧が低い場合、差動トランジスタ
対を構成する電界効果トランジスタＭ２のドレインから
の入力段の出力が高くなり、出力段において、そのレベ
ルシフト信号が高くなり、即ちＮ型電界効果トランジス
タＭ１４のゲート電圧が高くなると同時に、入力段のＮ
型電界効果トランジスタＭ１５のゲート電圧も高くな
る。このことはＮ型電界効果トランジスタＭ１５に大き
な電流を流すことになる。つまり、入力段に流れる電流
が出力信号端子３の下降期間だけ大きくなることを意味
する。従って、式ｄＶO ／ｄｔ Ｉi ／Ｃの変数Ｉi が
大きくなることであるから、一時的に大きなスルーレー
トを得ることができる。さらに、平衡状態時には、Ｎ型
電界効果トランジスタＭ１４，Ｍ１５のゲート電圧は元
の状態に戻るために、消費電流は大きくならない。
端子１に印加される電圧が低い場合、差動トランジスタ
対を構成する電界効果トランジスタＭ２のドレインから
の入力段の出力が高くなり、出力段において、そのレベ
ルシフト信号が高くなり、即ちＮ型電界効果トランジス
タＭ１４のゲート電圧が高くなると同時に、入力段のＮ
型電界効果トランジスタＭ１５のゲート電圧も高くな
る。このことはＮ型電界効果トランジスタＭ１５に大き
な電流を流すことになる。つまり、入力段に流れる電流
が出力信号端子３の下降期間だけ大きくなることを意味
する。従って、式ｄＶO ／ｄｔ Ｉi ／Ｃの変数Ｉi が
大きくなることであるから、一時的に大きなスルーレー
トを得ることができる。さらに、平衡状態時には、Ｎ型
電界効果トランジスタＭ１４，Ｍ１５のゲート電圧は元
の状態に戻るために、消費電流は大きくならない。
【００３５】以上説明したように、本実施形態の演算増
幅器では、消費電流を増加させず、広入力レンジおよび
広出力レンジが可能であり、信号出力端子３の電位の上
昇あるいは下降を従来より速やかに行える。
幅器では、消費電流を増加させず、広入力レンジおよび
広出力レンジが可能であり、信号出力端子３の電位の上
昇あるいは下降を従来より速やかに行える。
【００３６】図２は、本発明の演算増幅器の実施形態２
を示す回路図である。図２において、実施形態１の説明
に参照した図１と同一の機能を有する要素には、同一の
参照符号が付されている。以下では、本実施形態を、主
に実施形態１との相違点について説明する。
を示す回路図である。図２において、実施形態１の説明
に参照した図１と同一の機能を有する要素には、同一の
参照符号が付されている。以下では、本実施形態を、主
に実施形態１との相違点について説明する。
【００３７】図２を参照すると、本実施形態が実施形態
１と相違する点は、出力段において、電界効果トランジ
スタＭ１２の導電型をＮ型からＰ型に置き換え、これに
伴い、第４の定電流源Ｉ４を実施形態１と逆極性とした
点にある。即ち、第４の定電流源Ｉ４は、電流吐き出し
型とされ、電界効果トランジスタＭ１２のドレインと高
位側端子５との間に挿入される。このような回路構成か
らなる本実施形態の演算増幅器は、演算増幅器としての
基本的な動作において実施形態１と同様とされ、消費電
流を増加させず、広入力レンジおよび広出力レンジが可
能であり、信号出力端子３の電位の上昇あるいは下降を
従来よりも速やかに行える。
１と相違する点は、出力段において、電界効果トランジ
スタＭ１２の導電型をＮ型からＰ型に置き換え、これに
伴い、第４の定電流源Ｉ４を実施形態１と逆極性とした
点にある。即ち、第４の定電流源Ｉ４は、電流吐き出し
型とされ、電界効果トランジスタＭ１２のドレインと高
位側端子５との間に挿入される。このような回路構成か
らなる本実施形態の演算増幅器は、演算増幅器としての
基本的な動作において実施形態１と同様とされ、消費電
流を増加させず、広入力レンジおよび広出力レンジが可
能であり、信号出力端子３の電位の上昇あるいは下降を
従来よりも速やかに行える。
【００３８】図３は、本発明の演算増幅器の実施形態３
を示す回路図である。図３において、実施形態１の説明
に参照した図１と同一又は同等の機能を有する要素には
同一の参照符号が付されてる。
を示す回路図である。図３において、実施形態１の説明
に参照した図１と同一又は同等の機能を有する要素には
同一の参照符号が付されてる。
【００３９】図３を参照すると、本実施形態が実施形態
１と相違する点は、出力段において、ドレインおよびゲ
ート端子をＰ型電界効果トランジスタＭ１１のドレイン
端子に接続し、ソース端子を高位側電源端子５に接続し
たＰ型電界効果トランジスタＭ１７を付加した点であ
る。この回路構成で演算増幅器としての機能は基本的に
実施形態１と同様となるが、本実施形態においては、Ｐ
型電界効果トランジスタＭ１２のゲート端子は低インピ
ーダンスとなるため、高周波域での周波数特性が向上す
る。
１と相違する点は、出力段において、ドレインおよびゲ
ート端子をＰ型電界効果トランジスタＭ１１のドレイン
端子に接続し、ソース端子を高位側電源端子５に接続し
たＰ型電界効果トランジスタＭ１７を付加した点であ
る。この回路構成で演算増幅器としての機能は基本的に
実施形態１と同様となるが、本実施形態においては、Ｐ
型電界効果トランジスタＭ１２のゲート端子は低インピ
ーダンスとなるため、高周波域での周波数特性が向上す
る。
【００４０】図４は、本発明の演算増幅器の実施形態４
を示す回路図である。図４を参照すると、本実施形態の
演算増幅器は、出力段において、図２に示す実施形態２
の演算増幅器における第３の定電流源Ｉ３を、図４のＮ
型電界効果トランジスタＭ１２に置き換えた構成に相当
する。このＮ型電界効果トランジスタＭ１２は、ソース
を低位側電源端子４に接続しゲートおよびドレインをＰ
型電界効果トランジスタＭ１１のドレインに接続し、次
段のＮ型電界効果トランジスタＭ１３と共にカレントミ
ラー回路を構成する。他の回路構成は、図２の実施形態
２の演算増幅器と同じであり、重複説明を省略する。
を示す回路図である。図４を参照すると、本実施形態の
演算増幅器は、出力段において、図２に示す実施形態２
の演算増幅器における第３の定電流源Ｉ３を、図４のＮ
型電界効果トランジスタＭ１２に置き換えた構成に相当
する。このＮ型電界効果トランジスタＭ１２は、ソース
を低位側電源端子４に接続しゲートおよびドレインをＰ
型電界効果トランジスタＭ１１のドレインに接続し、次
段のＮ型電界効果トランジスタＭ１３と共にカレントミ
ラー回路を構成する。他の回路構成は、図２の実施形態
２の演算増幅器と同じであり、重複説明を省略する。
【００４１】次に、本実施形態の演算増幅器の動作につ
いて簡単に説明すると、出力段において、入力段の出力
は、Ｐ型電界効果トランジスタＭ１４のゲートに入力さ
れ、信号入力端子１，２にそれぞれ印加される信号電圧
の割合に応じてゲート電圧を変化させ、同時に、Ｐ型電
界効果トランジスタＭ１１およびカレントミラー接続の
Ｎ型電界効果トランジスタＭ１２，Ｍ１３を介してレベ
ルシフトされ、レベルシフト信号として、Ｎ型電界効果
トランジスタＭ１５のゲートに入力され、そのゲート電
圧を同時変化させる。これら電界効果トランジスタＭ１
４，１５の各ゲート電圧変化に応じ、出力端子３の電位
が速やかに上昇あるいは下降する。他の動作は、図２の
実施形態２の演算増幅器と同じであり、重複説明を省略
する。
いて簡単に説明すると、出力段において、入力段の出力
は、Ｐ型電界効果トランジスタＭ１４のゲートに入力さ
れ、信号入力端子１，２にそれぞれ印加される信号電圧
の割合に応じてゲート電圧を変化させ、同時に、Ｐ型電
界効果トランジスタＭ１１およびカレントミラー接続の
Ｎ型電界効果トランジスタＭ１２，Ｍ１３を介してレベ
ルシフトされ、レベルシフト信号として、Ｎ型電界効果
トランジスタＭ１５のゲートに入力され、そのゲート電
圧を同時変化させる。これら電界効果トランジスタＭ１
４，１５の各ゲート電圧変化に応じ、出力端子３の電位
が速やかに上昇あるいは下降する。他の動作は、図２の
実施形態２の演算増幅器と同じであり、重複説明を省略
する。
【００４２】また、本実施形態では、平衡状態時にＰ型
電界効果トランジスタＭ１４、Ｎ型電界効果トランジス
タＭ１５を流れるアイドリング電流は、Ｐ型電界効果ト
ランジスタＭ１１，Ｍ１４のサイズ比、Ｎ型電界効果ト
ランジスタＭ１２，１３のサイズ比、および、第３の定
電流源Ｉ３に流す電流により決まる。
電界効果トランジスタＭ１４、Ｎ型電界効果トランジス
タＭ１５を流れるアイドリング電流は、Ｐ型電界効果ト
ランジスタＭ１１，Ｍ１４のサイズ比、Ｎ型電界効果ト
ランジスタＭ１２，１３のサイズ比、および、第３の定
電流源Ｉ３に流す電流により決まる。
【００４３】本実施形態の演算増幅器においても、消費
電流を増加させず、広入力レンジおよび広出力レンジが
可能であり、信号出力端子３の電位の上昇あるいは下降
を従来よりも速やかに行える。
電流を増加させず、広入力レンジおよび広出力レンジが
可能であり、信号出力端子３の電位の上昇あるいは下降
を従来よりも速やかに行える。
【００４４】図５は、本発明の演算増幅器の実施形態５
を示す回路図である。図５を参照すると、本実施形態に
係わる演算増幅器は、大きく分割すると、信号入力端子
１，２の信号を入力し差動増幅する入力段と、出力信号
端子３を駆動し信号出力する出力段と、入力段の出力お
よび出力信号端子３の間に接続された容量Ｃ１とから構
成されている。入力段以外は、図１の実施形態１の演算
増幅器と同じであり、重複説明を省略する。
を示す回路図である。図５を参照すると、本実施形態に
係わる演算増幅器は、大きく分割すると、信号入力端子
１，２の信号を入力し差動増幅する入力段と、出力信号
端子３を駆動し信号出力する出力段と、入力段の出力お
よび出力信号端子３の間に接続された容量Ｃ１とから構
成されている。入力段以外は、図１の実施形態１の演算
増幅器と同じであり、重複説明を省略する。
【００４５】本実施形態の演算増幅器の入力段は、ソー
スが共通に接続され、ゲートがそれぞれ信号入力端子
１，２に接続され差動トランジスタ対を構成するＮ型電
界効果トランジスタＭ２，Ｍ１と、Ｎ型電界効果トラン
ジスタＭ１，Ｍ２の共通接続されたソースと低位側電源
端子４との間に接続された第１の定電流源Ｉ１と、ゲー
トおよびドレインがＮ型電界効果トランジスタＭ１のド
レインと接続され、ソースが高位側電源端子５に接続さ
れたＰ型電界効果トランジスタＭ３と、ソースが高位側
電源端子５に接続され、ゲートがＰ型電界効果トランジ
スタＭ３のゲートおよびドレインに接続され、ドレイン
がＮ型電界効果トランジスタＭ２のドレインに接続され
たＰ型電界効果トランジスタＭ４とを備え、さらに、第
１の定電流源Ｉ１と並列に接続され、ゲートを出力段の
Ｎ型電界効果トランジスタＭ８のゲートに接続し、出力
段のＮ型電界効果トランジスタＭ８のゲートに入力され
るレベルシフト信号により、Ｎ型電界効果トランジスタ
Ｍ１，Ｍ２からなる差動トランジスタ対に供給するバイ
アス電流を並列制御するＮ型電界効果トランジスタＭ９
と、ソースを高位側電源端子５に接続し、ゲートが出力
段のＰ型電界効果トランジスタＭ５およびＭ７のゲート
に接続されたＰ型電界効果トランジスタＭ１０と、ソー
スを低位側電源端子４に接続し、ゲートおよびドレイン
をＰ型電界効果トランジスタＭ１０のドレインに接続し
たＮ型電界効果トランジスタＭ１１と、ソースを低位側
電源端子４に接続し、ゲートがＮ型電界効果トランジス
タＭ１１のゲートおよびドレインにカレントミラー接続
され、ドレインがＮ型電界効果トランジスタＭ１，Ｍ２
の共通接続されたソースに接続されたＮ型電界効果トラ
ンジスタＭ１２とを備えている。
スが共通に接続され、ゲートがそれぞれ信号入力端子
１，２に接続され差動トランジスタ対を構成するＮ型電
界効果トランジスタＭ２，Ｍ１と、Ｎ型電界効果トラン
ジスタＭ１，Ｍ２の共通接続されたソースと低位側電源
端子４との間に接続された第１の定電流源Ｉ１と、ゲー
トおよびドレインがＮ型電界効果トランジスタＭ１のド
レインと接続され、ソースが高位側電源端子５に接続さ
れたＰ型電界効果トランジスタＭ３と、ソースが高位側
電源端子５に接続され、ゲートがＰ型電界効果トランジ
スタＭ３のゲートおよびドレインに接続され、ドレイン
がＮ型電界効果トランジスタＭ２のドレインに接続され
たＰ型電界効果トランジスタＭ４とを備え、さらに、第
１の定電流源Ｉ１と並列に接続され、ゲートを出力段の
Ｎ型電界効果トランジスタＭ８のゲートに接続し、出力
段のＮ型電界効果トランジスタＭ８のゲートに入力され
るレベルシフト信号により、Ｎ型電界効果トランジスタ
Ｍ１，Ｍ２からなる差動トランジスタ対に供給するバイ
アス電流を並列制御するＮ型電界効果トランジスタＭ９
と、ソースを高位側電源端子５に接続し、ゲートが出力
段のＰ型電界効果トランジスタＭ５およびＭ７のゲート
に接続されたＰ型電界効果トランジスタＭ１０と、ソー
スを低位側電源端子４に接続し、ゲートおよびドレイン
をＰ型電界効果トランジスタＭ１０のドレインに接続し
たＮ型電界効果トランジスタＭ１１と、ソースを低位側
電源端子４に接続し、ゲートがＮ型電界効果トランジス
タＭ１１のゲートおよびドレインにカレントミラー接続
され、ドレインがＮ型電界効果トランジスタＭ１，Ｍ２
の共通接続されたソースに接続されたＮ型電界効果トラ
ンジスタＭ１２とを備えている。
【００４６】次に、本実施形態に係わる演算増幅器の動
作について説明する。
作について説明する。
【００４７】本実施形態の演算増幅器は、Ｎ型電界効果
トランジスタＭ１，Ｍ２により差動トランジスタ対を構
成する入力段を備え、Ｐ型電界効果トランジスタＭ２の
ドレイン端子の信号が、入力段の出力として、出力段に
出力される。出力段において、この入力段の出力は、Ｐ
型電界効果トランジスタＭ７のゲートに入力され、信号
入力端子１，２にそれぞれ印加される信号電圧の割合に
応じてゲート電圧を変化させ、同時に、Ｐ型電界効果ト
ランジスタＭ５，Ｍ６を介してレベルシフトされ、この
レベルシフト信号が、Ｎ型電界効果トランジスタＭ８の
ゲートに入力され、そのゲート電圧を同時変化させる。
これら電界効果トランジスタＭ７，Ｍ８の各ゲート電圧
変化に応じ、出力端子３の電位が速やかに上昇あるいは
下降する。
トランジスタＭ１，Ｍ２により差動トランジスタ対を構
成する入力段を備え、Ｐ型電界効果トランジスタＭ２の
ドレイン端子の信号が、入力段の出力として、出力段に
出力される。出力段において、この入力段の出力は、Ｐ
型電界効果トランジスタＭ７のゲートに入力され、信号
入力端子１，２にそれぞれ印加される信号電圧の割合に
応じてゲート電圧を変化させ、同時に、Ｐ型電界効果ト
ランジスタＭ５，Ｍ６を介してレベルシフトされ、この
レベルシフト信号が、Ｎ型電界効果トランジスタＭ８の
ゲートに入力され、そのゲート電圧を同時変化させる。
これら電界効果トランジスタＭ７，Ｍ８の各ゲート電圧
変化に応じ、出力端子３の電位が速やかに上昇あるいは
下降する。
【００４８】この出力段の動作は、図８の従来の演算増
幅器の出力段の動作と同じであり、従来と同様に、広出
力レンジの出力段が可能であり、平衡状態時にＰ型電界
効果トランジスタＭ１３およびＮ型電界効果トランジス
タＭ１４を流れるアイドリング電流は、Ｐ型電界効果ト
ランジスタＭ１１，Ｍ１３のサイズ比および第３の定電
流源Ｉ３に流す電流により決まる。
幅器の出力段の動作と同じであり、従来と同様に、広出
力レンジの出力段が可能であり、平衡状態時にＰ型電界
効果トランジスタＭ１３およびＮ型電界効果トランジス
タＭ１４を流れるアイドリング電流は、Ｐ型電界効果ト
ランジスタＭ１１，Ｍ１３のサイズ比および第３の定電
流源Ｉ３に流す電流により決まる。
【００４９】さらに、本実施形態では、信号入力端子２
に対して信号入力端子１に印加される電圧が高い場合、
差動トランジスタ対を構成する電界効果トランジスタＭ
２のドレインからの入力段の出力が低くなり、出力段の
Ｐ型電界効果トランジスタＭ５，Ｍ７のゲート電圧は低
くなると同時に、入力段のＰ型電界効果トランジスタＭ
１０のゲート電圧も低くなる。すると、Ｐ型電界効果ト
ランジスタＭ１０に流れる電流が大きくなり、その電流
は、Ｎ型電界効果トランジスタＭ１１にも流れる。さら
に、Ｎ型電界効果トランジスタＭ１２とＮ型電界効果ト
ランジスタＭ１１とはカレントミラー接続であるので、
Ｎ型電界効果トランジスタＭ１２にも大きな電流が流
れる。従って、式ｄＶO ／ｄｔ Ｉi ／Ｃの変数Ｉi が
大きくなることであるから、一時的に大きなスルーレー
トを得ることができる。
に対して信号入力端子１に印加される電圧が高い場合、
差動トランジスタ対を構成する電界効果トランジスタＭ
２のドレインからの入力段の出力が低くなり、出力段の
Ｐ型電界効果トランジスタＭ５，Ｍ７のゲート電圧は低
くなると同時に、入力段のＰ型電界効果トランジスタＭ
１０のゲート電圧も低くなる。すると、Ｐ型電界効果ト
ランジスタＭ１０に流れる電流が大きくなり、その電流
は、Ｎ型電界効果トランジスタＭ１１にも流れる。さら
に、Ｎ型電界効果トランジスタＭ１２とＮ型電界効果ト
ランジスタＭ１１とはカレントミラー接続であるので、
Ｎ型電界効果トランジスタＭ１２にも大きな電流が流
れる。従って、式ｄＶO ／ｄｔ Ｉi ／Ｃの変数Ｉi が
大きくなることであるから、一時的に大きなスルーレー
トを得ることができる。
【００５０】同様に、信号入力端子２に対して信号入力
端子１に印加される電圧が低い場合、差動トランジスタ
対を構成する電界効果トランジスタＭ２のドレインから
の入力段の出力が高くなり、出力段において、そのレベ
ルシフト信号が高くなり、Ｎ型電界効果トランジスタＭ
８のゲート電圧は高くなる。同時に、入力段のＮ型電界
効果トランジスタＭ９のゲート電圧も高くなる。このこ
とはＮ型電界効果トランジスタＭ９を大きな電流を流す
ことになる。つまり入力段に流れる電流が出力信号端子
３の下降期間だけ大きくなることを意味する。従って、
式ｄＶO ／ｄｔＩi ／Ｃの変数Ｉi が大きくなることで
あるから、一時的に大きなスルーレートを得ることがで
きる。
端子１に印加される電圧が低い場合、差動トランジスタ
対を構成する電界効果トランジスタＭ２のドレインから
の入力段の出力が高くなり、出力段において、そのレベ
ルシフト信号が高くなり、Ｎ型電界効果トランジスタＭ
８のゲート電圧は高くなる。同時に、入力段のＮ型電界
効果トランジスタＭ９のゲート電圧も高くなる。このこ
とはＮ型電界効果トランジスタＭ９を大きな電流を流す
ことになる。つまり入力段に流れる電流が出力信号端子
３の下降期間だけ大きくなることを意味する。従って、
式ｄＶO ／ｄｔＩi ／Ｃの変数Ｉi が大きくなることで
あるから、一時的に大きなスルーレートを得ることがで
きる。
【００５１】以上説明したように、本実施形態の演算増
幅器は、消費電流を増加させず、広出力レンジが可能で
あり、信号出力端子３の電位の上昇あるいは下降を従来
よりも速やかに行える。
幅器は、消費電流を増加させず、広出力レンジが可能で
あり、信号出力端子３の電位の上昇あるいは下降を従来
よりも速やかに行える。
【００５２】また、本実施形態の演算増幅器の出力段
は、実施形態１の演算増幅器の出力段と同じであるが、
上述の他の各実施形態２〜４の演算増幅器の出力段と本
実施形態の演算増幅器の入力段とを組み合わせた変形例
も、本実施形態の演算増幅器と同様に、消費電流を増加
させず、広出力レンジが可能であり、信号出力端子３の
電位の上昇あるいは下降を従来よりも速やかに行えるこ
とは明らかである。
は、実施形態１の演算増幅器の出力段と同じであるが、
上述の他の各実施形態２〜４の演算増幅器の出力段と本
実施形態の演算増幅器の入力段とを組み合わせた変形例
も、本実施形態の演算増幅器と同様に、消費電流を増加
させず、広出力レンジが可能であり、信号出力端子３の
電位の上昇あるいは下降を従来よりも速やかに行えるこ
とは明らかである。
【００５３】図６は、本発明の演算増幅器の実施形態６
を示す回路図である。図６において、実施形態１の説明
に参照した図１と同一又は同等の機能を有する要素には
同一の参照符号が付されている。以下では、本実施形態
を、実施形態１との相違点について説明する。
を示す回路図である。図６において、実施形態１の説明
に参照した図１と同一又は同等の機能を有する要素には
同一の参照符号が付されている。以下では、本実施形態
を、実施形態１との相違点について説明する。
【００５４】図６を参照して、本実施形態が実施形態１
と相違する点は、Ｐ型電界効果トランジスタＭ１１，Ｍ
１３，Ｍ１６の代わりにＰＮＰ型バイポーラトランジス
タＱ１１，Ｑ１３，Ｑ１６を用い、Ｎ型電界効果トラン
ジスタＭ１４，Ｍ１５の代わりにＮＰＮ型バイポーラト
ランジスタＱ１４，Ｑ１５を用いた構成にした点にあ
る。
と相違する点は、Ｐ型電界効果トランジスタＭ１１，Ｍ
１３，Ｍ１６の代わりにＰＮＰ型バイポーラトランジス
タＱ１１，Ｑ１３，Ｑ１６を用い、Ｎ型電界効果トラン
ジスタＭ１４，Ｍ１５の代わりにＮＰＮ型バイポーラト
ランジスタＱ１４，Ｑ１５を用いた構成にした点にあ
る。
【００５５】この構成で、電界効果トランジスタの場合
もバイポーラトランジスタの場合も、演算増幅器として
の機能の差が無いため、基本的な動作は実施形態１と同
様なものとなる。一般的に、バイポーラトランジスタの
方が電界効果トランジスタに比べ相互コンダクタンスが
大きいため、立上り時間または立下り時間は、電界効果
トランジスタに比べて小さくなる可能性がある。
もバイポーラトランジスタの場合も、演算増幅器として
の機能の差が無いため、基本的な動作は実施形態１と同
様なものとなる。一般的に、バイポーラトランジスタの
方が電界効果トランジスタに比べ相互コンダクタンスが
大きいため、立上り時間または立下り時間は、電界効果
トランジスタに比べて小さくなる可能性がある。
【００５６】また、本実施形態の演算増幅器は、実施形
態１の演算増幅器の入力段の並列制御手段および出力段
において、入力段の出力またはそのレベルシフト信号を
制御電極に入力するトランジスタのみをバイポーラトラ
ンジスタで構成する演算増幅器である。同様に、本実施
形態の演算増幅器の変形例として、上述の他の各実施形
態２〜５の演算増幅器の入力段の並列制御手段および出
力段において、入力段の出力またはそのレベルシフト信
号を制御電極に入力するトランジスタのみをバイポーラ
トランジスタで構成し、本実施形態の演算増幅器と同様
の効果を得ることが可能である。
態１の演算増幅器の入力段の並列制御手段および出力段
において、入力段の出力またはそのレベルシフト信号を
制御電極に入力するトランジスタのみをバイポーラトラ
ンジスタで構成する演算増幅器である。同様に、本実施
形態の演算増幅器の変形例として、上述の他の各実施形
態２〜５の演算増幅器の入力段の並列制御手段および出
力段において、入力段の出力またはそのレベルシフト信
号を制御電極に入力するトランジスタのみをバイポーラ
トランジスタで構成し、本実施形態の演算増幅器と同様
の効果を得ることが可能である。
【００５７】図７は、本発明の演算増幅器の実施形態７
を示す回路図である。図７において、実施形態１の説明
に参照した図１と同一又は同等の機能を有する要素には
同一の参照符号が付されている。以下では、本実施形態
を、実施形態１との相違点について説明する。
を示す回路図である。図７において、実施形態１の説明
に参照した図１と同一又は同等の機能を有する要素には
同一の参照符号が付されている。以下では、本実施形態
を、実施形態１との相違点について説明する。
【００５８】図７を参照すると、本実施形態が実施形態
１と相違する点は、信号出力端子３にゲートを接続した
Ｎ型電界効果トランジスタＭ１７，Ｐ型電界効果トラン
ジスタＭ１８が追加され、Ｎ型電界効果トランジスタＭ
１７，Ｍ１５の直列接続回路が第１の定電流源Ｉ１に並
列接続され，Ｐ型電界効果トランジスタＭ１８，Ｍ１６
の直列接続回路が第２の定電流源Ｉ２に並列接続されて
いる点のみである。
１と相違する点は、信号出力端子３にゲートを接続した
Ｎ型電界効果トランジスタＭ１７，Ｐ型電界効果トラン
ジスタＭ１８が追加され、Ｎ型電界効果トランジスタＭ
１７，Ｍ１５の直列接続回路が第１の定電流源Ｉ１に並
列接続され，Ｐ型電界効果トランジスタＭ１８，Ｍ１６
の直列接続回路が第２の定電流源Ｉ２に並列接続されて
いる点のみである。
【００５９】Ｎ型電界効果トランジスタＭ１７，Ｍ１５
の直列接続回路は、信号出力端子３の電位が低位側電源
端子４の電位と同等であるとき不活性化される。また、
それ以外のとき活性化されて、出力段のＮ型電界効果ト
ランジスタＭ１４のゲートに入力されるレベルシフト信
号により、Ｎ型電界効果トランジスタＭ１，Ｍ２からな
る差動トランジスタ対に供給するバイアス電流を並列制
御する。
の直列接続回路は、信号出力端子３の電位が低位側電源
端子４の電位と同等であるとき不活性化される。また、
それ以外のとき活性化されて、出力段のＮ型電界効果ト
ランジスタＭ１４のゲートに入力されるレベルシフト信
号により、Ｎ型電界効果トランジスタＭ１，Ｍ２からな
る差動トランジスタ対に供給するバイアス電流を並列制
御する。
【００６０】Ｐ型電界効果トランジスタＭ１８，Ｍ１６
の直列接続回路は、信号出力端子３の電位が高位側電源
端子５の電位と同等であるとき不活性化される。また、
それ以外のとき活性化されて、出力段のＰ型電界効果ト
ランジスタＭ１３のゲートに入力される入力段の出力に
より、Ｐ型電界効果トランジスタＭ５，Ｍ６からなる差
動トランジスタ対に供給するバイアス電流を並列制御す
る。
の直列接続回路は、信号出力端子３の電位が高位側電源
端子５の電位と同等であるとき不活性化される。また、
それ以外のとき活性化されて、出力段のＰ型電界効果ト
ランジスタＭ１３のゲートに入力される入力段の出力に
より、Ｐ型電界効果トランジスタＭ５，Ｍ６からなる差
動トランジスタ対に供給するバイアス電流を並列制御す
る。
【００６１】本実施形態の演算増幅器は、信号出力端子
３の電位が低位側電源端子４または高位側電源端子５の
電位と同等であるとき、信号入力端子１，２の電位によ
り各差動トランジスタ対を介して入力段に流れる貫通電
流を防止できる。
３の電位が低位側電源端子４または高位側電源端子５の
電位と同等であるとき、信号入力端子１，２の電位によ
り各差動トランジスタ対を介して入力段に流れる貫通電
流を防止できる。
【００６２】また、本実施形態の演算増幅器は、実施形
態１の演算増幅器における電界効果トランジスタＭ１
５，Ｍ１６から成る各並列制御手段を、信号出力端子３
の電位が電源端子４または５の電位と同等であるとき不
活性化する各並列制御手段に置き換えた演算増幅器であ
る。同様に、本実施形態の演算増幅器の変形例として、
上述の他の各実施形態２〜６の演算増幅器の各並列制御
手段を、信号出力端子３の電位が電源端子４または５の
電位と同等であるとき不活性化する各並列制御手段に置
き換え、本実施形態の演算増幅器と同様の効果を得るこ
とが可能である。
態１の演算増幅器における電界効果トランジスタＭ１
５，Ｍ１６から成る各並列制御手段を、信号出力端子３
の電位が電源端子４または５の電位と同等であるとき不
活性化する各並列制御手段に置き換えた演算増幅器であ
る。同様に、本実施形態の演算増幅器の変形例として、
上述の他の各実施形態２〜６の演算増幅器の各並列制御
手段を、信号出力端子３の電位が電源端子４または５の
電位と同等であるとき不活性化する各並列制御手段に置
き換え、本実施形態の演算増幅器と同様の効果を得るこ
とが可能である。
【００６３】なお、上述の各実施形態１〜７の演算増幅
器の各変形例として、各トランジスタの導電型、各定電
流源の極性などを逆にし相補構成した回路により、同様
の効果が得られる演算増幅器を実現できることは明らか
である。
器の各変形例として、各トランジスタの導電型、各定電
流源の極性などを逆にし相補構成した回路により、同様
の効果が得られる演算増幅器を実現できることは明らか
である。
【００６４】また、上述の各実施形態１〜７の演算増幅
器において、電界効果トランジスタにより差動トランジ
スタ対を構成した入力段について説明してきたが、バイ
ポーラトランジスタにより差動トランジスタ対を構成す
る入力段により、同様の効果が得られる演算増幅器を実
現できることも明らかである。
器において、電界効果トランジスタにより差動トランジ
スタ対を構成した入力段について説明してきたが、バイ
ポーラトランジスタにより差動トランジスタ対を構成す
る入力段により、同様の効果が得られる演算増幅器を実
現できることも明らかである。
【００６５】
【発明の効果】以上説明したように、本発明による演算
増幅器は、差動トランジスタ対に供給するバイアス電流
を定電流源と並列に制御することにより、広入力レン
ジ、広出力レンジで動作でき、消費電力を増加させず
に、信号出力端子の立上り時間、および立下り時間を従
来よりも速くできる。具体的には、従来の演算増幅器と
同値の送付電流で、２倍以上のスルーレートを得ること
ができる。
増幅器は、差動トランジスタ対に供給するバイアス電流
を定電流源と並列に制御することにより、広入力レン
ジ、広出力レンジで動作でき、消費電力を増加させず
に、信号出力端子の立上り時間、および立下り時間を従
来よりも速くできる。具体的には、従来の演算増幅器と
同値の送付電流で、２倍以上のスルーレートを得ること
ができる。
【００６６】また、定電流源との並列制御により、平衡
状態時および信号変化時のバイアス電流値を独立に設計
でき、回路設計が容易になるなどの効果がある。
状態時および信号変化時のバイアス電流値を独立に設計
でき、回路設計が容易になるなどの効果がある。
【図１】本発明の演算増幅器の実施形態１を示す回路図
である。
である。
【図２】本発明の演算増幅器の実施形態２を示す回路図
である。
である。
【図３】本発明の演算増幅器の実施形態３を示す回路図
である。
である。
【図４】本発明の演算増幅器の実施形態４を示す回路図
である。
である。
【図５】本発明の演算増幅器の実施形態５を示す回路図
である。
である。
【図６】本発明の演算増幅器の実施形態６を示す回路図
である。
である。
【図７】本発明の演算増幅器の実施形態７を示す回路図
である。
である。
【図８】従来の演算増幅器の構成例を示す回路図であ
る。
る。
１，２ 信号入力端子 ３ 信号出力端子 ４，５ 電源端子 Ｉ１〜Ｉ４ 定電流源 Ｍ１〜Ｍ１８ 電界効果トランジスタ Ｑ１１〜Ｑ１６ バイポーラトランジスタ Ｃ１ 位相補償容量
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−204470（ＪＰ，Ａ) 特開 昭63−194404（ＪＰ，Ａ) 特開 平７−321570（ＪＰ，Ａ) 特開 平４−250709（ＪＰ，Ａ) 特開 昭62−230206（ＪＰ，Ａ)
Claims (7)
- 【請求項１】 定電流源と２つの出力端との間にそれぞ
れ接続された２つのトランジスタから成りそれらの各制
御電極に２つの信号入力端子からそれぞれ信号入力し差
動増幅する差動トランジスタ対を有し前記２つの出力端
の一方から出力する入力段と、２つの電源端子と信号出
力端子との間にそれぞれ接続された互いに逆導電型の２
つの出力トランジスタを有し前記入力段の出力を入力し
この信号をレベルシフトしたレベルシフト信号を生成し
前記入力段の出力または前記レベルシフト信号を前記２
つの出力トランジスタの制御電極に入力し前記信号出力
端子にプッシュプル動作で信号出力する出力段と、前記
入力段の出力および前記信号出力端子の間に接続された
容量とを備える演算増幅器において、前記入力段が、前
記定電流源と並列接続され前記入力段の出力または前記
レベルシフト信号に対応して前記差動トランジスタ対に
供給するバイアス電流を並列制御する並列制御手段を備
えることを特徴とする演算増幅器。 - 【請求項２】 前記入力段が、前記定電流源と逆極性で
ある逆定電流源と、前記２つの出力端にそれぞれ出力接
続する２つの電流ミラー回路と、これら２つの電流ミラ
ー回路の２つの入力と前記逆定電流源との間にそれぞれ
接続され前記差動トランジスタ対と逆導電型である２つ
のトランジスタから成りそれらの各制御電極に前記２つ
の信号入力端子からそれぞれ信号入力し差動増幅する逆
導電型差動トランジスタ対とを備え、前記並列制御手段
が、前記逆定電流源，前記定電流源に個別に並列接続さ
れ前記入力段の出力または前記レベルシフト信号に対応
して前記逆導電型差動トランジスタ対，前記差動トラン
ジスタ対に供給する各バイアス電流を個別に並列制御す
る、請求項１記載の演算増幅器。 - 【請求項３】 前記並列制御手段が、前記定電流源また
は前記逆定電流源と並列に接続され前記入力段の出力ま
たは前記レベルシフト信号を制御電極に入力するトラン
ジスタを備える、請求項１または２記載の演算増幅器。 - 【請求項４】 前記並列制御手段が、前記信号出力端子
に制御電極を接続した電界効果トランジスタと、前記入
力段の出力または前記レベルシフト信号を制御電極に入
力する電界効果トランジスタとを直列接続した直列接続
回路からなる、請求項１または２記載の演算増幅器。 - 【請求項５】 前記並列制御手段が、前記入力段の出力
または前記レベルシフト信号に対応して変化する電流を
入力し前記定電流源または前記逆定電流源と並列に電流
出力する電流ミラー回路を備える、請求項１，２，３ま
たは４記載の演算増幅器。 - 【請求項６】 前記出力段および前記並列制御手段にお
いて、前記入力段の出力または前記レベルシフト信号を
制御電極に入力するトランジスタのみを電界効果トラン
ジスタまたはバイポーラトランジスタで構成した、請求
項１〜５記載の演算増幅器。 - 【請求項７】 前記入力段および前記出力段が相補構成
された回路から成る、請求項１〜６記載の演算増幅器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23979897A JP3338771B2 (ja) | 1997-09-04 | 1997-09-04 | 演算増幅器 |
| US09/146,181 US6100762A (en) | 1997-09-04 | 1998-09-03 | Operational amplifier having a wide input/output range and an improved slew rate |
| TW087114699A TW423209B (en) | 1997-09-04 | 1998-09-04 | Operational amplifier having a wide input/output range and an improved slew rate |
| KR10-1998-0036398A KR100413936B1 (ko) | 1997-09-04 | 1998-09-04 | 연산증폭기 |
| CN98119906A CN1088288C (zh) | 1997-09-04 | 1998-09-04 | 运算放大器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23979897A JP3338771B2 (ja) | 1997-09-04 | 1997-09-04 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1188076A JPH1188076A (ja) | 1999-03-30 |
| JP3338771B2 true JP3338771B2 (ja) | 2002-10-28 |
Family
ID=17050031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23979897A Expired - Fee Related JP3338771B2 (ja) | 1997-09-04 | 1997-09-04 | 演算増幅器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6100762A (ja) |
| JP (1) | JP3338771B2 (ja) |
| KR (1) | KR100413936B1 (ja) |
| CN (1) | CN1088288C (ja) |
| TW (1) | TW423209B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7271792B2 (en) | 2003-06-24 | 2007-09-18 | Nec Electronics Corporation | Display control circuit |
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| US6107883A (en) * | 1998-09-10 | 2000-08-22 | Seiko Epson Corporation | High gain, high speed rail-to-rail amplifier |
| TW423208B (en) * | 1998-12-28 | 2001-02-21 | Nippon Electric Co | Operational amplifier |
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| JP3600175B2 (ja) * | 2000-03-23 | 2004-12-08 | 株式会社東芝 | 増幅装置及び液晶表示装置 |
| JP3440917B2 (ja) | 2000-03-31 | 2003-08-25 | セイコーエプソン株式会社 | 差動増幅装置、半導体装置、電源回路及びそれを用いた電子機器 |
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| JP2004317857A (ja) | 2003-04-17 | 2004-11-11 | Nec Yamagata Ltd | 駆動回路及び表示装置 |
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| KR100674912B1 (ko) * | 2004-09-24 | 2007-01-26 | 삼성전자주식회사 | 슬루 레이트（ｓｌｅｗ ｒａｔｅ）를 개선시킨 차동 증폭회로 |
| JP4729982B2 (ja) * | 2005-05-31 | 2011-07-20 | セイコーエプソン株式会社 | 演算増幅器、駆動回路及び電気光学装置 |
| US7348851B2 (en) * | 2005-07-07 | 2008-03-25 | Mediatek, Inc. | Miller-compensated amplifier |
| KR100790977B1 (ko) * | 2006-01-13 | 2008-01-03 | 삼성전자주식회사 | 출력편차가 개선된 출력버퍼 및 이를 구비한평판표시장치용 소오스 드라이버 |
| US7348793B2 (en) * | 2006-01-19 | 2008-03-25 | International Business Machines Corporation | Method and apparatus for detection and prevention of bulk CMOS latchup |
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