JPH08335860A

JPH08335860A - 差動ラッチ回路

Info

Publication number: JPH08335860A
Application number: JP7141788A
Authority: JP
Inventors: Osamu Matsumoto; 修松本; Takahiro Miki; 隆博三木; Toshio Kumamoto; 敏夫熊本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-06-08
Filing date: 1995-06-08
Publication date: 1996-12-17
Also published as: US5625308A

Abstract

(57)【要約】【目的】差動増幅動作時において、定電流源の機能を
損なうことなく信号を差動増幅させ、もって高性能な差
動ラッチ回路を得ることである。【構成】ｎＭＯＳトランジスタ２７を定電流源として
ｐＭＯＳトランジスタ３、４、ｎＭＯＳトランジスタ２
３、２４とともに差動増幅回路が構成され、一方ｎＭＯ
Ｓトランジスタ２５、２６によりラッチ回路が構成され
る。この差動増幅機能とラッチ機能を交互に動作させる
ためのスイッチ回路をｎＭＯＳトランジスタ２１、２２
および２８で構成される。ここで定電流源であるトラン
ジスタ２７は、ドレイン端子がトランジスタ２３、２４
に直接に接続され、ソ−ス端子がグランド電圧２に直接
に接続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、アナログ・ディジタ
ル変換器等で用いる２入力・２出力の差動ラッチ回路に
関するものである。

【０００２】

【従来の技術】通常、アナログ−ディジタル変換器（以
下、Ａ／Ｄ変換器）には２つの信号の電圧を比較し、
「Ｈ」または「Ｌ」の論理信号を出力する電圧比較器が
内蔵される。特に図１０は電圧比較器内で構成される差
動ラッチ回路の従来例であり、「Analog MOS Integrate
d Circuit FOR SIGNAL PROCESSING」第４３４頁 FIGUR
E6.25 に掲載された回路構成図である。

【０００３】１は電源電圧（以下、Ｖｄｄ）、２はグラ
ンド電圧（以下、Ｖｓｓで具体的には０Ｖ）、３、４は
それぞれソース端子がＶｄｄ１に接続されたｐチャネル
ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ）
で、能動負荷抵抗として機能する。５ないし１１はｎチ
ャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジス
タ）である。また、ａ、ｂは入力信号が入力される入力
端子、ｃ、ｄは論理信号が出力される出力端子、Ａ、Ｂ
はそれぞれ出力端子ｃ、ｄが接続されるノードである。

【０００４】ノードＡにおいて、ｐＭＯＳトランジスタ
３、ｎＭＯＳトランジスタ５、７のドレイン端子、およ
びｎＭＯＳトランジスタ８のゲート電極がそれぞれ接続
され、一方ノードＢにおいて、ｐＭＯＳトランジスタ
４、ｎＭＯＳトランジスタ６、８のドレイン端子、およ
びｎＭＯＳトランジスタ７のゲート電極がそれぞれ接続
される。ｎＭＯＳトランジスタ５、６のソース端子はト
ランジスタ９のドレイン端子に共通して接続され、ｎＭ
ＯＳトランジスタ７、８のソース端子はトランジスタ１
０のドレイン端子に共通して接続される。図中ＣはｎＭ
ＯＳトランジスタ５、６および９の接続ノード、Ｄはｎ
ＭＯＳトランジスタ７、８および１０の接続ノードを示
す。ｎＭＯＳトランジスタ１１において、ソース端子は
Ｖｓｓ２に接続され、ドレイン端子はｎＭＯＳトランジ
スタ９、１０のソース端子に接続される。図中ＥはｎＭ
ＯＳトランジスタ９、１０および１１の接続ノードを示
す。また、入力端子ａ、ｂはそれぞれｎＭＯＳトランジ
スタ５、６のゲート電極に接続される。

【０００５】Vin１、Vin２はそれぞれ入力端子ａ、ｂに
印加される入力信号の電位を示し、Vout１、Vout２はそ
れぞれ出力端子ｃ、ｄより出力される出力信号の電位を
示す。Bias１はｎＭＯＳトランジスタ１１を定電流源と
して飽和領域で動作させるために、そのゲート電極に与
えられるバイアス電圧、Bias２はｐＭＯＳトランジスタ
３、４を能動負荷抵抗として飽和領域で動作させるため
に、そのゲート電極に共通に与えられるバイアス電圧で
ある。また、Ｘ、／ＸはそれぞれｎＭＯＳトランジスタ
９、１０のゲート電極に与えられる互いに相補的なディ
ジタル信号であり、この差動ラッチ回路のスルーモード
とラッチモードの切り換え制御をする。ｎＭＯＳトラン
ジスタ９、１０はスイッチとして機能し、Ｘ、又は／Ｘ
のＨレベルはｎＭＯＳトランジスタ９、１０が導通時に
線型領域で動作させる電位に設定される。

【０００６】次いで、この差動ラッチ回路の動作につい
て説明する。この回路において、Ｘ＝Ｈ、／Ｘ＝Ｌのと
きスルーモード、Ｘ＝Ｌ、／Ｘ＝Ｈのときラッチモード
となり、この２つのモードは所定の時間間隔で交互に繰
り返される。

【０００７】（１）Ｘ＝Ｈ、／Ｘ＝Ｌの場合（スルーモ
ード）ｎＭＯＳトランジスタ９はＯＮ状態、ｎＭＯＳトランジ
スタ１０はＯＦＦ状態となる。このとき、ｎＭＯＳトラ
ンジスタ１１により生じた電流はすべてｎＭＯＳトラン
ジスタ９を通過する。従って、ｎＭＯＳトランジスタ
５、６、１１とｐＭＯＳトランジスタ３、４により通常
の差動増幅回路が構成され、入力電圧Vin１、Vin２の電
位差が増幅されるように出力電位Vout１、Vout２を出力
する。

【０００８】（２）Ｘ＝Ｌ、／Ｘ＝Ｈの場合（ラッチモ
ード）逆にｎＭＯＳトランジスタ９はＯＦＦ状態、ｎＭＯＳト
ランジスタ１０はＯＮ状態となる。ｎＭＯＳトランジス
タ１１により生じた電流はすべてｎＭＯＳトランジスタ
１０を通過するようになるので、上記における差動増幅
回路は機能しない。

【０００９】ラッチモード開始直前のスルーモードにお
いてVin１＞Vin２のとき、Vout１＜Vout２となって電位
差が増幅されている。ラッチモードに切替わると、Vout
１はｎＭＯＳトランジスタ８のゲート電圧、Vout２はｎ
ＭＯＳトランジスタ７のゲート電圧となるので、ｎＭＯ
Ｓトランジスタ７のドレイン電流は、ｎＭＯＳトランジ
スタ８のドレイン電流より大きくなる。従ってｎＭＯＳ
トランジスタ７のドレイン電位であるVout１を一層減少
させ、一方ｎＭＯＳトランジスタ８のドレイン電位であ
るVout２を一層増加させる。Vout２の増加がVout１の減
少を促し、逆にVout１の減少がVout２の増加を促すとい
う相互作用によりVout１＝Ｌ、Vout２＝Ｈが確定され
る。なお、ラッチモード開始直前でVin１＜Vin２の場合
は全く逆の動作によりVout１＝Ｈ、Vout２＝Ｌが確定さ
れる。

【００１０】図１の差動ラッチ回路を用いた電圧比較器
の回路ブロック図を図１１に示す。１２、１３は同一構
成の差動増幅器、１４は図１の差動ラッチ回路である。
また図１２は差動増幅器１２、１３の回路構成図であ
り、定電流源となるｎＭＯＳトランジスタ１５、それぞ
れのソース端子がｎＭＯＳトランジスタ１５のドレイン
端子と接続されたｎＭＯＳトランジスタ１６と１７、ド
レイン端子がｎＭＯＳトランジスタ１６のドレイン端子
と接続されたｐＭＯＳトランジスタ１８、ドレイン端子
がｎＭＯＳトランジスタ１７のドレイン端子と接続され
たｐＭＯＳトランジスタ１９で構成される。この差動増
幅器は、入力端子ａ、ｂが各々ｎＭＯＳトランジスタ１
６、１７のゲート電極に接続され、一方出力端子ｃ、ｄ
は各々ｎＭＯＳトランジスタ１６、１７のドレイン端子
に接続され、入力端子ａ、ｂの各々に入力される信号の
電位Vin１、Vin２の差は出力端子ｃ、ｄの電位Vout１、
Vout２の差に増幅される。Bias02はｐＭＯＳトランジス
タ１８、１９が能動負荷抵抗として機能するようにその
ゲート電極に印加されるバイアス電圧、Bias01はｎＭＯ
Ｓトランジスタ１５が定電流源として機能するようにそ
のゲート電極に印加されるバイアス電圧である。

【００１１】図１１において、差動増幅器１２の出力端
子ｃ、ｄはそれぞれ差動増幅器１３の入力端子ａ、ｂに
接続され、さらに差動増幅器１３の出力端子ｃ、ｄはそ
れぞれ差動ラッチ回路１４の入力端子ａ、ｂに接続され
る。また図１２のBias01、Bias02は差動増幅器１２、１
３に共通して入力される。

【００１２】例えば、差動増幅器１２の入力端子ａにア
ナログ信号電圧Vinを、入力端子ｂに比較用の一定基準
電圧Vrefを印加された場合、差動増幅器１２、１３によ
りその電圧差は増幅され、差動増幅器１３より出力され
る２つの出力電圧が差動ラッチ回路１４の入力電圧とな
る。差動ラッチ回路１４では、時間的に交互にスルーモ
ード、ラッチモードを繰返し、スルーモードで更にその
電圧差を増幅し、ラッチモードでその出力信号Vout１、
Vout２の「Ｈ」または「Ｌ」の論理信号を決定する。図
１１の電圧比較回路では、スルーモード終了時にVin＜V
refのときラッチモードでVout１＝Ｈ、Vout２＝Ｌとな
る。この出力信号は次段のＣＭＯＳディジタルエンコー
ダに入力され、アナログ信号電圧のディジタル化が行わ
れる。

【００１３】また、図１３は、別の差動ラッチ回路の従
来例で、「電気情報通信学会論文誌、Ｃ−II、Vol.J74-
C-II、No.2、1994年2月」第８１〜９１頁において、第
８４頁、図４に掲載された前段比較器のトランジスタＭ
５〜Ｍ１０による回路構成に相当するものである。

【００１４】図において、７１、７２はｐＭＯＳトラン
ジスタ、７３、７４はｎＭＯＳトランジスタで、ｐＭＯ
Ｓトランジスタ７１とｎＭＯＳトランジスタ７３におい
て、互いにドレイン端子が接続され、かつ互いにゲート
電極が接続される。Ｇ１はそのドレイン端子間の接続ノ
ード、Ｈ１はそのゲート電極間の接続ノードを示す。同
様にｐＭＯＳトランジスタ７２とｎＭＯＳトランジスタ
７４において、互いにドレイン端子が接続され、かつ互
いにゲート電極が接続される。Ｇ２はそのドレイン端子
間の接続ノード、Ｈ２はそのゲート電極間の接続ノード
を示す。

【００１５】７５〜７８はスイッチ回路である。入力端
子ａはスイッチ回路７５を介してノードＧ１、Ｈ２に接
続され、入力端子ｂはスイッチ回路７６を介してノード
Ｈ１、Ｇ２に接続される。一方、出力端子ｃはノードＧ
１、Ｈ２に接続され、出力端子ｄはノードＧ２、Ｈ１に
接続される。またＶｄｄ１はスイッチ回路７７を介して
ｐＭＯＳトランジスタ７１、７２のソース端子に接続さ
れ、Ｖｓｓ２はスイッチ回路を介してｎＭＯＳトランジ
スタ７３、７４のソース端子に接続される。

【００１６】また、Ｘはスイッチ回路７５、７６に入力
されるディジタル信号、／Ｘはスイッチ回路７７、７８
に入力されるディジタル信号で、Ｘと／Ｘとは互いに相
補的なディジタル信号である。スイッチ回路７５〜７８
は、入力されるディジタル信号がＨレベルのときオン
し、Ｌレベルのときオフする。従ってスイッチ回路７
５、７６がＯＮ状態のときスイッチ回路７７、７８はＯ
ＦＦ状態であり、スイッチ回路７７、７８がＯＮ状態の
ときスイッチ回路７５、７６はＯＦＦ状態である。な
お、その他の符号および記号は図１０と同一または相当
するものを示す。

【００１７】次いで、この差動ラッチ回路の動作につい
て図１４のタイミングチャート図を用いて説明する。図
１４は、時間に対するVout１、Vout２の変化を示す。

【００１８】図１０の場合と同様に、Ｘ＝Ｈ、／Ｘ＝Ｌ
のときスルーモード、Ｘ＝Ｌ、／Ｘ＝Ｈのときラッチモ
ードとなり、この２つのモードは所定の時間間隔で交互
に繰り返される。ここで入力信号はVin１、Vin２の一定
電圧であるとする（但し、Vin１＞Vin２とする）。

【００１９】（１）Ｘ＝Ｈ、／Ｘ＝Ｌの場合（スルーモ
ード）スイッチ回路７５、７６はＯＮ状態、スイッチ回路７
７、７８はＯＦＦ状態となる。入力端子ａ、ｂはそのま
ま入力端子ｃ、ｄに接続され、図１４のように入力信号
Vin１、Vin２はそのまま出力信号Vout１、Vout２とな
る。一方、Ｖｄｄ１およびＶｓｓ２はｐＭＯＳトランジ
スタ７１、７２、ｎＭＯＳトランジスタ７３、７４に切
り放されるため、回路のラッチ動作は起こらない。

【００２０】（２）Ｘ＝Ｌ、／Ｘ＝Ｈの場合（ラッチモ
ード）スイッチ回路７５、７６はＯＦＦ状態、スイッチ回路７
７、７８はＯＮ状態となる。Ｖｄｄ１およびＶｓｓ２は
ｐＭＯＳトランジスタ７１、７２、ｎＭＯＳトランジス
タ７３、７４に接続され、ｐＭＯＳトランジスタ７１、
ｎＭＯＳトランジスタ７３で１つのインバータを構成
し、またｐＭＯＳトランジスタ７２、ｎＭＯＳトランジ
スタ７４で別のインバータを構成する。このとき互いに
一方のインバータの出力を他方のインバータに入力とな
るので、スルーモードにおいて出力されたVout１（＝Vi
n１）、Vout２（＝Vin２）を初期電圧にして、出力端子
ｃ、ｄを強制的にＨまたはＬに確定する。

【００２１】この差動ラッチ回路は、出力においてＨま
たはＬを確定させるしきい値電圧を固有に有し、そのし
きい値電圧は上記の２つのインバータの特性により決定
される。図１４のようにスルーモード時Vin１、Vin２が
ともにしきい値より大きい場合、ラッチモードに移行し
た後、２つのインバータがともにＬを出力しようと出力
電圧の衝突が起き、Vout１、Vout２はともにしきい値付
近まで低下する。Vout２がしきい値より小さくなると、
Vout１はＨレベル（Ｖｄｄ）まで上昇するようになり、
Vout２はそのままＬレベル（Ｖｓｓ）まで下がる。

【００２２】また、図１１において、差動ラッチ回路１
４として図１３の差動ラッチ回路を用い、差動増幅回路
１３の出力端子ｃ、ｄがそれぞれ図１３の差動ラッチ回
路の入力端子ａ、ｂに接続されることにより電圧比較器
が構成される。

【００２３】

【発明が解決しようとする課題】図１０に示す差動ラッ
チ回路において、スイッチとして動作するｎＭＯＳトラ
ンジスタ９は、それぞれ入力信号を受けるｎＭＯＳトラ
ンジスタ５、６のソース端子と、定電流源として動作す
るｎＭＯＳトランジスタ１１のドレイン端子との間に設
けられた。しかしながらｎＭＯＳトランジスタ９がＯＮ
状態（すなわちスルーモード時）にときｎＭＯＳトラン
ジスタ９で生じる電圧降下によりｎＭＯＳトランジスタ
１１のドレイン端子に印加される電圧も低下する。ドレ
イン・ソース間の電位差が小さくなることにより、ｎＭ
ＯＳトランジスタ１１が線型領域で動作してしまい、電
流源として機能すべきトランジスタ１１の定電流性を損
なう恐れがあった。従ってVin1、Vin2の２つの信号入力
に対して利得の良い差動増幅することができないという
問題点があった。

【００２４】これにより、図１１のように差動増幅器１
２、１３で増幅された信号が図１０の差動ラッチ回路に
入力されても、この差動ラッチ回路はスルーモード時に
所定の値まで増幅できなくなり、ラッチモードに移行し
たときラッチ動作が正確にかつ迅速に行なわれない場合
が生じる可能性があった。

【００２５】また、スルーモードからラッチモードに移
行したとき、Vout1、Vout2のいずれか一方がＬを示すよ
うになる。例えばVout1がＬとなる場合、そのVout1が接
続されたノードＡよりｎＭＯＳトランジスタ７を介して
グランドに電子を引き抜く。しかしながら、ｎＭＯＳト
ランジスタ１１は定電流源として飽和領域で機能するの
で、そのＯＮ抵抗は非常に大きく、この抵抗で生じる電
位差も大きい。従ってVout1の電位をグランド電位まで
十分下げることができず、次段の回路がＬレベルと認識
して動作しない場合が生じるという問題点があった。

【００２６】また、図１３の差動ラッチ回路において
は、通常図１１のように差動増幅器１２、１３により差
動増幅された信号を入力する。このとき入力信号電位Vi
n１、Vin２はともに差動ラッチ回路のしきい値より大き
くずれる場合が多く、図１４に示すようにスルーモード
からラッチモードに移行した後、一時的にVout１、Vout
２ともに下降してしまうので、両電位がＨレベルまたは
Ｌレベルに確定するまでに時間を要してしまう。このよ
うにレベルの確定が遅延してしまうと、次段の回路が差
動ラッチ回路の出力する論理信号の処理開始時間が遅く
なり、ひいては次段のディジタル回路の動作全体が遅延
してしまうという問題点が生じていた。

【００２７】この発明は上記の問題点を解決するために
なされたもので、スルーモード時に良好な差動増幅動作
を、ラッチモード時にＨまたはＬを正常に確定させるラ
ッチ動作を実現し、もって高性能な差動ラッチ回路を得
ることを目的としたものである。

【００２８】また、この発明は、ラッチモードにおいて
高速にラッチ動作を行なうことにより、出力されるディ
ジタル信号に処理が迅速に実行できるような差動ラッチ
回路を得ることを目的としたものである。

【００２９】

【課題を解決するための手段】この発明に係る差動ラッ
チ回路は、それぞれ一端子が第１の電源端子に接続され
た第１の負荷抵抗と第２の負荷抵抗、一端子が第１のノ
ードで第１の負荷抵抗の他端子に接続され、制御端子が
上記第１の入力端子に接続された第１のトランジスタ、
一端子が第２のノードで第２の負荷抵抗の他端子に接続
され、制御端子が第２の入力端子に接続された第２のト
ランジスタ、一端子が第１のトランジスタおよび第２の
トランジスタの他端子それぞれに直接に接続され、他端
子が第２の電源端子に直接に接続された定電流源、第１
のノードおよび第２のノードからの信号を入力し、その
信号電圧から２つの相補的な論理信号を生成し、第１お
よび第２の出力端子より出力させるラッチ動作を行なう
ラッチ回路、第１のノードと第１のトランジスタとの
間、かつ第２のノードと第２のトランジスタとの間を同
時に通電または非通電させる第１のスイッチ回路、この
第１のスイッチ回路が通電させるモードのとき、第１の
ノードおよび第２のノードにおける信号を、各々第１の
出力端子および第２の出力端子よりそのまま出力し、第
１のスイッチ回路が非通電させるモードのとき、上記の
ラッチ回路を動作させる第２のスイッチ回路を備えたも
のである。

【００３０】また、この発明に係る差動ラッチ回路は、
第１の電源端子と第１の出力端子の接続ノード（以下、
第１のノード）との間に接続された第１の負荷抵抗、第
１の電源端子と第２の出力端子の接続ノード（以下、第
２のノード）との間に接続された第２の負荷抵抗、一端
子が第１のノードに接続され、制御端子が上記第１の入
力端子に接続された第１のトランジスタ、一端子が第２
のノードに接続され、制御端子が第２の入力端子に接続
された第２のトランジスタ、一端子が第１のノードに、
他端子が第２の電源端子に接続されるとともに、制御端
子が第２のノードに接続された第３のトランジスタ、一
端子が第２のノードに、他端子が第２の電源端子に接続
されるとともに、制御端子が第１のノードに接続された
第４のトランジスタ、一端子が上記第１のトランジスタ
および第２のトランジスタの他端子それぞれに直接に接
続され、他端子が第２の電源端子に直接に接続された定
電流源、第１のノードと第１のトランジスタとの間、か
つ第２のノードと第２のトランジスタとの間を同時に通
電または非通電させる第１のスイッチ回路、この第１の
スイッチ回路とは相補的に動作し、第１のノードと第３
のトランジスタとの間、かつ第２のノードと第４のトラ
ンジスタとの間を同時に通電または非通電させる第２の
スイッチ回路を備えたものである。

【００３１】また、この発明に係る差動ラッチ回路は、
第１の電源端子と第１の出力端子の接続ノード（以下、
第１のノード）との間に接続された第１の負荷抵抗、第
１の電源端子と第２の出力端子の接続ノード（以下、第
２のノード）との間に接続された第２の負荷抵抗、一端
子が第１のノードに接続され、ゲート電極が第１の入力
端子に接続された第１のＭＯＳトランジスタ、一端子が
第２のノードに接続され、ゲート電極が第２の入力端子
に接続された第２のＭＯＳトランジスタ、一端子が第１
のノードに、他端子が第２の電源端子に接続されるとと
もに、ゲート電極が第２のノードに接続された第３のＭ
ＯＳトランジスタ、一端子が第２のノードに、他端子が
第２の電源端子に接続されるとともに、ゲート電極が第
１のノードに接続された第４のＭＯＳトランジスタ、一
端子が第１のＭＯＳトランジスタおよび第２のＭＯＳト
ランジスタの他端子それぞれに直接に接続され、他端子
が第２の電源端子に直接に接続された第５のＭＯＳトラ
ンジスタ、第１のノードと第１のＭＯＳトランジスタと
の間、かつ第２のノードと第２のＭＯＳトランジスタと
の間を同時に通電または非通電させる第１のスイッチ回
路、この第１のスイッチ回路とは相補的に動作し、第１
のノードと第３のＭＯＳトランジスタとの間、かつ第２
のノードと第４のＭＯＳトランジスタとの間を同時に通
電または非通電させる第２のスイッチ回路を備えたもの
である。

【００３２】また、第１のスイッチ回路は、第１のノー
ドと第１のＭＯＳトランジスタとの間に接続されたＭＯ
Ｓトランジスタ、および第２のノードと第２のＭＯＳト
ランジスタとの間に接続されたＭＯＳトランジスタによ
り構成されたものである。

【００３３】また、第２のスイッチ回路は、第３のＭＯ
Ｓトランジスタと第２の電源端子との間、および第４の
ＭＯＳトランジスタと第２の電源端子との間に直接に接
続されたＭＯＳトランジスタにより構成されたものであ
る。

【００３４】また、第５のＭＯＳトランジスタは、その
一端子が第３および第４のＭＯＳトランジスタの他端子
それぞれに直接に接続され、第２のスイッチ回路は、第
１のノードと第３のＭＯＳトランジスタとの間に接続さ
れたＭＯＳトランジスタ、第２のノードと第４のＭＯＳ
トランジスタとの間に接続されたＭＯＳトランジスタに
より構成されたものである。

【００３５】また、第１のスイッチ回路は、第１の入力
端子に入力される入力信号、および第１のＭＯＳトラン
ジスタと非導通状態にさせる電位を選択して第１のＭＯ
Ｓトランジスタのゲート電極に入力する選択回路、第２
の入力端子に入力される入力信号、および第２のＭＯＳ
トランジスタと非導通状態にさせる電位を選択して第２
のＭＯＳトランジスタのゲート電極に入力する選択回路
により構成されたものである。

【００３６】また、第２のスイッチ回路は、第２のノー
ドにおける電位、および第３のＭＯＳトランジスタを非
導通状態にさせる電位を選択して第３のＭＯＳトランジ
スタのゲート電極に入力させる選択回路、第１のノード
における電位、および第４のＭＯＳトランジスタを非導
通状態にさせる電位を選択して第４のＭＯＳトランジス
タのゲート電極に入力させる選択回路により構成された
ものである。

【００３７】また、第１のスイッチ回路は、第５のＭＯ
Ｓトランジスタを導通状態にさせる電位、および第５の
ＭＯＳトランジスタを非導通状態にさせる電位を選択し
て、第５のＭＯＳトランジスタのゲート電極に入力する
選択回路により構成されたものである。

【００３８】この発明に係る差動ラッチ回路は、第１の
入力信号および第２の入力信号を入力し、その信号に対
して差動増幅して第１の出力端子および第２の出力端子
より出力する差動増幅回路、第１の出力端子より出力さ
れた信号を入力する第１のインバータ回路、第２の出力
端子より出力された信号を入力する第２のインバータ回
路、差動増幅器における第１の入力信号として、第１の
入力端子に入力された信号、および第１のインバータ回
路からの出力信号を選択する第１のスイッチ回路、差動
増幅器における第２の入力信号として、第２の入力端子
に入力された信号、および第２のインバータ回路からの
出力信号を選択する第２のスイッチ回路を備えたもので
ある。

【００３９】

【作用】この発明の差動ラッチ回路によると、第１のス
イッチ回路により第１のノードと第１のトランジスタと
の間、第２のノードと第２のトランジスタとの間が同時
に通電されるとき、それぞれ第１および第２の入力端子
に入力された信号に対して差動増幅された信号が第１お
よび第２の出力端子より出力される。このとき、定電流
源は一端子が第１のトランジスタおよび第２のトランジ
スタの他端子それぞれに直接に接続され、他端子が第２
の電源端子に直接に接続されるように構成されたので、
定電流源の両端子間の電圧が低下するのを抑え、この定
電流源の機能を損なうことはない。

【００４０】また、この発明の差動ラッチ回路による
と、第１のスイッチ回路により第１のノードと第１のＭ
ＯＳトランジスタとの間、第２のノードと第２のＭＯＳ
トランジスタとの間が同時に通電されるとき、第５のＭ
ＯＳトランジスタを定電流源として、第１のＭＯＳトラ
ンジスタおよび第２のＭＯＳトランジスタのゲート電極
に印加される信号に対する差動増幅回路が構成される。
このとき第５のＭＯＳトランジスタは一端子が第１のＭ
ＯＳトランジスタおよび第２のＭＯＳトランジスタの他
端子それぞれに直接に接続され、他端子が第２の電源端
子に直接に接続されるように構成されたので、定電流源
の両端子間の電圧が低下するのを抑え、この定電流源の
機能を損なうことはない。

【００４１】また、第２のスイッチ回路により第１のノ
ードと第２の電源端子、第２のノードと第２の電源端子
との間が同時に通電されるとき、第３のＭＯＳトランジ
スタと第４のＭＯＳトランジスタとによりラッチ回路が
構成され、第１の出力端子および第２の出力端子から互
いに相補的な論理信号が出力される。このとき、第２の
ＭＯＳトランジスタは、第３のＭＯＳトランジスタと第
２の電源端子との間、および第４のＭＯＳトランジスタ
と第２の電源端子との間に直接に接続されたＭＯＳトラ
ンジスタにより構成されたので、第３のＭＯＳトランジ
スタおよび第４のＭＯＳトランジスタと、第２の電源端
子との間は、第２のスイッチ回路であるＭＯＳトランジ
スタによる電圧降下のみが生じる。

【００４２】また、第５のＭＯＳトランジスタは、その
一端子が第３および第４のＭＯＳトランジスタの他端子
それぞれに直接に接続され、第２のスイッチ回路は、第
１のノードと第３のＭＯＳトランジスタとの間に接続さ
れたＭＯＳトランジスタ、第２のノードと第４のＭＯＳ
トランジスタとの間に接続されたＭＯＳトランジスタに
より構成されたので、差動増幅時に機能する第１のスイ
ッチ回路、第１と第２のＭＯＳトランジスタ、および第
５のＭＯＳトランジスタの回路接続、そしてラッチ動作
時に機能する上記第２のスイッチ回路、第３と第４のＭ
ＯＳトランジスタ、および第５のＭＯＳトランジスタの
回路接続が同一の構成され、差動増幅動作からラッチ動
作に移行した後、第１および第２の出力端子において、
信号電圧の衝突もなく所定の論理レベルが確定されるよ
うになる。

【００４３】また、第１のスイッチ回路は、第１の入力
端子に入力される入力信号、および第１のＭＯＳトラン
ジスタと非導通状態にさせる電位を選択して第１のＭＯ
Ｓトランジスタのゲート電極に入力する選択回路、第２
の入力端子に入力される入力信号、および第２のＭＯＳ
トランジスタと非導通状態にさせる電位を選択して上記
第２のＭＯＳトランジスタのゲート電極に入力する選択
回路により構成されたので、第１のスイッチ回路は、第
１のノードと第２の電源端子との間、かつ第２のノード
と第２の電源端子との間に設けられることがなくなり、
それぞれ第１および第２の入力端子に入力される信号に
対する差動増幅動作は低電源電圧で行なわれる。

【００４４】また、第１のスイッチ回路は、第５のＭＯ
Ｓトランジスタを導通状態にさせる電位、および第５の
ＭＯＳトランジスタを非導通状態にさせる電位を選択し
て、第５のＭＯＳトランジスタのゲート電極に入力する
選択回路により構成されたので、第１のスイッチ回路
は、第１のノードと第２の電源端子との間、かつ第２の
ノードと第２の電源端子との間に設けられることがなく
なり、それぞれ第１および第２の入力端子に入力される
信号に対する差動増幅動作は低電源電圧で行なわれる。

【００４５】また、この発明の差動ラッチ回路による
と、第１および第２のスイッチ回路により第１のモード
（スルーモード）と第２のモード（ラッチモード）とを
切り換える。第１のモードにおいて、第１および第２の
入力端子に入力された信号は差動増幅されて第１および
第２の出力端子より出力される。差動増幅回路により、
第１および第２の出力端子よりそれぞれ出力される２つ
の信号の電位を、第１のインバータ回路、および第２の
インバータ回路のしきい値電圧に近づけるように調整す
ることができる。従って第２のモードにおいて、第１お
よび第２のインバータ回路がこの２つ信号の各々を入力
することにより、第１および第２の出力端子は、互いに
相補的な論理レベルを高速に確定させて出力するように
なる。

【００４６】

【実施例】

実施例１．以下、この発明の一実施例を示す。図１はこ
の実施例による差動ラッチ回路を示す回路構成図であ
る。図において、１は電源電圧（以下、Ｖｄｄ）、２は
グランド電圧（以下、Ｖｓｓ）、３、４はそれぞれソー
ス端子がＶｄｄ１に接続されたｐＭＯＳトランジスタで
能動負荷抵抗として機能する。２１ないし２８はｎＭＯ
Ｓトランジスタである。また、ａ、ｂはそれぞれ入力信
号が入力される入力端子、ｃ、ｄは論理信号が出力され
る出力端子、Ａ、Ｂはそれぞれ出力端子ｃ、ｄが接続さ
れるノードである。

【００４７】ノードＡにおいて、ｐＭＯＳトランジスタ
３、ｎＭＯＳトランジスタ２１、２５のドレイン端子、
およびｎＭＯＳトランジスタ２６のゲート電極がそれぞ
れ接続され、一方ノードＢにおいて、ｐＭＯＳトランジ
スタ４、ｎＭＯＳトランジスタ２２、２６のドレイン端
子、およびｎＭＯＳトランジスタ２５のゲート電極がそ
れぞれ接続される。ｎＭＯＳトランジスタ２３のドレイ
ン端子はｎＭＯＳトランジスタ２１のソース端子に接続
され、ｎＭＯＳトランジスタ２４のドレイン端子はｎＭ
ＯＳトランジスタ２２のソース端子に接続され、ｎＭＯ
Ｓトランジスタ２３、２４のソース端子はｎＭＯＳトラ
ンジスタ２７のドレイン端子に共通して接続される。Ｃ
はｎＭＯＳトランジスタ２３、２４および２７が共通し
て接続されるノードを示す。一方、ｎＭＯＳトランジス
タ２５、２６のソース端子はｎＭＯＳトランジスタ２８
のドレイン端子に共通に接続される。ＤはｎＭＯＳトラ
ンジスタ２５、２６および２８が共通して接続されるノ
ードを示す。さらにｎＭＯＳトランジスタ２７、２８の
ソース端子はＶｓｓ２に共通して接続される。また、入
力端子ａ、ｂはそれぞれｎＭＯＳトランジスタ２３、２
４のゲート電極に接続される。

【００４８】Vin１、Vin２はそれぞれ入力端子ａ、ｂに
印加される入力信号の電位を示し、またVout１、Vout２
はそれぞれ出力端子ｃ、ｄより出力される出力信号の電
位を示す。Bias１はｎＭＯＳトランジスタ２７を定電流
源として飽和領域で動作させるために、そのゲート電極
に与えられるバイアス電圧、Bias２はｐＭＯＳトランジ
スタ３、４を能動負荷抵抗として飽和領域で動作させる
ために、そのゲート電極に共通に与えられるバイアス電
圧である。

【００４９】また、ＸはｎＭＯＳトランジスタ２１、２
２のゲート電極に与えられるディジタル信号、／Ｘはｎ
ＭＯＳトランジスタ２８のゲート電極に与えられるディ
ジタル信号である。このＸと／Ｘとは互いに相補的なデ
ィジタル信号であり、この差動ラッチ回路におけるスル
ーモードとラッチモードの切り換え制御をする。ｎＭＯ
Ｓトランジスタ２１、２２および２８はスイッチとして
機能し、ＯＮ状態では線型領域で動作するように制御信
号Ｘ、／Ｘが印加される。通常そのＨレベルとしてＶｄ
ｄ１の電圧を用いる。

【００５０】次いで、この差動ラッチ回路の動作につい
て説明する。入力端子ａ、ｂには常にアナログ信号電圧
が印加されており、この回路において、Ｘ＝Ｈ、／Ｘ＝
Ｌのときスルーモード、Ｘ＝Ｌ、／Ｘ＝Ｈのときラッチ
モードとなり、この２つのモードは所定の時間間隔で交
互に繰り返される。

【００５１】（１）Ｘ＝Ｈ、／Ｘ＝Ｌの場合（スルーモ
ード）ｎＭＯＳトランジスタ２１、２２はＯＮ状態、ｎＭＯＳ
トランジスタ２８はＯＦＦ状態となる。このとき、定電
流源であるｎＭＯＳトランジスタ２７により生じた電流
は、Ｖｄｄ１とノードＣとの間に流れるようになり、ｎ
ＭＯＳトランジスタ２３、２４、２７とｐＭＯＳトラン
ジスタ３、４により差動増幅回路が構成される。従って
入力電圧Vin１、Vin２の電位差に対して出力電位Vout
１、Vout２の電位差に増幅された出力信号が端子ｃ、ｄ
より出力される。一方、ノードＤはＶｓｓ２に導通され
ないので、ｎＭＯＳトランジスタ２５、２６においてラ
ッチ動作は機能しない。

【００５２】（２）Ｘ＝Ｌ、／Ｘ＝Ｈの場合（ラッチモ
ード）逆にｎＭＯＳトランジスタ２１、２２はＯＦＦ状態、ｎ
ＭＯＳトランジスタ２８はＯＮ状態となる。このときノ
ードＤがＶｓｓ２に導通され、ｎＭＯＳトランジスタ２
５、２６はラッチ回路を形成する。一方、Ｖｄｄ１より
ノードＣに電流は流れないので、入力電圧Vin１、Vin２
に対する差動増幅は機能しなくなる。

【００５３】まず、ラッチモード開始直前のスルーモー
ドにおいてVin１＞Vin２のとき、Vout１＜Vout２となっ
てVin１、Vin２の電位差が増幅されている。ラッチモー
ドに切替わると、Vout１はｎＭＯＳトランジスタ２６の
ゲート電圧、Vout２はｎＭＯＳトランジスタ２５のゲー
ト電圧となるので、ｎＭＯＳトランジスタ２５のドレイ
ン電流は、ｎＭＯＳトランジスタ２６のドレイン電流よ
り大きくなる。これによりｎＭＯＳトランジスタ２５の
ドレイン電位であるVout１を一層減少させ、一方ｎＭＯ
Ｓトランジスタ２６のドレイン電位であるVout２を一層
増加させる。Vout２の増加がVout１の減少を促し、逆に
Vout１の減少がVout２の増加を促すという相互作用によ
りVout１＝Ｌ、Vout２＝Ｈが確定される。なお、ラッチ
モード開始直前でVin１＜Vin２の場合は全く逆の動作に
よりVout１＝Ｈ、Vout２＝Ｌが確定される。このように
して出力端子ｃ、ｄよりディジタル信号が出力される。

【００５４】次に、本実施例における差動ラッチ回路と
図１０の差動ラッチ回路との差異について説明する。

【００５５】（１）スルーモードの場合図１において、ノードＣの電位をＶ1、ｎＭＯＳトラン
ジスタ２３のドレイン電位をＶ2、ノードＡの電位をＶ3
とする。一方、図１０において、ノードＥの電位をＶ0
1、ノードＣの電位をＶ02、ノードＡの電位をＶ03とす
る。

【００５６】図１と図１０の差動ラッチ回路におけるノ
ードＣの電位は入力端子ａ、ｂに印加されるVin１、Vin
２に大きく依存した値であり、ほぼVin１、Vin２のみの
関数とみなしてよい。従って、図１および図１０におい
て、ｎＭＯＳトランジスタ２３と５、ｎＭＯＳトランジ
スタ２４と６がそれぞれ全く同一のトランジスタであ
り、入力端子ａ、ｂに同一の電位Vin１、Vin２が印加さ
れた場合、ノードＣの電位Ｖ1、Ｖ02はほとんど等しく
なる。図１の定電流源であるｎＭＯＳトランジスタ２７
のドレイン・ソース間電圧Ｖ1は、図１０におけるｎＭ
ＯＳトランジスタ１１のドレイン・ソース間電圧Ｖ01よ
り大きくなる。従って、本実施例の差動ラッチ回路にお
けるｎＭＯＳトランジスタ２７は、ドレイン・ソース間
電圧が減少することもなくなり、定電流源の機能を損な
うことを防ぐ。

【００５７】また、図１において、ｎＭＯＳトランジス
タ２１に両端に生じる電圧（Ｖ3−Ｖ2）により、ｎＭＯ
Ｓトランジスタ２３のドレイン・ソース間電圧（Ｖ2−
Ｖ1）は、図１０のｎＭＯＳトランジスタ５のドレイン
・ソース間電圧（Ｖ03−Ｖ02）より小さくなり、ｐＭＯ
Ｓトランジスタ３のドレイン・ソース間電圧（Ｖｄｄ−
Ｖ3）は、図１０のｐＭＯＳトランジスタ３のドレイン
・ソース間電圧（Ｖｄｄ−Ｖ03）より小さくなる。しか
し、ｎＭＯＳトランジスタ２１の電圧（Ｖ3−Ｖ2）は、
ｎＭＯＳトランジスタ２３およびｐＭＯＳトランジスタ
３に分散して各々のドレイン・ソース間電圧を降下させ
るので、その降下量はそれ程大きくなく、ｎＭＯＳトラ
ンジスタ２３、ｐＭＯＳトランジスタ３が線型領域で動
作してしまう程のドレイン・ソース間の電圧降下にはな
らない。（一方、図１０においては、ｎＭＯＳトランジ
スタ９の両端に生じる電圧（Ｖ02−Ｖ01）がのままｎＭ
ＯＳトランジスタ１１のドレイン・ソース間の電圧降下
量となり、ｎＭＯＳトランジスタ１１が線型領域で動作
してしまう電圧降下を招く恐れがあった。）

【００５８】なお、ｎＭＯＳトランジスタ２２を設けた
場合でも同様に、ｎＭＯＳトランジスタ２４およびｐＭ
ＯＳトランジスタ３各々のドレイン・ソース間の電位差
が低下しても、各々のトランジスタが線型領域で動作す
る程ではない。

【００５９】さらに、上記のようにｎＭＯＳトランジス
タ２１のドレイン・ソース間電圧が、ｎＭＯＳトランジ
スタ２３およびｐＭＯＳトランジスタ３に分散して各々
のドレイン・ソース間の電圧を降下させ、ｎＭＯＳトラ
ンジスタ２２のドレイン・ソース間電圧が、ｎＭＯＳト
ランジスタ２４およびｐＭＯＳトランジスタ４に分散し
て各々のドレイン・ソース間の電圧を降下させるので、
図１０の差動ラッチ回路に比べ、入力端子ａ、ｂに入力
できる信号電圧のレンジを広くなる。

【００６０】例えば図１０で入力される電位のレンジが
１．５〜２．０Ｖであったとする。上限はｎＭＯＳトラ
ンジスタ５（または６）を飽和領域で動作させるための
ゲート電圧の最大値、下限はｎＭＯＳトランジスタ１１
を定電流源として飽和領域で動作させるためのゲート電
圧の最小値である。しかし上述のとおり、図１のｎＭＯ
Ｓトランジスタ２１のドレイン・ソース間電圧は、ｎＭ
ＯＳトランジスタ２３およびｐＭＯＳトランジスタ３に
分散して各々のドレイン・ソース間の電圧を降下させる
ので、この降下量は図１０のｎＭＯＳトランジスタ９を
設けることにより生じるｎＭＯＳトランジスタ１１のド
レイン・ソース間電圧の降下量より小さい。従って図１
の回路において入力される電位のレンジの上限は図１０
より小さくなるが、下限はさらに小さくなり、上記の
１．５〜２．０Ｖに対して図１の差動ラッチ回路は例え
ば１．０〜１．８Ｖのような入力レンジとなる。入力レ
ンジが広くなることにより入力信号の振幅が割合大きく
ても十分に差動増幅ができるので、入力される信号の電
圧レベルを入力前に調整する必要もなくなり、この差動
ラッチ回路の汎用性は広がる。

【００６１】図１ではｎＭＯＳトランジスタ２５、２６
によりラッチ回路、ｎＭＯＳトランジスタ２８によりス
イッチ回路が構成されたが、特にこの構成にこだわる必
要はなく、ノードＡ、Ｂにおける信号を入力して、その
信号電圧から互いに相補的な２つの論理信号を生成する
ラッチ回路であり、スルーモード時にはノードＡ、Ｂに
おける信号をそのままそれぞれ出力端子ｃ、ｄより出力
させ、ラッチモード時にはこのラッチ回路にラッチ動作
をさせてノードＡ、Ｂにおける信号から互いに相補的な
２つの論理信号を生成し、出力端子ｃ、ｄより出力させ
るスイッチ回路であっても上記と同様の効果を得るもの
である。

【００６２】また、このよラッチ回路およびスイッチ回
路がＭＯＳトランジスタ、バイポーラトランジスタ、ま
たはその混合回路で構成されてもよい。

【００６３】（２）ラッチモードの場合図１の差動ラッチ回路において、例えば端子ｃがＬレベ
ルを示した場合、ｎＭＯＳトランジスタ２５、２８を介
してＶｓｓ２に導通されている。しかし図１０における
ｎＭＯＳトランジスタ１１のような定電流源を介するこ
とはないので、端子ｃの電位をＶｓｓ２近くまで下げる
ことができる。よって出力される電圧値のレンジも広く
なる。次段に接続されたディジタル回路に十分大きな出
力レンジの論理信号を与え、次段回路に伝えるＬレベル
を明確にする。

【００６４】また、図１０においては定電流源であるｎ
ＭＯＳトランジスタ１１を介して電子を引き抜くことで
Ｌ状態を確定されている。特に飽和状態で動作するｎＭ
ＯＳトランジスタ１１のＯＮ抵抗が非常に大きいため、
電子の引抜き動作が遅い。しかし図１においては、ｎＭ
ＯＳトランジスタ２８を介して電子を引き抜くので、そ
の引抜き動作は速く、Ｌレベルを高速に確定させること
ができる。従って、図１の差動ラッチ回路の次段回路が
ディジタル信号処理をはやく開始することができる。

【００６５】なお、図１において、ノードＤとＶｓｓ２
とを直接接続し、ｎＭＯＳトランジスタ２８と同一のト
ランジスタをノードＡとｎＭＯＳトランジスタ２５との
間、ノードＢとｎＭＯＳトランジスタ２６との間に接続
しても上記と同一の効果を奏するものである。

【００６６】また、、この差動ラッチ回路において、Ｖ
ｄｄ（電源）とＶｓｓ（グランド）、ｎＭＯＳトランジ
スタとｐＭＯＳトランジスタを入れ換えることにより構
成することができる。

【００６７】また、図１ではすべてＭＯＳトランジスタ
で構成されたが、バイポーラトランジスタで構成しても
構わない。ソース端子をエミッタ端子に、ドレイン端子
をコレクタ端子に、そしてゲート端子をベース端子にそ
れぞれ対応させて、ｐＭＯＳトランジスタの代わりにｐ
ｎｐバイポーラトランジスタを用い、ｎＭＯＳトランジ
スタの代わりにｎｐｎバイポーラトランジスタを用いて
もよい。なお、ＭＯＳトランジスタのゲート電極、およ
びバイポーラトランジスタのベース電極を総称して制御
電極（または制御端子）と呼ぶこととする。

【００６８】実施例２．図２は実施例１における差動ラ
ッチ回路の変形例である。図において、２９はノードＡ
とｎＭＯＳトランジスタ２５との間に設けられたｎＭＯ
Ｓトランジスタ、３０はノードＢとｎＭＯＳトランジス
タ２６との間に設けられたｎＭＯＳトランジスタであ
る。スルーモード時に定電流源として機能するｎＭＯＳ
トランジスタ２７のドレイン端子は、ノードＣとともに
ノードＤにも接続する。ｎＭＯＳトランジスタ２９、３
０は線型領域で動作するスイッチの機能を有する。／Ｘ
がｎＭＯＳトランジスタ２９、３０のゲート電極に印加
される。その他の符号もしくは記号は図１と同一または
相当するものを示す。

【００６９】この差動ラッチ回路の基本的な動作は実施
例１の場合と同じである。（１）Ｘ＝Ｈ、／Ｘ＝Ｌの場合（スルーモード）ｎＭＯＳトランジスタ２１、２２はＯＮ状態、ｎＭＯＳ
トランジスタ２９、３０はＯＦＦ状態となる。すなわち
ノードＡ、ＢがノードＣに通電され、ｎＭＯＳトランジ
スタ２３、２４、２７とｐＭＯＳトランジスタ３、４に
より入力電圧Vin１、Vin２に対する差動増幅回路が得ら
れる。

【００７０】（２）Ｘ＝Ｌ、／Ｘ＝Ｈの場合（ラッチモ
ード）ｎＭＯＳトランジスタ２１、２２はＯＦＦ状態、ｎＭＯ
Ｓトランジスタ２９、３０はＯＮ状態となる。すなわち
ノードＡ、ＢがノードＤに通電され、図１と同様にｎＭ
ＯＳトランジスタ２５、２６でラッチ回路が得られる。

【００７１】図２において、スルーモード時に動作する
スイッチ回路としてのｎＭＯＳトランジスタ２１、２２
と、差動増幅回路を構成するｎＭＯＳトランジスタ２
３、２４のトランジスタとの接続構成、およびラッチモ
ード時に動作するスイッチ回路としてのｎＭＯＳトラン
ジスタ２９、３０と、ラッチ回路としてのｎＭＯＳトラ
ンジスタ２５、２６とのトランジスタの接続構成が同一
構成となる。この場合、そのスルーモード時に動作する
トランジスタ回路、ラッチモード時に動作するトランジ
スタ回路において、その動作特性おける整合性がよくな
る。

【００７２】例えば、ラッチ動作する回路における論理
レベルを確定させる入力信号のしきい電圧は、そのトラ
ンジスタの接続構成に大きく依存している。この回路の
整合性がよいということは、スルーモードにおいて出力
されたVout１、Vout２がラッチ動作を行う回路における
しきい値電圧に非常に近い値に差動増幅されるようにな
る。従ってスルーモードからラッチモードに移行した
後、その移行した瞬間におけるVout１、Vout２の値から
高速にＨまたはＬに信号レベルが確定し、差動ラッチ回
路の次段回路がディジタル信号処理をはやく開始するこ
とができる。

【００７３】上記した回路の整合性がよくない場合、ス
ル−モ−ド時Vout１、Vout２がともにしきい値から大き
くずれてしまうことが多い。基本的には図１４のタイミ
ングチャート図に示すように、スルーモードからラッチ
モードに移行した後に一時Vout１、Vout２がともにしき
い値付近まで近づくように電圧の衝突が起こり、ラッチ
動作において信号レベルを確定するまで時間間隔を要し
ていた。

【００７４】実施例３．図３は本実施例における差動ラ
ッチ回路を示す回路構成図である。図において、３、４
はそれぞれソース端子がＶｄｄ１に接続されたｐＭＯＳ
トランジスタで、能動負荷抵抗として機能する。３１な
いし３６はｎＭＯＳトランジスタである。また、ａ、ｂ
は各々入力信号が入力される入力端子、ｃ、ｄは論理信
号が出力される出力端子、Ａ、Ｂはそれぞれ出力端子
ｃ、ｄが接続されるノードである。

【００７５】ノードＡにおいて、ｐＭＯＳトランジスタ
３、ｎＭＯＳトランジスタ３１、３３のドレイン端子が
それぞれ接続され、一方ノードＢにおいて、ｐＭＯＳト
ランジスタ４、ｎＭＯＳトランジスタ３２、３４のドレ
イン端子がそれぞれ接続される。ｎＭＯＳトランジスタ
３１、３２のソース端子はトランジスタ３５のドレイン
端子に共通して接続され、ｎＭＯＳトランジスタ３３、
３４のソース端子はトランジスタ３６のドレイン端子に
共通して接続される。ＣはｎＭＯＳトランジスタ３１、
３２および３５が共通して接続されるノード、ＤはｎＭ
ＯＳトランジスタ３３、３４および３６が共通して接続
されるノードを示す。またｎＭＯＳトランジスタ３５、
３６のソース端子はＶｓｓ２に共通して接続される。

【００７６】３７ないし４０はスイッチ回路で、それぞ
れs1、s2、s3、r1、r2端子を有する。例えばスイッチ回
路３７は、トランスミッションゲート４１と線型領域で
動作するｎＭＯＳトランジスタ４２とで構成され、r1端
子はトランスミッションゲート４１のｎＭＯＳトランジ
スタ側のゲート電極に、r2端子はｐＭＯＳトランジスタ
側のゲート電極にそれぞれ接続され、かつr2端子は同時
にｎＭＯＳトランジスタ４２のゲート電極に接続され
る。また、s1端子はトランスミッションゲート４１の一
端子に接続され、s2端子はｎＭＯＳトランジスタ４２の
一端子に接続され、s3端子はトランスミッションゲート
４１およびｎＭＯＳトランジスタ４２の他端子に接続さ
れる。

【００７７】スイッチ回路３８はトランスミッションゲ
ート４３、線型領域で動作するｎＭＯＳトランジスタ４
４、スイッチ回路３９はトランスミッションゲート４
５、線型領域で動作するｎＭＯＳトランジスタ４６、ス
イッチ回路４０はトランスミッションゲート４７、線型
領域で動作するｎＭＯＳトランジスタ４８によりそれぞ
れスイッチ回路３７と同一に構成される。

【００７８】スイッチ回路３７において、s1端子は入力
端子ａに接続され、s2端子はＶｓｓ２に接続され、さら
にs3端子はｎＭＯＳトランジスタ３１のゲート電極に接
続される。スイッチ回路３８において、s1端子は入力端
子ｂに接続され、s2端子はＶｓｓ２に接続され、さらに
s3端子はｎＭＯＳトランジスタ３２のゲート電極に接続
される。スイッチ回路３９において、s1端子はノードＡ
に接続され、s2端子はＶｓｓ２に接続され、さらにs3端
子はｎＭＯＳトランジスタ３３のゲート電極に接続され
る。スイッチ回路４０において、s1端子はノードＢに接
続され、s2端子はＶｓｓ２に接続され、さらにs3端子は
ｎＭＯＳトランジスタ３４のゲート電極に接続される。

【００７９】また、Ｘ、／Ｘは実施例１と同様、互いに
相補的なディジタル信号であり、この差動ラッチ回路の
スルーモードとラッチモードの切り換え制御をする。Ｘ
はスイッチ回路３７、３８のr1端子、スイッチ回路３
９、４０のr2端子に印加され、／Ｘはスイッチ回路３
７、３８のr2端子、スイッチ回路３９、４０のr1端子に
印加される。

【００８０】Vin１、Vin２はそれぞれ入力端子ａ、ｂに
印加される入力信号の電位を示し、またVout１、Vout２
はそれぞれ出力端子ｃ、ｄより出力される出力信号の電
位を示す。Bias１はｎＭＯＳトランジスタ３５、３６を
定電流源として飽和領域で動作させるために、そのゲー
ト電極に共通に与えられるバイアス電圧、Bias２はｐＭ
ＯＳトランジスタ３、４を能動負荷抵抗として飽和領域
で動作させるために、そのゲート電極に共通に与えられ
るバイアス電圧である。

【００８１】始めに、スイッチ回路３７〜４０の動作に
ついて説明する。スイッチ回路３７、３８において、Ｘ
＝Ｈ、／Ｘ＝Ｌの場合、トランスミッションゲート４
１、４３はＯＮ状態となり、ｎＭＯＳトランジスタ４
２、４４はＯＦＦ状態となる。従ってs1端子に印加され
る信号がs3端子より出力される。一方、Ｘ＝Ｌ、／Ｘ＝
Ｈの場合、トランスミッションゲート４１、４３はＯＦ
Ｆ状態となり、ｎＭＯＳトランジスタ４２、４４はＯＮ
状態となる。従ってs2端子に印加される信号がs3端子よ
り出力される。

【００８２】スイッチ回路３９、４０において、Ｘ＝
Ｈ、／Ｘ＝Ｌの場合、トランスミッションゲート４５、
４７はＯＦＦ状態となり、ｎＭＯＳトランジスタ４６、
４８はＯＮ状態となる。従ってs2端子に印加される信号
がs3端子より出力される。一方、Ｘ＝Ｌ、／Ｘ＝Ｈの場
合、トランスミッションゲート４５、４７はＯＮ状態と
なり、ｎＭＯＳトランジスタ４６、４８はＯＦＦ状態と
なる。従ってs1端子に印加される信号がs3端子より出力
される。

【００８３】次に、図３における差動ラッチ回路の動作
について説明する。前記実施例と同様に、入力端子ａ、
ｂにはアナログ信号電圧が印加されている。

【００８４】（１）Ｘ＝Ｈ、／Ｘ＝Ｌ（スルーモード
時）スイッチ回路３７、３８は、それぞれ入力端子ａ、ｂに
印加されるアナログ入力信号を選択してs3端子より出力
するので、ｎＭＯＳトランジスタ３１のゲート電極には
Vin１が印加され、ｎＭＯＳトランジスタ３２のゲート
電極にはVin２が印加される。従って、ｎＭＯＳトラン
ジスタ３５を定電流源としてｐＭＯＳトランジスタ３、
４およびｎＭＯＳトランジスタ３１、３２により差動増
幅回路が構成され、入力電圧Vin１、Vin２の差電圧が増
幅されて出力端子ｃ、ｄよりVout１、Vout２が出力され
る。

【００８５】一方、スイッチ回路３９、４０は、Ｖｓｓ
２を選択してs3端子より出力するので、ｎＭＯＳトラン
ジスタ３３、３４のゲート電極にはＶｓｓ２の電圧（０
Ｖ）が印加される。従ってｎＭＯＳトランジスタ３３、
３４は共にＯＦＦ状態となり、それぞれノードＡ、Ｂか
らノードＤを介してＶｓｓ２に電流を通さない。

【００８６】（２）Ｘ＝Ｌ、／Ｘ＝Ｈ（ラッチモード
時）スイッチ回路３７、３８は、Ｖｓｓ２の電位を選択して
s3端子より出力するので、ｎＭＯＳトランジスタ３１、
３２のゲート電極にはＶｓｓ２の電圧（０Ｖ）が印加さ
れる。従ってｎＭＯＳトランジスタ３１、３２は共にＯ
ＦＦ状態となり、それぞれノードＡ、ＢからノードＣを
介してＶｓｓ２に電流を通さず、スルーモード時の差動
増幅回路は構成されない。

【００８７】一方、スイッチ３９、４０は、それぞれノ
ードＢ、Ａの電位（すなわち、Vout２、Vout１）を選択
してs3端子より出力するので、ｎＭＯＳトランジスタ３
３のゲート電極にはノードＢが接続され、ｎＭＯＳトラ
ンジスタ３４のゲート電極にはノードＡが接続される。
従って前記実施例と同一の動作により、スルーモードか
らラッチモードに移行する瞬間のVout１、Vout２から、
出力端子ｃ、ｄはＨもしくはＬの信号レベルを確定し、
互いに相補的なディジタル信号を出力する。

【００８８】本実施例において、ｎＭＯＳトランジスタ
３１、３２のソース端子は、ｎＭＯＳトランジスタ３５
のドレイン端子に直接接続されているので、実施例１、
２と同様に、ｎＭＯＳトランジスタ３５は、スルーモー
ド時における差動増幅回路の定電流源の機能を損なうこ
となく動作する。

【００８９】また、特にスイッチとして動作するＭＯＳ
トランジスタは、ノードＡとｎＭＯＳトランジスタ３１
との間、およびノードＢとｎＭＯＳトランジスタ３２と
の間にそれぞれ介在されないので、実施例１、２に比べ
さらに入力される信号の電圧レンジが大きくなる（実施
例１、２より電圧レンジの上限が大きくなる）。

【００９０】本実施例の回路は、Ｖｄｄ１からノードＣ
を介してＶｓｓ２までの回路経路には、３つのＭＯＳト
ランジスタのみで構成されるので、４つのＭＯＳトラン
ジスタが存在する従来技術（図１０）に比べ、低電源電
圧でもスルーモードにおいて正常な差動増幅動作をさせ
ることができる。従って、回路全体の消費電力を低下さ
せることができる。

【００９１】図３ではｎＭＯＳトランジスタ３３、３４
によりラッチ回路、スイッチ回路３９、４０が構成され
たが、特にこの構成にこだわる必要はなく、ノードＡ、
Ｂにおける信号を入力して、その信号電圧から互いに相
補的な２つの論理信号を生成するラッチ回路であり、ス
ルーモード時にはノードＡ、Ｂにおける信号をそのまま
それぞれ出力端子ｃ、ｄより出力させ、ラッチモード時
にはこのラッチ回路にラッチ動作をさせてノードＡ、Ｂ
における信号から互いに相補的な２つの論理信号を生成
し、出力端子ｃ、ｄより出力させるスイッチ回路であっ
ても上記と同様の効果を得るものである。例えば図１に
示したｎＭＯＳトランジスタ２５、２６および２８の回
路構成を図３のｎＭＯＳトランジスタ３３、３４および
３６、スイッチ回路３９、４０の回路構成に置き換えて
もよい。

【００９２】本実施例の差動ラッチ回路を図１１におけ
る電圧比較器に用いた場合、図４に示すように構成され
る。４９はｐＭＯＳトランジスタ３、４およびｎＭＯＳ
トランジスタ３１、３２、３５により図１２と同一に構
成された差動増幅回路で、図３の差動ラッチ回路は符号
５０に示す部分である。

【００９３】図１１の電圧比較器において、前段回路で
ある差動増幅器１３は３つのＭＯＳトランジスタが直列
に接続された構成であるのに対して、差動ラッチ回路１
４はスルーモード時に形成される差動増幅回路部分は４
つのＭＯＳトランジスタが直列に接続された構成であ
る。このような異なるトランジスタ構成において、差動
増幅器１３と差動ラッチ回路１４とでは、差動増幅機能
における種々の特性（例えば、ＤＣ動作点電圧、増幅利
得等）が異なるため、すなわち差動増幅器１３と差動ラ
ッチ回路１４との整合性が悪くなるため、例えばディジ
タル信号を生成するためになされる入力信号の差動増幅
が十分行なわれなくなる可能性があった。

【００９４】また差動増幅器１２、１３で用いるバイア
ス電圧B1as01、Bias02と、差動ラッチ回路１４で用いる
バイアス電圧Bias１、Bias２とは異なる電圧を用いなけ
ればならず、バイアス電圧を共通することができず、各
々専用のバイアス回路を用意しなければならず、チップ
面積の増加、消費電力の増加、設計負担等の問題があっ
た。

【００９５】しかしながら図４の電圧比較器では、差動
増幅器１３、および差動ラッチ回路５０における差動増
幅回路部分は共に３つのＭＯＳトランジスタが直列に接
続された構成となり、差動増幅器１３と差動ラッチ回路
５０との整合性がよくなり、増幅利得の良い電圧比較器
を構成することができる。また、差動増幅器１２、１３
で用いるバイアス電圧と、図３の差動ラッチ回路で用い
るバイアス電圧とを同一電圧で共通することができる。
図はBias１、Bias２で共用した構成を示す。

【００９６】さらにこの電圧比較器において、差動ラッ
チ回路５０は通常の差動増幅器４９にスイッチ回路３７
〜４０、ｎＭＯＳトランジスタ３３、３４、３６を付加
した構成であり、回路設計が簡単となりその負担が小さ
くて済む。

【００９７】なお、図３において、ノードＤよりｎＭＯ
Ｓトランジスタを介してＶｓｓ２に接続する構成をとっ
たが、差動増幅時に動作するｎＭＯＳトランジスタ３
１、３２、３５の接続と、ｎＭＯＳトランジスタ３３、
３４、３６の接続とが同一構成であり、実施例２で説明
したように回路の整合性が良い。しかしノードＤより直
接Ｖｓｓ２に接続してもラッチ動作を行なう。この場
合、上記回路の整合性が悪くなるものの、実施例１のよ
うに定電流源のｎＭＯＳトランジスタを介さないので、
Ｌレベルを高速に確定する。

【００９８】スイッチ回路３７〜４０においてs2端子を
すべてＶｓｓ２に接続されたが、これに限らず、それぞ
れs2端子にｎＭＯＳトランジスタ３１、３２、３３およ
び３４を全く動作させない電圧が印加されても、上記と
同一の動作を行なう。特にスイッチ回路３７〜４０のs2
端子に同一の電圧を印加する必要もなく、ｎＭＯＳトラ
ンジスタ３１、３２、３３および３４がＯＦＦされれば
よい。

【００９９】スイッチ回路３７〜４０の構成は図３に示
す構成に限らず、Ｘ、／Ｘの相補的なディジタル信号に
より、s1端子、S2端子に印加される信号のいずれか一方
を選択してS3端子より出力する選択回路の構成であれば
よい。

【０１００】また、この差動ラッチ回路において、Ｖｄ
ｄ（電源）とＶｓｓ（グランド）、ｎＭＯＳトランジス
タとｐＭＯＳトランジスタを入れ換えることにより構成
することができる。

【０１０１】また、図３においてＭＯＳトランジスタで
構成されたが、実施例１と同様にバイポーラトランジス
タで構成しても構わない。ソース端子をエミッタ端子
に、ドレイン端子をコレクタ端子に、そしてゲート端子
をベース端子にそれぞれ対応させて、ｐＭＯＳトランジ
スタ３、４の代わりにｐｎｐバイポーラトランジスタを
用い、ｎＭＯＳトランジスタ３１〜３４、３５、３６の
代わりにｎｐｎバイポーラトランジスタを用いてもよ
い。このときスイッチ回路３７〜４０の出力は対応する
ｎｐｎバイポーラトランジスタのベース端子に接続され
る。トランジスタが動作するか、非導通状態にするかを
制御する信号を選択して出力するという動作であればそ
のスイッチ回路の構成は何でもよい。

【０１０２】実施例４．図５は本実施例における差動ラ
ッチ回路を示す回路構成図である。図において、５１は
トランスミッションゲート５３と線型領域で動作するｎ
ＭＯＳトランジスタ５４とで構成されたスイッチ回路、
５２はトランスミッションゲート５５と線型領域で動作
するｎＭＯＳトランジスタ５６とで構成されたスイッチ
回路であり、図３と全く同一の構成によりs1、s2、s3お
よびr1、r2の各端子を有するもので、そのスイッチ動作
も全く同一である。

【０１０３】スイッチ回路５１において、s1端子にはバ
イアス電圧Bias11が印加され、s2端子はＶｓｓ２に接続
され、s3端子はｎＭＯＳトランジスタ３５のゲート電極
に接続される。またr1端子にはＸ、r2端子には／Ｘのデ
ィジタル信号が印加される。スイッチ回路５２におい
て、s1端子にはバイアス電圧Bias21が印加され、s2端子
はＶｓｓ２に接続され、s3端子はｎＭＯＳトランジスタ
３６のゲート電極に接続される。またr1端子には／Ｘ、
r2端子にはＸのディジタル信号が印加される。

【０１０４】さらに、入力端子ａ、ｂはそれぞれｎＭＯ
Ｓトランジスタ３１、３２のゲート電極に直接接続さ
れ、ｎＭＯＳトランジスタ３３、３４のゲート電極はそ
れぞれノードＢ、Ａに直接接続される。Bias11、Bias21
はそれぞれｎＭＯＳトランジスタ３５、３６を定電流源
として飽和領域で動作させるために、それぞれのゲート
電極に与えられるバイアス電圧で、通常同一の電圧を用
いる。なお、その他の符号および記号は図３と同一また
は相当するものを示す。

【０１０５】次に、この差動ラッチ回路の動作について
説明する。前記実施例と同様に、入力端子ａ、ｂにはア
ナログ信号電圧が印加されている。

【０１０６】（１）Ｘ＝Ｈ、／Ｘ＝Ｌの場合（スルーモ
ード）スイッチ回路５１のs1端子に印加されたバイアス電圧Bi
as11がS3端子より出力され、ｎＭＯＳトランジスタ３５
のゲート電極に入力される。従って、ｎＭＯＳトランジ
スタ３５は飽和領域で動作する定電流源となり、ｐＭＯ
Ｓトランジスタ３、４およびｎＭＯＳトランジスタ３
１、３２とともに差動増幅器を形成し、アナログ信号電
圧Vin１、Vin２の差電圧を増幅してVout１、Vout２とし
て出力する。一方スイッチ５２のS2端子に印加されたＶ
ｓｓ２の電圧（０Ｖ）がS3端子より出力され、ｎＭＯＳ
トランジスタ３６のゲート電極に入力される。従ってｎ
ＭＯＳトランジスタ３６はＯＦＦ状態となり、ｎＭＯＳ
トランジスタ３３、３４はラッチ回路として動作しな
い。

【０１０７】図５ではｎＭＯＳトランジスタ３３、３４
によりラッチ回路、スイッチ回路５２が構成されたが、
特にこの構成にこだわる必要はなく、ノードＡ、Ｂにお
ける信号を入力して、その信号電圧から互いに相補的な
２つの論理信号を生成するラッチ回路であり、スルーモ
ード時にはノードＡ、Ｂにおける信号をそのままそれぞ
れ出力端子ｃ、ｄより出力させ、ラッチモード時にはこ
のラッチ回路にラッチ動作をさせてノードＡ、Ｂにおけ
る信号から互いに相補的な２つの論理信号を生成し、出
力端子ｃ、ｄより出力させるスイッチ回路であっても上
記と同様の効果を得るものである。例えば図３に示した
ｎＭＯＳトランジスタ３３、３４および３６、スイッチ
回路３９、４０の回路構成を採用してもよい。

【０１０８】（２）Ｘ＝Ｌ、／Ｘ＝Ｈの場合（ラッチモ
ード）スイッチ回路５１のs2端子に印加されたＶｓｓ２の電圧
（０Ｖ）がS3端子より出力され、ｎＭＯＳトランジスタ
３５のゲート電極に入力される。従って、ｎＭＯＳトラ
ンジスタはＯＦＦ状態となり、アナログ信号電圧Vin
１、Vin２の差電圧に対して差動増幅動作は行なわれな
い。一方スイッチ回路５２のS1端子に印加されたバイア
ス電圧Bias21がS3端子より出力され、ｎＭＯＳトランジ
スタ３６のゲート電極に入力される。従ってｎＭＯＳト
ランジスタ３６は飽和領域で動作する定電流源回路とな
り、ノードＡ、ＢはノードＤを介してＶｓｓ２に通電さ
れ、ｎＭＯＳトランジスタ３３、３４はラッチ回路を形
成する。従って前記実施例と同一の動作により、出力端
子ｃ、ｄはスルーモードからラッチモードへの移行時の
Vout１、Vout２から論理レベルを確定し、互いに相補的
なディジタル信号を出力する。

【０１０９】実施例２と同様に、（１）ｎＭＯＳトラン
ジスタ３５がスルーモード時における差動増幅回路の定
電流源の機能を損なうことなく動作する、（２）実施例
１、２に比べさらに入力される信号の電圧レンジが大き
くなる。

【０１１０】本実施例の回路は、Ｖｄｄ１からノードＣ
を介してＶｓｓ２までの回路経路には、３つのＭＯＳト
ランジスタのみで構成されるので、４つのＭＯＳトラン
ジスタが存在する従来技術（図１０）に比べ、低電源電
圧でもスルーモードにおいて正常な差動増幅動作をさせ
ることができる。従って、実施例３と同様に回路の消費
電力を低下させることができる。

【０１１１】また図５の回路において、図３の回路に比
べて２つのスイッチ回路５１、５２で済むので、回路を
ワンチップで構成される場合その回路面積も小さくな
る。

【０１１２】また、図６に本実施例の差動ラッチ回路を
用いた場合の回路構成図を示す。図４の場合と同様に差
動増幅器１３、および差動ラッチ回路における差動増幅
回路部分は共に３つのＭＯＳトランジスタが直列に接続
された構成となり、差動増幅器１３と差動ラッチ回路と
の整合性がよくなり、増幅利得の良い電圧比較器を構成
することができる。また、差動増幅器１２、１３で用い
るバイアス電圧Bias01、Bias02と、図５の差動ラッチ回
路で用いるバイアス電圧Bias11、Bias21、Bias2とを同
一電圧で共通することができる。

【０１１３】さらにこの電圧比較器において、差動ラッ
チ回路は図１２の通常の差動増幅器にスイッチ回路５
１、５２、ｎＭＯＳトランジスタ３３、３４、３６を付
加した構成であり、回路設計が簡単となりその負担が小
さくて済む。

【０１１４】スイッチ回路５１、５２においてs2端子は
Ｖｓｓ２に接続されたが、これに限らず、それぞれs2端
子にｎＭＯＳトランジスタ３５、３６を全く動作させな
い電圧が印加されても、上記と同一の動作を行なう。特
にスイッチ回路５１、５２のs2端子に同一の電圧を印加
する必要もなく、ｎＭＯＳトランジスタ３５、３６がＯ
ＦＦされればよい。

【０１１５】スイッチ回路３７〜４０の構成は図３に示
す構成に限らず、Ｘ、／Ｘの相補的なディジタル信号に
より、s1端子、S2端子に印加される信号のいずれか一方
を選択してS3端子より出力する選択回路の構成であれば
よい。

【０１１６】また、この差動ラッチ回路において、Ｖｄ
ｄ（電源）とＶｓｓ（グランド）、ｎＭＯＳトランジス
タとｐＭＯＳトランジスタを入れ換えることにより構成
することができる。

【０１１７】また、図５においてＭＯＳトランジスタで
構成されたが、実施例１と同様にバイポーラトランジス
タで構成しても構わない。ソース端子をエミッタ端子
に、ドレイン端子をコレクタ端子に、そしてゲート端子
をベース端子にそれぞれ置き換えて、ｐＭＯＳトランジ
スタ３、４の代わりにｐｎｐバイポーラトランジスタを
用い、ｎＭＯＳトランジスタ３１〜３４、３５、３６の
代わりにｎｐｎバイポーラトランジスタを用いてもよ
い。このときスイッチ回路３７〜４０の出力は対応する
ｎｐｎバイポーラトランジスタのベース端子に接続され
る。トランジスタが動作するか、非導通状態にするかを
制御する信号を選択して出力するという動作であればそ
のスイッチ回路の構成は何でもよい。

【０１１８】実施例５．図７は実施例４の差動ラッチ回
路の変形例である。図において、６１はソース端子がＶ
ｄｄ１に接続されたｐＭＯＳトランジスタで定電流源と
して機能する。６２、６３はそれぞれのソース端子がｐ
ＭＯＳトランジスタ６１のドレイン端子に共通して接続
されたｐＭＯＳトランジスタ、６４はドレイン端子がｐ
ＭＯＳトランジスタ６２のドレイン端子に接続され、ソ
ース端子がＶｓｓ２に接続されたｎＭＯＳトランジス
タ、６５はドレイン端子がｐＭＯＳトランジスタ６３の
ドレイン端子に接続され、ソース端子がＶｓｓ２に接続
されたｎＭＯＳトランジスタである。

【０１１９】ｎＭＯＳトランジスタ６４のゲート電極と
ドレイン端子とが接続され、その接続ノードはｎＭＯＳ
トランジスタ３６のゲート電極に接続される。よってｎ
ＭＯＳトランジスタ６４、３６でカレントミラー回路を
構成し、ｎＭＯＳトランジスタ６４のドレイン電流はｎ
ＭＯＳトランジスタ３６のドレイン電流に複製される。
同様に、ｎＭＯＳトランジスタ６５のゲート電極とドレ
イン端子とが接続され、その接続ノードはｎＭＯＳトラ
ンジスタ３５のゲート電極に接続される。よってｎＭＯ
Ｓトランジスタ６５、３５でカレントミラー回路を構成
し、ｎＭＯＳトランジスタ６５のドレイン電流はｎＭＯ
Ｓトランジスタ３５のドレイン電流に複製される。

【０１２０】Ｘ、／ＸはそれぞれｐＭＯＳトランジスタ
６２、６３のゲート電極に与えられる互いに相補的なデ
ィジタル信号であり、この差動ラッチ回路におけるスル
ーモードとラッチモードの切り換え制御をする。この信
号Ｘ、／ＸによりｐＭＯＳトランジスタ６２、６３はス
イッチ回路として導通時に線型領域で動作するものであ
る。

【０１２１】また、ｐＭＯＳトランジスタ３、４のバイ
アス電圧Bias2はｐＭＯＳトランジスタ６１のバイアス
電圧に共用される。その他の符号および記号は図５のも
のと同一または相当するものを示す。

【０１２２】次に、この差動ラッチ回路の動作について
説明する。前記実施例と同様に、入力端子ａ、ｂにはア
ナログ信号電圧が印加されている。

【０１２３】（１）Ｘ＝Ｈ、／Ｘ＝Ｌ（スルーモード
時）ｐＭＯＳトランジスタ６２はＯＦＦ状態、ｐＭＯＳトラ
ンジスタ６３はＯＮ状態となる。ｐＭＯＳトランジスタ
６１で生じる定電流はすべてｐＭＯＳトランジスタ６３
を介してｎＭＯＳトランジスタ６５のドレイン・ソース
間電流となる。さらにこの電流がカレントミラー回路を
構成するｎＭＯＳトランジスタ３５のドレイン電流に複
製され、ｎＭＯＳトランジスタ３５が定電流源として機
能し、ｐＭＯＳトランジスタ３、４およびｎＭＯＳトラ
ンジスタ３１、３２とともに差動増幅器を形成し、アナ
ログ信号電圧Vin１、Vin２の電圧差を増幅してVout１、
Vot２として出力する。

【０１２４】一方ｎＭＯＳトランジスタ６４のドレイン
・ソース間に電流は生じないので、ｎＭＯＳトランジス
タ３６のドレイン電流はゼロになる。従ってノードＡ、
ＢはノードＤを介してＶｓｓ２に通電されず。ｎＭＯＳ
トランジスタ３３、３４はラッチ回路として機能しな
い。

【０１２５】（２）Ｘ＝Ｌ、／Ｘ＝Ｈ（ラッチモード
時）ｐＭＯＳトランジスタ６２はＯＮ状態、ｐＭＯＳトラン
ジスタ６３はＯＦＦ状態となる。ｐＭＯＳトランジスタ
６１で生じる定電流はすべてｐＭＯＳトランジスタ６２
を介してｎＭＯＳトランジスタ６４のドレイン・ソース
間電流となる。さらにこの電流がカレントミラー回路を
構成するｎＭＯＳトランジスタ３６のドレイン電流に複
製され、ｎＭＯＳトランジスタ３６は定電流源として機
能する。ノードＡ、ＢはノードＤを介してＶｓｓ２に通
電され、ｎＭＯＳトランジスタ３３、３４はラッチ動作
を行う。従って前記実施例と同一の動作により、ラッチ
モードに移行する瞬間のVout１、Vout２から出力端子
ｃ、ｄはＨもしくはＬの信号レベルを確定し、互いに相
補的なディジタル信号を出力する。

【０１２６】一方、ｎＭＯＳトランジスタ６４のドレイ
ン・ソース間に電流は生じないので、ｎＭＯＳトランジ
スタ３５のドレイン電流はゼロになる。従ってｎＭＯＳ
トランジスタ３５はＯＦＦ状態であり、アナログ信号電
圧Vin１、Vin２の電圧差に対して差動増幅動作は行なわ
れない。

【０１２７】この実施例による回路では、図５のように
ｎＭＯＳトランジスタ３５、３６のゲート電極に印加さ
れるバイアス電圧Bias11、Bias21を用いる必要がなくな
る。その代わり、所定の定電流がｎＭＯＳトランジスタ
３５、３６に生じるように、ｎＭＯＳトランジスタ６
４、６５、ｐＭＯＳトランジスタ６１のトランジスタ特
性を決定する必要がある。

【０１２８】この実施例における差動ラッチ回路におい
ては、実施例４の場合と同一の効果を奏するものであ
る。

【０１２９】なお、、この差動ラッチ回路において、Ｖ
ｄｄ（電源）とＶｓｓ（グランド）、ｎＭＯＳトランジ
スタとｐＭＯＳトランジスタを入れ換えることにより構
成することができる。

【０１３０】また、図７ではすべてＭＯＳトランジスタ
で構成されたが、バイポーラトランジスタで構成しても
構わない。ソース端子をエミッタ端子に、ドレイン端子
をコレクタ端子に、そしてゲート端子をベース端子にそ
れぞれ置き換えて、ｐＭＯＳトランジスタの代わりにｐ
ｎｐバイポーラトランジスタを用い、ｎＭＯＳトランジ
スタの代わりにｎｐｎバイポーラトランジスタを用いて
もよい。

【０１３１】実施例６．図８は本実施例により差動ラッ
チ回路の一例を示す回路構成図である。図において、８
１、８２は、そのソース端子がＶｄｄ１に接続されたｐ
ＭＯＳトランジスタ、８３はドレイン端子がｐＭＯＳト
ランジスタ８１のドレイン端子に接続され、ソース端子
がＶｓｓ２に接続されたｎＭＯＳトランジスタ、８４は
ドレイン端子がｐＭＯＳトランジスタ８２のドレイン端
子に接続され、ソース端子がＶｓｓ２に接続されたｎＭ
ＯＳトランジスタである。Ｇ３はｐＭＯＳトランジスタ
８１とｎＭＯＳトランジスタ８３との接続ノード、Ｇ４
はｐＭＯＳトランジスタ８２とｎＭＯＳトランジスタ８
４との接続ノードを示す。さらにｐＭＯＳトランジスタ
８１、８２のゲート電極はそれぞれノードＧ１、Ｇ２に
接続され、ｎＭＯＳトランジスタ８３、８４のゲート電
極は共通してノードＧ４に接続される。

【０１３２】８５は入力端子ａとノードＧ１との間に設
けられたスイッチ機能のトランスミッションゲート、８
６は入力端子ｂとノードＧ２との間に設けられたスイッ
チ機能のトランスミッションゲート、８７はノードＧ３
とノードＨ１との間に設けられたスイッチ機能のトラン
スミッションゲート、８８はノードＧ４とノードＨ２と
の間に設けられたスイッチ機能のトランスミッションゲ
ート、８９はＶｄｄ１とｐＭＯＳトランジスタ７１およ
び７２との間に設けられたスイッチ機能のｐＭＯＳトラ
ンジスタ、９０はＶｓｓ２とｎＭＯＳトランジスタ７３
および７４との間に設けられたスイッチ機能のｎＭＯＳ
トランジスタである。また出力端子ｃ、ｄはそれぞれノ
ードＧ３、Ｇ４に接続される。

【０１３３】また、Ｘ、／Ｘは互いに相補的なディジタ
ル信号であり、この差動ラッチ回路のスルーモードとラ
ッチモードの切り換え制御をする。Ｘは、トランスミッ
ションゲート８５、８６を構成するｎＭＯＳトランジス
タのゲート電極、トランスミッションゲート８７、８８
を構成するｐＭＯＳトランジスタのゲート電極、および
ｐＭＯＳトランジスタ８９のゲート電極にそれぞれ印加
される。一方、／Ｘは、トランスミッションゲート８
５、８６を構成するｐＭＯＳトランジスタのゲート電
極、トランスミッションゲート８７、８８を構成するｎ
ＭＯＳトランジスタのゲート電極、およびｎＭＯＳトラ
ンジスタ９０のゲート電極にそれぞれ印加される。な
お、ｐＭＯＳトランジスタ８９、ｎＭＯＳトランジスタ
９０はＯＮ状態時に線型領域で動作する。その他の符号
および記号は図１３と同一または相当するものを示す。

【０１３４】次に、この差動ラッチ回路の動作について
図９のタイミングチャート図を用いて説明する。図９は
時間に対するVout１、Vout２の変化を示す。ここで入力
端子ａ、ｂには常にVin１、Vin２（但し、Vin１＞Vin２
とする）の一定電圧であり、ともにこの差動ラッチ回路
のしきい値より大きい値である信号が印加されたとす
る。

【０１３５】（１）Ｘ＝Ｈ、／Ｘ＝Ｌの場合（スルーモ
ード）トランスミッションゲート８５、８６はＯＮ状態、トラ
ンスミッションゲート８７、８８およびｐＭＯＳトラン
ジスタ８９、ｎＭＯＳトランジスタ９０はＯＦＦ状態で
ある。入力電圧Vin１はｐＭＯＳトランジスタ８１のゲ
ート電極に、入力電圧Vin２はｐＭＯＳトランジスタ８
２のゲート電極にそれぞれ印加される。ｐＭＯＳトラン
ジスタ８１、８２はそれぞれゲート電極に印加される電
圧に応じた定電流源を生じさせ、Vin１＞Vin２によりｐ
ＭＯＳトランジスタ８２で生じる電流はｐＭＯＳトラン
ジスタ８１で生じる電流より大きい。ｎＭＯＳトランジ
スタ８４は、ドレイン端子とゲート電極が接続されたダ
イオード接続となるので、通常の抵抗として機能する。
従って入力端子ｄの出力電圧Vout２は、ｎＭＯＳトラン
ジスタにおける抵抗値とｐＭＯＳトランジスタ８２で生
じた電流により決定される。一方、ｎＭＯＳトランジス
タ８３のゲート電極にVout２が印加されること、ｐＭＯ
Ｓトランジスタ８１で生じる電流はｐＭＯＳトランジス
タ８２で生じる電流より小さいことにより、Vout１はVo
ut２より小さくなる。図９に示すように、スルーモード
時はVin１＞Vin２の入力信号に対してVout１＜Vout２の
出力信号を出力する。

【０１３６】ここでｐＭＯＳトランジスタ７１、ｎＭＯ
Ｓトランジスタ７３で第１のインバータ回路、ｐＭＯＳ
トランジスタ７２、ｎＭＯＳトランジスタ７４で第２の
インバータ回路が構成され、ともに（Ｖｄｄ−Ｖｓｓ）
／２のしきい値を有する。図９における差動ラッチ回路
のしきい値とはこの（Ｖｄｄ−Ｖｓｓ）／２の値を示す
ものである。

【０１３７】ｐＭＯＳトランジスタ８１、８２、ｎＭＯ
Ｓトランジスタ８３、８４により構成される回路は、入
力信号電圧Vin１、Vin２をVout１＜しきい値＜Vout２と
なるように出力信号電圧Vout１、Vout２に増幅する差動
増幅器として機能する。ここでVout１＜しきい値＜Vout
２は、ｐＭＯＳトランジスタ８１、８２とｎＭＯＳトラ
ンジスタ８３、８４とを所定の特性に調整することによ
り得られる。例えばVin１、Vin２に対してトランジスタ
のゲート長、ゲート幅を所定の大きさに作製する。

【０１３８】なお、Ｖｄｄ１はｐＭＯＳトランジスタ７
１、７２に接続されず、Ｖｓｓ２はｎＭＯＳトランジス
タ７３、７４に接続されないので、Vin１、Vin２に対し
て、ｐＭＯＳトランジスタ７１、７２、ｎＭＯＳトラン
ジスタ７３、７４は何等動作しない。

【０１３９】（２）Ｘ＝Ｌ、／Ｘ＝Ｈの場合（ラッチモ
ード）トランスミッションゲート８５、８６はＯＦＦ状態、ト
ランスミッションゲート８７、８８およびｐＭＯＳトラ
ンジスタ８９、ｎＭＯＳトランジスタ９０はＯＮ状態で
ある。スルーモードからラッチモードに移行する瞬間に
決定されたVout１、Vout２がそれぞれノードＨ１、Ｈ２
に印加される。さらにＶｄｄ１はｐＭＯＳトランジスタ
７１、７２に接続され、Ｖｓｓ２はｎＭＯＳトランジス
タ７３、７４に接続されるので、ｐＭＯＳトランジスタ
７１、ｎＭＯＳトランジスタ７３はVout１が入力される
第１のインバータ回路、ｐＭＯＳトランジスタ７２、ｎ
ＭＯＳトランジスタ７４はVout２が入力される第２のイ
ンバータ回路としてそれぞれ機能する。

【０１４０】スルーモードからラッチモードへ移行時の
Vout１、Vout２を初期値として、ｐＭＯＳトランジスタ
７１とｎＭＯＳトランジスタ７３とのインバータ動作、
およびｐＭＯＳトランジスタ７２とｎＭＯＳトランジス
タ７４とのインバータ動作により、ノードＧ１、Ｇ２の
電位が決定される。

【０１４１】ここで、ラッチモード開始時において、Vo
ut２はこの差動ラッチ回路のしきい値より大きく、Vout
１はしきい値より小さいので、ノードＧ１の電位はその
まま上昇し、一方ノードＧ２の電位はそのまま減少す
る。ノードＧ１、Ｇ２の電位はそれぞれｐＭＯＳトラン
ジスタ８１、８２のゲート電極にそれぞれ印加される。
ｐＭＯＳトランジスタ８１、８２およびｎＭＯＳトラン
ジスタ８３、８４は上述のとおり、ノードＧ１、Ｇ２の
入力に対する差動増幅器として機能し、ノードＧ１電位
の上昇、ノードＧ２電位の減少に伴って、Vout１は減少
するとともにVout２は上昇する。このVout１、Vout２が
同時にノードＨ１、Ｈ２に入力されることにより、Vout
１の減少およびVout２の上昇はさらに促進され、図９に
示したとおり、スルーモードからラッチモードへ移行し
た後、Vout１はそのまま加速的に減少し、Vout２は加速
的に上昇する。

【０１４２】ノードＧ１はほぼＶｄｄ１の電位に達する
ので、ｐＭＯＳトランジスタ８２のドレイン・ソース間
はほぼ導通され、Vout２はＶｄｄ１の電位となりＨ状態
に確定される。一方ノードＧ２はほぼＶｓｓ２の電位に
達するので、ｐＭＯＳトランジスタ８２のドレイン・ソ
ース間は非導通、ｎＭＯＳトランジスタ８３のドレイン
・ソース間は導通となり、Vout１はＶｓｓ２の電位とな
りＬ状態に確定される。Vout２はＶｄｄ１の電位となり
Ｈ状態に確定される。なお、このときｎＭＯＳトランジ
スタ８３、８４は差導増幅器の能動負荷抵抗として機能
するので、Vout１、Vout２が両方ともＨ状態もしくはＬ
状態となることは生じない。

【０１４３】このようにスルーモード時、入力される信
号の電位Vin１、Vin２の一方を差動ラッチ回路のしきい
値より大きくし、他方をそのしきい値より小さくする電
位に変換し、ラッチモード開始時の初期電圧としたの
で、Vin１、Vin２に対する差動ラッチ回路のＤＣ動作点
レベルと差動ラッチ回路のしきい値電圧との差異（例え
ば、図１４に示したスルーモード時の出力電位Vout１、
Vout２としきい値とのずれ）により、ラッチモードへの
移行後に生じる出力電圧の衝突を緩和させることがで
き、出力信号のＨまたはＬを高速に確定させることがで
きる。従って、この差動ラッチ回路の出力端子に接続さ
れる次段のディジタル回路はその信号処理を高速に動作
させることができる。

【０１４４】図８の差動ラッチ回路に入力される信号
は、図１１に示すように複数段接続された差動増幅器に
おいて、最終段の差動増幅器１３で差動増幅された出力
される２つのアナログ信号である。本実施例では電位が
一定の直流電圧が入力された場合を説明したが、実際に
入力される信号は、通常ある電位を中心にして微少に振
動する振幅を有するアナログ信号であり、使用時には回
路の特性によりその中心電圧は決定される。この中心電
圧がおよそ差動ラッチ回路のしきい値電圧に変換される
ように、差動増幅回路を構成するｐＭＯＳトランジスタ
８１、８２およびｎＭＯＳトランジスタ８３、８４のト
ランジスタサイズを調整する。スルーモード時に出力さ
れる信号の電位Vin１、Vin２はともにしきい値付近で変
化するようになり、ラッチモードにおいて出力信号のＨ
またはＬを高速に確定させることができる。

【０１４５】また、一般にディジタル回路において、出
力の論理レベルを確定させる入力信号のしきい値は（Ｖ
ｄｄ−Ｖｓｓ）／２であり、この差動ラッチ回路のしき
い値と一致している場合が多い。この差動ラッチ回路の
次段のディジタル回路は、図９においてスルーモードか
らラッチモードに移行した瞬間でもVout１をＬレベル、
Vout２をＨレベルと認識して処理することができるの
で、次段のディジタル回路の処理時間を速くすることが
できる。

【０１４６】また、本実施例の差動ラッチ回路は、図１
３の構成に、符号１００で示した回路を付加した構成で
あり、スルーモード時における差動ラッチ回路の出力信
号をしきい値電圧付近に変換することもこの付加回路に
より独立に調整できるので、回路設計が容易になる。

【０１４７】なお、符号１００を付した差動増幅回路に
おいて、ノードＧ１、Ｇ２の信号を入力し、差動増幅し
て出力端子ｃ、ｄより出力する差動増幅回路を構成し、
この出力端子ｃの信号をトランスミッションゲート８７
を介してノードＨ１に印加し、出力端子ｄの信号をトラ
ンスミッションゲート８８を介してノードＨ２に印加す
るようにすれば図８の回路構成に限るものではない。た
だし上述したとおり、スルーモード時に出力される２つ
の信号電圧が差動ラッチ回路のしきい値電圧にレベルシ
フトされるように、差動増幅回路の特性を調整する必要
がある。

【０１４８】また、この回路において電源Ｖｄｄ１とグ
ランドＶｓｓ２、およびｎＭＯＳトランジスタとｐＭＯ
Ｓトランジスタを入れ換えることによって構成されても
同一の動作を行ない、同一の効果を奏するものである。

【０１４９】

【発明の効果】以上説明したように、この発明に係る差
動ラッチ回路によると、第１のスイッチ回路のオン動作
により第１および第２の入力端子に入力される信号が差
動増幅されて第１および第２の出力端子より出力され
る。このとき定電流源は、一端子が第１および第２のＭ
ＯＳトランジスタに、他端子は第２の電源電圧にそれぞ
れ直接に接続されるように構成されたので、第１のスイ
ッチ回路が第１のノードと第１のトランジスタとの間
を、かつ第２のノードと第２のトランジスタとの間を通
電させた場合、定電流源における両端の電圧は降下する
こともなく、その定電流源の機能を損なわずに２つの入
力信号に対する差動増幅を正常に行なうことができると
いう効果を奏する。

【０１５０】この発明に係る差動ラッチ回路によると、
第１のスイッチ回路のオン動作により第１および第２の
入力端子に入力される信号が差動増幅されて第１および
第２の出力端子より出力される。このとき定電流源とし
て機能する第５のＭＯＳトランジスタは、一端子が第１
および第２のＭＯＳトランジスタそれぞれに直接に接続
され、他端子は第２の電源電圧に直接に接続されるよう
に構成されたので、第１のスイッチ回路が第１のノード
と第１のＭＯＳトランジスタとの間を、かつ第２のノー
ドと第２のＭＯＳトランジスタとの間を通電させた場
合、第５のＭＯＳトランジスタにおける両端の電圧は降
下することもなく、その定電流源の機能を損なわずに２
つの入力信号に対する差動増幅を正常に行なうことがで
きるという効果を奏する。

【０１５１】第２のスイッチ回路のＯＮ動作により第３
および第４のＭＯＳトランジスタがラッチ動作を行う。
この第２のスイッチ回路は、第３のＭＯＳトランジスタ
と第２の電源電圧との間、および第４のＭＯＳトランジ
スタと第２の電源電圧との間に直接に接続されたＭＯＳ
トランジスタにより構成されたので、第３のＭＯＳトラ
ンジスタおよび第４のＭＯＳトランジスタと、第２の電
源端子との間は、第２のスイッチ回路であるＭＯＳトラ
ンジスタによる電圧降下のみが生じ、第１および第２の
出力端子のうちいずれか一方の論理レベルは第２の電源
端子の電位に十分近ずけることができ、従って、次段に
接続されたディジタル回路に十分大きな出力レンジの論
理信号を与え、次段回路に伝える論理レベルを明確にす
るという効果を奏する。

【０１５２】また、第５のＭＯＳトランジスタは、その
一端子が第３および第４のＭＯＳトランジスタの他端子
それぞれに直接に接続され、第２のスイッチ回路は、第
１のノードと第３のＭＯＳトランジスタとの間に接続さ
れたＭＯＳトランジスタ、第２のノードと第４のＭＯＳ
トランジスタとの間に接続されたＭＯＳトランジスタに
より構成されたので、差動増幅時に機能する第１のスイ
ッチ回路、第１と第２のＭＯＳトランジスタ、および第
５のＭＯＳトランジスタの回路接続、そしてラッチ動作
時に機能する上記第２のスイッチ回路、第３と第４のＭ
ＯＳトランジスタ、および第５のＭＯＳトランジスタの
回路接続が同一の構成され、差動増幅動作からラッチ動
作に移行した後、第１および第２の出力端子において、
信号電圧の衝突もなく所定の論理レベルが確定されるよ
うになる。従って次段に接続されるディジタル回路は入
力されるディジタル信号の処理を迅速に行なうことがで
きるという効果を奏する。

【０１５３】また、第１のスイッチ回路は、第１の入力
端子に入力される入力信号、および第１のＭＯＳトラン
ジスタを非導通状態にさせる電位を選択して第１のＭＯ
Ｓトランジスタのゲート電極に入力する選択回路、第２
の入力端子に入力される入力信号、および第２のＭＯＳ
トランジスタを非導通状態にさせる電位を選択して第２
のＭＯＳトランジスタのゲート電極に入力する選択回路
により構成されたので、第１のスイッチ回路が第１のノ
ードと第２の電源電圧との間を、かつ第２のノードと第
２の電源電圧との間を通電させたとき、差動増幅動作を
低電圧で実現でき、もって消費電力の低減を図ることが
できる。

【０１５４】また、第１のスイッチ回路は、第５のＭＯ
Ｓトランジスタを導通状態にさせる電位、および第５の
ＭＯＳトランジスタを非導通状態にさせる電位を選択し
て第５のＭＯＳトランジスタのゲート電極に入力する選
択回路により構成されたので、第１のスイッチ回路が第
１のノードと第２の電源電圧との間を、かつ第２のノー
ドと第２の電源電圧との間を通電させたとき、差動増幅
動作を低電源電圧で実現でき、もって消費電力の低減を
図ることができる。

【０１５５】また、この発明による差動ラッチ回路は、
第１の入力信号および第２の入力信号を入力し、その信
号に対して差動増幅する差動増幅回路、第１の出力端子
より出力された信号を入力する第１のインバータ回路、
第２の出力端子より出力された信号を入力する第２のイ
ンバータ回路、差動増幅器における第１の入力信号とし
て、第１の入力端子に入力された信号、および第１のイ
ンバータ回路からの出力信号を選択する第１のスイッチ
回路、差動増幅器における第２の入力信号として、第２
の入力端子に入力された信号、および第２のインバータ
回路からの出力信号を選択する第２のスイッチ回路を備
えた。この差動増幅回路によりスルーモード時に出力さ
れた２つの信号の電位を、第１のインバータ回路、およ
び第２のインバータ回路のしきい値電圧に近づけるよう
に調整することができる。従って第２のモードにおい
て、第１および第２のインバータ回路がこの２つ信号の
各々を入力することにより、第１および第２の出力端子
は、互いに相補的な論理レベルを高速に確定させて出力
するようになり、次段に接続されるディジタル回路が入
力されるディジタル信号の処理を迅速に行なうことがで
きるという効果を奏する。

【図面の簡単な説明】

【図１】この発明の実施例１に示す差動ラッチ回路の
回路図である。

【図２】この発明の実施例２に示す差動ラッチ回路の
回路図である。

【図３】この発明の実施例３に示す差動ラッチ回路の
回路図である。

【図４】図３の差動ラッチ回路を用いた電圧比較器の
回路図である。

【図５】この発明の実施例４に示す差動ラッチ回路の
回路図である。

【図６】図５の差動ラッチ回路を用いた電圧比較器の
回路図である。

【図７】この発明の実施例５に示す差動ラッチ回路の
回路図である。

【図８】この発明の実施例６に示す差動ラッチ回路の
回路図である。

【図９】図８の差動ラッチ回路における、時間に対す
る出力信号の電位の様子を示すタイミングチャート図で
ある。

【図１０】従来技術による差動ラッチ回路の回路構成
図である。

【図１１】図１０の差動ラッチ回路を用いた従来の電
圧比較器の回路図である。

【図１２】図１１で用いられる差動増幅回路１２、１
３の回路図である。

【図１３】従来技術による別の差動ラッチ回路の回路
図である。

【図１４】図１３の差動ラッチ回路における、時間に
対する出力信号の電位の様子を示すタイミングチャート
図である。

【符号の説明】

１…電源電圧（Ｖｄｄ）、２…グランド電圧（Ｖｓ
ｓ）、３、４…ｐＭＯＳトランジスタ（能動負荷抵
抗）、２３、２４、２５、２６…ｎＭＯＳトランジス
タ、２７…ｎＭＯＳトランジスタ（定電流源）、２１、
２２、２８、２９、３０…ｎＭＯＳトランジスタ（スイ
ッチ回路）、３７〜４０、５１、５２…スイッチ回路、
８５〜８８…トランスミッションゲート（スイッチ回
路）、８９、９０…ｎＭＯＳトランジスタ（スイッチ回
路）

───────────────────────────────────────────────────── フロントページの続き (72)発明者熊本敏夫兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社システムエル・エス・アイ開発研究所内

Claims

【特許請求の範囲】

【請求項１】それぞれ一端子が第１の電源端子に接続
された第１の負荷抵抗と第２の負荷抵抗、一端子が第１のノードで上記第１の負荷抵抗の他端子に
接続され、制御端子が第１の入力端子に接続された第１
のトランジスタ、一端子が第２のノードで上記第２の負荷抵抗の他端子に
接続され、制御端子が第２の入力端子に接続された第２
のトランジスタ、一端子が上記第１のトランジスタおよび第２のトランジ
スタの他端子それぞれに直接に接続され、他端子が第２
の電源端子に直接に接続された定電流源、上記第１のノードおよび第２のノードからの信号を入力
し、その信号電圧から２つの相補的な論理信号を生成
し、第１および第２の出力端子より出力させるラッチ動
作を行なうラッチ回路、上記第１のノードと上記第１のトランジスタとの間、か
つ上記第２のノードと上記第２のトランジスタとの間を
同時に通電または非通電させる第１のスイッチ回路、およびこの第１のスイッチ回路が通電させるモードのと
き、上記第１のノードおよび第２のノードにおける信号
を、各々上記第１の出力端子および第２の出力端子より
そのまま出力し、上記第１のスイッチ回路が非通電させ
るモードのとき、上記ラッチ回路を動作させる第２のス
イッチ回路を備えたことを特徴とする差動ラッチ回路。
【請求項２】第１の電源端子と第１の出力端子の接続
ノード（以下、第１のノード）との間に接続された第１
の負荷抵抗、上記第１の電源端子と第２の出力端子の接続ノード（以
下、第２のノード）との間に接続された第２の負荷抵
抗、一端子が上記第１のノードに接続され、制御端子が第１
の入力端子に接続された第１のトランジスタ、一端子が上記第２のノードに接続され、制御端子が第２
の入力端子に接続された第２のトランジスタ、一端子が上記第１のノードに、他端子が第２の電源端子
に接続されるとともに、制御端子が上記第２のノードに
接続された第３のトランジスタ、一端子が上記第２のノードに、他端子が上記第２の電源
端子に接続されるとともに、制御端子が上記第１のノー
ドに接続された第４のトランジスタ、一端子が上記第１のトランジスタおよび第２のトランジ
スタの他端子それぞれに直接に接続され、他端子が第２
の電源端子に直接に接続された定電流源、上記第１のノードと第１のトランジスタとの間、かつ上
記第２のノードと第２のトランジスタとの間を同時に通
電または非通電させる第１のスイッチ回路、および上記第１のスイッチ回路とは相補的に動作し、上
記第１のノードと第３のトランジスタとの間、かつ上記
第２のノードと第４のトランジスタとの間を同時に通電
または非通電させる第２のスイッチ回路を備えたことを
特徴とする差動ラッチ回路。
【請求項３】第１の電源端子と第１の出力端子の接続
ノード（以下、第１のノード）との間に接続された第１
の負荷抵抗、上記第１の電源端子と第２の出力端子の接続ノード（以
下、第２のノード）との間に接続された第２の負荷抵
抗、一端子が上記第１のノードに接続され、ゲート電極が第
１の入力端子に接続された第１のＭＯＳトランジスタ、一端子が上記第２のノードに接続され、ゲート電極が第
２の入力端子に接続された第２のＭＯＳトランジスタ、一端子が上記第１のノードに、他端子が第２の電源端子
に接続されるとともに、ゲート電極が上記第２のノード
に接続された第３のＭＯＳトランジスタ、一端子が上記第２のノードに、他端子が上記第２の電源
端子に接続されるとともに、ゲート電極が上記第１のノ
ードに接続された第４のＭＯＳトランジスタ、一端子が上記第１のＭＯＳトランジスタおよび第２のＭ
ＯＳトランジスタの他端子それぞれに直接に接続され、
他端子が第２の電源端子に直接に接続された第５のＭＯ
Ｓトランジスタ、上記第１のノードと第１のＭＯＳトランジスタとの間、
かつ上記第２のノードと第２のＭＯＳトランジスタとの
間を同時に通電または非通電させる第１のスイッチ回
路、および上記第１のスイッチ回路とは相補的に動作し、上
記第１のノードと第３のＭＯＳトランジスタとの間、か
つ上記第２のノードと第４のＭＯＳトランジスタとの間
を同時に通電または非通電させる第２のスイッチ回路を
備えたことを特徴とする差動ラッチ回路。
【請求項４】第１のスイッチ回路は、第１のノードと
第１のＭＯＳトランジスタとの間に接続されたＭＯＳト
ランジスタ、および第２のノードと第２のＭＯＳトラン
ジスタとの間に接続されたＭＯＳトランジスタにより構
成されたことを特徴とする請求項３に記載の差動ラッチ
回路。
【請求項５】第２のスイッチ回路は、第３のＭＯＳト
ランジスタと第２の電源端子との間、および第４のＭＯ
Ｓトランジスタと上記第２の電源端子との間に直接に接
続されたＭＯＳトランジスタにより構成されたことを特
徴とする請求項３もしくは請求項４に記載の差動ラッチ
回路。
【請求項６】第５のＭＯＳトランジスタは、その一端
子が第３および第４のＭＯＳトランジスタの他端子それ
ぞれに直接に接続され、第２のスイッチ回路は、第１のノードと上記第３のＭＯ
Ｓトランジスタとの間に接続されたＭＯＳトランジス
タ、第２のノードと上記第４のＭＯＳトランジスタとの
間に接続されたＭＯＳトランジスタにより構成されたこ
とを特徴とする請求項４に記載の差動ラッチ回路。
【請求項７】第１のスイッチ回路は、第１の入力端子
に入力される入力信号と第１のＭＯＳトランジスタと非
導通状態にさせる電位を有した信号を選択して上記第１
のＭＯＳトランジスタのゲート電極に入力する選択回
路、および第２の入力端子に入力される入力信号と第２のＭ
ＯＳトランジスタと非導通状態にさせる電位を有した信
号とを選択して上記第２のＭＯＳトランジスタのゲート
電極に入力する選択回路により構成されたことを特徴と
する請求項３に記載の差動ラッチ回路。
【請求項８】第２のスイッチ回路は、第２のノードに
おける電位を有した信号と、第３のＭＯＳトランジスタ
を非導通状態にさせる電位を有した信号とを選択して上
記第３のＭＯＳトランジスタのゲート電極に入力させる
選択回路、および第１のノードにおける電位を有した信号と、第４
のＭＯＳトランジスタを非導通状態にさせる電位を有し
た信号とを選択して上記第４のＭＯＳトランジスタのゲ
ート電極に入力させる選択回路により構成されたことを
特徴とする請求項７に記載の差動ラッチ回路。
【請求項９】第１のスイッチ回路は、第５のＭＯＳト
ランジスタを導通状態にさせる電位を有した信号、およ
び上記第５のＭＯＳトランジスタを非導通状態にさせる
電位を有した信号を選択して、上記第５のＭＯＳトラン
ジスタのゲート電極に入力する選択回路により構成され
たことを特徴とする請求項３に記載の差動ラッチ回路。
【請求項１０】一端子が第３のＭＯＳトランジスタお
よび第４のＭＯＳトランジスタの他端子それぞれに直接
に接続され、他端子が第２の電源端子に直接に接続され
た第６のＭＯＳトランジスタを備え、第２のスイッチ回路は、上記第６のＭＯＳトランジスタ
を導通状態にさせる電位を有した信号、および上記第６
のＭＯＳトランジスタを非導通状態にさせる電位を有し
た信号を選択して上記第６のＭＯＳトランジスタのゲー
ト電極に入力する選択回路により構成されたことを特徴
とする請求項９に記載の差動ラッチ回路。
【請求項１１】第５および第６のＭＯＳトランジスタ
においてゲート電極への入力を出力する選択回路は、上
記第５のＭＯＳトランジスタとともにカレントミラー回
路を構成する第７のＭＯＳトランジスタと、上記第６の
ＭＯＳトランジスタとともにカレントミラー回路を構成
する第８のＭＯＳトランジスタとを備え、上記第７のＭ
ＯＳトランジスタ、および第８のＭＯＳトランジスタが
互いに相補的に導通・非導通されるように構成されたこ
とを特徴とする請求項１０に記載の差動ラッチ回路。
【請求項１２】第１の入力信号および第２の入力信号
を入力し、その信号に対して差動増幅して第１の出力端
子および第２の出力端子より出力する差動増幅回路、上記第１の出力端子より出力された信号を入力する第１
のインバータ回路、上記第２の出力端子より出力された信号を入力する第２
のインバータ回路、上記差動増幅器における第１の入力信号として、第１の
入力端子に入力された信号、および上記第１のインバータ回路からの出力信号を選択
する第１のスイッチ回路、および上記差動増幅器における第２の入力信号として、
第２の入力端子に入力された信号、および上記第２のイ
ンバータ回路からの出力信号を選択する第２のスイッチ
回路を備えたことを特徴とする差動ラッチ回路。
【請求項１３】差動増幅回路は、一端子が第１の電源
端子に接続され、ゲート電極に第１の入力信号が印加さ
れる第１のＭＯＳトランジスタ、一端子が上記第１の電
源端子に接続され、ゲート電極に第２の入力信号が印加
される第２のＭＯＳトランジスタ、上記第１のＭＯＳト
ランジスタの他端子と第２の電源端子との間に接続され
た第１の負荷抵抗、および上記第２のＭＯＳトランジス
タの他端子と上記第２の電源端子との間に接続された第
２の負荷抵抗を備え、第１の出力端子は、上記第１のＭＯＳトランジスタと第
１の負荷抵抗との接続ノードに接続され、第２の出力端
子は、上記第２のＭＯＳトランジスタと第２の負荷抵抗
との接続ノードに接続されるように構成されたことを特
徴とする請求項１２に記載の差動ラッチ回路。