JP2006522539A - トラック・ホールド回路 - Google Patents

Abstract

差動アナログ信号（Ｄ＋、Ｄ−）を受信し、第１の位相を有する第１の２進クロック信号（Ｈ＋）によって制御される線形増幅器（２）を備えるトラック・ホールド回路（１）であって、線形増幅器（２）が、差動アナログ信号（Ｄ＋、Ｄ−）と実質的に同じフィードフォワード入力信号を、第１の２進クロック信号（Ｈ＋）の第１の位相で疑似ラッチ回路（３）に供給し、前記疑似ラッチ回路（３）が、この入力信号を記憶するとともに、第１の２進クロック信号（Ｈ−）の第２の位相期間にこの入力信号と実質的に同じ差動出力信号（ＬＤ＋、ＬＤ−）を生成するように第２の２進クロック信号（Ｈ−）によって制御され、この第２の２進クロック信号が、第１の２進クロック信号（Ｈ＋）と実質的に逆位相になる、トラック・ホールド回路（１）。

Description

本発明は、トラック・ホールド回路に関する。本発明は、さらに、かかるトラック・ホールド回路を備える位相ロック・ループに関する。

トラック・ホールド（Ｔ／Ｈ）回路は、アナログ・デジタル変換器回路に用いられることから良く知られている。トラッキング位相の間、アナログ入力振幅がＴ／Ｈ回路によって追従され、ホールド位相の間、このアナログ振幅は記憶され、このＴ／Ｈ回路は出力部で記憶信号を生成する。Ｔ／Ｈ回路においては、動作速度と精度との間にトレード・オフがあり、すなわち、Ｔ／Ｈが正確であるほど速度は遅くなる。

データ・クロック回復（data clock recovery）（ＤＣＲ）回路は、現代の光通信網において、ギガヘルツレンジにある周波数で使用されている非ゼロ復帰（ＮＲＺ）信号用の位相ロック・ループ（ＰＬＬ）として考えられ得る。この周波数レンジでは、より低い周波数レンジにおける場合と同じハードウェア、たとえばフリップ・フロップを用いてＤＣＲ回路を実施することは比較的困難である。いずれのフリップ・フロップにも、クロック信号によって決まる遅延や、決定遅延、すなわち出力が安定するのに必要な時間など、いくつかの基本的な遅延がある。これらの遅延は技術依存性のものであり、したがってこれらの遅延をあまり少なくすることはできない。したがって、比較的高い周波数においてフリップ・フロップに代わるＤＣＲとしてのデバイスを見つける必要がある。

可能な解決策は、Ｔ／Ｈ回路でもよい。米国特許第６，４８９，８１４号は、入力バッファ、ｐｎ接合スイッチ、およびホールド・キャパシタの直列結合を備えたＴ／Ｈ回路を示している。ホールド・キャパシタと入力バッファとの間でフィードバックが行われ、ホールド・モード期間にはフィードバックを不可にするために第２のｐｎ接合スイッチが設けられている。このフィードバックは、デバイスの直線性を向上させるが、最高動作周波数を低下させる。さらに、差動信号を考慮すると、この回路は相当複雑なものとなり、集積化に有利でなくなる。

本発明の一目的は、比較的高い周波数で動作可能な比較的簡単な構造のＴ／Ｈ回路を提供することである。

この目的は、
差動アナログ信号を受信し、第１の位相および第２の位相を有する第１の２進クロック信号によって制御される線形増幅器であって、この差動アナログ信号と実質的に同じフィードフォワード入力信号を提供する線形増幅器と、
第２の２進クロック信号によって制御され、このフィードフォワード入力信号を記憶するとともに、第１の２進クロック信号の第２の位相期間に、フィードフォワード入力信号と実質的に同じ差動出力信号を提供する疑似ラッチ回路（pseudo latch circuit）であって、この第２の２進クロック信号が、第１の２進クロック信号と実質的に逆位相になる、すなわち９０度シフトされた位相になる疑似ラッチ回路とを備えるＴ／Ｈ回路で実現される。このＴ／Ｈ回路はクロック信号のどちらの位相も使用し、したがって、この回路の動作周波数は、米国特許第６，４８９，８１４号のＴ／Ｈ回路と比べてほぼ２倍になる。さらに、フィードバックがなく、したがって、このＴ／Ｈ回路は、フィードバックによって減速しない。その代わりに、線形増幅器によって提供された信号は、疑似ラッチ回路に直接フィードフォワードされる。

本発明の一実施形態では、線形増幅器は、第１の２進クロック信号で制御される第１のスイッチを介して、切換可能な電流源によって共通ソース端子にバイアスがかけられ、ゲートで差動アナログ信号を受信する第１の共通ソース・トランジスタ対を備え、この線形増幅器は、このトランジスタ対に流れるドレイン電流を決定するために、ほぼ同じ抵抗を介してトランジスタ対のそれぞれのゲートに結合されたゲートを有する共通ドレイン・トランジスタをさらに備える。この第１の共通ソース・トランジスタ対は同じ面積を有するトランジスタを含み、共通ドレイン・トランジスタは異なる面積を有するものとする。さらに、共通抵抗をＲ、この抵抗を流れる電流をｉで示すものとする。以下の式を書くことができる。

式１では、β_１およびβ_３は、それぞれ第１の共通ソース・トランジスタ対および共通ドレイン・トランジスタの寸法に関係する係数である。Ｖ_Ｔは、これらのトランジスタの閾値電圧である。ｉ_１およびｉ_２は、トランジスタ対を流れる電流である。Ｖ_ｉＤは差動入力信号であり、Ｉ_Ｂは切換可能な電流源によって供給される電流であり、ｉ_３は共通ドレイン・トランジスタを流れる電流である。ｉ_３は、入力差動電圧Ｖ_ｉＤに対して直交であり、式２でも同様である。

差動出力電流は、式３に示すように差動入力電圧に依存する。

ここで、β_１Ｖ_ｉＤ ^２の項は電流の大きさである。さらに、Ｉ_Ｂがβ_１Ｖ_ｉＤ ^２≪Ｉ_Ｂとなるように選択された場合には、式３は式４になることに言及すべきである。

したがって、この電流は、差動入力電圧に線形的に依存している。

本発明の別の実施形態では、疑似ラッチ回路は、第２の２進クロック信号で制御される第２のスイッチを介して、切換可能な電流源によって共通ソース端子にバイアスがかけられ、線形増幅器によって供給された信号をゲートで受信する第２の共通ソース・トランジスタ対を備え、この疑似ラッチ回路は、第２の共通ソース・トランジスタ対に流れるバイアス電流を低減するために、ほぼ同じ抵抗を介して第２の差動トランジスタ対のそれぞれのゲートに結合されたゲートを有する共通ドレイン・トランジスタをさらに備え、第２の共通ソース・トランジスタ対は交差結合（クロスカップリング）されている。交差結合するトランジスタ対、すなわち、一方のトランジスタのドレインは、他方のトランジスタのゲートに結合され、相互に疑似ラッチ回路の正帰還を決定する。先の式１〜４で示したように、共通ドレイン・トランジスタに流れる電流が、第２の共通ソース・トランジスタ対に流れる電流を決定した。この電流は、この段の全体の増幅率がほぼ１になるように選択される。したがって、疑似ラッチ回路は、トランジスタ対の一方のドレインが高電圧となり、他方のドレインが低電圧となり、また逆にもなり、トランジスタ対を流れる電流がかなり大きな値になると、標準的なラッチ回路として置き換えられない。したがって、疑似ラッチ回路は、入力信号と実質的に同じ信号を提供する。

本発明の別の実施形態では、この線形増幅器は、この増幅器の出力における漏話電流を低減するために、第１の共通ソース・トランジスタ対の一方のトランジスタのドレインと第１の共通ソース・トランジスタ対の他方のトランジスタのゲートとの間でそれぞれ交差結合されている１対のキャパシタをさらに備える。この場合は、トラッキング・トランジスタのドレイン−ゲート間容量と同じ寄生容量を生成するために、２つの追加ダミー・トランジスタが付加された。この容量は、出力に流れる正味のクロストーク電流がゼロになるように、第１の共通ソース・トランジスタ対のドレインにおける注入電荷を取り込む。

本発明の一実施形態では、トラック・ホールド回路は、入力信号を疑似ラッチ回路からより良く隔離するために、カスケード結合された２つの実質的に同じ線形増幅器を備える。追加された線形段の機能は、ホールド期間中に、入力信号を出力信号からより良く隔離することである。追加段の利得はほぼ１に等しくなるように選択され、したがって、トラッキング・モードでは、２つの線形段の組合せの出力が入力信号を追跡する。入力と出力との間の全寄生容量は、２つの段のカスケード接続および追加キャパシタのニュートロダイン効果（neutrodination effect）によって低減される。実際の実施にあたっては、ホールド・モード期間における精度を向上させるために、５００ｆＦの追加キャパシタＣＡＰが差動出力部に付加され得る。

好ましい一実施形態では、トラック・ホールド回路は、第１のマルチプレクサに結合された１対のトラック・ホールド回路を備えるトラッキング・データ・セルに使用される。あるレートを有するデータ信号の受信を決定するために、クロック信号がそれぞれのトラック・ホールド回路内に実質的に逆位相で入力されたとき、これらのトラック・ホールド回路は、ほぼ半分のレートの出力信号を生成する。たとえば、フリップ・フロップやラッチとして最大レートの入力信号で動作する高速決定回路では、最も困難な機能は記憶することである。この決定回路は、たとえばラッチやフリップ・フロップなどの決定回路のセットアップおよびホールド状態を損ねないように、入力データ信号について最高速度で決定し、十分に速い入力データ信号を追跡しなければならない。したがって、こうした状態では、トラック・ホールド回路が役立つ。というのは、この回路は、入力データを保持し、その入力データが低レベルにあるのか高レベルにあるのかの決定を行わない疑似ラッチを備えているからである。このトラッキング・データ・セルは、入力信号を受信し、電圧制御発振器で生成されたそれぞれの直交クロック信号によって制御される第１のトラッキング・データ・セルおよび第２のトラッキング・データ・セルを備えた位相ロック・ループ内で使用されてよい。第１のトラッキング・データ・セルは、２進データ出力信号を生成するハード・リミッタに結合される。第２のトラッキング・データ・セルは、１対のトラック・ホールド回路に入力信号を供給する遅延素子に結合される。これらのトラック・ホールド回路は、２進出力信号によって制御され、低域通過フィルタを介して周波数補正信号を電圧制御発振器に供給する。上述の実施形態は、光通信網において、非ゼロ復帰信号用の位相ロック・ループである前記データ・クロック回復回路において有用である。ここで必要な周波数は、たとえばＩＥＥＥ８０２．１６に従って１０〜６６ＧＨｚとすることができるので、このハーフ・レートの概念は、発信側にも受信側にも非常に有用である。この位相ロック・ループは、周波数補正信号を受信し、２進出力信号によって制御される第１のトラック・ホールド回路および第２のトラック・ホールド回路を含む周波数誤差検出器をさらに備えてもよく、これらの第１および第２のトラック・ホールド回路は、２進出力信号によって制御されるマルチプレクサ手段に結合され、このマルチプレクサ手段は、減算器において周波数補正信号から減算される信号を提供するスライサに結合され、この減算器は、周波数補正信号と２進出力信号との間の周波数誤差を示す信号を提供する。位相検出器出力は、位相検出器出力内にサイクル・スリップが発生したときに位相検出器出力の勾配を測定し、正誤差または負誤差を生成するためにタスクを有する第１のトラック・ホールドとマルチプレクサとの組合せの後に、記憶され減算される。ロックの際には、周波数検出器の出力は、負値と正値との間で切り替わり、低域フィルタの後にゼロ平均信号を生成する。これが、周波数誤差が閾値よりも小さい場合に、周波数ロック状態を検出し、周波数ループをカットオフするために、可能なゲーティング機構を考慮する理由である。

本発明によるトラック・ホールド回路は、第１の入力回路および第２の入力回路を備える位相検出器内で使用されてもよい。この第１および第２の入力回路は、それぞれ直交クロック信号を受信し、入力データ信号によって制御される。この第１および第２の入力回路は、それぞれ第１の出力信号および第２の出力信号を提供する。第１の出力信号およびその反転複製信号（replica）が、ハード・リミッタを介して第２の出力信号によって制御される出力マルチプレクサに入力される。出力マルチプレクサは、入力データ信号とクロック信号との間の位相誤差を示す信号を提供する。

位相検出器出力は、第２の信号の値に従って第１の信号または第１の信号の反転複製信号となる。第２の信号が正値、すなわちｘ軸上の投影がたとえば＋Δであるとき、位相検出器の出力は第１の信号の値に相当するものとなる。第２の信号が負値、たとえば−Δであるときは、第１の信号の値を位相検出器の出力で反転させる必要がある。したがって、位相誤差に直線的に比例する出力電圧が得られる。

本発明の上述およびその他の特徴および利点は、添付図面を参照して行う本発明の例示的な実施形態についての以下の説明から明らかになるであろう。

図１は、本発明によるトラック・ホールド回路１の構成図を示す。トラック・ホールド回路１は、差動アナログ信号Ｄ＋、Ｄ−を受信する線形増幅器２を備える。線形増幅器２は、第１の位相を有する第１の２進クロック信号Ｈ＋によって制御される。線形増幅器２は、差動アナログ信号Ｄ＋、Ｄ−と実質的に等しいフィードフォワード入力信号を、第１の２進クロック信号Ｈ＋の第１の位相で疑似ラッチ回路３に供給する。疑似ラッチ回路３は、この入力信号を記憶するために、第２の２進クロック信号Ｈ−によって制御される。疑似ラッチ回路３は、第１の２進クロック信号Ｈ−の第２の位相期間に、入力信号Ｄ＋、Ｄ−と実質的に同じ差動出力信号ＬＤ＋、ＬＤ−を提供する。第２の２進クロック信号は、第１の２進クロック信号Ｈ＋と実質的に逆位相、すなわち９０度シフトされた位相にある。Ｔ／Ｈ回路はクロック信号のどちらの位相も使用し、したがって、この回路の動作周波数は、米国特許第６，４８９，８１４号のＴ／Ｈ回路と比べてほぼ２倍になる。さらに、フィードバックがなく、したがって、Ｔ／Ｈ回路はフィードバックによって減速されない。その代わりに、線形増幅器によって生成された信号は、疑似ラッチ回路２に直接フィードフォワードされる。

図２は、本発明による線形増幅器２をトランジスタ・レベルで示したものである。線形増幅器２は、第１の２進クロック信号Ｈ＋で制御される第１のスイッチＳ１を介して切換可能な電流源Ｉ_ＤＣによってそれらの共通ソース端子にバイアスがかけられる第１の共通ソース・トランジスタ対Ｔ１、Ｔ２を備える。第１の共通ソース・トランジスタ対Ｔ１、Ｔ２は、これらのトランジスタのゲートで差動入力信号Ｄ＋、Ｄ−を受信する。線形増幅器２は、このトランジスタ対に流れるドレイン電流を決定するために、ほぼ同じ抵抗Ｒを介して差動入力信号Ｄ＋、Ｄ−に結合されているゲートを有する共通ドレイン・トランジスタＴ３をさらに備える。式１〜４に示したように、出力電流は、入力での差動電圧に線形的に依存する。抵抗Ｒ_Ｌは、この出力電流を、疑似ラッチ回路３にさらに供給される電圧に変換する。疑似ラッチ回路３は、第２の２進クロック信号Ｈ−で制御される第２のスイッチＳ２を介して、切換可能な電流源Ｉ_ＤＣによって共通ソース端子にバイアスがかけられる第２の共通ソース・トランジスタ対Ｔ４、Ｔ５を備える。第２の共通ソース・トランジスタ対Ｔ４、Ｔ５は、線形増幅器２によって提供された信号を、たとえば第１の共通ソース・トランジスタ対Ｔ１、Ｔ２のドレインからトランジスタＴ４、Ｔ５のゲートで受信する。疑似ラッチ回路３は、トランジスタ対Ｔ４、Ｔ５に流れるバイアス電流を低減するために、ほぼ等しい抵抗Ｒｇを介して第２の共通ソース・トランジスタ対Ｔ４、Ｔ５のそれぞれのゲートに結合されているゲートを有する共通ドレイン・トランジスタＴ６をさらに備える。第２のトランジスタ対Ｔ４、Ｔ５は交差結合され、すなわち、一方のトランジスタ、たとえばＴ４のドレインが、他方のトランジスタ、たとえばＴ５のゲートに結合され、また逆にも結合されている。先の式１〜４に示したように、共通ドレイン・トランジスタＴ６を流れる電流は、第２のトランジスタ対Ｔ４、Ｔ５を流れる電流を決定する。この電流は、この段の全体の増幅率がほぼ１になるように選択される。したがって、疑似ラッチ回路は、トランジスタ対の一方のドレイン電圧が高く、他方のドレイン電圧が低くなり、また逆にもなり、トランジスタ対を流れる電流がかなり大きな値になると、標準的なラッチ回路として置換されない。したがって、疑似ラッチ回路３は、入力信号Ｄ＋、Ｄ−と実質的に等しい信号ＯＵＴＰ、ＯＵＴＮを提供する。キャパシタＣＡＰは、トラック・ホールド回路に続く段の入力容量を表す。比較的低い周波数が含まれるときには、ホールド状態での記憶プロセスを向上させるために、追加容量ＣＡＰを付加してもよい。

図４は、本発明によるトラック・ホールド回路１の第２の実施形態を示す。線形増幅器２は、この増幅器の出力におけるクロストーク電流を低減するために、第１のトランジスタ対Ｔ１、Ｔ２の一方のトランジスタのドレインと第１のトランジスタ対Ｔ２、Ｔ１の他方のトランジスタのゲートとの間にそれぞれ交差結合されている１対のキャパシタをさらに備える。この場合は、トラッキング・トランジスタＴ１、Ｔ２のドレイン−ゲート間容量と等しい寄生容量を生成するために２つの追加ダミー・トランジスタＣが付加された。この容量は、出力部、たとえばＴ１、Ｔ２のドレインにおける正味クロストーク電流がほぼゼロになるように、第１のトランジスタ対Ｔ１、Ｔ２のドレインにおいて注入電荷を取り込む。

図５は、本発明によるトラック・ホールド回路１の第３の実施形態を示す。トラック・ホールド回路１は、入力信号Ｄ＋、Ｄ−を疑似ラッチ回路３からより良く隔離するために、カスケード結合された２つの実質的に同じ線形増幅器２、２’を備える。追加段の利得が１に等しくなるように選択され、したがって、トラッキング・モードでは、２つの線形段の組合せの出力が入力信号を追跡する。入力と出力との間の全寄生容量は、２つの段２、２’のカスケード接続および追加キャパシタＣのニュートロダイン効果によって低減される。実際の実施にあたっては、ホールド・モード期間の精度を向上させるために、たとえば５００ｆＦの追加キャパシタＣＡＰを差動出力部に付加すればよい。

図６は、本発明によるトラッキング・データ・セル１０を示す。トラッキング・データ・セル１０は、第１のマルチプレクサ５に結合された１対のトラック・ホールド回路１、１’を備える。クロック信号Ｈ＋、Ｈ−は、あるレートを有するデータ信号Ｄ＋、Ｄ−の受信を決定するために、それぞれトラック・ホールド回路１、１’内に実質的に逆位相で入力される。トラック・ホールド回路１、１’は、ほぼ半分のレートを有する出力信号Ｏを提供する。たとえばフリップ・フロップやラッチとして最大レートの入力信号で動作する高速決定回路では、最も困難な機能は記憶することである。この決定回路は、たとえばラッチやフリップ・フロップなどの決定回路のセットアップおよびホールド状態が損なわれないように、入力データ信号について最高速度で決定し、十分速い入力データ信号を追跡しなければならない。したがって、こうした状態では、トラック・ホールド回路が役立つ。というのは、この回路は、先に述べたように、入力データを保持し、その入力データが低レベルにあるのか高レベルにあるのかの決定を行わない疑似ラッチを備えているからである。この場合、マルチプレクサ５の出力信号Ｏは、実質的に入力信号Ｄ＋、Ｄ−と等しい。この回路には、クロック信号Ｈ＋、Ｈ−によって逆位相でクロック制御される２つのトラック・ホールド回路１、１’を追加することにより、トラック・ホールド回路１、１’の出力が、入力信号のハーフレートバージョン（half-rate version）を生成するために使用され得るという利点がある。

図９は、本発明による位相ロック・ループ（ＰＬＬ）１００を示す。直交入力信号Ｄ＋、Ｄ−があるものとする。さらに、このシステムには、入力信号を帯域制限するために、図示されていないリミッタ／バッファが入力部に設けられており、その結果、入力データの形状は、図７に示すようにほぼ正弦波になるはずである。図７によれば、クロックが先行する場合、直交サンプルは負であり、クロックが時間通りの場合、直交サンプルはゼロであり、クロックが遅れている場合、直交サンプルは正である。この状態は入力信号の正遷移に相当する。

次のルールに従って位相誤差を生成することができる。

入力信号が遷移しない場合は、以前の位相誤差値を保持し、
入力データ信号がローからハイへ遷移する場合、直交サンプルを通過させ、
入力データがハイからローへ遷移する場合、直交サンプルの負部分を位相検出器出力に通過させる。

位相検出器の出力は、図８に示すようにビット周期にわたって単調な特性を有する。位相誤差を生成する上記ルールに基づき、図９に示すようなＰＬＬ１００が得られる。このＰＬＬは、第１のトラッキング・データ・セル１０および第２のトラッキング・データ・セル１０’を備える。トラッキング・データ・セル１０、１０’は、入力信号Ｄ＋、Ｄ−を受信し、電圧制御発振器（ＶＣＯ）によって生成されたそれぞれの直交クロック信号Ｈｉ、Ｈｑで制御される。第１のトラッキング・データ・セル１０は、２進データ出力信号ＤＯを生成するハード・リミッタ１１に結合されている。第２のトラッキング・データ・セル１０’は、１対のトラック・ホールド回路１、１’に入力信号を供給する遅延素子１２に結合されている。トラック・ホールド回路１、１’は、２進出力信号ＤＯによって制御され、低域通過フィルタＬＰＦを介して電圧制御発振器ＶＣＯに周波数補正信号Ｅを供給する。１対のトラック・ホールド回路１、１’は、先に説明した位相検出器を実施するためにマルチプレクサ５に結合されている。図１０には、ＰＬＬ内で使用される位相検出器の出力信号Ｅが示されている。上述の実施形態は、光通信網において、非ゼロ復帰信号用の位相ロック・ループである上記データ・クロック回復回路内で有用である。なぜなら、ここに含まれる周波数は、ＩＥＥＥ８０２．１６に準拠して１０〜６６ＧＨｚとすることができ、半分の速度（ハーフ・レート）の概念は、発信側にも受信側にも非常に有用である。

図１１は、本発明による周波数誤差検出器５０を示す。周波数誤差検出器５０は、周波数補正信号Ｅを受信する第１のトラック・ホールド回路３０および第２のトラック・ホールド回路３０’を含む。トラック・ホールド回路３０、３０’は、２進出力信号ＤＯによって制御される。第１および第２のトラック・ホールド回路３０、３０’は、２進出力信号ＤＯによって制御されるマルチプレクサ２５に結合されている。マルチプレクサ２５は、減算器Ｓにおいて周波数補正信号Ｅから減算される信号を提供するスライサ３５に結合されている。減算器Ｓは、周波数補正信号Ｅと２進出力信号ＤＯとの間の周波数誤差を示す信号ＦＤを提供する。位相検出器出力Ｅは、位相検出器出力信号にサイクル・スリップが発生したときに、位相検出器出力Ｅの勾配を測定し、正誤差または負誤差を生成するためのタスクを有する、第１のトラック・ホールド・プロセスおよび多重化プロセスの後に、記憶され減算される。ロックの際に、周波数検出器の出力は、負値と正値との間で切り替わり、低域通過フィルタＬＰＦの後でゼロ平均信号を生成する。これが、周波数誤差が閾値よりも小さい場合に、ロック状態を検出し、周波数ループをカットオフするための可能なゲーティング機構を考慮する理由である。

図１２は、本発明による位相誤差検出器を示す。この位相誤差検出器は、第１の入力回路５００および第２の入力回路５００’を備える。第１および第２の入力回路５００、５００’は、それぞれ直交クロック信号Ｈｑ、Ｈｉを受信する。第１の入力回路５００および第２の入力回路５００’は、入力データ信号Ｄによって制御され、それぞれ第１の出力信号Ａおよび第２の出力信号Ｂを提供する。第１の出力信号Ａおよびその反転複製信号、すなわちインバータ６０を介して得られる信号が、ハード・リミッタ２５０を介して第２の出力信号Ｂによって制御される出力マルチプレクサＯＭへ入力される。出力マルチプレクサＯＭは、入力データ信号Ｈｑ、Ｈｉとクロック信号Ｄとの間の位相誤差を示す信号ＰＤを提供する。出力マルチプレクサの選択信号は、Ｂ信号を量子化したものである。したがって、リミッタまたはデジタル・マルチプレクサを用いて、信号Ｂを生成することができる。図１３は、３つの可能な状態、すなわち遅れ、同相および進みのベクトル図を示す。位相検出器出力は、第２の信号Ｂの値に従ってＡまたはＡの反転値となる。第２の信号Ｂが正値、すなわち、ｘ軸上の投影がたとえばＢ＝Δであるときは、位相検出器の出力はＡの値に等しくなる。第２の信号Ｂが負値、たとえばＢ＝−Δであるときは、第１の信号は反転される必要がある。したがって、位相誤差に線形に比例する出力信号が得られる。位相誤差生成のもととなる論理を表１に示す。

図１３には、Ｂ＝ΔおよびＢ＝−Δの場合のベクトル図が示されている。本発明の保護範囲が本明細書に記載の実施形態のみに限定されないことを留意されたい。本発明の保護範囲はまた、請求項内の参照番号によって限定されるものでもない。「含む、備える（comprising）」という語は、請求項に記載されている以外の要素を除外するものではない。要素の前にある「１つの（ａまたはａｎ）」という語は、複数の要素を除外するものではない。本発明の要素を形成する手段は、専用ハードウェアの形でも、プログラム用プロセッサの形でも実施されることができる。本発明は、それぞれの新規な機能または機能の新規な規組み合わせにある。示されているが、特許請求の範囲に記載されていない態様については、同時係属出願で特許請求される場合がある。

本発明によるトラック・ホールド回路の構成図である。 本発明による線形増幅器をトランジスタ・レベルで示した図である。 本発明によるトラック・ホールド回路の第１の実施形態をトランジスタ・レベルで示した図である。 本発明によるトラック・ホールド回路の第２の実施形態を示す図である。 本発明によるトラック・ホールド回路の第３の実施形態を示す図である。 本発明によるトラッキング・データ・セルを示す図である。 本発明によるデータ遷移トラッキング・ループ（data transition tracking loop）の波形を示す図である。 本発明による位相検出器の出力波形を示す図である。 本発明による位相ロック・ループを示す図である。 本発明による位相ロック・ループに使用される位相検出器の出力信号を示す図である。 本発明による周波数エラー検出器を示す図である。 本発明による位相誤差検出器を示す図である。 本発明による位相検出器によって生成される直交ベクトルを示す図である。

Claims (9)

1. 差動アナログ信号を受信し、第１の位相および第２の位相を有する第１の２進クロック信号によって制御される線形増幅器であって、前記差動アナログ信号と実質的に同じフィードフォワード入力信号を提供する線形増幅器と、
   第２の２進クロック信号によって制御され、前記フィードフォワード入力信号を記憶するとともに、前記第１の２進クロック信号の前記第２の位相期間に、前記フィードフォワード入力信号と実質的に同じ差動出力信号を提供する疑似ラッチ回路であって、前記第２の２進クロック信号が、前記第１の２進クロック信号と実質的に逆位相になる疑似ラッチ回路とを備えたトラック・ホールド回路。
2. 前記線形増幅器は、前記第１の２進クロック信号で制御される第１のスイッチを介して、切換可能な電流源によって共通ソース端子にバイアスがかけられ、ゲートで前記差動アナログ信号を受信する第１の共通ソース・トランジスタ対を備え、
   前記線形増幅器は、前記第１の共通ソース・トランジスタ対に流れるドレイン電流を決定するために、ほぼ同じ抵抗を介して前記第１の共通ソース・トランジスタ対の前記ゲートに結合されたゲートを有する共通ドレイン・トランジスタをさらに備える、請求項１記載のトラック・ホールド回路。
3. 前記疑似ラッチ回路は、前記第２の２進クロック信号で制御される第２のスイッチを介して、切換可能な電流源によって共通ソース端子にバイアスがかけられ、前記線形増幅器によって提供された前記信号をゲートで受信する第２の共通ソース・トランジスタ対を備え、
   前記疑似ラッチ回路は、前記第２の共通ソース・トランジスタ対に流れるバイアス電流を低減するために、ほぼ同じ抵抗を介して前記第２の差動トランジスタ対のそれぞれのゲートに結合されたゲートを有する共通ドレイン・トランジスタをさらに備え、前記第２の共通ソース・トランジスタ対が交差結合される、請求項１記載のトラック・ホールド回路。
4. 前記線形増幅器は、前記増幅器の出力におけるクロストーク電流を低減するために、前記第１のトランジスタ対の一方のトランジスタのドレインと前記第１のトランジスタ対の他方のトランジスタのゲートとの間でそれぞれ交差結合されている１対のキャパシタをさらに備える、請求項２記載のトラック・ホールド回路。
5. 前記入力データを前記疑似ラッチ回路からより良く隔離するために、２つの実質的に同じ請求項４記載の線形増幅器のカスケード結合を備えるトラック・ホールド回路
6. 第１のマルチプレクサに結合された、請求項１記載の１対のトラック・ホールド回路を備えるトラッキング・データ・セルであって、
   あるレートを有するデータ信号の受信を決定するために、クロック信号はそれぞれの前記トラック・ホールド回路内に実質的に逆位相で入力され、
   前記トラック・ホールド回路はほぼ半分のレートの出力信号を提供する、トラッキング・データ・セル。
7. 入力信号を受信し、電圧制御発振器によって生成された直交クロック信号でそれぞれ制御される請求項６記載の第１のトラッキング・データ・セルおよび第２のトラッキング・データ・セルを備える位相ロック・ループであって、
   前記第１のトラッキング・データ・セルは２進データ出力信号を提供するハード・リミッタに結合され、
   前記第２のトラッキング・データ・セルは１対のトラック・ホールド回路に入力信号を供給する遅延素子に結合され、
   前記トラック・ホールド回路は、前記２進出力信号によって制御され、低域通過フィルタを介して周波数補正信号を前記電圧制御発振器に供給する、位相ロック・ループ。
8. 前記周波数補正信号を受信し、前記２進出力信号によって制御され、前記２進出力信号によって制御されるマルチプレクサ手段に結合されている請求項１記載の第１のトラック・ホールド回路および第２のトラック・ホールド回路を含む入力回路を備える周波数誤差検出器をさらに備え、
   前記マルチプレクサ手段は、減算器において前記周波数補正信号から減算される信号を提供するスライサに結合され、
   前記減算器は前記周波数補正信号と前記２進出力信号との間の周波数誤差を示す信号を提供する、請求項７記載の位相ロック・ループ。
9. 請求項８記載の第１の入力回路および第２の入力回路を備える位相検出器であって、
   第１および第２の入力回路が、それぞれ直交クロック信号を受信し、入力データ信号によって制御され、それぞれ第１の出力信号および第２の出力信号を提供し、
   前記第１の出力信号およびその反転複製信号は、ハード・リミッタを介して前記第２の出力信号によって制御される出力マルチプレクサに入力され、
   前記出力マルチプレクサは、前記入力データ信号とクロック信号との間の位相誤差を示す信号を提供する位相検出器。

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